KR102625951B1 - 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 Download PDF

Info

Publication number
KR102625951B1
KR102625951B1 KR1020190173298A KR20190173298A KR102625951B1 KR 102625951 B1 KR102625951 B1 KR 102625951B1 KR 1020190173298 A KR1020190173298 A KR 1020190173298A KR 20190173298 A KR20190173298 A KR 20190173298A KR 102625951 B1 KR102625951 B1 KR 102625951B1
Authority
KR
South Korea
Prior art keywords
gate electrode
thin film
gate
film transistor
channel region
Prior art date
Application number
KR1020190173298A
Other languages
English (en)
Other versions
KR20210081090A (ko
Inventor
백주혁
이도형
정찬용
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190173298A priority Critical patent/KR102625951B1/ko
Priority to CN202011362506.9A priority patent/CN113097221B/zh
Priority to US17/115,603 priority patent/US11482623B2/en
Publication of KR20210081090A publication Critical patent/KR20210081090A/ko
Priority to US17/950,024 priority patent/US11881531B2/en
Application granted granted Critical
Publication of KR102625951B1 publication Critical patent/KR102625951B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 실시예들은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것으로서, 더욱 상세하게는, 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 제1 게이트 전극, 제1 게이트 전극과 동일층에 배치되되 제1 게이트 전극의 일 단과 중첩되고, 제1 게이트 전극에 인가되는 신호와 대응되는 신호가 인가되는 제2 게이트 전극을 포함함으로써, 박막 트랜지스터의 문턱 전압, 이동도 및 S-계수를 동시에 제어할 수 있는 구조를 가질 수 있다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다.
특히, 서로 상이한 기능하는 다수의 트랜지스터들의 요구 조건에 부합하는 구조를 갖도록 트랜지스터를 설계하는데 어려움이 있다.
본 발명의 실시예들은 하나의 액티브층 상에 동일 층에 배치된 서로 다른 2개의 게이트 전극을 포함함으로써, 박막 트랜지스터의 문턱 전압, 이동도 및 S-계수를 동시에 제어할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 positive 값의 문턱 전압을 갖고 S-계수가 높은 구동 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
또한, 본 발명의 실시예들은 이동도가 높은 박막 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 적어도 1개의 제1 박막 트랜지스터를 포함하는 패널 및 패널을 구동하기 위한 구동회로를 포함하고, 기판, 기판 상에 배치되고 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되는 제1 게이트 전극, 제1 게이트 전극과 동일층에 배치되되 제1 게이트 전극의 일 단과 중첩되고, 제1 게이트 전극에 인가되는 신호와 대응되는 신호가 인가되는 제2 게이트 전극, 제1 및 제2 게이트 전극이 배치된 기판 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되되 서로 이격된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 기판 상에 배치되고 제1 영역, 제1 영역과 이격된 제2 영역 및 제1 영역과 제2 영역 사이에 구비된 채널영역을 포함하는 제1 액티브층, 제1 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되는 제1 게이트 전극, 제1 게이트 전극과 동일층에 배치되되 제1 게이트 전극의 일 단과 중첩되고, 제1 게이트 전극에 인가되는 신호와 대응되는 신호가 인가되는 제2 게이트 전극, 제1 및 제2 게이트 전극이 배치된 기판 상에 배치된 층간 절연막 및 층간 절연막 상에 배치되되 서로 이격된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 하나의 액티브층 상에 동일 층에 배치된 서로 다른 2개의 게이트 전극을 포함함으로써, 박막 트랜지스터의 문턱 전압, 이동도 및 S-계수를 동시에 제어할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, positive 값의 문턱 전압을 갖고 S-계수가 높은 구동 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 이동도가 높은 박막 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 6a는 본 발명의 실시예들에 따른 전자장치에 배치된 제1 박막 트랜지스터의 구조를 도시한 단면도이다.
도 6b 및 도 6c는 게이트 절연막 및 층 절연막 사이에 배치된 게이트 전극의 재료에 따른 수소 확산 장벽을 설명하기 위한 도면이다.
도 6d는 게이트 전극의 구조 및 종류에 따라 게이트 전압과 드레인 전압의 관계 변화에 의해 도출된 박막 트랜지스터의 문턱전압, 이동도 및 S-계수를 비교한 도면이다.
도 6e는 박막 트랜지스터의 게이트 전압(Gate voltage)과 드레인 전압(Drain current)에 대한 관계를 도시한 그래프 이다.
도 7 내지 도 10은 도 6a의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 전자장치에 배치된 제1 박막 트랜지스터 각각의 구조를 도시한 도면이다.
도 13 내지 도 16은 도 11의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다.
도 17 내지 도 20은 도 12의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다.
도 21은 본 발명의 실시예들에 따른 제1 박막 트랜지스터가 패널의 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 22는 본 발명의 또 다른 실시예에 따른 전자장치에 배치된 구조를 도시한 도면이다.
도 23은 본 발명이 또 다른 실시예에 따른 박막 트랜지스터 구조를 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 구동 트랜지스터(T3)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst)를 더 포함하여 구성될 수 있다.
유기발광소자(OLED)는 제1 전극(애노드 전극 또는 캐소드 전극), 적어도 한 층의 발광층을 포함하는 유기층 및 제2 전극(캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
구동 트랜지스터(T3)는 유기발광소자(OLED)로 구동 전류를 공급해줌으로써 유기발광소자(OLED)를 구동해준다.
구동 트랜지스터(T3)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.
구동 트랜지스터(T3)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(T3)의 제2 노드(N2)는 유기발광소자(OLED)의 제1 전극(301)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(T3)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(T3)와 제1 트랜지스터(T1)는, n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(T3)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(T3)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 하나의 서브픽셀(SP)이 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결된 제2 트랜지스터(T2)를 더 포함하는 3T(Transistor)1C(Capacitor) 구조를 예시적으로 나타낸 도면이다.
도 4를 참조하면, 제2 트랜지스터(T2)는 구동 트랜지스터(T3)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 온-오프가 제어될 수 있다.
제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(T3)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 구동 트랜지스터(T3)의 특성치 또는 유기발광다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제2 트랜지스터(T2)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 구동 트랜지스터(T3)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제2 트랜지스터(T2)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 제2 스캔 신호(SCAN2)에 의해 턴-온 되어, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
다시 말해, 제2 트랜지스터(T2)는, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압 상태를 제어하거나, 구동 트랜지스터(T3)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)에 전달해줄 수 있다.
여기서, 기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여, 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다.
아날로그 디지털 컨버터는 데이터 구동 회로(DDR)를 구현한 소스 드라이버 집적회로(SDIC)의 내부에 포함될 수도 있다.
아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(T3)의 특성치(예: 문턱전압, 이동도 등) 또는 유기발광다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
한편, 캐패시터(Cst)는, 구동 트랜지스터(T3)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(T3)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(T3), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
도 3 및 도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다.
또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다.
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다.
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(T3) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. 다만, 본 실시예들은 이에 한정되지 않으며, 도 4에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 3개 이상의 트랜지스터가 배치될 수도 있다.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 INS1P 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.
도 6a는 본 발명의 실시예들에 따른 전자장치에 배치된 제1 박막 트랜지스터의 구조를 도시한 단면도이다. 도 6b 및 도 6c는 게이트 절연막 및 층 절연막 사이에 배치된 게이트 전극의 재료에 따른 수소 확산 장벽을 설명하기 위한 도면이다. 도 6d는 게이트 전극의 구조 및 종류에 따라 게이트 전압과 드레인 전압의 관계 변화에 의해 도출된 박막 트랜지스터의 문턱전압, 이동도 및 S-계수를 비교한 도면이다. 도 6e는 박막 트랜지스터의 게이트 전압(Gate voltage)과 드레인 전압(Drain current)에 대한 관계를 도시한 그래프 이다.
도 6a을 참조하면, 본 발명의 실시예들에 따른 전자장치는, 적어도 1개의 제1 박막 트랜지스터(Tr1)를 포함할 수 있다.
제1 박막 트랜지스터(Tr1)는 제1 액티브층(630), 제1 게이트 전극(651), 제2 게이트 전극(652), 제1 전극(671) 및 제2 전극(672)를 포함할 수 있다.
구체적으로, 기판(610) 상에 적어도 한 층의 버퍼층(620)이 배치될 수 있다.
버퍼층(620)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6a에서는 버퍼층(620)이 단일층인 구조로 도시되어 있으나, 본 발명의 버퍼층(620)은 다중층의 구조를 가질 수도 있다.
버퍼층(620)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
후술하는 설명에서는 편의 상 버퍼층(620)이 단일층인 구조로 설명한다.
버퍼층(620) 상에는 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)이 배치될 수 있다.
한편, 도 6a에는 도시하지 않았으나, 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630) 하부에는 제1 액티브층(630)과 중첩된 적어도 한 층의 차광층이 배치될 수도 있다. 차광층은 제1 액티브층(630)에 광이 입사되어 제1 액티브층(630) 전기적 특성이 변하는 것을 방지할 수 있다.
제1 액티브층(630)은 산화물(Oxide) 반도체로 구성될 수 있다. 제1 액티브층(620)을 이루는 물질은, 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 액티브층(630)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 산화물 반도체는 실리콘을 포함하는 반도체에 비해 대면적의 전자장치에 적용할 수 있다는 장점이 있다.
제1 액티브층(630)은 제1 영역(631), 제1 영역(631)과 이격된 제2 영역(632) 및 제1 영역(631)과 제2 영역(632) 사이에 구비된 채널영역(633)을 포함할 수 있다.
제1 액티브층(630) 상에는 게이트 절연막(640)이 배치될 수 있다.
게이트 절연막(640)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6a에 도시된 바와 같이, 게이트 절연막(640)은 제1 액티브층(630)의 일부를 노출하도록 배치될 수 있다.
게이트 절연막(640)은 기판(610) 상에 형성된 게이트 절연막(640) 물질이 드라이 에칭(dry etching) 공정을 통해 패터닝됨으로써, 최종적으로 제1 액티브층(640)의 상면의 일부에 배치될 수 있다.
게이트 절연막(640) 물질을 드라이 에칭하는 공정 중, 제1 액티브층(640)의 일부 영역은 도체화 될 수 있다. 구체적으로, 게이트 절연막(640)과 미 중첩된 영역에 구비된 제1 액티브층(650)의 영역은 도체화될 수 있다.
다시 말해, 게이트 절연막(650)과 미 중첩된 제1 액티브층(630)의 영역인 제1 영역(631)과 제2 영역(632)는 도체화된 영역일 수 있다. 그리고, 제1 액티브층(630)의 채널영역(633)은 도체화되지 않은 영역을 포함할 수 있다.
이에, 제1 액티브층(630)의 채널영역(633) 중 도체화되지 않은 영역의 전기 저항은 제1 영역(631)과 제2 영역(632)의 전기 저항보다 높을 수 있다.
제1 박막 트랜지스터(Tr1)가 온(On) 상태일 때, 전하(charge)는 제1 액티브층(630)의 채널영역(633)을 통해 이동될 수 있다.
게이트 절연막(640) 상에는 제1 박막 트랜지스터(Tr1)의 제1 게이트 전극(651) 및 제2 게이트 전극(652)이 배치될 수 있다.
제1 게이트 전극(651)과 제2 게이트 전극(652)은 동일층에 배치될 수 있다. 따라서, 제1 게이트 전극(651)과 중첩된 게이트 절연막(640)의 두께와 제2 게이트 전극(652)과 중첩된 게이트 절연막(640)의 두께는 서로 대응될 수 있다.
그리고, 제1 게이트 전극(651)의 일 단과 제2 게이트 전극(652)의 일 단은 서로 중첩될 수 있다. 이 때, 제1 게이트 전극(651)의 일 단과 제2 게이트 전극(652)의 일 단은 접촉될 수 있다.
그리고, 제2 게이트 전극(652)에는 제1 게이트 전극(651)과 대응되는 신호가 인가될 수 있다.
예를 들어, 제1 게이트 전극(651)에 제1 데이터 전압이 인가되는 경우, 제2 게이트 전극(652)에도 제1 게이트 전극(651)에 인가되는 전압과 동일한 전압인 제1 데이터 전압이 인가될 수 있다.
다시 말해, 제1 게이트 전극(651)과 제2 게이트 전극(652)은 동일한 게이트 노드를 가질 수 있다.
한편, 제1 액티브층(630)의 채널영역(633)은 제1 게이트 전극(651) 및 제2 게이트 전극(652)과 중첩될 수 있다. 구체적으로, 제1 액티브층(630)은 제1 게이트 전극(651)과 제2 게이트 전극(652) 각각과 중첩될 수 있다. 여기서, 제1 액티브층(630)이 제1 및 제2 게이트 전극(651, 652)과 중첩된 영역은 제1 게이트 전극(651)의 일 단과 제2 게이트 전극(652)의 일 단이 중첩된 영역이 포함될 수 있다.
제1 게이트 전극(651)과 제2 게이트 전극(652)이 배치된 기판(610) 상에는 층간 절연막(660)이 배치될 수 있다.
층간 절연막(660)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
층간 절연막(660) 상에는 서로 이격하여 배치된 제1 박막 트랜지스터(Tr1)의 제1 전극(671) 및 제2 전극(672)이 배치될 수 있다.
제1 전극(671)과 제2 전극(672) 중 하나는 제1 박막 트랜지스터(Tr1)의 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다.
예를 들면, 제1 전극(671)이 제1 박막 트랜지스터(Tr1)의 소스 전극이고, 제2 전극(672)이 제1 박막 트랜지스터(Tr1)의 드레인 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(671)이 제1 박막 트랜지스터(Tr1)의 드레인 전극이고, 제2 전극(672)이 제1 박막 트랜지스터(Tr1)의 소스 전극일 수도 있다.
다만, 후술하는 설명에서는 설명의 편의를 위하여, 제1 전극(671)이 제1 박막 트랜지스터(Tr1)의 소스 전극이고, 제2 전극(672)이 제1 박막 트랜지스터(Tr1)의 드레인 전극인 구성을 중심으로 설명한다.
제1 박막 트랜지스터(Tr1)의 제1 및 제2 전극(671, 672) 각각은 층간 절연막(660)에 구비된 컨택홀을 통해 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)의 도체화된 영역과 연결될 수 있다.
예를 들면, 도 6a에 도시된 바와 같이, 제1 전극(671)은 제1 액티브층(630)의 제1 영역(631)과 연결될 수 있고, 제2 전극(672)은 제1 액티브층(630)의 제2 영역(632)과 연결될 수 있다.
한편, 제1 박막 트랜지스터(Tr1)의 제1 게이트 전극(651)과 제2 게이트 전극(652) 각각은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 실리콘(Si), 은(Ag), 금(Au) 및 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 본 발명의 실시예들에 다른 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)은 산화물 반도체일 수 있다.
산화물 반도체인 제1 액티브층(630)을 포함하는 제1 박막 트랜지스터(Tr1)의 채널영역(633)에는 제1 및 제2 게이트 전극(651, 652)에 가해지는 전압의 크기에 따라 전하(charge)가 생성되고, 제1 액티브층(630)의 페르미 준위(fermi level)이 결정될 수 있으며, 제1 전극(671)에서 제2 전극(672) 방향으로 동일한 에너지 밴드(energy band)가 형성될 수 있다.
특히, 산화물의 반도체를 포함하는 박막 트랜지스터의 전하 량은 산화물 반도체에 포함된 금속의 조성대비 산소 부족 량과 수소 함량에 의해 결정될 수 있다. 산화물 반도체의 산소 부족 량이 커지거나 수소 함량이 높을 수록 전하의 이동도는 높아질 수 있다.
그러나, 문턱 전압(Threshold Voltage; Vth)가 negative 방향으로 이동한다는 점에서, 산화물 반도체를 포함하는 박막 트랜지스터가 고 이동도를 가지면서 positive 문턱 전압을 갖는 데 어려움이 있다.
또한, 산화물 반도체를 포함하는 박막 트랜지스터는 산소 부족량이 임의의 공정에 따라 조절되기 때문에 불순물의 도핑(doping)을 통해 페르미 준위 및 에너지 밴드를 조절하는 실리콘(silicon) 기반의 반도체를 포함하는 박막 트랜지스터에 비해 소자의 특성을 자유롭게 선택하는 것이 어렵다.
다시 말해, 실리콘(silicon) 기반의 반도체를 포함하는 트랜지스터의 경우, 불순물의 도핑(doping)을 통해 페르미 준위 및 에너지 밴드를 조절할 수 있으나, 산화물 반도체의 경우, 페르미 준위 및 에너지 밴드 등을 조절할 수 있는 수단이 부재한다.
특히, 패널의 액티브 영역에 배치된 유기발광소자를 구동하는 구동 트랜지스터(예를 들면, 도 3 및 도 4의 구동 트랜지스터)의 경우, 높은 S-계수가 요구된다. 구체적으로, 구동 트랜지스터는 전자장치의 액티브 영역(A/A)에 배치된 유기발광소자의 발광 세기를 결정하는데, S-계수가 클 때 구동 트랜지스터에 인가되는 전압에 의한 제어가 용이하며 저 계조 표현이 용이할 수 있다.
S-계수는, S-계수 그래프(Sub-threshold graph)를 통해 알 수 있다. S-계수 그래프는 구동 트랜지스터의 게이트 전압의 변화량과 구동 전류의 변화량 간의 비율을 나타낸 그래프이다. 구동 트랜지스터의 S-계수 그래프의 기울기가 큰 경우 가용 데이터 전압 범위가 좁아 저 계조 표현에 불리하다는 문제가 있다.
여기서, S-계수 그래프의 기울기는 1/S-계수일 수 있다.
다시 말해, S-계수는 게이트 전압이 변할 때, 채널 포텐셜(channel potential)이 얼마나 빠르게 변하는지를 나타내는 것이고, S-계수가 크다는 것은 S-계수가 작을 때에 비해서 채널 포텐셜이 느리게 변하는 것, 즉, 트랜지스터가 온(ON) 상태일 때, 전하의 축적(accumulation)의 속도가 느린 것을 의미할 수 있다.
반면에, 패널 내에 배치된 다수의 트랜지스터 중 구동 트랜지스터가 아닌 박막 트랜지스터의 경우, 구동 속도가 빨라야 하므로, 낮은 S-계수를 가져야 한다.
다시 말해, 구동 트랜지스터가 아닌 다른 박막 트랜지스터(예를 들면, 도 3 및 도 4의 제1 및 제2 트랜지스터와 도 5의 풀-업 트랜지스터 및 풀-다운 트랜지스터)의 경우, 구동 속도가 빨라야 하므로, 높은 이동도 및 낮은 S-계수를 가져야 한다.
즉, 박막 트랜지스터에 따라 다른 특성이 요구되나, 산화물 반도체를 포함하는 박막 트랜지스터는 트랜지스터의 기본 특성인 전하의 이동도, 문턱 전압 및 S-계수를 원하는 대로 조절하는 것이 어렵다.
본 발명의 실시예들에서는, 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)에 포함된 채널영역(633)의 영역 별로 수소 함량을 조절하여 전하의 이동도, 문턱 전압 및 S-계수를 조절할 수 있다.
제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)의 채널영역(633)은 수소를 포함할 수 있다. 그리고, 채널영역(633)의 영역별로 서로 다른 수소 함량을 포함할 수 있다.
구체적으로, 채널영역(633)은 제1 채널영역(634) 및 제1 채널영역(634)과 일체인 제2 채널영역(635)를 포함할 수 있다. 제1 게이트 전극(651)의 일 단과 제2 게이트 전극(652)의 일 단이 중첩하도록 배치됨으로써, 제1 및 제2 게이트 전극(651, 652) 하부에 배치된 제1 액티브층(630)의 제1 및 제2 채널영역(634, 635)이 일체로 이루어질 수 있다.
여기서, 제1 채널영역(634)의 수소 함량과 제2 채널영역(635)의 수소 함량은 상이할 수 있다.
상술한 바와 같이, 제1 액티브층(630) 상에는 적어도 한 층의 절연막(예를 들면, 게이트 절연막 및 층간 절연막)이 배치되고, 제1 액티브층(630)의 하부에도 적어도 한 층의 절연막(예를 들면, 버퍼층)이 배치될 수 있다.
제1 액티브층(630) 상에 배치된 층간 절연막(660)은 수소를 포함할 수 있다. 또한, 층간 절연막(660)을 형성하는 공정에서 챔버 내에 수소 가스 등이 포함됨으로써, 제1 액티브층(630)에 영향을 줄 수도 있다.
한편, 제1 게이트 전극(651)과 제2 게이트 전극(652)은 서로 다른 재료를 포함할 수 있다.
제1 게이트 전극(651)과 제2 게이트 전극(652) 각각은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 실리콘(Si), 은(Ag), 금(Au) 및 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 6b에 도시된 바와 같이, 제1 게이트 전극(651)과 제2 게이트 전극(652)이 상이한 재료를 포함함으로써, 제1 게이트 전극(651)과 제2 게이트 전극(652)의 수소 확산 장벽은 상이할 수 있다.예를 들면, 제1 및 제2 게이트 전극(651, 652)이 인접한 막(예를 들면, 게이트 절연막 또는 층간 절연막)보다 수소 결합이 용이한 경우, 제1 및 제2 게이트 전극(651, 652)에 결합된 수소가 인접한 막으로 확산될 때, 에너지 장벽(energy barrier, 수소 확산 장벽)를 느끼게 된다. 다시 말해, 제1 및 제2 게이트 전극(651, 652)에 결합된 수소가 인접한 막으로 확산되기 위해서는 제1 및 제2 게이트 전극(651, 652)에 결합된 수소를 분리하기 위한 에너지가 필요하다.
여기서, 제1 및 제2 게이트 전극(651, 652)에 결합된 수소를 분리하기 위한 에너지는, 도 6b의 수소 형성 에너지 (hydrogen formation energy)일 수 있다. 다시 말해, 수소 형성 에너지는 제1 및 제2 게이트 전극(651, 652)의 재료에 흡수된 수소가 방출되는데 필요한 에너지(예를 들면, 흡열 반응을 하기 위해 필요한 에너지)를 의미할 수 있다.
수소 형성 에너지가 높을수록, 수소가 다른 구성으로 확산되기 위한 에너지 장벽이 높다는 것을 의미하므로 게이트 전극 내의 수소 확산이 어려울 수 있다.
예를 들어, 제1 게이트 전극(651)이 몰리브덴(Mo)과 티타늄(Ti)의 합금을 포함하고, 제2 게이트 전극(652)이 구리(Cu)를 포함한다고 가정한다. 도 6b에 도시된 바와 같이, 구리(Cu)의 수소 형성 에너지는 약 0.5eV이며, 몰리브덴(Mo)과 티타늄(Ti)의 합금의 수소 형성 에너지는 약 -0.5eV일 수 있다.
또한, 게이트 절연막(640)과 층간 절연막(660)이 실리콘 옥사이드(SiOx)일 경우, 수소 형성 에너지는 약 3.5eV일 수 있다.
이 경우, 구리(Cu), 즉, 제2 게이트 전극(652)의 의 수소 확산 장벽은 3.0eV일 수 있으며, 몰리브덴(Mo)과 티타늄(Ti)의 합금, 즉, 제2 게이트 전극(651)의 의 수소 확산 장벽은 4.0eV일 수 있다.
다시 말해, 몰리브덴(Mo)과 티타늄(Ti)의 합금이 구리(Cu)보다 수소 확산 장벽이 높으므로, 몰리브덴(Mo)과 티타늄(Ti)의 합금을 포함하는 제1 게이트 전극(651)은 구리(Cu)를 포함하는 제2 게이트 전극(652)보다 수소가 확산되기 어려울 수 있다.
이와 같이, 제1 및 제2 게이트 전극(651, 652) 각각은 수소를 확산 시킴으로써, 최종적으로는 채널영역(633) 내에 수소가 존재할 수 있다.
구체적으로, 제1 게이트 전극(651)을 통해 확산된 수소는 제1 게이트 전극(651)과 중첩된 제1 채널영역(634)에 도달하고, 제2 게이트 전극(652)을 통해 확산된 수소는 제2 게이트 전극(651)과 중첩된 제2 채널영역(635)에 도달할 수 있다.
한편, 채널영역(633)이 제1 및 제2 게이트 전극(651, 652)과 중첩되는 영역(636)의 수소 함량은 제1 게이트 전극(651)과 제2 게이트 전극(652) 중 수소 확산 장벽이 높은 게이트 전극에 의해 결정될 수 있다. 예를 들어, 제1 게이트 전극(651)의 수소 확산 장벽이 높을 경우, 채널영역(633)이 제1 및 제2 게이트 전극(651,652)과 중첩되는 영역(636)은 제1 채널영역(634)에 포함될 수 있다.
여기서, 제1 액티브층(630)의 제1 채널영역(634)의 길이와 제2 채널영역(635)의 길이는 서로 대응될 수 있다. 제1 및 제2 채널영역(634, 635)의 길이는 제1 액티브층(630)과 게이트 절연막(640)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이 일 수 있다.
상술한 바와 같이, 제1 및 제2 게이트 전극(651, 652)의 수소 확산 장벽이 상이하므로, 제1 및 제2 채널영역(634, 635)에 포함된 수소 함량 역시 상이할 수 있다.
제1 게이트 전극(651)의 수소 확산 장벽이 제2 게이트 전극(652)의 수소 확산 장벽보다 높을 경우, 제2 게이트 전극(652)이 제1 게이트 전극(651)보다 수소 확산 능력이 우수하므로 제2 게이트 전극(652) 하부에 배치된 제2 채널영역(635)의 수소 함량은 제1 게이트 전극(651) 하부에 배치된 제1 채널영역(634)의 수소 함량보다 높을 수 있다.
이에, 제1 액티브층(630)의 채널영역(633)에 포함된 수소의 양이 영역별로 상이할 수 있다. 산화물 반도체인 제1 액티브층(630)의 채널영역(633)에 존재하는 수소는 캐리어 역할을 수 할 수 있으므로, 채널영역(633)의 영역별로 캐리어의 농도가 상이할 수 있다.
이에, 하나의 게이트 전극을 갖는 박막 트랜지스터의 특성과 도 6a에 도시된 구조를 갖는 제1 박막 트랜지스터(Tr1)의 특성은 서로 상이할 수 있다.
도 6e를 참조하면, 하나의 액티브층 상에 제1 게이트 전극만 배치된 박막 트랜지스터, 하나의 액티브층 상에 제2 게이트 전극만 배치된 박막 트랜지스터 및 도 6a의 구조를 갖는 제1 박막 트랜지스터 각각의 문턱전압, 이동도 및 S-계수를 알 수 있다.
하나의 액티브층 상에 제1 게이트 전극만 배치된 박막 트랜지스터의 제1 게이트 전극은 도 6a의 제1 게이트 전극(651)과 대응되는 물질을 포함할 수 있고, 하나의 액티브층 상에 제2 게이트 전극만 배치된 박막 트랜지스터의 제2 게이트 전극은 도 6a의 제2 게이트 전극(652)과 대응되는 물질을 포함할 수 있다.
또한, 도 6e의 각 박막 트랜지스터의 액티브층은 수소가 캐리어 역할을 할 수 있는 산화물 반도체일 수 있다.
제2 게이트 전극의 물질의 수소 확산 장벽이 제1 게이트 전극 물질의 수소 확산 장벽보다 낮을 경우, 도 6e에 기재된 바와 같이, 제2 게이트 전극만을 포함하는 박막 트랜지스터의 이동도는 제1 게이트 전극막을 포함하는 박막 트랜지스터의 이동도 보다 높을 수 있다.
그리고, 제2 게이트 전극만을 포함하는 박막 트랜지스터의 문턱 전압은 제1 게이트 전극만을 포함하는 박막 트랜지스터의 문턱 전압보다 작을 수 있으며, 이는 제2 게이트 전극만을 포함하는 박막 트랜지스터의 문턱 전압이 제1 게이트 전극만을 포함하는 박막 트랜지스터의 문턱 전압보다 negative 값을 갖는다고 볼 수 있다.
또한, 제2 게이트 전극만을 포함하는 박막 트랜지스터의 S-계수는 제1 게이트 전극만을 포함하는 박막 트랜지스터의 S-계수보다 작을 수 있다.
박막 트랜지스터의 이동도는 문턱 전압 및 S-계수와 상충 관계(trade off)일 수 있으며, 이에, 박막 트랜지스터가 적정한 이동도를 가지면서 positive 값의 문턱 전압을 갖고 이와 동시에 낮은 S-계수를 갖도록 하는 것이 어려울 수 있다.
반면, 도 6a와 같은 구조를 갖는 제1 박막 트랜지스터의 문턱전압은 제1 게이트 전극만을 포함하는 박막 트랜지스터와 유사한 값을 가지고, 이동도는 제2 게이트 전극만을 포함하는 박막 트랜지스터와 유사한 값을 가지며, S-계수는 하나의 게이트 전극만을 포함하는 박막 트랜지스터들의 S-계수보다 커짐을 알 수 있다.
즉, 도 6a의 구조를 갖는 제1 박막 트랜지스터는 적정한 이동도를 가지면서 positive 값의 문턱 전압 및 높은 S-계수를 가질 수 있다.
또한, 도 6e를 참조하면, S-계수가 0.13에서 0.23으로 증가하는 경우, 패널 내에 배치된 유기발광소자(OLED)의 계조 표현에 대한 전류(current)를 내는 게이트 전압의 마진이 150% 이상 증가하는 것을 알 수 있다.
도 6d에서 제2 게이트 전극만을 포함하는 박막 트랜지스터의 S-계수가 0.10이고, 도 6a의 구조를 갖는 제1 박막 트랜지스터의 S-계수가 0.23이므로, 제1 박막 트랜지스터는 제2 게이트 전극만을 포함하는 박막 트랜지스터보다 유기발광소자(OLED)의 계조 표현에 대한 전류(current)를 내는 게이트 전압의 마진이 150% 이상 증가했음을 알 수 있다.
한편, 도 6d에서, x축은 게이트 전압(Gate voltage)를 나타내며, y축은 드레인 전류(Drain current)를 나타낸다.
도 6d에서 각각의 박막 트랜지스터의 특성 측정을 위해 -20V에서 +20V 범위의 게이트 전압을 인가하면서 드레인 전류를 측정하였다. 그리고, 각각의 박막 트랜지스터에는 0.1V의 구동 전압(VDD)과 10V의 구동 전압을 인가하였다.
상술한 바와 같이, 도 6a의 제1 액티브층(630)의 채널영역(633)은 수평방향으로 다른 페르미 준위를 갖는 제1 채널영역(634)과 제2 채널영역(635)이 존재하고, 제1 채널영역(634)과 제2 채널영역(635)은 일체인 구성이므로, 서로 다른 페르미 준위를 갖는 제1 및 제2 채널영역(634, 635)의 직렬 결합이 가능할 수 있다. 여기서, 수평방향은 제1 액티브층(630)과 게이트 절연막(640)이 적층되는 방향과 수직한 방향일 수 있다.
제1 및 제2 채널영역(634, 635)의 페르미 준위가 상이하므로, 제1 및 제2 채널영역(634, 635)의 경계에서는 에너지 밴드의 벤딩(bending)이 발생할 수 있다.
이를 도 7 내지 도 10을 참조하여 검토하면 다음과 같다.
도 7 내지 도 10은 도 6a의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
상술한 바와 같이, 도 6a의 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630)의 채널영역(633)은 서로 다른 페르미 준위를 갖는 제1 채널영역(634)과 제2 채널영역(635)을 포함할 수 있다.
일체로 이루어진 제1 채널영역(634)과 제2 채널영역(635)의 경계에서는 평형 상태(Equilibrium state)에서 페르미 준위가 플랫(flat)하게 유지되기 위해 에너지 밴드의 벤딩이 발생할 수 있다.
예를 들면, 제1 채널영역(634)의 수소 함량이 제2 채널영역(635)의 수소 함량보다 낮을 경우, 제1 및 제2 게이트 전극(651, 652)와 중첩된 채널영역에서는 에너지 밴드가 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 갈수록 높은 준위에서 낮은 준위로 벤딩될 수 있다.
또한, 제1 게이트 전극(651)과 제2 게이트 전극(652)이 상이한 재료를 포함함으로써, 제1 게이트 전극(651)과 제2 게이트 전극(652)의 일함수(work function)는 서로 상이할 수 있다.
이러한 제1 및 제2 게이트 전극(651, 652)이 제1 및 제2 전극(671, 672)이 중첩되는 영역과 대응되는 제1 액티브층(630)의 채널영역(633)에서는 에너지 밴드가 벤딩될 수 있다.
구체적으로, 일함수 차이가 큰 서로 다른 전극을 서로 중첩하도록 배치하는 경우, 서로 다른 전극이 중첩되는 영역과 대응되는 영역에 배치된 제1 액티브층(630)은 vacuum level 이동 현상에 의해 에너지 밴드가 벤딩될 수 있다.
예를 들어, 제1 게이트 전극(651)의 일함수가 제2 게이트 전극(652)의 일함수보다 높을 경우, 제1 액티브층(630)의 채널영역(633) 중 제1 및 제2 게이트 전극(651, 652) 모두와 중첩되는 영역에서 페르미 준위가 플랫하게 유지되기 위해 에너지 밴드는 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 갈수록 높은 준위에서 낮은 준위로 벤딩될 수 있다.
한편, 도 7 및 도 8에 도시된 바와 같이, 제1 채널영역(634)의 수소 함량이 낮고 제2 채널영역(635)의 수소 함량이 높을 경우, 제1 채널영역(634)의 전도대(conduction band; Ec)와 페르미 준위(Ef) 사이의 갭(gap)은 제2 채널영역(635)의 전도대와 페르미 준위 사이의 갭(gap)보다 클 수 있다.
제1 액티브층(630)에서 캐리어가 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 이동되는 경우, 제1 채널영역(634)은 제1 박막 트랜지스터(Tr1)의 문턱 전압을 결정하는 인자가 될 수 있다. 후술하는 설명에서는 설명의 편의를 위하여 캐리어가 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 이동되는 구성을 중심으로 설명한다.
제1 채널영역(634)의 전도대와 페르미 준위 사이의 갭이 작을수록 제1 박막 트랜지스터(Tr1)의 문턱 전압은 positive 방향으로 이동될 수 있다.
도 7 및 도 8을 참조하면, 도 8의 제1 채널영역(634)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 7의 제1 채널영역(634)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
또한, 도 8의 제2 채널영역(635)은 전도대가 페르미 준위보다 낮게 위치함으로써, 제2 채널영역(635)은 도체 특성을 가질 수 있다. 따라서, 도 8의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(634)만이 실질적인 채널영역의 역할을 하므로, 짧은 채널(short)을 갖는 제1 액티브층(630)을 구현할 수 있다. 이 경우, 도 7의 제1 액티브층(630)의 채널영역(633)에서의 캐리어 이동도보다 도 8의 제1 액티브층(630)의 채널영역(633)에서의 캐리어의 이동도가 커질 수 있다.
한편, 캐리어의 이동도가 커질 경우, 트랜지스터의 S-계수는 작아질 수 있다.
앞서 설명한 바와 같이, 전하의 축적의 속도가 빠를수록 트랜지스터의 S-계수는 작아지는데, 캐리어의 이동도가 크다는 것은 전하의 축적 속도가 빠르다는 것을 의미할 수 있다.
이에, 도 8의 제1 박막 트랜지스터(Tr1)는 구동 트랜지스터가 아닌 다른 박막 트랜지스터(예를 들면, 도 3 및 도 4의 제1 및 제2 트랜지스터와 도 5의 풀-업 트랜지스터 및 풀-다운 트랜지스터)로 사용될 수 있다.
도 7의 제1 박막 트랜지스터(Tr1)의 경우, 도 8에 비해 캐리어의 이동도가 작으므로 S-계수가 비교적 클 수 있다. 따라서, S-계수 관점에서 도 7의 제1 박막 트랜지스터(Tr1)가 도 8의 제1 박막 트랜지스터(Tr1)의 보다 구동 트랜지스터로 사용되기 적합할 수 있다.
또한, 도 9 및 도 10에 도시된 바와 같이, 제1 채널영역(634)의 수소 함량이 높고 제2 채널영역(635)의 수소 함량이 낮을 경우, 제1 채널영역(634)의 전도대(conduction band; Ec)와 페르미 준위(Ef) 사이의 갭(gap)은 제2 채널영역(635)의 전도대와 페르미 준위 사이의 갭(gap)보다 작을 수 있다. 한편, 도 10의 제1 채널영역(634)의 경우, 전도대의 위치보다 페르미 준위의 위치가 높으므로, 이들 사이의 갭이 존재하지 않는다.
이에, 도 10의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 9의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
또한, 도 10의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(634)의 전도대가 페르미 준위보다 낮게 위치함으로써, 제1 채널영역(635)은 도체 특성을 가질 수 있다. 따라서, 도 10의 제1 박막 트랜지스터(Tr1)의 제2 채널영역(635)만이 채널영역의 역할을 하므로 짧은 채널(short)을 갖는 제1 액티브층(630)을 구현할 수 있다. 다시 말해, 별도의 공정 없이 채널영역의 길이를 조절할 수 있다.
이 경우, 도 9의 제1 액티브층(630)의 채널영역(633)에서의 캐리어 이동도보다 도 10의 제1 액티브층(630)의 채널영역(633)에서의 캐리어의 이동도가 커질 수 있다.
다만, 도 10의 제1 및 제2 채널영역(634, 635)의 경계와 대응되는 영역에서, 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 이동할수록 에너지 준위가 높아지도록 벤딩되므로, 캐리어가 제1 채널영역(634)에서 제2 채널영역(635) 방향으로 이동함을 감안할 때, 캐리어는 도 8의 제1 채널영역(634)에서 제2 채널영역(635)으로 이동하는 것보다 도 10의 제1 채널영역(634)에서 제2 채널영역(635)으로 이동하는데 어려울 수 있다.
다시 말해, 도 8의 채널영역에서의 캐리어 이동도는 도 10의 채널영역에서의 캐리어 이동도보다 높을 수 있으며, 이에, 도 8의 제1 박막 트랜지스터(Tr1)의 S-계수보다 도 10의 제1 박막 트랜지스터(Tr1)의 S-계수가 낮을 수 있다.
이와 같이, 제1 액티브층(630)의 제1 및 제2 채널영역(634, 635)의 수소 함량을 다양하게 조절함으로써, 제1 박막 트랜지스터(Tr1)의 이동도, 문턱 전압 및 S-계수를 적절히 조절할 수 있는 효과가 있다.
한편, 도 6a 내지 도 10에서는 제1 액티브층(630)의 제1 채널영역(634)의 길이와 제2 채널영역(635)의 길이가 서로 대응되는 구조를 중심으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 제1 액티브층(630)의 제1 채널영역(634)의 길이와 제2 채널영역(635)의 길이는 서로 상이할 수도 있다.
이를 도 11 및 도 12를 참조하여 검토하면 다음과 같다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 전자장치에 배치된 제1 박막 트랜지스터 각각의 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 전자장치에 배치된 제1 박막 트랜지스터(Tr1)는 제1 액티브층(630), 제1 게이트 전극(1151, 1251), 제2 게이트 전극(1152, 1252), 제1 전극(671) 및 제2 전극(672)를 포함할 수 있다.
후술하는 설명에서는 앞서 설명한 실시예들과 같이, 제1 게이트 전극(1151, 1251)의 수소 확산 장벽이 제2 게이트 전극(1152, 1252)의 수소 확산 장벽보다 높은 구성을 중심으로 설명한다.
제1 게이트 전극(1151, 1251)의 폭(W1)은 제2 게이트 전극(1152, 1252)의 폭(W2)과 상이할 수 있다. 여기서, 제1 게이트 전극(1151, 1251)의 폭(W1, W3)과 제2 게이트 전극(1152, 1252)의 폭(W2, W3)은 제1 액티브층(630)과 게이트 절연막(640)이 적층되는 방향과 수직한 방향을 기준으로 한 최소길이 일 수 있다.
예를 들면, 도 11에 도시된 바와 같이, 제1 게이트 전극(1151)의 폭(W1)이 제2 게이트 전극(1152)의 폭(W2)보다 길 수 있다. 다만, 이는 본 발명의 실시예들 중 하나일 뿐, 도 12에 도시된 바와 같이 제2 게이트 전극(1252)의 폭(W4)이 제1 게이트 전극(1251)의 폭(W3)보다 길 수도 있다.
이에, 도 11 및 도 12에 도시된 바와 같이, 제1 및 제2 게이트 전극(1151, 1152)과 중첩된 제1 액티브층(630)의 채널영역(1133, 1233)의 제1 채널영역(1134, 1234) 및 제2 채널영역(1135, 1235)의 길이 역시 서로 상이할 수 있다.
도 11과 같이, 제1 게이트 전극(1151)의 폭(W1)이 제2 게이트 전극(1152)의 폭(W2)보다 길 경우, 제1 채널영역(1134)의 길이는 제2 채널영역(1135)의 길이보다 길 수 있다.
그리고 도 12와 같이, 제2 게이트 전극(1252)의 폭(W4)이 제1 게이트 전극(1251)의 폭(W3)보다 길 경우, 제2 채널영역(1235)의 길이는 제1 채널영역(1234)의 길이보다 길 수 있다.
제1 액티브층(630)의 제1 채널영역(1134, 1234) 및 제2 채널영역(1234, 1235)의 길이는 각 채널영역에 포함된 수소의 함량과 더불어 제1 박막 트랜지스터(Tr1) 특성을 결정하는데 주요 요인이 될 수 있다.
각 채널영역의 수소 함량과 각 채널영역의 길이에 의한 제1 박막 트랜지스터의 특성을 검토하면 다음과 같다.
도 13 내지 도 16은 도 11의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다. 도 17 내지 도 20은 도 12의 제1 박막 트랜지스터의 제1 액티브층의 채널영역에 대한 에너지 준위를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 13 내지 도 20에서는 캐리어가 제1 채널영역(1134)에서 제2 채널영역(1135) 방향으로 이동하는 구성을 중심으로 설명한다.
도 14를 참조하면, 제1 채널영역(1134)의 전도대와 페르미 준위 사이의 갭이 작을수록 제1 박막 트랜지스터(Tr1)의 문턱 전압은 positive 방향으로 이동될 있으므로, 도 14의 제1 채널영역(1134)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 13의 제1 채널영역(1134)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
한편, 상술한 바와 같이, 제1 채널영역(1134)은 제1 박막 트랜지스터(Tr1)의 문턱 전압을 결정하는 인자이며, 제1 채널영역(1134)의 길이 변화에 따라 제1 박막 트랜지스터(Tr1)의 문턱 전압 역시 변화될 수 있다.
예를 들면, 도 14의 제1 채널영역(1134)의 길이가 도 8의 제1 채널영역(634)의 길보다 길게 이루어짐으로써, 도 14의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 8의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
또한, 도 14의 제2 채널영역(1135)은 전도대가 페르미 준위보다 낮게 위치함으로써, 제2 채널영역(1135)은 도체 특성을 가질 수 있다. 따라서, 도 14의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(1134)만이 실질적인 채널영역의 역할을 하므로, 제1 액티브층(630) 갖는 채널영역(1133, 도 11 참조)의 길이보다 짧은 채널을 갖는 효과를 얻을 수 있다.
다시 말해, 도 13의 제1 액티브층(1130)의 채널영역(1133)에서의 캐리어 이동도보다 도 14의 제1 액티브층(630)의 채널영역(1133)에서의 캐리어의 이동도가 커질 수 있다. 따라서, 도 14의 제1 박막 트랜지스터(Tr1)의 S-계수보다 도 13의 제1 박막 트랜지스터(Tr1)의 S-계수가 클 수 있다.
다만, 도 14의 제1 액티브층(630)의 제2 채널영역(1135)의 길이는 도 8의 제1 액티브층(630)의 제2 채널영역(635)의 길이보다 짧으므로, 도 14의 제1 액티브층(630)은 도 8의 제1 액티브층(630)에 비해 채널영역의 길이가 긴 효과를 얻을 수 있다.
따라서, 도 14의 제1 액티브층(630)의 채널영역(1133)에서 캐리어의 이동도는 도 8의 제1 액티브층(630)의 채널영역(633)의 캐리어 이동도에 비해 낮을 수 있다. 이에, 도 14의 제1 박막 트랜지스터(Tr1)의 S-계수는 도 8의 제1 박막 트랜지스터(Tr1)의 S-계수보다 높을 수 있다.
다시 말해, 도 14의 제1 박막 트랜지스터(Tr1)는 positive 문턱 전압을 가지면서, 비교적 높은 S-계수를 가질 수 있으므로, 구동 트랜지스터로 사용될 수 있다.
또한, 도 15 및 도 16에 도시된 바와 같이, 제1 채널영역(1134)의 수소 함량이 높고 제2 채널영역(1135)의 수소 함량이 낮을 경우, 제1 채널영역(1134)의 전도대와 페르미 준위 사이의 갭(gap)은 제2 채널영역(1135)의 전도대와 페르미 준위 사이의 갭(gap)보다 작을 수 있다. 한편, 도 16의 제1 채널영역(1134)의 경우, 전도대의 위치보다 페르미 준위의 위치가 높으므로, 이들 사이의 갭이 존재하지 않는다.
이에, 도 16의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 15의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive한 값을 가질 수 있다.
도 16의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(1134)의 전도대가 페르미 준위보다 낮게 위치함으로써, 제1 채널영역(1135)은 도체 특성을 가질 수 있다. 따라서, 도 16의 제1 박막 트랜지스터(Tr1)의 제2 채널영역(1135)만이 실질적인 채널영역의 역할을 하므로 짧은 채널(short)을 갖는 제1 액티브층(630)을 구현할 수 있다.
이 경우, 도 15의 제1 액티브층(630)의 채널영역(1133)에서의 캐리어 이동도보다 도 16의 제1 액티브층(630)의 채널영역(1133)에서의 캐리어의 이동도가 커질 수 있다.
여기서, 캐리어가 제1 채널영역(1134)에서 제2 채널영역(1135)으로 이동하는데 장벽을 느끼게 되므로 도 15의 제1 박막 트랜지스터(Tr1)의 S-계수는 도 16의 제1 박막 트랜지스터(Tr1)의 S-계숙보다 클 수 있다. 또한, 도 15의 제1 채널영역(1134)에서 전도대와 페르미 준위의 갭 차이가 크지 않다는 점을 감안할 때, positive 값의 문턱 전압을 가질 수 있으므로, 도 15의 제1 박막 트랜지스터(Tr1)는 구동 트랜지스터로 사용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다만, 도 16의 제1 및 제2 채널영역(1134, 1135)의 경계와 대응되는 영역에서, 제1 채널영역(1134)에서 제2 채널영역(1135) 방향으로 이동할수록 에너지 준위가 높아지도록 벤딩되므로, 캐리어가 제1 채널영역(1134)에서 제2 채널영역(1135) 방향으로 이동함을 감안할 때, 캐리어가 도 14의 제1 채널영역(1134)에서 제2 채널영역(1135)으로 이동하는 것보다 도 16의 제1 채널영역(1134)에서 제2 채널영역(1135)으로 이동하는데 어려울 수 있다.
다시 말해, 도 14의 채널영역에서의 캐리어 이동도는 도 16의 채널영역에서의 캐리어 이동도보다 높을 수 있으며, 이에, 도 14의 제1 박막 트랜지스터(Tr1)의 S-계수보다 도 16의 제1 박막 트랜지스터(Tr1)의 S-계수가 낮을 수 있다.
이와 같이, 제1 액티브층(630)의 제1 및 제2 채널영역(634, 635)의 수소 함량을 다양하게 조절함으로써, 제1 박막 트랜지스터(Tr1)의 이동도, 문턱 전압 및 S-계수를 적절히 조절할 수 있는 효과가 있다.
도 18을 참조하면, 제1 채널영역(1234)의 전도대와 페르미 준위 사이의 갭이 작을수록 제1 박막 트랜지스터(Tr1)의 문턱 전압은 positive 방향으로 이동될 있으므로, 도 18의 제1 채널영역(1234)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 17의 제1 채널영역(1234)을 구비한 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
상술한 바와 같이, 제1 채널영역(1234)은 제1 박막 트랜지스터(Tr1)의 문턱 전압을 결정하는 인자이며, 제1 채널영역(1234)의 길이 변화에 따라 제1 박막 트랜지스터(Tr1)의 문턱 전압 역시 변화될 수 있다.
예를 들면, 도 18의 제1 채널영역(1234)의 길이가 도 14의 제1 채널영역(1134)의 길보다 짧게 이루어짐으로써, 도 14의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 18의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
또한, 도 18의 제2 채널영역(1235)은 전도대가 페르미 준위보다 낮게 위치함으로써, 도 18의 제2 채널영역(1235)은 도체 특성을 가질 수 있다. 따라서, 도 18의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(1234)만이 실질적인 채널영역의 역할을 하므로, 제1 액티브층(630) 갖는 채널영역(1233, 도 12 참조)의 길이보다 짧은 채널을 갖는 효과를 얻을 수 있다.
다시 말해, 도 17의 제1 액티브층(1230)의 채널영역(1233)에서의 캐리어 이동도보다 도 18의 제1 액티브층(630)의 채널영역(1233)에서의 캐리어의 이동도가 커질 수 있다. 따라서, 도 18의 제1 박막 트랜지스터(Tr1)의 S-계수보다 도 17의 제1 박막 트랜지스터(Tr1)의 S-계수가 클 수 있다.
이에, 도 18의 제1 박막 트랜지스터(Tr1)는 구동 트랜지스터가 아닌 구동 트랜지스터에 신호를 전달하는 트랜지스터 또는 패널의 넌 액티브 영역에 배치된 트랜지스터로 사용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 18의 제1 액티브층(630)의 제2 채널영역(1235)의 길이는 도 14의 제1 액티브층(630)의 제2 채널영역(1135)의 길이보다 길기 때문에, 도 14의 제1 액티브층(630)은 도 18의 제1 액티브층(630)에 비해 채널영역의 길이가 짧은 효과를 얻을 수 있다.
따라서, 도 14의 제1 액티브층(630)의 채널영역(1133)에서 캐리어의 이동도는 도 18의 제1 액티브층(630)의 채널영역(1233)의 캐리어 이동도에 비해 높을 수 있다. 이에, 도 18의 제1 박막 트랜지스터(Tr1)의 S-계수는 도 14의 제1 박막 트랜지스터(Tr1)의 S-계수보다 높을 수 있다.
다만, 도 18의 제1 액티브층(630)의 제1 채널영역(1234)의 길이가 도 14의 제1 액티브층(630)의 제1 채널영역(1134)의 길이보다 짧으므로, 도 14의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 18의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive 값을 가질 수 있다.
또한, 도 19 및 도 20에 도시된 바와 같이, 제1 채널영역(1234)의 수소 함량이 높고 제2 채널영역(1235)의 수소 함량이 낮을 경우, 제1 채널영역(1234)의 전도대와 페르미 준위 사이의 갭(gap)은 제2 채널영역(1235)의 전도대와 페르미 준위 사이의 갭(gap)보다 작을 수 있다. 한편, 도 20의 제1 채널영역(1234)의 경우, 전도대의 위치보다 페르미 준위의 위치가 높으므로, 이들 사이의 갭이 존재하지 않는다.
이에, 도 16의 제1 박막 트랜지스터(Tr1)의 문턱 전압이 도 15의 제1 박막 트랜지스터(Tr1)의 문턱 전압보다 positive한 값을 가질 수 있다.
도 20의 제1 박막 트랜지스터(Tr1)의 제1 채널영역(1234)의 전도대가 페르미 준위보다 낮게 위치함으로써, 제1 채널영역(1235)은 도체 특성을 가질 수 있다. 따라서, 도 20의 제1 박막 트랜지스터(Tr1)의 제2 채널영역(1135)만이 실질적인 채널영역의 역할을 하므로 짧은 채널(short)을 갖는 제1 액티브층(630)을 구현할 수 있다.
이 경우, 도 19의 제1 액티브층(630)의 채널영역(1233)에서의 캐리어 이동도보다 도 20의 제1 액티브층(630)의 채널영역(1233)에서의 캐리어의 이동도가 커질 수 있다.
다만, 도 20의 제1 및 제2 채널영역(1234, 1135)의 경계와 대응되는 영역에서, 제1 채널영역(1134)에서 제2 채널영역(1135) 방향으로 이동할수록 에너지 준위가 높아지도록 벤딩되므로, 캐리어가 제1 채널영역(1234)에서 제2 채널영역(1235) 방향으로 이동함을 감안할 때, 캐리어가 도 18의 제1 채널영역(1234)에서 제2 채널영역(1235)으로 이동하는 것보다 도 20의 제1 채널영역(1234)에서 제2 채널영역(1235)으로 이동하는데 어려울 수 있다.
다시 말해, 도 18의 채널영역에서의 캐리어 이동도는 도 20의 채널영역에서의 캐리어 이동도보다 높을 수 있으며, 이에, 도 18의 제1 박막 트랜지스터(Tr1)의 S-계수보다 도 20의 제1 박막 트랜지스터(Tr1)의 S-계수가 낮을 수 있다.
이와 같이, 제1 액티브층(630)의 제1 및 제2 채널영역(634, 635)의 수소 함량을 다양하게 조절함으로써, 제1 박막 트랜지스터(Tr1)의 이동도, 문턱 전압 및 S-계수를 적절히 조절할 수 있는 효과가 있다.
상술한 제1 및 제2 채널영역의 길이와 각 채널영역의 에너지 준위는 일 예에 지나지 않으며, 박막 트랜지스터의 위치 및 역할에 따라 각 채널영역의 길이와 에너지 준위는 적절히 조절될 수 있다.
예를 들어, 제1 박막 트랜지스터(Tr1)가 도 3 및 도 4에 도시된 구동 트랜지스터일 경우, positive 값의 문턱 전압과 높은 S-계수를 갖도록 제1 액티브층(630)의 제1 및 제2 채널영역이 절절히 설계될 수 있다.
제1 박막 트랜지스터(Tr1)가 도 3 및 도 4의 제1 및 제2 트랜지스터와 도 5의 풀-업 트랜지스터 및 풀-다운 트랜지스터 중 적어도 어느 하나의 트랜지스터일 경우, 높은 이동도 및 낮은 S-계수를 갖도록 제1 액티브층(630)의 제1 및 제2 채널영역이 적절히 설계될 수 있다.
예를 들면, 본 발명의 도면에 도시되어 있지는 않으나, 제1 및 제2 게이트 전극 각각이 수소 확산 장벽이 낮음으로써, 제1 및 제2 채널영역의 수소 함량이 높은 박막 트랜지스터의 경우, 도 3 및 도 4의 제1 및 제2 트랜지스터와 도 5의 풀-업 트랜지스터 및 풀-다운 트랜지스터 중 적어도 어느 하나의 트랜지스터로 사용될 수 있다.
상술한 바와 같이, 제1 박막 트랜지스터의 제1 및 제2 게이트 전극이 수소 형성 에너지가 상이한 재료를 포함하는 경우, 하나의 액티브층에 구비된 하나의 채널영역 내에서 수소 함량이 다른 영역이 존재하게 되고, 이에, 하나의 채널영역에서 에너지 밴드의 벤딩이 발생할 수 있다.
다시 말해, 본 발명의 실시예들에서는 제1 박막 트랜지스터의 제1 및 제2 게이트 전극 각각이 수소 형성 에너지가 상이한 재료, 다시 말해, 상이한 수소 확산 장벽을 가질 수 있는 구조를 포함하는 구성이면 충분하다.
한편, 제1 박막 트랜지스터(Tr1)가 도 3 및 도 4에 도시된 구동 트래지스터일 경우, 제1 박막 트랜지스터(Tr1)의 제1 또는 제2 전극은 또 다른 전극과 전기적으로 연결될 수 있다.
이를 도 21을 참조하여 검토하면 다음과 같다.
도 21은 본 발명의 실시예들에 따른 제1 박막 트랜지스터가 패널의 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 21을 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 제1 박막 트랜지스터(Tr1) 중에는 제1 박막 트랜지스터(Tr1)의 제2 전극(672)이 픽셀 전극(2190)과 전기적으로 연결되어야 하는 트랜지스터가 존재할 수 있다.
이러한 제1 박막 트랜지스터(Tr1)의 제1 전극(671), 제2 전극(672) 및 층간 절연막(660) 상에는 평탄화층(2180)이 배치될 수 있다.
평탄화층(2180) 상에는 픽셀 전극(2190)이 배치될 수 있다. 픽셀 전극(2190)은 평탄화층(2180)에 구비된 컨택홀을 통해 제1 박막 트랜지스터(Tr1)의 제2 전극(672)과 전기적으로 연결될 수 있다.
여기서, 제2 전극(672)은 제1 박막 트랜지스터(Tr1)의 소스 전극이나 드레인 전극일 수 있다.
도 21에서는 본 발명의 제1 박막 트랜지스터(Tr1)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 제1 박막 트랜지스터(Tr1)는 패널(전자장치가 표시장치일 경우)의 외곽 영역인 넌 액티브 영역(N/A)에도 배치도리 수 있다.
또한, 도 21에서는 도 6a의 구조를 갖는 제1 박막 트랜지스터(Tr1)가 픽셀 전극(2190)과 전기적으로 연결되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 도 11 및 도12를 포함하여 본 발명의 실시예들에 해당하는 구조를 갖는 제1 박막 트랜지스터(Tr1) 중 적어도 하나는 픽셀 전극(2190)과 전기적으로 연결될 수 있다.
또한, 본 발명의 실시예들에 따른 제1 박막 트랜지스터의 구조는 이에 한정되지 않는다.
도 22는 본 발명의 또 다른 실시예에 따른 전자장치에 배치된 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 22를 참조하면, 본 발명의 제1 박막 트랜지스터(Tr1)의 제1 액티브층(630) 하부에는 제2 액티브층(2230)이 배치될 수 있다.
제2 액티브층(2230)은 제1 액티브층(630)의 채널영역(633)과 대응되는 영역에 제2 액티브층(2230)의 채널영역(2233)이 구비될 수 있다.
제2 액티브층(2230)의 채널영역(2233)은 제2 액티브층(2230)의 제3 영역(2231)과 제4 영역(2232) 사이에 구비될 수 있다. 제2 액티브층(2230)의 채널영역(2233)은 제3 채널영역(2234) 및 제3 채널영역(2234)과 일체인 제4 채널영역(2235)을 포함할 수 있다.
제2 액티브층(2230)의 제3 영역(2231)과 제4 영역(2232)은 도체화된 영역일 수 있다.
여기서, 제2 액티브층(2230)의 채널영역(2233)의 이동도는 제1 액티브층(630)의 채널영역(633)의 이동도보다 낮을 수 있다. 제2 액티브층(2230)의 채널영역(2233)의 이동도가 제1 액티브층(630)의 채널영역(633)의 이동도보다 낮게 이루어짐으로써, 제1 박막 트랜지스터(Tr1)의 문턱 전압을 positive 값으로 이동시킬 수 있다.
한편, 도 22에서는 제2 액티브층(2230)이 제1 액티브층(630) 하부에 배치된 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제1 액티브층(630)의 상에 배치될 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 전자장치는 도 6a, 도 11, 도 12, 도 21 또는 도 22 중 적어도 하나의 구조를 갖는 제1 박막 트랜지스터(Tr1)를 포함할 수 있으며, 이와 다른 구조의 트랜지스터 역시 포함할 수도 있다.
도 23은 본 발명이 또 다른 실시예에 따른 박막 트랜지스터 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
도 23을 참조하면, 본 발명의 실시예들에 따른 전자장치는 앞서 설명한 도 6a, 도 11, 도 12, 도 21 또는 도 22 중 적어도 하나의 구조를 갖는 제1 박막 트랜지스터(Tr1)를 포함할 수 있으며, 도 23에 도시된 제2 박막 트랜지스터(Tr2)를 더 포함할 수 있다.
제2 박막 트랜지스터(Tr2)는 제3 액티브층(2330), 제3 게이트 전극(235), 제3 전극(2371) 및 제4 전극(2372)을 포함할 수 있다.
구체적으로, 기판(610) 상에 적어도 한 층의 버퍼층(620)이 배치되고, 버퍼층(620) 상에는 제3 액티브층(2330)이 배치될 수 있다.
여기서, 제3 액티브층(2330)은 산화물 반도체일 수 있다.
제3 액티브층(2330)은 제5 영역(2331), 제5 영역(2331)과 이격된 제6 영역(2332) 및 제5 영역(2331)과 제6 영역(2332) 사이에 구비된 제3 액티브층(2330)의 채널영역(2333)이 구비될 수 있다.
제3 액티브층(2330) 상에는 게이트 절연막(640)이 배치될 수 있다.
게이트 절연막(640)은 제3 액티브층(2330)의 일부를 노출하도록 배치될 수 있다.
예를 들면, 게이트 절연막(640)은 제3 액티브층(2330)의 제5 영역(2331)과 제6 영역(2332)을 노출하도록 배치될 수 있다. 제3 액티브층(2330)의 제5 영역(2331)과 제6 영역(2332)은 도체화된 영역일 수 있다.
게이트 절연막(640) 상에는 제3 게이트 전극(2350)이 배치될 수 있다. 도 23에는 도시하지 않았으나, 제3 게이트 전극(2350)은 앞서 설명한 제1 박막 트랜지스터(Tr1)의 제1 및 제2 게이트 전극과 동일 층에 배치될 수 있다.
제3 게이트 전극(2350)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 실리콘(Si), 은(Ag), 금(Au) 및 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 게이트 전극(2350)은 제3 액티브층(2330)의 채널영역(2333)과 중첩될 수 있다.
제3 게이트 전극(2350) 상에는 층간 절연막(660)이 배치될 수 있다.
층간 절연막(660) 상에는 서로 이격된 제2 박막 트랜지스터(Tr2)의 제5 전극(2371) 및 제6 전극(2372)이 배치될 수 있다. 제5 전극(2371)과 제6 전극(2372)은 앞서 설명한 제1 박막 트랜지스터(Tr1)의 제1 내지 제4 전극과 동일 층에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제5 전극(2371)은 층간 절연막(660)에 구비된 컨택홀을 통해 제3 액티브층(2330)의 제5 영역(2331)과 연결될 수 있고, 제6 전극(2372)은 층간 절연막(660)에 구비된 다른 컨택홀을 통해 제3 액티브층(2330)의 제6 영역(2332)과 연결될 수 있다.
이러한 제2 박막 트랜지스터(Tr1)는 제3 액티브층(2330) 상에 하나의 제3 게이트 전극(2350)이 배치되므로, 하나의 채널영역(2333)을 구비할 수 있다.
구체적으로, 하나의 채널영역(2333)은 특정 수소 확산 장벽을 갖는 하나의 제3 게이트 전극(2350)과 중첩되므로, 제3 액티브층(2330)의 하나의 채널영역(2333) 내에 포함된 수소 함량은 영역별로 동일할 수 있다.
이에, 도 23에 도시된 바와 같이, 제3 액티브층(2330)의 채널영역(2333) 내에서 페르미 준위는 일정할 수 있다.
한편, 제2 박막 트랜지스터(Tr1)는 구동 트랜지스터가 아닌 다른 박막 트랜지스터, 예를 들면, 도 3 및 도 4의 제1 및 제2 트랜지스터와 도 5의 풀-업 트랜지스터 및 풀-다운 트랜지스터 중 적어도 어느 하나일 수 있다.
제2 박막 트랜지스터(Tr1)가 구동 트랜지스터가 아닌 다른 박막 트랜지스터일 경우, 높은 구동 속도가 요구되므로, 제3 게이트 전극(2350)의 수소 확산 장벽은 낮을 수 있고, 이에, 제3 액티브층(2330)의 채널영역(2333) 내에 포함된 수소 함량은 높을 수 있다.
따라서, 도 23에 도시된 바와 같이, 제2 박막 트랜지스터(Tr2)의 페르미 준위가 전도대와 인접하게 위치됨으로써, 제2 박막 트랜지스터(Tr2)는 높은 이동도 및 낮은 S-계수를 가질 수 있다.
또한, 도 6a, 도 11, 도 12, 도 21 또는 도 22 중 적어도 하나의 구조를 갖는 제1 박막 트랜지스터(Tr1)는 전자장치 내에 배치된 구동 트랜지스터일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예들에 의하면, 하나의 액티브층 상에 동일 층에 배치된 서로 다른 2개의 게이트 전극을 포함함으로써, 박막 트랜지스터의 문턱 전압, 이동도 및 S-계수를 동시에 제어할 수 있는 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, positive 값의 문턱 전압을 갖고 S-계수가 높은 구동 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 이동도가 높은 박막 트랜지스터의 구조를 갖는 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치를 제공할 수 있다.
그리고, 본 발명의 실시예들에 의하면, positive 값의 문턱 전압을 갖고 S-계수가 높은 구동 트랜지스터 및 이동도가 높은 박막 트랜지스터의 구조를 갖는 박막 트랜지스터(구동 트랜지스터 이외의 트랜지스터)를 하나의 패널 내에 동시에 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
630: 제1 액티브층
633: 채널영역
634: 제1 채널영역
635: 제2 채널영역
651: 제1 게이트 전극
652: 제2 게이트 전극
671: 제1 전극
672: 제2 전극

Claims (20)

  1. 적어도 1개의 제1 박막 트랜지스터를 포함하는 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널은,
    기판;
    상기 기판 상에 배치되고 제1 영역, 상기 제1 영역과 이격된 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널영역을 포함하는 산화물 반도체인 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극과 동일층에 배치되되 상기 제1 게이트 전극의 일 단과 중첩되고, 상기 제1 게이트 전극에 인가되는 신호와 대응되는 신호가 인가되는 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극이 배치된 기판 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치되되 서로 이격된 제1 전극 및 제2 전극을 포함하는 전자장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 상이한 수소 형성 에너지 및 서로 상이한 수소 확산 장벽을 갖는 재료를 포함하는 전자장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 각각은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 실리콘(Si), 은(Ag), 금(Au) 및 이들의 합금 중 어느 하나를 포함할 수 있으며,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 재료를 포함하는 전자장치.
  4. 제1 항에 있어서,
    상기 제1 액티브층의 상기 채널영역은 제1 채널영역 및 상기 제1 채널영역과 일체인 제2 채널영역을 포함하고,
    상기 제1 채널영역은 상기 제1 게이트 전극과 중첩되고, 상기 제2 채널영역은 상기 제2 게이트 전극과 중첩되며,
    상기 채널영역 중 제1 및 제2 게이트 전극과 중첩된 영역은 상기 제1 및 제2 게이트 전극 중 수소 확산 장벽이 높은 게이트 전극과 중첩되는 영역에 포함되는 전자장치.
  5. 제4 항에 있어서,
    상기 제1 채널영역의 페르미 준위와 상기 제2 채널영역의 페르미 준위는 서로 상이하고,
    상기 제1 및 제2 채널영역의 경계에서 에너지 밴드가 벤딩된 전자장치.
  6. 제4 항에 있어서,
    상기 제1 채널영역의 수소 함량과 상기 제2 채널영역의 수소 함량은 서로 상이한 전자장치.
  7. 제4 항에 있어서,
    상기 제1 게이트 전극의 폭과 상기 제2 게이트 전극의 폭이 상이하고,
    상기 제1 채널영역의 폭과 상기 제2 채널영역의 폭이 서로 상이한 전자장치.
  8. 제1 항에 있어서,
    상기 제1 게이트 전극과 중첩된 상기 게이트 절연막의 두께와 상기 제2 게이트 전극과 중첩된 상기 게이트 절연막의 두께는 서로 대응되는 전자장치.
  9. 제1 항에 있어서,
    상기 패널에는 다수의 상기 제1 박막 트랜지스터가 배치되고,
    상기 적어도 1개의 제1 박막 트랜지스터의 상기 제1 게이트 전극과 상기 제2 게이트 전극에는 동일한 데이터 전압이 인가되는 전자장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극의 수소 확산 장벽은 상기 제2 게이트 전극의 수소 확산 장벽보다 낮은 전자장치.
  11. 제10 항에 있어서,
    상기 제1 박막 트랜지스터의 캐리어가 제1 액티브층의 제1 채널영역에서 제2 채널영역 방향으로 이동 할 때, 상기 제1 게이트 전극과 중첩된 제1 채널영역의 페르미 준위는 상기 제2 게이트 전극과 중첩된 제2 채널영역의 페르미 준위보다 높은 전자장치.
  12. 제10 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 긴 전자장치.
  13. 제1 항에 있어서,
    상기 패널에는 다수의 구동 트랜지스터 및 다수의 상기 제1 박막 트랜지스터가 배치되고,
    상기 적어도 1개의 제1 박막 트랜지스터는 상기 구동 트랜지스터에 신호를 전달하는 박막 트랜지스터이거나, 상기 패널의 액티브 영역의 외곽에 배치된 넌 액티브 영역에 배치된 박막 트랜지스터인 전자장치.
  14. 제13 항에 있어서,
    상기 제1 게이트 전극의 수소 확산 장벽은 상기 제2 게이트 전극의 수소 확산 장벽보다 높은 전자장치.
  15. 제13 항에 있어서,
    상기 제1 박막 트랜지스터의 캐리어가 제1 액티브층의 제1 채널영역에서 제2 채널영역 방향으로 이동 할 때, 상기 제1 채널영역의 페르미 준위는 상기 제2 채널영역의 페르미 준위보다 낮은 전자장치.
  16. 제15 항에 있어서,
    상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭보다 짧은 전자장치.
  17. 제1 항에 있어서,
    상기 제1 액티브층의 상부 또는 하부에 배치된 제2 액티브층을 더 포함하고,
    상기 제2 액티브층의 채널영역에서의 이동도는 상기 제1 액티브층의 채널영역에서의 이동도보다 낮은 전자장치.
  18. 제1 항에 있어서,
    상기 패널에 배치된 적어도 1개의 제2 박막 트랜지스터를 더 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 기판 상에 배치된 제3 액티브층;
    상기 제3 액티브층 상에 배치되되, 상기 제1 및 제2 게이트 전극과 동일층에 배치된 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치되되 상기 제1 및 제2 전극과 동일층에 배치되고 서로 이격되며 제2 액티브층에 연결된 제3 및 제4 전극을 포함하는 전자장치.
  19. 제18 항에 있어서,
    상기 제2 박막 트랜지스터는 상기 패널 내에 배치된 구동 트랜지스터에 신호를 전달하는 박막 트랜지스터이거나, 상기 패널의 액티브 영역의 외곽에 배치된 넌 액티브 영역에 배치된 전자장치.
  20. 기판;
    상기 기판 상에 배치되고 제1 영역, 상기 제1 영역과 이격된 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 구비된 채널영역을 포함하는 산화물 반도체인 제1 액티브층;
    상기 제1 액티브층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극과 동일층에 배치되되 상기 제1 게이트 전극의 일 단과 중첩되고, 상기 제1 게이트 전극에 인가되는 신호와 대응되는 신호가 인가되는 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극이 배치된 기판 상에 배치된 층간 절연막; 및
    상기 층간 절연막 상에 배치되되 서로 이격된 제1 전극 및 제2 전극을 포함하는 박막 트랜지스터 어레이 기판.
KR1020190173298A 2019-12-23 2019-12-23 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치 KR102625951B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190173298A KR102625951B1 (ko) 2019-12-23 2019-12-23 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
CN202011362506.9A CN113097221B (zh) 2019-12-23 2020-11-27 薄膜晶体管阵列基板和包括其的电子装置
US17/115,603 US11482623B2 (en) 2019-12-23 2020-12-08 Thin film transistor array substrate and electronic device including the same
US17/950,024 US11881531B2 (en) 2019-12-23 2022-09-21 Thin film transistor array substrate and electronic device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190173298A KR102625951B1 (ko) 2019-12-23 2019-12-23 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Publications (2)

Publication Number Publication Date
KR20210081090A KR20210081090A (ko) 2021-07-01
KR102625951B1 true KR102625951B1 (ko) 2024-01-16

Family

ID=76439329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190173298A KR102625951B1 (ko) 2019-12-23 2019-12-23 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Country Status (3)

Country Link
US (2) US11482623B2 (ko)
KR (1) KR102625951B1 (ko)
CN (1) CN113097221B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220052001A (ko) * 2020-10-20 2022-04-27 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102178766B1 (ko) * 2013-03-29 2020-11-13 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR102478470B1 (ko) * 2015-06-25 2022-12-19 삼성디스플레이 주식회사 박막 트랜지스터 기판, 및 유기 발광 표시 장치
KR102518726B1 (ko) * 2015-10-19 2023-04-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102485374B1 (ko) * 2015-12-31 2023-01-04 엘지디스플레이 주식회사 디스플레이 장치
KR102590316B1 (ko) * 2016-12-05 2023-10-17 삼성디스플레이 주식회사 표시 장치
KR102482856B1 (ko) * 2017-12-15 2022-12-28 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102579829B1 (ko) * 2018-03-22 2023-09-18 삼성디스플레이 주식회사 박막 트랜지스터 표시판

Also Published As

Publication number Publication date
CN113097221A (zh) 2021-07-09
US11482623B2 (en) 2022-10-25
US11881531B2 (en) 2024-01-23
KR20210081090A (ko) 2021-07-01
CN113097221B (zh) 2024-04-05
US20210193839A1 (en) 2021-06-24
US20230014588A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
KR102551998B1 (ko) 수직 구조 트랜지스터 및 전자장치
US11735638B2 (en) Thin film transistor array substrate and electronic device including the same
US11515425B2 (en) Thin film transistor array substrate and electronic device including the same
KR102635368B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11881531B2 (en) Thin film transistor array substrate and electronic device including the same
US20230215955A1 (en) Thin film transistor array substrate and electronic device including the same
US11705463B2 (en) Transistor array substrate and electronic device including same
JP7493570B2 (ja) 薄膜トランジスターアレイ基板及びこれを含む電子装置
US20220130944A1 (en) Thin film transistor array substrate and electronic device including the same
KR20200046508A (ko) 전자장치, 패널 및 게이트 구동회로
KR102551989B1 (ko) 트랜지스터 및 전자장치
KR102486147B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11476281B2 (en) Transistor and electronic device
KR102603688B1 (ko) 수직 구조 트랜지스터 및 전자장치
KR102563516B1 (ko) 트랜지스터 및 전자장치
KR20220074588A (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant