KR102518726B1 - 유기 발광 표시 장치 - Google Patents

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Abstract

유기 발광 표시 장치가 제공된다. 상기 유기 발광 표시 장치는 유기 발광 표시 장치는 기판, 상기 기판 상에 배치되고, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 층, 상기 채널 영역과 중첩하도록 배치되는 게이트 전극, 상기 게이트 전극과 상기 채널 영역 사이에 배치되고 제1 전압이 인가되는 보조 게이트 전극, 및 상기 액티브 층, 상기 보조 게이트 전극, 및 상기 게이트 전극을 포함하는 제1 박막 트랜지스터를 포함한다. 본 발명에 따르면, 박막 트랜지스터의 오프 시에, 누설 전류가 현저히 감소되고, 박막 트랜지스터의 수명이 개선된다.

Description

유기 발광 표시 장치{Organic light emitting diode display apparatus}
본 발명은 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다. 이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소들을 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 박막 트랜지스터들 및 적어도 하나의 커패시터가 포함된다. 복수의 박막 트랜지스터는 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다.
스위칭 트랜지스터에 누설 전류(leakage current)가 존재할 경우, 블랙을 표시해야 할 유기 발광 다이오드가 미세하게 발광하는 문제가 발생할 수 있다. 또한, 트랜지스터의 게이트와 드레인 사이의 전압이 클 경우, 트랜지스터의 열화가 가속되는 문제가 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는 누설 전류가 감소되고 열화가 감소된 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 유기 발광 표시 장치는 기판, 상기 기판 상에 배치되고, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 층, 상기 채널 영역과 중첩하도록 배치되는 게이트 전극, 상기 게이트 전극과 상기 채널 영역 사이에 배치되고 제1 전압이 인가되는 보조 게이트 전극, 및 상기 액티브 층, 상기 보조 게이트 전극, 및 상기 게이트 전극을 포함하는 제1 박막 트랜지스터를 포함한다.
상기 유기 발광 표시 장치의 일 예에 따르면, 상기 채널 영역은 상기 보조 게이트 전극과 중첩하는 제1 부분 및 상기 보조 게이트 전극과 중첩하지 않는 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 드레인 영역에 인접하고, 상기 제2 부분은 상기 소스 영역에 인접할 수 있다.
상기 유기 발광 표시 장치의 다른 예에 따르면, 상기 제1 부분의 면적은 상기 채널 영역의 전체 면적의 10% 이상이고 50% 이하일 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 박막 트랜지스터는 p형 트랜지스터이고, 상기 제1 전압은 음의 직류 전압 레벨을 가질 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 전압은 -6V와 0V 사이에서 선택되는 전압 레벨을 가질 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 상기 액티브 층과 상기 보조 게이트 전극 사이에서 상기 액티브 층과 상기 보조 게이트 전극을 서로 절연하는 제1 게이트 절연막, 및 상기 보조 게이트 전극과 상기 게이트 전극 사이에서 상기 보조 게이트 전극과 상기 게이트 전극을 서로 절연하는 제2 게이트 절연막을 더 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 게이트 전극은 상기 액티브 층 상에 배치될 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 게이트 전극은 상기 기판과 상기 액티브 층 사이에 배치될 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 게이트 전극은 상기 액티브 층 상에서 상기 채널 영역과 중첩하도록 배치되는 제1 게이트 전극, 및 상기 기판과 상기 액티브 층 사이에 상기 채널 영역과 중첩하도록 배치되는 제2 게이트 전극을 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 보조 게이트 전극은 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 상기 채널 영역 사이에 배치될 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 보조 게이트 전극은 상기 제1 게이트 전극과 상기 채널 영역 사이에 배치되는 제1 보조 게이트 전극 및 상기 제2 게이트 전극과 상기 채널 영역 사이에 배치되는 제2 보조 게이트 전극을 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 보조 게이트 전극은 상기 채널 영역의 일부 및 상기 드레인 영역의 일부와 중첩할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 스캔 신호에 응답하여 데이터 신호 전압을 전달하는 제1 스위칭 트랜지스터, 상기 제1 스위칭 트랜지스터를 통해 전달된 상기 데이터 신호 전압에 따라 구동 전류를 생성하는 구동 트랜지스터, 및 상기 구동 트랜지스터에 전달되는 상기 데이터 신호 전압을 저장하는 커패시터를 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 박막 트랜지스터는 상기 구동 트랜지스터일 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 박막 트랜지스터는 상기 스캔 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압 편차를 보상하도록 구성될 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 박막 트랜지스터는 초기화 제어 신호에 응답하여 상기 구동 트랜지스터의 게이트에 초기화 전압을 전달할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 전압은 상기 초기화 전압일 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 화소들 각각은, 발광 소자, 발광 제어 신호에 응답하여 상기 구동 트랜지스터에 제1 구동 전압을 제공하는 제4 스위칭 트랜지스터, 및 상기 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 제공하는 제5 스위칭 트랜지스터를 더 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 스캔 신호가 인가되는 상기 게이트 전극을 포함하는 상기 제1 박막 트랜지스터, 상기 스캔 신호가 인가되는 게이트 및 데이터 신호 전압이 인가되는 소스를 갖는 제2 박막 트랜지스터, 및 상기 제1 박막 트랜지스터의 소스 영역에 연결되는 게이트, 상기 박막 트랜지스터의 드레인 영역에 연결되는 드레인, 및 상기 제1 트랜지스터의 드레인에 연결되는 소스를 갖는 제3 박막 트랜지스터를 포함할 수 있다.
상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 초기화 제어 신호가 인가되는 게이트, 상기 제1 전압이 인가되는 드레인, 및 상기 제3 박막 트랜지스터의 게이트에 연결되는 소스를 갖는 제4 박막 트랜지스터를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치에 의하면, 박막 트랜지스터는 오프 시에 누설되는 누설 전류가 작고, 열화가 감소된다. 따라서, 유기 발광 표시 장치의 표시 품질은 향상될 수 있으며, 오랜 기간 동안 안정된 표시 품질을 유지할 수 있다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 2는 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 3은 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 6은 종래의 박막 트랜지스터와 본 실시예들에 따른 박막 트랜지스터의 전압-전류 특성 그래프를 도시한다.
도 7은 종래의 박막 트랜지스터와 일 실시예에 따른 박막 트랜지스터의 전위 그래프를 도시한다.
도 8은 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
도 9는 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
도 10은 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 일 요소(elements) 또는 층이 다른 요소 또는 층의 "위(on)" 또는 "상(on)"에 배치되는 것으로 지칭되는 것은 다른 요소 또는 층의 바로 위뿐만 아니라 중간에 다른 요소 또는 층이 개재된 경우를 모두 포함한다. 반면, 요소가 다른 요소의 "직접 위(directly on)" 또는 "바로 위"에 배치되는 것으로 지칭되는 것은 중간에 다른 요소 또는 층이 개재되지 않은 것을 나타낸다. "및/또는"은 언급된 항목들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들 간의 위치 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등의 용어가 다양한 요소들을 서술하기 위해서 사용되지만, 이 요소들은 이러한 용어에 의해 제한되지 않는다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 요소는 본 발명의 기술적 사상 내에서 제2 요소일 수 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 개시되는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 1을 참조하면, 박막 트랜지스터 기판(100)은 기판(10), 액티브 층(15), 보조 게이트 전극(25), 및 게이트 전극(35)을 포함한다. 액티브 층(15), 보조 게이트 전극(25) 및 게이트 전극(35)은 탑 게이트(top gate) 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
액티브 층(15)은 기판(10) 상에 배치되고, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함한다. 게이트 전극(35)은 채널 영역(CR)과 중첩하도록 배치된다. 보조 게이트 전극(25)은 게이트 전극(35)과 채널 영역(CR) 사이에 배치되며, 제1 전압(Va)이 인가된다.
기판(10)은 박막 트랜지스터 기판(100) 전체를 지지하고 강성을 유지시키는 역할을 한다. 기판(10)은 상면이 평탄하며 투명한 절연 물질로 이루어질 수 있다. 예를 들어 기판(10)은 유리(glass)로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되지 않고 기판(10)은 예컨대, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate)와 같은 플라스틱 재질로 이루어질 수도 있다. 한편, 기판(10)은 예컨대 금속, 탄소 섬유와 같은 불투명한 재질로 이루어 질 수도 있으며, 플렉서블 표시 장치를 구현하기 위해 기판(10)은 예컨대 폴리이미드(PI) 필름과 같은 가요성 재질의 플라스틱으로 이루어질 수도 있다.
도시되지는 않았지만, 기판(10) 상에는 버퍼막이 배치될 수 있다. 버퍼막은 상면을 평활하게 하며 불순물의 침투를 차단한다. 버퍼막은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있으며, 다양한 증착 방법을 통해 형성할 수 있다.
액티브 층(15)은 기판(10) 상에 배치된다. 액티브 층(15)은 반도체 물질을 포함하며, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않고, 액티브 층(15)이 예컨대, GIZO[(In2O3)a(Ga2O3)b(ZnO)c](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체 물질을 포함할 수 있다. 액티브 층(15)은 GIZO 외에도 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf)과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
액티브 층(15)은 소스 영역(SR)과 드레인 영역(DR), 그리고 소스 영역(SR) 및 드레인 영역(DR) 사이에 위치하는 채널 영역(CR)을 포함한다. 소스 영역(SR)의 전압은 소스 전압(Vs)으로 지칭하고, 드레인 영역(DR)의 전압은 드레인 전압(Vd)으로 지칭한다.
액티브 층(15)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우, 소스 영역(SR) 및 드레인 영역(DR)에는 불순물이 도핑될 수 있다. 불순물은 보조 게이트 전극(25) 및 게이트 전극(35)를 마스크로 이용하여 주입될 수 있다. 일 예에 따라 박막 트랜지스터(TFT)가 p형 박막 트랜지스터인 경우, 소스 영역(SR) 및 드레인 영역(DR)은 p형 불순물, 예컨대, 붕소, 알루미늄 등을 포함할 수 있다. 박막 트랜지스터(TFT)가 n형 박막 트랜지스터인 경우, 소스 영역(SR) 및 드레인 영역(DR)은 n형 불순물, 예컨대, 인, 비소 등을 포함할 수 있다. 다른 예에 따라, 액티브 층(15)이 산화물 반도체 물질을 포함하는 경우, 소스 영역(SR) 및 드레인 영역(DR)에 불순물을 도핑하는 공정은 생략될 수 있다. 본 명세서에서는 박막 트랜지스터(TFT)가 p형 트랜지스터인 것으로 가정하여 설명한다. 그러나, 본 발명이 이에 한정되지 않는다.
보조 게이트 전극(25)은 채널 영역(CR)의 적어도 일부와 게이트 전극(35) 사이에 배치된다. 보조 게이트 전극(25)에는 제1 전압(Va)이 인가되며, 보조 게이트 전극(25)은 채널 영역(CR)의 적어도 일부에 제1 전압(Va)에 따른 전기장을 인가한다. 보조 게이트 전극(25)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다.
채널 영역(CR)은 보조 게이트 전극(25)과 중첩하는 제1 부분(CR1)과 보조 게이트 전극(25)과 중첩하지 않는 제2 부분(CR2)으로 구분될 수 있다. 채널 영역(CR)의 면적은 소스 영역(SR)과 드레인 영역(DR) 사이의 채널 길이와 이에 수직 방향의 채널 폭의 곱으로 결정될 수 있다. 제1 부분(CR1)과 제2 부분(CR2)은 서로 동일한 채널 폭을 갖는다. 제1 부분(CR1)은 드레인 영역(DR)에 인접하고, 제2 부분(CR2)은 소스 영역(SR)에 인접하다. 즉, 보조 게이트 전극(25)은 채널 영역(CR)의 드레인 영역(DR)에 인접한 제1 부분(CR1) 상에 배치된다.
제1 부분(CR1)의 면적은 채널 영역(CR)의 전체 면적의 10% 이상 50%이하일 수 있다. 제1 부분(CR1)의 면적은 채널 영역(CR)의 전체 면적의 20% 이상 40%이하일 수 있다. 실험에 따르면, 채널 영역(CR)의 채널 길이가 2.75㎛일 때, 제1 부분(CR1)의 길이가 0.4㎛, 0.6㎛, 및 0.8㎛일 때, 드레인 전압(Vd)이 -5.1V이고, 게이트 전압(Vg)이 높아지더라도 누설 전류가 증가하지 않았다. 이때, 보조 게이트 전극(25)에는 -3.5V의 전압이 인가되었다. 제1 부분(CR1)의 길이가 0.1㎛ 또는 0.2㎛일 때에는 보조 게이트 전극(25)이 없는 경우와 비슷하게 누설 전류가 발생하였고, 제1 부분(CR1)의 길이가 1.5㎛일 때에는 박막 트랜지스터(TFT)의 문턱 전압(Vth)이 낮아지고 턴 온 전류가 낮아지는 문제가 발생하였다. 제1 부분(CR1)의 길이가 2.2㎛인 경우, 박막 트랜지스터(TFT)는 스위칭 소자로 사용할 수 없었다.
박막 트랜지스터(TFT)가 p형 트랜지스터인 경우, 보조 게이트 전극(25)에 인가되는 제1 전압(Va)은 음의 직류 전압 레벨을 가질 수 있다. 예컨대, 제1 전압(Va)은 -6V와 0V 사이에서 선택되는 전압 레벨을 가질 수 있다. 예컨대, 제1 전압(Va)은 -3.5V일 수 있다.
게이트 전극(35)은 보조 게이트 전극(25) 상에 채널 영역(CR)과 중첩하도록 배치되어, 채널 영역(CR)을 한정한다. 게이트 전극(35)에는 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 전압(Vg)이 인가된다. 게이트 전극(35)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다. 박막 트랜지스터(TFT)가 p형 트랜지스터인 경우, 게이트 전압(Vg)은 로우 레벨의 턴 온 전압 또는 하이 레벨의 턴 오프 전압을 가질 수 있다. 턴 온 전압은 대략 -3V 이하의 전압 레벨, 예컨대, -10V의 전압 레벨을 가질 수 있으며, 턴 오프 전압은 대략 3V 이상의 전압 레벨, 예컨대, 10V의 전압 레벨을 가질 수 있다. 턴 오프 전압은 20V의 전압 레벨을 가질 수도 있다.
액티브 층(15)과 보조 게이트 전극(25) 사이에서 액티브 층(15)과 보조 게이트 전극(25)을 서로 절연하는 제1 게이트 절연막(20)이 배치될 수 있다. 제1 게이트 절연막(20)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
보조 게이트 전극(25)과 게이트 전극(35) 사이에서 보조 게이트 전극(25)과 게이트 전극(35)을 서로 절연하는 제2 게이트 절연막(30)이 배치될 수 있다. 제2 게이트 절연막(30)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 제2 게이트 절연막(30)은 제1 게이트 절연막(20)과 동일 물질로 형성될 수 있다.
제2 게이트 절연막(30) 및 게이트 전극(35) 상에는 층간 절연막(40)이 배치된다. 층간 절연막(40)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 층간 절연막(40) 상에는 소스 및 드레인 전극들(미 도시)이 배치될 수 있으며, 층간 절연막(40)은 게이트 전극(35)을 소스 및 드레인 전극들로부터 절연할 수 있다.
본 실시예에 따르면, 종래의 탑 게이트(top gate) 형태의 박막 트랜지스터(TFT)에서 채널 영역(CR)의 제1 부분(CR1) 상에 보조 게이트 전극(25)이 추가된 구조가 제공된다. 종래의 박막 트랜지스터(TFT)가 턴 오프되기 위해, 게이트 전압(Vg)으로 예컨대, 10V 이상의 높은 레벨의 전압이 게이트 전극(35)에 인가될 경우, 채널 영역(CR)의 상부 표면에는 전자들이 응집하게 된다. 이때, 드레인 전압(Vd)이 예컨대 -5V 정도의 낮은 레벨인 경우, 채널 영역(CR)과 드레인 영역(DR)의 경계에는 큰 크기의 전기장이 유도된다. 채널 영역(CR)의 상부 표면에 응집된 전자들은 드레인 전압(Vd)에 의해 경계에 유도된 전기장에 의해 소스 영역(SR)으로 흘러가며, 소스 영역(SR)에서 드레인 영역(DR)으로 흐르는 누설 전류가 발생할 수 있다.
그러나, 본 실시예에 따르면, 채널 영역(CR)의 일부, 즉, 드레인 영역(DR)에 인접한 제1 부분(CR1)의 상부에 배치되는 보조 게이트 전극(25)에 음의 전압 레벨을 갖는 제1 전압(Va)이 인가됨에 따라 제1 부분(CR1)의 상부 표면에는 음의 전기장이 인가되고, 제1 부분(CR1)의 상부 표면에는 드레인 전압(Vd)에 의한 큰 전기장이 인가되지 않는다. 따라서, 채널 영역(CR), 즉, 제2 부분(CR1)의 상부 표면에 응집된 전자들은 소스 영역(SR)으로 흘러가지 않는다. 따라서, 게이트 전압(Vg)이 더 높아지거나 드레인 전압(Vd)이 더 낮아지더라도, 누설 전류는 발생하지 않게 된다.
도 2는 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 2를 참조하면, 박막 트랜지스터 기판(100a)은 기판(10), 액티브 층(15), 보조 게이트 전극(25a), 및 게이트 전극(35)을 포함한다. 액티브 층(15), 보조 게이트 전극(25a) 및 게이트 전극(35)은 탑 게이트 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
액티브 층(15)은 기판(10) 상에 배치되고, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함한다. 게이트 전극(35)은 채널 영역(CR)과 중첩하도록 배치된다. 보조 게이트 전극(25a)은 게이트 전극(35)과 채널 영역(CR) 사이에 배치되며, 제1 전압(Va)이 인가된다. 보조 게이트 전극(25a)은 채널 영역(CR)의 일부(예컨대, 제1 부분(CR1))뿐만 아니라, 드레인 영역(DR)의 일부와 중첩하도록 드레인 영역(DR)의 방향으로 연장된다.
기판(10), 액티브 층(15) 및 게이트 전극(35)은 도 1을 참조로 설명된 박막 트랜지스터 기판(100)의 기판(10), 액티브 층(15) 및 게이트 전극(35)에 각각 대응되므로, 이들에 대하여 반복하여 설명하지 않는다.
액티브 층(15)은 실리콘 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다. 액티브 층(15)이 실리콘 반도체 물질을 포함하는 경우, 보조 게이트 전극(25a)이 형성되기 전에, 별도의 마스크를 이용하여 소스 영역(SR)과 드레인 영역(DR)에 불순물을 주입하는 공정이 수행될 수 있다. 액티브 층(15)이 산화물 반도체 물질을 포함하는 경우, 불순물 도핑 공정이 생략될 수 있다. 따라서, 본 실시예에 따른 박막 트랜지스터 기판(100a)에서 액티브 층(15)은 산화물 반도체 물질을 포함하는 것이 유리할 수 있다.
보조 게이트 전극(25a)은 제1 게이트 절연막(20) 상에서 채널 영역(CR)의 제1 부분(CR1) 외에 드레인 영역(DR)의 일부를 덮도록 배치된다. 보조 게이트 전극(25a)의 폭은 게이트 전극(35)의 폭과 실질적으로 동일할 수 있다. 보조 게이트 전극(25a)의 폭은 제조 공정의 임계 치수(critical dimension)과 실질적으로 동일할 수 있다. 반도체 공정 상, 임계 치수 미만의 치수를 갖는 패턴을 형성하는 것은 쉽지 않을 수 있다. 도 1에 도시된 보조 게이트 전극(25)은 채널 영역(CR)의 제1 부분(CR1) 상에만 배치되지만, 본 실시예에서와 같이, 보조 게이트 전극(25a)은 제1 부분(CR1)의 상부뿐만 아니라 드레인 영역(DR)의 상부에도 배치될 수 있다.
실험에 따르면, 도 1의 박막 트랜지스터(TFT)와 도 2의 박막 트랜지스터(TFT)는 실질적으로 동일한 전기적 특성을 갖는다. 드레인 영역(DR)은 도전성을 갖기 때문에, 보조 게이트 전극(25a)에 인가되는 제1 전압(Va)의 전기장이 드레인 영역(DR)에는 실질적으로 영향을 주지 않는다. 따라서, 박막 트랜지스터(TFT)가 턴 오프되기 위해, 예컨대 10V 이상의 높은 레벨의 게이트 전압(Vg)이 게이트 전극(35)에 인가되어, 채널 영역(CR)의 상부 표면에는 전자들이 응집되지만, 보조 게이트 전극(25a)에 음의 전압 레벨을 갖는 제1 전압(Va)이 인가됨에 따라 채널 영역(CR)과 드레인 영역(DR)의 경계 부분에 음의 전기장이 인가되고, 채널 영역(CR)과 드레인 영역(DR) 사이에 큰 크기의 전기장이 유도되지 않으므로 채널 영역(CR)의 상부 표면에 응집된 전자들은 소스 영역(SR)으로 흘러가지 않는다. 따라서, 게이트 전압(Vg)이 더 높아지거나 드레인 전압(Vd)이 더 낮아지더라도, 누설 전류는 발생하지 않게 된다.
도 3은 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 3을 참조하면, 박막 트랜지스터 기판(100b)은 기판(10), 게이트 전극(35b), 보조 게이트 전극(25b), 및 액티브 층(15b)을 포함한다. 게이트 전극(35b), 보조 게이트 전극(25b), 및 액티브 층(15b)은 바텀 게이트(bottom gate) 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
게이트 전극(35b)은 기판 상에 배치된다. 액티브 층(15)은 게이트 전극(35b) 상에 배치되고, 소스 영역(SR), 채널 영역(CR), 및 드레인 영역(DR)을 포함한다. 채널 영역(CR)은 게이트 전극(35b)과 중첩한다. 보조 게이트 전극(25b)은 게이트 전극(35b)과 채널 영역(CR) 사이에 배치되며, 제1 전압(Va)이 인가된다. 채널 영역(CR)의 드레인 영역(DR)에 인접한 제1 부분(CR1)은 보조 게이트 전극(25b)과 중첩한다.
기판(10)은 박막 트랜지스터 기판(100) 전체를 지지하고 강성을 유지하며, 상면이 평탄하며 투명한 절연 물질로 이루어질 수 있다. 예컨대, 기판(10)은 유리(glass) 또는 플라스틱 물질로 이루어질 수 있다. 도시되지는 않았지만, 기판(10) 상에는 상면을 평활하게 하며 불순물의 침투를 차단하기 위한 버퍼막이 배치될 수 있다. 버퍼막은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질을 포함할 수 있다.
게이트 전극(35b)은 기판(10) 상에 배치된다. 게이트 전극(35b)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다. 게이트 전극(35b)에는 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 전압(Vg)이 인가된다. 박막 트랜지스터(TFT)가 p형 트랜지스터인 경우, 게이트 전압(Vg)은 로우 레벨의 턴 온 전압 또는 하이 레벨의 턴 오프 전압을 가질 수 있다. 턴 온 전압은 대략 -3V 이하의 전압 레벨, 예컨대, -10V의 전압 레벨을 가질 수 있으며, 턴 오프 전압은 대략 3V 이상의 전압 레벨, 예컨대, 10V의 전압 레벨을 가질 수 있다. 턴 오프 전압은 20V의 전압 레벨을 가질 수도 있다.
기판(10) 상에 게이트 전극(35b)을 덮도록 제1 게이트 절연막(20b)이 배치된다. 제1 게이트 절연막(20b)은 게이트 전극(35b)과 보조 게이트 전극(25b)을 서로 절연한다. 제1 게이트 절연막(20b)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
보조 게이트 전극(25b)은 제1 게이트 절연막(20b)의 상부에 게이트 전극(35b)과 부분적으로 중첩하도록 배치된다. 보조 게이트 전극(25b)에는 제1 전압(Va)이 인가된다. 박막 트랜지스터(TFT)가 p형 트랜지스터인 경우, 보조 게이트 전극(25b)에 인가되는 제1 전압(Va)은 음의 직류 전압 레벨을 가질 수 있다. 예컨대, 제1 전압(Va)은 -6V와 0V 사이에서 선택되는 전압 레벨을 가질 수 있다. 예컨대, 제1 전압(Va)은 -3.5V일 수 있다. 보조 게이트 전극(25b)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다.
제1 게이트 절연막(20b) 상에 보조 게이트 전극(25b)을 덮도록 제2 게이트 절연막(30b)이 배치된다. 제2 게이트 절연막(30b)은 보조 게이트 전극(25b)과 액티브 층(15b)을 서로 절연한다. 제2 게이트 절연막(30b)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 제2 게이트 절연막(30b)은 제1 게이트 절연막(20b)과 동일 물질로 형성될 수 있다.
액티브 층(15b)은 제2 게이트 절연막(30b)의 상부에 부분적으로 게이트 전극(35b)과 중첩하도록 배치된다. 액티브 층(15b)은 소스 영역(SR)과 드레인 영역(DR), 및 소스 영역(SR)과 드레인 영역(DR) 사이의 채널 영역(CR)을 포함한다. 소스 영역(SR)의 전압은 소스 전압(Vs)으로 지칭하고, 드레인 영역(DR)의 전압은 드레인 전압(Vd)으로 지칭한다.
채널 영역(CR)은 게이트 전극(35b)과 중첩한다. 채널 영역(CR)은 보조 게이트 전극(25b)과 중첩하는 제1 부분(CR1)과 보조 게이트 전극(25b)과 중첩하지 않는 제2 부분(CR2)으로 구분된다. 제1 부분(CR1)은 보조 게이트 전극(25b)와 중첩되므로, 보조 게이트 전극(25b)에 인가되는 제1 전압(Va)에 의한 전기장의 영향을 받는다. 제1 부분(CR1)은 드레인 영역(DR)에 인접하고, 제2 부분(CR2)은 소스 영역(SR)에 인접한다. 채널 영역(CR)의 면적은 소스 영역(SR)과 드레인 영역(DR) 사이의 채널 길이와 이에 수직 방향의 채널 폭의 곱으로 결정될 수 있다. 제1 부분(CR1)과 제2 부분(CR2)은 서로 동일한 채널 폭을 갖는다. 즉, 보조 게이트 전극(25b)은 채널 영역(CR)의 드레인 영역(DR)에 인접한 제1 부분(CR1)의 아래에 배치된다. 다른 예에 따르면, 보조 게이트 전극(25b)은 제1 부분(CR1)뿐만 아니라 드레인 영역(DR)의 제1 부분(CR1)에 인접한 부분의 아래에 배치될 수도 있다. 즉, 보조 게이트 전극(25b)은 드레인 영역(DR)의 방향으로 추가로 연장될 수 있다.
액티브 층(15b)은 반도체 물질을 포함하며, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않고, 액티브 층(15b)이 예컨대, GIZO[(In2O3)a(Ga2O3)b(ZnO)c](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체 물질을 포함할 수 있다. 액티브 층(15b)은 GIZO 외에도 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf)과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
액티브 층(15b)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우, 소스 영역(SR) 및 드레인 영역(DR)에는 불순물이 도핑될 수 있다. 일 예에 따라 박막 트랜지스터(TFT)가 p형 박막 트랜지스터인 경우, 소스 영역(SR) 및 드레인 영역(DR)은 p형 불순물, 예컨대, 붕소, 알루미늄 등을 포함할 수 있다. 박막 트랜지스터(TFT)가 n형 박막 트랜지스터인 경우, 소스 영역(SR) 및 드레인 영역(DR)은 n형 불순물, 예컨대, 인, 비소 등을 포함할 수 있다. 다른 예에 따라, 액티브 층(15b)이 산화물 반도체 물질을 포함하는 경우, 소스 영역(SR) 및 드레인 영역(DR)에 불순물을 도핑하는 공정은 생략될 수 있다. 본 명세서에서는 박막 트랜지스터(TFT)가 p형 트랜지스터인 것으로 가정하여 설명한다. 그러나, 본 발명이 이에 한정되지 않는다.
제1 부분(CR1)의 면적은 채널 영역(CR)의 전체 면적의 10% 이상 50% 이하일 수 있다. 제1 부분(CR1)의 면적은 채널 영역(CR)의 전체 면적의 20% 이상 40%이하일 수 있다. 실험에 따르면, 채널 영역(CR)의 채널 길이가 2.75㎛이고, 드레인 전압(Vd)이 -5.1V이고, 보조 게이트 전극(25)에는 -3.5V의 전압이 인가되는 경우, 게이트 전압(Vg)이 10V 이상으로 높아지더라도 제1 부분(CR1)의 길이가 0.4㎛, 0.6㎛, 및 0.8㎛일 때, 누설 전류가 증가하지 않았다.
제2 게이트 절연막(30b) 상에 액티브 층(15b)을 덮도록 층간 절연막(40b)이 배치된다. 층간 절연막(40b)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 예컨대, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 층간 절연막(40b) 상에는 소스 및 드레인 전극들(미 도시)이 배치될 수 있다.
본 실시예에 따르면, 종래의 바텀 게이트(bottom gate) 형태의 박막 트랜지스터(TFT)에서 채널 영역(CR)의 제1 부분(CR1) 아래에 보조 게이트 전극(25b)이 추가된 구조가 제공된다. 종래의 박막 트랜지스터(TFT)가 턴 오프되기 위해, 게이트 전압(Vg)으로 예컨대, 10V 이상의 높은 레벨의 전압이 게이트 전극(35b)에 인가될 경우, 채널 영역(CR)의 하부 표면에는 전자들이 응집하게 된다. 이때, 드레인 전압(Vd)이 예컨대 -5V 정도의 낮은 레벨인 경우, 채널 영역(CR)의 하부 표면에 응집된 전자들이 드레인 전압(Vd)에 의해 유도되는 큰 크기의 전기장에 의해 소스 영역(SR)으로 흘러감에 따라 누설 전류가 발생할 수 있다.
그러나, 본 실시예에 따르면, 제1 부분(CR1)의 하부에 배치되는 보조 게이트 전극(25b)에 음의 전압 레벨을 갖는 제1 전압(Va)이 인가됨에 따라 제1 부분(CR1)의 하부 표면에는 음의 전기장이 인가되고, 제1 부분(CR1)의 하부 표면에는 강한 전기장이 유도되지 않는다. 따라서, 게이트 전압(Vg)에 의해 제2 부분(CR2)의 하부 표면에 응집된 전자들은 소스 영역(SR)으로 흘러가지 않는다. 따라서, 게이트 전압(Vg)이 더 높아지거나 드레인 전압(Vd)이 더 낮아지더라도, 누설 전류는 발생하지 않게 된다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 4를 참조하면, 박막 트랜지스터 기판(100c)은 기판(10), 제1 게이트 전극(35c), 보조 게이트 전극(25c), 액티브 층(15c) 및 제2 게이트 전극(45c)을 포함한다. 제1 게이트 전극(35c), 보조 게이트 전극(25c), 액티브 층(15c) 및 제2 게이트 전극(45c)은 더블 게이트(double gate) 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
제1 게이트 전극(35c), 보조 게이트 전극(25c) 및 액티브 층(15c)은 도 3을 참조로 설명된 박막 트랜지스터 기판(100b)의 게이트 전극(35b), 보조 게이트 전극(25b) 및 액티브 층(15b)에 각각 대응되므로, 이들에 대하여 반복하여 설명하지 않는다. 제1 및 제2 게이트 절연막(20c, 30c) 및 층간 절연막(40c)은 도 3의 제1 및 제2 게이트 절연막(20b, 30b) 및 층간 절연막(40b)에 각각 대응된다.
박막 트랜지스터 기판(100c)은 액티브 층(15c)과 층간 절연막(40c) 사이에 제3 게이트 절연막(50c) 및 제2 게이트 전극(45c)을 더 포함한다.
제3 게이트 절연막(50c)은 액티브 층(15c)과 제2 게이트 전극(45c) 사이에 배치된다. 제3 게이트 절연막(50c)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 제3 게이트 절연막(50c)은 제1 및 제2 게이트 절연막(20c, 30c)과 동일 물질로 형성될 수 있다.
제2 게이트 전극(45c)은 액티브 층(15c)의 채널 영역(CR)과 중첩하도록 제3 게이트 절연막(50c) 상에 배치된다. 제2 게이트 전극(45c)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다. 제2 게이트 전극(45c)에는 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 제2 게이트 전압(Vg2)이 인가된다. 제1 게이트 전극(35c)에는 제1 게이트 전압(Vg1)이 인가된다.
보조 게이트 전극(25c)은 제1 게이트 전압(Vg1)이 높은 레벨을 갖고 드레인 전압(Vd)이 음의 전압 레벨을 갖는 경우에 채널 영역(CR)의 제2 부분(CR2)의 하부 표면에 응집되는 전자들이 강한 전기장에 의해 소스 영역(SR)으로 흐르는 것을 차단하기 위해 음의 전기장을 제1 부분(CR1)에 인가한다. 따라서, 누설 전류가 감소될 수 있다. 보조 게이트 전극(25c)은 제1 보조 게이트 전극(25c)으로 지칭될 수 있다.
도시되지는 않았지만, 액티브 층(15c)과 제2 게이트 전극(45c) 사이에 제2 보조 게이트 전극(미 도시)이 더 추가될 수 있다. 제2 보조 게이트 전극은 채널 영역(CR)의 제1 부분(CR1)과 중첩하도록 배치될 수 있다. 제2 보조 게이트 전극은 제2 게이트 전압(Vg2)이 높은 레벨을 갖고 드레인 전압(Vd)이 음의 전압 레벨을 갖는 경우에 채널 영역(CR)의 제2 부분(CR2)의 상부 표면에 응집되는 전자들이 강한 전기장에 의해 소스 영역(SR)으로 흐르는 것을 차단하기 위해 음의 전기장을 제1 부분(CR1)에 인가한다. 따라서, 누설 전류가 감소될 수 있다.
제1 보조 게이트 전극(25c) 없이 제2 보조 게이트 전극만을 포함하는 박막 트랜지스터가 도 5에 도시된다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도를 도시한다.
도 5를 참조하면, 박막 트랜지스터 기판(100d)은 기판(10), 제1 게이트 전극(45d), 액티브 층(15d), 보조 게이트 전극(25d), 및 제2 게이트 전극(35d)을 포함한다. 제1 게이트 전극(45d), 액티브 층(15d), 보조 게이트 전극(25d), 및 제2 게이트 전극(35d)은 더블 게이트(double gate) 형태의 박막 트랜지스터(TFT)를 구성할 수 있다.
액티브 층(15d), 보조 게이트 전극(25d), 및 제2 게이트 전극(35d)은 도 1을 참조로 설명된 박막 트랜지스터 기판(100)의 액티브 층(15), 보조 게이트 전극(25), 및 게이트 전극(35)에 각각 대응되므로, 이들에 대하여 반복하여 설명하지 않는다. 제1 및 제2 게이트 절연막(20c, 30c) 및 층간 절연막(40c)은 도 1의 제1 및 제2 게이트 절연막(20, 30) 및 층간 절연막(40)에 각각 대응된다.
박막 트랜지스터 기판(100d)은 기판(10)과 액티브 층(15c) 사이에 제1 게이트 전극(45d) 및 제3 게이트 절연막(50d)을 더 포함한다.
제3 게이트 절연막(50d)은 기판(10)과 액티브 층(15c) 사이에 제1 게이트 절연막(20d) 아래에 배치된다. 제3 게이트 절연막(50d)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 제3 게이트 절연막(50d)은 제1 및 제2 게이트 절연막(20d, 30d)과 동일 물질로 형성될 수 있다.
제1 게이트 전극(45d)은 액티브 층(15d)의 채널 영역(CR)과 중첩하도록 제3 게이트 절연막(50d) 아래에 배치된다. 제1 게이트 전극(45d)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막을 다층 또는 단층으로 포함할 수 있다. 제1 게이트 전극(45d)에는 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 제1 게이트 전압(Vg1)이 인가된다. 제2 게이트 전극(35d)에는 제2 게이트 전압(Vg2)이 인가된다.
보조 게이트 전극(25d)은 제2 게이트 전압(Vg2)이 높은 레벨을 갖고 드레인 전압(Vd)이 음의 전압 레벨을 갖는 경우에 채널 영역(CR)의 제2 부분(CR2)의 상부 표면에 응집되는 전자들이 강한 전기장에 의해 소스 영역(SR)으로 흐르는 것을 차단하기 위해 음의 전기장을 제1 부분(CR1)에 인가한다. 따라서, 누설 전류가 감소될 수 있다. 보조 게이트 전극(25c)은 제2 보조 게이트 전극(25c)으로 지칭될 수 있다.
도시되지는 않았지만, 제1 게이트 전극(45d)과 액티브 층(15d) 사이에 제1 보조 게이트 전극(미 도시)이 더 추가될 수 있다. 제1 보조 게이트 전극은 채널 영역(CR)의 제1 부분(CR1)과 중첩하도록 배치될 수 있다. 제1 보조 게이트 전극은 제1 게이트 전압(Vg1)이 높은 레벨을 갖고 드레인 전압(Vd)이 음의 전압 레벨을 갖는 경우에 채널 영역(CR)의 제2 부분(CR2)의 하부 표면에 응집되는 전자들이 강한 전기장에 의해 소스 영역(SR)으로 흐르는 것을 차단하기 위해 음의 전기장을 제1 부분(CR1)에 인가한다. 따라서, 누설 전류가 감소될 수 있다.
도 6은 종래의 박막 트랜지스터와 본 실시예들에 따른 박막 트랜지스터의 전압-전류 특성 그래프를 도시한다.
도 6을 참조하면, 박막 트랜지스터의 게이트-소스 전압(Vgs)에 대한 드레인 전류가 도시된다. 도 6의 그래프는 p형 박막 트랜지스터에 대한 그래프이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
박막 트랜지스터의 도전형이 p형이므로, 게이트-소스 전압(Vgs)이 작아질수록 드레인 전류가 커진다. 게이트-소스 전압(Vgs)이 대략 0.5V이상인 경우, 드레인 전류는 10-13A미만으로 감소하면서, 박막 트랜지스터는 턴 오프된다.
보조 게이트 전극을 포함하지 않는 종래의 박막 트랜지스터는 게이트-소스 전압(Vgs)이 대략 0.5V를 초과하여 증가하게 되면, 드레인 전류는 서서히 증가한다. 게이트-소스 전압(Vgs)이 10V까지 높아지면, 드레인 전류는 10-12A 이상으로 증가한다.
본 실시예들에 따라 보조 게이트 전극을 포함하는 박막 트랜지스터는 게이트-소스 전압(Vgs)이 대략 0.5V를 초과하여 증가하더라도, 드레인 전류는 거의 증가하지 않는다. 게이트-소스 전압(Vgs)이 10V까지 높아지더라도, 드레인 전류는 10-13A 정도의 낮은 수준을 유지한다. 따라서, 게이트-소스 전압(Vgs)이 10V인 경우, 누설 전류는 대략 1/10으로 감소한다. 이 때, 보조 게이트 전극에는 인가되는 제1 전압(Va)은 -3.5V였다.
도 7은 종래의 박막 트랜지스터와 일 실시예에 따른 박막 트랜지스터의 전위 그래프를 도시한다.
도 7(a)는 보조 게이트 전극을 포함하지 않는 종래의 p형 박막 트랜지스터가 턴 오프될 때의 전위 그래프를 도시하고, 도 7(b)는 본 실시예들에 따라서 보조 게이트 전극을 포함하는 p형 박막 트랜지스터가 턴 오프될 때의 전위 그래프를 도시한다. 도 7(a)와 도 7(b)의 그래프에서 가로축은 소스 영역, 게이트 전극 및 드레인 영역을 의미하고, 세로축은 소스 영역, 게이트 전극 및 드레인 영역의 전위를 의미한다. 소스 영역의 전위는 0V인 것으로 가정한다.
도 7(a) 및 도 7(b)에 도시된 바와 같이, 박막 트랜지스터가 턴 오프되기 위해, 게이트 전극의 전위는 소스 영역의 전위에 비해 높은 전위를 갖는다. 드레인 영역의 전위가 소스 영역의 전위에 비해 낮을 경우, 도 7(a)에 도시된 바와 같이 종래의 박막 트랜지스터의 게이트-드레인 전압은 크다. 따라서, 게이트 전극에 인가되는 높은 레벨의 전압에 의해 채널 영역에는 전자들이 응집하게 되며, 응집된 전자들은 낮은 레벨의 전위를 갖는 드레인 영역으로 흘러가게 된다.
그러나, 일 실시에 따른 박막 트랜지스터의 경우, 보조 게이트 전극에 음의 전압 레벨을 갖는 제1 전압(Va)이 인가되므로, 오프 누설 전류에 영향을 끼치는 실질적인 게이트-드레인 전압은 도 7(b)에 도시된 바와 같이 감소하게 된다. 따라서, 도 6에 도시된 바와 같이, 누설 전류는 크게 감소된다.
도 8은 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
도 8을 참조하면, 화소(PXa)는 복수의 신호선들(121, 122, 123, 128, 141, 142, 143)에 연결되는 복수의 박막 트랜지스터들(예컨대, T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)를 포함한다. 화소(PXa)에는 기준 전압(Vref)이 인가된다.
화소(PXa)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 포함한다. 그러나, 본 화소(PXa)는 예시적이며, 상기 박막 트랜지스터들(T1-T7) 중 일부만을 포함할 수도 있다. 예를 들면, 화소(PXa)는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 및 보상 박막 트랜지스터(T3)를 포함하거나, 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7) 중 적어도 하나를 더 포함할 수도 있다.
화소(PXa)의 보상 박막 트랜지스터(T3)는 본 발명의 다양한 실시예들에 따라 도 1 내지 도 5에 도시되는 박막 트랜지스터(TFT)와 같은 구조를 가질 수 있다. 즉, 보상 박막 트랜지스터(T3)는 보조 게이트(Ga3)를 포함할 수 있다. 보조 게이트(Ga3)에는 기준 전압(Vref)이 인가될 수 있다. 기준 전압(Vref)은 음의 전압을 가질 수 있으며, 예컨대, -6V 내지 0V 사이에서 선택되는 전압 레벨을 가질 수 있다. 예컨대, 기준 전압(Vref)은 초기화 전압(Vinit)과 동일할 수 있다.
신호선들(121, 122, 123, 128, 141, 142, 143)은 스위칭 박막 트랜지스터(T2)와 보상 박막 트랜지스터(T3)에 스캔 신호(Sn)를 전달하는 스캔선(121), 초기화 박막 트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔선(122), 동작 제어 박막 트랜지스터(T5)와 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(123), 바이패스 박막 트랜지스터(T7)에 바이패스 신호(BP)를 전달하는 바이패스 제어선(128), 스캔선(121)과 교차하며 데이터 신호 전압(Dm)을 전달하는 데이터선(141), 제1 구동 전압(ELVDD)을 전달하며 데이터선(141)과 거의 평행하게 형성되어 있는 구동 전압선(142), 및 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(143)을 포함한다.
구동 박막 트랜지스터(T1)의 게이트(G1)는 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결되고, 구동 박막 트랜지스터(T1)의 소스(S1)는 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(142)에 연결되며, 구동 박막 트랜지스터(T1)의 드레인(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드에 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호 전압(Dm)을 전달받아 스토리지 커패시터(Cst)에 저장하고, 스토리지 커패시터(Cst)에 저장된 전압에 대응하는 구동 전류(Id)를 생성하여 유기 발광 다이오드(OLED)에 출력한다.
스위칭 박막 트랜지스터(T2)의 게이트(G2)는 스캔선(121)에 연결되고, 스위칭 박막 트랜지스터(T2)의 소스(S2)는 데이터선(141)에 연결되며, 스위칭 박막 트랜지스터(T2)의 드레인(D2)은 구동 박막 트랜지스터(T1)의 소스(S1)에 연결된다. 스위칭 박막 트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(141)을 통해 전달된 데이터 신호 전압(Dm)을 구동 박막 트랜지스터(T1)의 소스(S1)로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트(G3)는 스캔선(121)에 연결되고, 보상 박막 트랜지스터(T3)의 소스(S3)는 스토리지 커패시터(Cst)의 제1 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인(D4) 및 구동 박막 트랜지스터(T1)의 게이트(G1)에 공통적으로 연결되며, 보상 박막 트랜지스터(T3)의 드레인(D3)은 구동 박막 트랜지스터(T1)의 드레인(D1)에 연결된다. 보상 박막 트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트(G1)와 드레인(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다. 보상 박막 트랜지스터(T3)는 스위칭 박막 트랜지스터(T2)가 데이터 신호 전압(Dm)을 구동 박막 트랜지스터(T1)의 소스(S1)로 전달할 때 구동 박막 트랜지스터(T1)를 다이오드 연결시킴으로써 구동 박막 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압이 스토리지 커패시터(Cst)에 저장된다.
보상 박막 트랜지스터(T3)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga3)를 더 포함한다. 보조 게이트(Ga3)는 액티브와 게이트(G3) 사이에 배치된다. 구체적으로, 보조 게이트(Ga3)는 보상 박막 트랜지스터(T3)의 채널 영역의 일부와 중첩하는 보조 게이트 전극을 포함할 수 있다. 보조 게이트(Ga3)는 보상 박막 트랜지스터(T3)의 턴 오프 시에 채널 영역의 드레인(D3)에 인접한 부분(예컨대, 제1 부분(CR1))에 음의 전기장을 인가함으로써 누설 전류를 감소시킬 수 있다.
보상 박막 트랜지스터(T3)의 소스(S3)는 스토리지 커패시터(Cst)에 연결된다. 보상 박막 트랜지스터(T3)에 누설 전류가 발생할 경우, 스토리지 커패시터(Cst)에 저장되는 전하가 보상 박막 트랜지스터(T3)를 통해 방출될 수 있다. 구동 박막 트랜지스터(T1)는 스토리지 커패시터(Cst)에 저장된 전압에 따라 구동 전류(Id)를 생성하므로, 스토리지 커패시터(Cst)의 제1 전극(Cst1)의 전압이 낮아질 경우, 구동 박막 트랜지스터(T1)의 구동 전류(Id)의 크기는 점점 증가하게 된다. 예컨대, 블랙을 표시하여야 할 경우, 누설 전류에 의해 구동 박막 트랜지스터(T1)는 미세한 구동 전류(Id)를 생성할 수 있으며, 유기 발광 다이오드(OLED)는 미세하게 발광하는 문제가 발생할 수 있다.
그러나, 보상 박막 트랜지스터(T3)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga3)를 더 포함하므로, 보상 박막 트랜지스터(T3)는 턴 오프 시에, 누설 전류가 현저히 감소될 수 있으며, 스토리지 커패시터(Cst)에 저장된 전하는 보상 박막 트랜지스터(T3)를 통해 방출되지 않는다. 따라서, 정확한 색상 표현이 가능하다.
초기화 박막 트랜지스터(T4)의 게이트(G4)는 이전 스캔선(122)에 연결되고, 초기화 박막 트랜지스터(T4)의 소스(S4)는 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 박막 트랜지스터(T3)의 소스(S3) 및 구동 박막 트랜지스터(T1)의 게이트(G1)에 공통적으로 연결되며, 초기화 박막 트랜지스터(T4)의 드레인(D4)은 초기화 전압선(143)에 연결된다. 초기화 박막 트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트(G1)의 전압을 초기화시키는 초기화 동작을 수행한다. 이전 스캔 신호(Sn-1)는 초기화 제어 신호로 지칭될 수 있다.
동작 제어 박막 트랜지스터(T5)의 게이트(G5)는 발광 제어선(123)에 연결되며, 동작 제어 박막 트랜지스터(T5)의 소스(S5)는 구동 전압선(142)에 연결되며, 동작 제어 박막 트랜지스터(T5)의 드레인(D5)은 구동 박막 트랜지스터(T1)의 소스(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인(S2)에 연결된다.
발광 제어 박막 트랜지스터(T6)의 게이트(G6)는 발광 제어선(123)에 연결되며, 발광 제어 박막 트랜지스터(T6)의 소스(S6)는 구동 박막 트랜지스터(T1)의 드레인(D1) 및 보상 박막 트랜지스터(T3)의 드레인(D3)에 연결되며, 발광 제어 박막 트랜지스터(T6)의 드레인(D6)은 유기 발광 다이오드(OLED)의 애노드(anode)에 전기적으로 연결된다. 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(123)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 구동 전압(ELVDD)이 유기 발광 다이오드(OLED)에 전달되어 유기 발광 다이오드(OLED)에 발광 전류(Ioled)가 흐르게 된다.
바이패스 박막 트랜지스터(T7)의 게이트(G7)는 바이패스 제어선(128)에 연결되고, 바이패스 박막 트랜지스터(T7)의 소스(S7)는 발광 제어 박막 트랜지스터(T6)의 드레인(D6) 및 유기 발광 다이오드(OLED)의 애노드에 공통적으로 연결되며, 바이패스 박막 트랜지스터(T7)의 드레인(D7)은 초기화 전압선(143) 및 초기화 박막 트랜지스터(T4)의 소스(S4)에 공통적으로 연결된다.
스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압선(142)에 연결되며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)에 연결된다. 이에 따라, 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(T1)로부터 발광 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구체적인 동작 과정을 상세히 설명한다.
우선, 초기화 기간 동안, 이전 스캔선(122)을 통해 로우 레벨의 이전 스캔 신호(Sn-1)가 공급된다. 초기화 박막 트랜지스터(T4)가 로우 레벨의 이전 스캔 신호(Sn-1)에 응답하여 턴 온되며, 초기화 전압(Vint)이 초기화 전압선(143)으로부터 초기화 박막 트랜지스터(T4)를 통해 구동 박막 트랜지스터(T1)의 게이트(G1)에 인가되고, 구동 박막 트랜지스터(T1)는 초기화 전압(Vint)에 의해 초기화된다.
이후, 데이터 프로그래밍 기간 중에 스캔선(121)을 통해 로우 레벨의 스캔 신호(Sn)가 공급된다. 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)는 로우 레벨의 스캔 신호(Sn)에 응답하여 턴 온된다. 이때, 구동 박막 트랜지스터(T1)는 보상 박막 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 데이터선(141)으로부터 공급된 데이터 신호 전압(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막 트랜지스터(T1)의 게이트 전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차(ELVDD-Dm-Vth)에 대응하는 전하가 저장된다. 이후, 발광 제어선(123)으로부터 공급되는 발광 제어 신호(En)가 하이 레벨에서 로우 레벨로 변경되면, 발광 기간 동안 로우 레벨의 발광 제어 신호(En)에 의해 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)가 턴 온된다.
구동 박막 트랜지스터(T1)의 게이트(G1)의 전압과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 발광 제어 박막 트랜지스터(T6)를 통해 구동 전류(Id)가 유기 발광 다이오드(OLED)에 공급된다. 발광 기간 동안 스토리지 커패시터(Cst)에 의해 구동 박막 트랜지스터(T1)의 소스-게이트 전압(Vsg)은 'ELVDD-(Dm+Vth)'으로 유지되고, 구동 박막 트랜지스터(T1)의 전류-전압 관계에 따르면, 구동 전류(Id)는 소스-게이트 전압(Vsg)에서 문턱 전압(Vth)을 차감한 값의 제곱 '(ELVDD-Dm)2'에 비례한다. 따라서 구동 전류(Id)는 구동 박막 트랜지스터(T1)의 문턱 전압(Vth)에 관계 없이 결정된다.
바이패스 박막 트랜지스터(T7)는 바이패스 제어선(128)으로부터 바이패스 신호(BP)를 전달받는다. 바이패스 박막 트랜지스터(T7)는 로우 레벨의 바이패스 신호(BP)에 의해 턴 온되어, 유기 발광 다이오드(OLED)의 애노드에 초기화 전압(Vint)을 인가한다. 비발광 기간 동안, 유기 발광 다이오드(OLED)의 애노드에 남아 있던 전하는 바이패스 박막 트랜지스터(T7)를 통해 방출된다. 따라서, 블랙 영상에 대응하는 구동 전류(Id)가 흐를 경우, 유기 발광 다이오드(OLED)는 정확한 블랙 휘도 영상을 표현하여 콘트라스트비를 향상시킬 수 있다.
도 9는 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
도 9을 참조하면, 화소(PXb)는 복수의 박막 트랜지스터들(예컨대, T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)를 포함한다. 화소(PXb)는 구동 박막 트랜지스터(T1)과 초기화 박막 트랜지스터(T4)가 기준 전압(Vref)가 인가되는 보조 게이트(Ga1, Ga4)를 더 포함한다는 점을 제외하고는 도 8의 화소(PXa)와 실질적으로 동일하다. 따라서, 동일한 구성 요소들에 대해서는 설명을 생략한다.
화소(PXb)의 초기화 박막 트랜지스터(T4)는 본 발명의 다양한 실시예들에 따라 도 1 내지 도 5에 도시되는 박막 트랜지스터(TFT)와 같은 구조를 가질 수 있다. 즉, 초기화 박막 트랜지스터(T4)는 보조 게이트(Ga4)를 포함할 수 있다. 보조 게이트(Ga4)에는 기준 전압(Vref)이 인가될 수 있다. 기준 전압(Vref)은 음의 전압을 가질 수 있으며, 예컨대, -6V 내지 0V 사이에서 선택되는 전압 레벨을 가질 수 있다. 예컨대, 기준 전압(Vref)은 초기화 전압(Vinit)과 동일할 수 있다. 또한, 화소(PXb)의 구동 박막 트랜지스터(T1)는 본 발명의 다양한 실시예들에 따라 도 1 내지 도 5에 도시되는 박막 트랜지스터(TFT)와 같은 구조를 가질 수 있다. 즉, 구동 박막 트랜지스터(T1)는 보조 게이트(Ga1)를 포함할 수 있다. 보조 게이트(Ga1)에는 기준 전압(Vref)이 인가될 수 있다. 그러나, 본 발명은 도 9의 화소(PXb)로 한정되지 않으며, 복수의 박막 트랜지스터들(예컨대, T1, T2, T3, T4, T5, T6, T7) 중 적어도 일부가 도 1 내지 도 5에 도시되는 박막 트랜지스터(TFT)와 같은 구조를 가질 수 있다. 예를 들면, 화소(PXb)에서 구동 박막 트랜지스터(T1)만이 다양한 실시예들에 따라 보조 게이트 전극을 포함할 수 있다. 다른 예에 따르면, 복수의 박막 트랜지스터들(예컨대, T1, T2, T3, T4, T5, T6, T7) 모두가 도 1 내지 도 5에 도시되는 박막 트랜지스터(TFT)와 같이 보조 게이트 전극을 포함할 수 있다.
초기화 박막 트랜지스터(T4)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga4)를 더 포함한다. 보조 게이트(Ga4)는 액티브와 게이트(G3) 사이에 배치된다. 구체적으로, 보조 게이트(Ga4)는 초기화 박막 트랜지스터(T4)의 채널 영역의 일부와 중첩하는 보조 게이트 전극을 포함할 수 있다. 보조 게이트(Ga4)는 초기화 박막 트랜지스터(T4)의 턴 오프 시에 채널 영역의 드레인(D4)에 인접한 부분(예컨대, 제1 부분(CR1))에 음의 전기장을 인가함으로써 누설 전류를 감소시킬 수 있다.
초기화 박막 트랜지스터(T4)의 소스(S4)는 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결된다. 초기화 박막 트랜지스터(T4)에 누설 전류가 발생할 경우, 제1 전극(Cst1)의 전압은 초기화 박막 트랜지스터(T4)를 통해 방출되는 누설 전류에 의해 낮아질 수 있다. 구동 박막 트랜지스터(T1)는 스토리지 커패시터(Cst)에 저장된 전압에 따라 구동 전류(Id)를 생성하므로, 스토리지 커패시터(Cst)의 제1 전극(Cst1)의 전압이 낮아질 경우, 구동 박막 트랜지스터(T1)의 구동 전류(Id)의 크기는 점점 증가하게 된다. 예컨대, 블랙을 표시하여야 할 경우, 누설 전류에 의해 구동 박막 트랜지스터(T1)는 미세한 구동 전류(Id)를 생성할 수 있으며, 유기 발광 다이오드(OLED)는 미세하게 발광하는 문제가 발생할 수 있다.
그러나, 초기화 박막 트랜지스터(T4)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga4)를 더 포함하므로, 초기화 박막 트랜지스터(T4)는 턴 오프 시에, 누설 전류가 현저히 감소될 수 있으며, 스토리지 커패시터(Cst)에 저장된 전하는 초기화 박막 트랜지스터(T4)를 통해 방출되지 않는다. 따라서, 정확한 색상 표현이 가능하다.
또한, 구동 박막 트랜지스터(T1)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga1)를 더 포함한다. 보조 게이트(Ga1)는 액티브와 게이트(G1) 사이에 배치된다. 구체적으로, 보조 게이트(Ga1)는 구동 박막 트랜지스터(T1)의 채널 영역의 일부와 중첩하는 보조 게이트 전극을 포함할 수 있다. 보조 게이트(Ga4)는 구동 박막 트랜지스터(T1)의 턴 오프 시에 채널 영역의 드레인(D4)에 인접한 부분(예컨대, 제1 부분(CR1))에 음의 전기장을 인가함으로써 채널 영역(CR)과 드레인 영역(DR) 사이에 강한 전기장이 발생하는 것을 방지할 수 있다.
구동 박막 트랜지스터(T1)의 게이트(G1)는 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결된다. 블랙을 표시하기 위해, 게이트(G1)의 전압은 매우 높아진다. 따라서, 구동 박막 트랜지스터(T1)의 채널 영역(CR)과 드레인 영역(DR) 사이에 강한 전기장이 유도될 수 있으며, 채널 영역(CR)과 드레인 영역(DR)의 경계에 강한 전기장이 유도될 경우, 구동 박막 트랜지스터(T1)의 수명은 짧아지게 된다. 그러나, 구동 박막 트랜지스터(T1)는 기준 전압(Vref)이 인가되는 보조 게이트(Ga1)를 더 포함하고, 보조 게이트(Ga1)는 음의 전기장을 채널 영역(CR)의 드레인 영역(DR)에 인접한 부분에 인가하므로, 채널 영역(CR)과 드레인 영역(DR)의 경계에 강한 전기장이 유도되는 것을 방지할 수 있다. 따라서, 구동 박막 트랜지스터(T1)는 열화가 늦춰지며, 긴 수명을 가질 수 있다.
도 10은 다양한 실시예들에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 한 화소의 등가 회로도를 예시적으로 도시한다.
도 10을 참조하면, 화소(PXc)는 복수의 박막 트랜지스터들(예컨대, T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)를 포함한다. 화소(PXc)는 기준 전압(Vref)이 아니라 초기화 전압(Vint)이 보조 게이트(Ga1, Ga3, Ga4)에 인가된다는 점을 제외하고는 도 9의 화소(PXb)와 실질적으로 동일하다. 따라서, 동일한 구성 요소들에 대해서는 설명을 생략한다.
도 8 및 도 9에 도시되는 화소들(PXa, PXb)은 초기화 전압(Vint) 외에 음의 전압 레벨을 갖는 기준 전압(Vref)이 인가되었지만, 본 실시예에 따른 화소(PXc)는 기준 전압(Vref) 대신에 초기화 전압(Vint)이 보조 게이트(Ga1, Ga3, Ga4)에 인가된다. 초기화 전압(Vint)은 이전 스캔 신호(Sn-1)에 응답하여 초기화 박막 트랜지스터(T4)를 통해 구동 박막 트랜지스터(T1)의 게이트(G1)에 인가되고, 바이패스 신호(BP)에 응답하여 바이패스 박막 트랜지스터(T7)를 통해 유기 발광 다이오드(OLED)의 애노드에 인가된다. 초기화 전압(Vint)는 음의 전압 레벨을 가지며, -6V 내지 0V 사이의 전압 레벨을 갖는다. 예컨대, 초기화 전압(Vint)는 -3.5V일 수 있다.
본 실시예에 따르면, 추가적인 기준 전압(Vref) 없이 기존의 초기화 전압(Vint)이 이용되므로, 화소(PXc)의 구조가 간단해질 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
10: 기판
15: 액티브 층
20: 제1 게이트 절연막
25: 보조 게이트 전극
30: 제2 게이트 절연막
35: 게이트 전극
40: 층간 절연막
100: 박막 트랜지스터 기판

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 층;
    상기 채널 영역과 중첩하도록 배치되는 게이트 전극;
    상기 게이트 전극과 상기 채널 영역 사이에 배치되고 제1 전압이 인가되는 보조 게이트 전극;
    상기 액티브 층, 상기 보조 게이트 전극, 및 상기 게이트 전극을 포함하는 제1 박막 트랜지스터;
    상기 액티브 층과 상기 보조 게이트 전극 사이에서 상기 액티브 층과 상기 보조 게이트 전극을 서로 절연하는 제1 게이트 절연막; 및
    상기 보조 게이트 전극과 상기 게이트 전극 사이에서 상기 보조 게이트 전극과 상기 게이트 전극을 서로 절연하는 제2 게이트 절연막를 포함하는 유기 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 채널 영역은 상기 보조 게이트 전극과 중첩하는 제1 부분 및 상기 보조 게이트 전극과 중첩하지 않는 제2 부분을 포함하고,
    상기 제1 부분은 상기 드레인 영역에 인접하고, 상기 제2 부분은 상기 소스 영역에 인접하는 유기 발광 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 부분의 면적은 상기 채널 영역의 전체 면적의 10% 이상이고 50% 이하인 유기 발광 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 박막 트랜지스터는 p형 트랜지스터이고, 상기 제1 전압은 음의 직류 전압 레벨을 가지는 유기 발광 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전압은 -6V와 0V 사이에서 선택되는 전압 레벨을 갖는 유기 발광 표시 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 게이트 전극은 상기 액티브 층 상에 배치되는 유기 발광 표시 장치.
  8. 제1 항에 있어서,
    상기 게이트 전극은 상기 기판과 상기 액티브 층 사이에 배치되는 유기 발광 표시 장치.
  9. 제1 항에 있어서,
    상기 게이트 전극은 상기 액티브 층 상에서 상기 채널 영역과 중첩하도록 배치되는 제1 게이트 전극, 및 상기 기판과 상기 액티브 층 사이에 상기 채널 영역과 중첩하도록 배치되는 제2 게이트 전극을 포함하는 유기 발광 표시 장치.
  10. 제9 항에 있어서,
    상기 보조 게이트 전극은 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 상기 채널 영역 사이에 배치되는 유기 발광 표시 장치.
  11. 제9 항에 있어서,
    상기 보조 게이트 전극은 상기 제1 게이트 전극과 상기 채널 영역 사이에 배치되는 제1 보조 게이트 전극 및 상기 제2 게이트 전극과 상기 채널 영역 사이에 배치되는 제2 보조 게이트 전극을 포함하는 유기 발광 표시 장치.
  12. 제1 항에 있어서,
    상기 보조 게이트 전극은 상기 채널 영역의 일부 및 상기 드레인 영역의 일부와 중첩하는 유기 발광 표시 장치.
  13. 제1 항에 있어서,
    복수의 화소들을 포함하고, 상기 화소들 각각은,
    스캔 신호에 응답하여 데이터 신호 전압을 전달하는 제1 스위칭 트랜지스터;
    상기 제1 스위칭 트랜지스터를 통해 전달된 상기 데이터 신호 전압에 따라 구동 전류를 생성하는 구동 트랜지스터; 및
    상기 구동 트랜지스터에 전달되는 상기 데이터 신호 전압을 저장하는 커패시터를 포함하는 유기 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 박막 트랜지스터는 상기 구동 트랜지스터인 유기 발광 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 박막 트랜지스터는 상기 스캔 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압 편차를 보상하도록 구성되는 유기 발광 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 박막 트랜지스터는 초기화 제어 신호에 응답하여 상기 구동 트랜지스터의 게이트에 초기화 전압을 전달하는 유기 발광 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전압은 상기 초기화 전압인 유기 발광 표시 장치.
  18. 제13 항에 있어서,
    상기 화소들 각각은,
    발광 소자;
    발광 제어 신호에 응답하여 상기 구동 트랜지스터에 제1 구동 전압을 제공하는 제4 스위칭 트랜지스터; 및
    상기 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 제공하는 제5 스위칭 트랜지스터를 더 포함하는 유기 발광 표시 장치.
  19. 제1 항에 있어서,
    복수의 화소들을 포함하고, 상기 화소들 각각은,
    스캔 신호가 인가되는 상기 게이트 전극을 포함하는 상기 제1 박막 트랜지스터;
    상기 스캔 신호가 인가되는 게이트 및 데이터 신호 전압이 인가되는 소스를 갖는 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터의 소스 영역에 연결되는 게이트, 상기 제1 박막 트랜지스터의 드레인 영역에 연결되는 드레인, 및 상기 제2 박막 트랜지스터의 드레인에 연결되는 소스를 갖는 제3 박막 트랜지스터를 포함하는 유기 발광 표시 장치.
  20. 제19 항에 있어서,
    초기화 제어 신호가 인가되는 게이트, 상기 제1 전압이 인가되는 드레인, 및 상기 제3 박막 트랜지스터의 게이트에 연결되는 소스를 갖는 제4 박막 트랜지스터를 더 포함하는 유기 발광 표시 장치.
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