KR102665322B1 - 박막 트랜지스터 기판, 및 표시 장치 - Google Patents

박막 트랜지스터 기판, 및 표시 장치 Download PDF

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Abstract

본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판 및 표시 장치가 제공된다. 상기 박막 트랜지스터 기판은 기판, 상기 기판 상의 활성층, 및 상기 기판 상의 제1 및 제2 박막 트랜지스터들을 포함한다. 상기 활성층은 상기 제1 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제1 드레인 영역, 제1 채널 영역, 및 제1 소스 영역, 상기 제1 드레인 영역과 상기 제1 채널 영역 사이의 제1 저농도 영역, 상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제2 저농도 영역, 및 상기 제2 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제2 드레인 영역, 제2 채널 영역, 제2 소스 영역을 포함한다. 상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높다.

Description

박막 트랜지스터 기판, 및 표시 장치{Thin film transistor substrate, and display apparatus}
본 발명은 박막 트랜지스터 기판, 및 표시 장치에 관한 것으로서, 더욱 상세하게는 제1 및 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 기판 및 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 복수의 박막 트랜지스터들(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선을 포함할 수 있다. 여기서, 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역과 중첩하며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함한다. 활성층은 폴리실리콘(poly-silicon)과 같은 반도체 물질로 형성되며, 주입되는 불순물에 따라 p형 또는 n형의 박막 트랜지스터가 형성될 수 있다. 폴리실리콘으로 형성된 활성층은 비정질 실리콘으로 형성된 활성층에 비해 증가된 이동도를 갖는 반면에 문턱 전압의 균일도가 감소한다. 게다가, n형 박막 트랜지스터는 p형 박막 트랜지스터에 비해 더 증가된 이동도를 가질 수 있지만, 문턱 전압은 더욱 불균일해진다. 구동 트랜지스터의 문턱 전압이 불균일해질 경우, 의도한 휘도의 광을 출력할 수 없기 때문에, 표시되는 영상의 품질은 떨어지게 된다. 또한, 문턱 전압을 보상하는 회로가 추가될 경우, 화소의 크기가 커지므로, 해상도가 낮아지게 된다. 설령 문턱 전압을 보상하는 회로가 추가되더라도, 문턱 전압의 차이로 인하여 전압 마진이 커지게 되며, 소비 전력이 높아지게 된다.
본 발명의 실시예들은 구동 트랜지스터의 문턱 전압의 균일도가 개선된 박막 트랜지스터 기판, 및 표시 장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상의 활성층, 및 상기 기판 상의 제1 및 제2 박막 트랜지스터들을 포함한다. 상기 활성층은 상기 제1 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제1 드레인 영역, 제1 채널 영역, 및 제1 소스 영역, 상기 제1 드레인 영역과 상기 제1 채널 영역 사이의 제1 저농도 영역, 상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제2 저농도 영역, 및 상기 제2 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제2 드레인 영역, 제2 채널 영역, 제2 소스 영역을 포함한다. 상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높다.
상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 및 제2 저농도 영역들의 불순물 농도와 실질적으로 동일할 수 있다.
상기 제1 드레인 영역, 및 상기 제1 소스 영역은 제1 불순물 농도를 가질 수 있다. 상기 제1 및 제2 저농도 영역, 상기 제2 드레인 영역, 및 상기 제2 소스 영역은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다. 상기 제1 및 제2 채널 영역들은 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 가질 수 있다
상기 제2 채널 영역의 채널 길이는 상기 제1 채널 영역의 채널 길이보다 길 수 있다.
상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상일 수 있다.
상기 제2 소스 영역의 길이는 상기 제2 채널 영역의 채널 폭의 1/2보다 길 수 있다.
상기 제2 소스 영역의 길이는 1㎛보다 길 수 있다.
상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 직접 연결될 수 있다.
상기 활성층은 상기 제2 드레인 영역과 상기 제2 소스 영역 중 적어도 하나에 직접 연결되는 배선 영역을 더 포함할 수 있다. 상기 배선 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도와 실질적으로 동일할 수 있다.
상기 제1 및 제2 박막 트랜지스터들의 도전형은 n형일 수 있다.
본 발명의 일 측면에 따른 표시 장치는 기판, 상기 기판 상에 배열되고, 각각 제1 및 제2 박막 트랜지스터들 및 표시 소자를 포함하는 화소들, 상기 기판 상에 배치되고, 제1 드레인 영역, 제1 저농도 영역, 제1 채널 영역, 제2 저농도 영역, 제1 소스 영역, 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역을 포함하는 활성층을 포함한다. 상기 제1 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제1 드레인 영역, 상기 제1 저농도 영역, 상기 제1 채널 영역, 상기 제2 저농도 영역, 및 상기 제1 소스 영역을 포함한다. 상기 제2 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제2 드레인 영역, 상기 제2 채널 영역, 및 상기 제2 소스 영역을 포함한다. 상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 및 제2 저농도 영역들의 불순물 농도와 실질적으로 동일하다.
상기 제1 드레인 영역, 및 상기 제1 소스 영역은 제1 불순물 농도를 가질 수 있다. 상기 제1 및 제2 저농도 영역, 상기 제2 드레인 영역, 및 상기 제2 소스 영역은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다. 상기 제1 및 제2 채널 영역들은 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 가질 수 있다.
상기 활성층은 상기 제2 드레인 영역과 상기 제2 소스 영역 중 적어도 하나에 직접 연결되고 상기 제1 불순물 농도를 갖는 배선 영역을 더 포함할 수 있다.
상기 제2 드레인 영역과 상기 제2 소스 영역 각각의 면적은 상기 제1 및 제2 저농도 영역들 각각의 면적의 2배 이상일 수 있다.
상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 드레인 사이의 전압에 따라 구동 전류를 생성하고, 상기 구동 전류를 상기 화소 전극으로 출력할 수 있다.
상기 제2 박막 트랜지스터의 채널 길이는 상기 제1 박막 트랜지스터의 채널 길이의 2배보다 길 수 있다.
상기 표시 장치는 상기 기판 상에 게이트 라인 및 데이터 라인을 더 포함할 수 있다. 상기 게이트 라인의 일부는 상기 제1 채널 영역과 중첩하여 상기 제1 박막 트랜지스터의 게이트 전극으로 기능할 수 있다. 상기 데이터 라인은 상기 제1 소스 영역에 연결될 수 있다.
상기 표시 장치는 주사 신호, 제1 제어 신호, 및 제2 제어 신호를 각각 전달하는 제1 내지 제3 게이트 라인들, 및 데이터 신호를 전달하는 데이터 라인을 더 포함할 수 있다.
상기 화소들 각각은 제1 노드에 연결되는 게이트 전극, 제2 노드에 연결되는 소스, 및 제3 노드에 연결되는 드레인을 갖는 구동 트랜지스터, 상기 제1 노드와 제4 노드 사이에 연결되는 저장 커패시터, 상기 주사 신호에 응답하여 상기 데이터 신호를 상기 제4 노드에 전달하는 스위칭 트랜지스터, 상기 주사 신호에 응답하여 초기화 전압을 상기 제3 노드에 전달하는 초기화 트랜지스터, 상기 주사 신호에 응답하여 상기 제1 노드와 상기 제2 노드를 서로 연결하는 보상 트랜지스터, 상기 제1 제어 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 서로 연결하는 제1 제어 트랜지스터, 상기 제2 제어 신호에 응답하여 상기 제2 노드에 제1 구동 전압을 인가하는 제2 제어 트랜지스터, 및 상기 제3 노드에 연결되는 애노드와 제2 구동 전압이 인가되는 캐소드를 갖는 상기 표시 소자를 포함할 수 있다.
상기 제2 박막 트랜지스터는 상기 구동 트랜지스터일 수 있다. 상기 제1 박막 트랜지스터는 상기 스위칭 트랜지스터, 상기 초기화 트랜지스터, 상기 보상 트랜지스터, 상기 제1 제어 트랜지스터, 및 상기 제2 제어 트랜지스터 중 하나일 수 있다.
상기 제1 및 제2 박막 트랜지스터들의 도전형은 n형일 수 있다.
본 발명의 실시예들에 따르면, 화소의 구동 트랜지스터의 문턱 전압이 더욱 균일해질 수 있다. 그에 따라, 고품질의 영상을 표시할 수 있게 된다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소의 등가 회로도이다.
도 3은 도 2의 화소의 박막 트랜지스터들, 저장 커패시터 및 화소 전극의 위치를 예시적으로 도시하는 평면 배치도이다.
도 4는 도 3의 A-A'선, 및 B-B'선을 따라 절취한 단면도를 도시한다.
도 5a 내지 도 5d는 도 3 및 도 4에 도시된 제1 및 제2 박막 트랜지스터들(T1, T2)를 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다.
도 6는 다른 실시예에 따른 화소의 등가 회로도이다.
도 7은 도 6의 화소를 구동하기 위한 신호들의 타이밍도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(10), 게이트 구동부(20), 데이터 구동부(30), 제어부(40) 및 전압 공급부(50)를 포함한다.
표시 장치(100)는 유기 발광 다이오드와 같은 유기 발광 소자를 각각 포함하는 복수의 화소들(PX)을 포함하는 유기 발광 표시 장치일 수 있다. 표시 장치(100)는 액정층을 포함하는 액정 표시 장치일 수 있다. 아래에서는 유기 발광 소자를 포함하는 표시 장치(100), 즉, 유기 발광 표시 장치에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다.
표시부(10)는 매트릭스 형태로 배열되는 복수의 화소(PX)들을 포함한다. 화소(PX)는 표시 소자로서 예컨대, 유기 발광 다이오드와 같은 발광 소자, 및 발광 소자를 구동하기 위한 화소 회로를 포함한다.
화소(PX)는 게이트 라인들(GL1 내지 GLm) 중 대응하는 게이트 라인 및 데이터 라인들(DL1 내지 DLn) 중 대응하는 데이터 라인에 연결된다. 게이트 라인들(GL1 내지 GLm) 각각은 게이트 구동부(20)로부터 출력되는 적어도 하나의 제어 신호를 동일 행의 화소들(PX)에게 전달한다. 데이터 라인들(DL1 내지 DLn) 각각은 데이터 구동부(30)로부터 출력되는 데이터 신호를 동일 열의 화소들(PX)에게 전달한다. 도 1에서 게이트 라인들(GL1 내지 GLm) 각각은 하나의 선으로 도시되지만, 화소 회로에 따라 주사 신호를 포함하는 복수의 제어 신호들을 병렬로 전달하기 위한 복수의 라인들을 포함할 수 있다.
전압 공급부(50)는 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소들(PX)에 공급할 수 있다. 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS)은 화소 회로를 구동하여 발광 소자를 원하는 휘도로 발광하기 위한 구동 전압이며, 제1 구동 전압(ELVDD)은 제2 구동 전압(ELVSS)보다 높은 레벨을 가질 수 있다. 도 1에 도시된 바와 같이, 전압 공급부(50)는 화소 회로에 따라 초기화 전압(Vinit)을 화소들(PX)에 공급할 수 있다. 초기화 전압(Vinit)은 화소 회로의 동작에 필요한 전압으로서, 제2 구동 전압(ELVSS)와 유사한 전압 레벨을 가질 수 있다. 다른 예에 따르면, 초기화 전압(Vinit)은 화소(PX)의 화소 회로 및 박막 트랜지스터들의 도전형에 따라 제1 구동 전압(ELVDD)와 유사한 전압 레벨을 가질 수 있다.
화소 회로는 데이터 라인을 통해 전달되는 데이터 신호의 전압 레벨에 기초하여, 제1 구동 전압(ELVDD)으로부터 발광 소자를 경유하여 제2 구동 전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 데이터 신호는 데이터 라인을 통해 화소 회로에 인가되는 전압 레벨을 갖는 신호로서, 데이터 전압으로 지칭될 수 있다. 화소(PX)의 발광 소자는 데이터 신호의 전압 레벨에 따라 결정되는 휘도로 발광한다. 화소(PX)는 풀 컬러를 표시할 수 있는 화소의 일부, 예컨대, 서브 화소에 해당할 수 있다.
제어부(40)는 외부 장치로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 및 클럭 신호(CLK) 등과 같은 타이밍 신호들, 및 영상 데이터(RGB)를 수신한다. 제어부(40)는 타이밍 신호들을 이용하여 게이트 구동부(20)와 데이터 구동부(30)의 동작 타이밍을 제어할 수 있다. 제어부(40)는 1 수평 주사 기간(horizontal scanning period) 동안의 데이터 인에이블 신호(DE)를 카운트하여 한 프레임 기간을 판단할 수 있으며, 이 경우, 제어부(40)는 외부 장치로부터 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)를 수신하지 않을 수 있다. 영상 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 개수, 예컨대, 1024, 256, 또는 64개의 계조(gray)를 갖는다.
제어부(40)는 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블 신호(Gate Output Enable, GOE) 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 주사 신호를 출력하는 게이트 구동 회로에 출력된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(20)에 공통으로 입력되는 클럭 신호로서 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호(GOE)는 게이트 구동부(20)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(30)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(30) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(30)의 출력을 제어한다. 한편, 데이터 구동부(30)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(20)는 게이트 타이밍 제어 신호(GDC)에 응답하여 픽셀들(PX)의 박막 트랜지스터들을 동작하기 위한 제어 신호들을 순차적으로 생성한다. 게이트 구동부(20)는 게이트 라인들(GL1 내지 GLm)을 통해 제어 신호들을 표시부(10)에 포함된 픽셀들(PX)에 공급한다. 화소 회로에 따라서, 하나의 화소(PX)에 주사 신호를 포함하는 복수의 제어 신호들이 제공될 수 있다.
데이터 구동부(30)는 데이터 타이밍 제어 신호(DDC)에 응답하여 디지털 형태의 영상 데이터(RGB)를 샘플링 및 래치하여, 병렬 데이터 형태의 영상 데이터로 변환한다. 데이터 구동부(30)는 감마 기준 전압을 이용하여 병렬 데이터 형태의 영상 데이터를 아날로그 형태의 전압 레벨을 갖는 데이터 신호로 변환한다. 데이터 구동부(30)는 데이터 라인들(DL1 내지 DLn)을 통해 데이터 신호를 픽셀들(PX)에 공급한다.
아래에서는 다양한 실시예들에 따른 화소들에 대하여 자세히 설명한다.
도 2는 일 실시예에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 제1 내지 제3 박막 트랜지스터들(T1, T1, T3)와 저장 커패시터(Cst)를 포함하는 화소 회로, 및 유기 발광 다이오드(OLED)를 포함한다. 화소 회로는 게이트 라인들(141, 142)과 데이터 라인(181), 및 전원 라인(182)에 연결된다. 화소(PX)는 도 1에 도시된 표시 장치의 일 화소(PX)에 해당할 수 있다. 도 2에 도시된 화소(PX)는 오로지 예시적이며, 본 발명을 한정하지 않는다.
제1 내지 제3 박막 트랜지스터들(T1, T2, T3)은 각각 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 및 제어 트랜지스터(T3)로 지칭될 수 있다. 구동 트랜지스터(T2)의 게이트(T2g)는 제1 노드(N1)로 정의하고, 드레인(T2d)은 제2 노드(N2)로 정의하고, 소스(T2s)는 제3 노드(N3)로 정의한다. 도 2에서 제1 내지 제3 박막 트랜지스터들(T1, T2, T3)은 n형 MOS 트랜지스터로 도시되어 있지만, 이는 오로지 예시적이다. p형 MOS 트랜지스터로 이루어진 박막 트랜지스터들을 포함하는 화소에도 본 발명이 적용될 수 있다.
제1 게이트 라인(141)은 주사 신호(Sn)를 스위칭 트랜지스터(T1)의 게이트(T1g)에 전달하고, 제2 게이트 라인(142)은 제어 신호(En)를 제어 트랜지스터(T3)의 게이트(T3g)에 전달한다. 데이터 라인(181)은 데이터 전압(Vd)을 갖는 데이터 신호(Dm)를 스위칭 트랜지스터(T1)의 드레인(T1d)에 전달하며, 전원 라인(182)은 제1 구동 전압(ELVDD)을 제어 트랜지스터(T3)의 드레인(T3d)에 전달한다. 공통 전극(230)은 제2 구동 전압(ELVSS)을 유기 발광 다이오드(OLED)의 캐소드에 인가한다.
스위칭 트랜지스터(T1)는 제1 게이트 라인(141)에 연결되는 게이트(T1g), 데이터 라인(181)에 연결되는 드레인(T1d), 및 제1 노드(N1)에 연결되는 소스(T1s)를 갖는다. 스위칭 트랜지스터(T1)는 주사 신호(Sn)에 응답하여, 데이터 신호(Dm)를 제1 노드(N1)에 전달한다. 데이터 신호(Dm)의 데이터 전압(Vd)은 제1 커패시터 전극(Cst1)에 인가되어 저장 커패시터(Cst)에 저장된다.
구동 트랜지스터(T2)는 제1 노드(N1)에 연결되는 게이트(T2g), 제2 노드(N2)에 연결되는 드레인(T2d), 및 제3 노드(N3)에 연결되는 소스(T2s)를 갖는다. 구동 트랜지스터(T2)는 게이트(T2g)와 소스(T2s) 사이에 연결되는 저장 커패시터(Cst) 양단의 전압에서 구동 트랜지스터(T2)의 문턱 전압(Vth)을 감산한 전압에 대응하는 구동 전류(IOLED)를 생성하여 유기 발광 다이오드(OLED)에 출력한다.
제어 트랜지스터(T3)는 제2 게이트 라인(142)에 연결되는 게이트(T3g), 전원 라인(182)에 연결되는 드레인(T3d), 및 제2 노드(N2)에 연결되는 소스(T3s)를 갖는다. 제어 트랜지스터(T3)는 제어 신호(En)에 응답하여 턴 온되면, 전원 라인(182)과 공통 전극(230) 사이에 구동 트랜지스터(T2)를 경유하는 전류 경로가 형성된다.
저장 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 커패시터 전극(Cst1)과 제3 노드(N3)에 연결되는 제2 커패시터 전극(Cst2)을 갖는다. 저장 커패시터(Cst)는 스위칭 트랜지스터(T1)를 통해 전달되는 데이터 전압(Vd)을 저장한다.
유기 발광 다이오드(OLED)는 제3 노드(N3)에 연결되는 애노드, 및 공통 전극(230)에 연결되는 캐소드를 갖는다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)로부터 출력되는 구동 전류(IOLED)에 의해 발광한다.
일 실시예에 따른 화소(PX)의 구체적 동작은 다음과 같다.
로우 레벨의 제어 신호(En)가 제2 게이트 라인(142)에 인가되면, 제어 트랜지스터(T3)가 턴 오프되면서, 전원 라인(182)과 공통 전극(230) 사이에 구동 트랜지스터(T2)를 경유하는 전류 경로는 차단되고, 유기 발광 다이오드(OLED)는 발광하지 않게 된다. 스위칭 트랜지스터(T1)는 하이 레벨의 주사 신호(Sn)에 응답하여 데이터 라인(181)을 통해 전달되는 데이터 신호(Dm)를 제1 노드(N1)에 전달한다. 저장 커패시터(Cst)는 데이터 신호(Dm)의 데이터 전압(Vd)을 저장한다. 저장 커패시터(Cst)는 구동 트랜지스터(T2)의 게이트(T2g)와 소스(T2s) 사이에 연결되므로, 구동 트랜지스터(T2)는 저장 커패시터(Cst)에 저장된 전압에서 구동 트랜지스터(T2)의 문턱 전압을 감산한 전압에 대응하는 구동 전류(IOLED)를 생성할 수 있게 된다.
하이 레벨의 제어 신호(En)가 제2 게이트 라인(142)에 인가되면, 제어 트랜지스터(T3)가 턴 온되면서, 전원 라인(182)과 공통 전극(230) 사이에 구동 트랜지스터(T2)를 경유하는 전류 경로가 생성된다. 구동 트랜지스터(T2)가 출력하는 구동 전류(IOLED)는 유기 발광 다이오드(OLED)를 통해 흐르게 되며, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)에 대응하는 휘도로 발광하게 된다.
동일한 데이터 전압(Vd)이 저장 커패시터(Cst)에 저장될 경우, 구동 트랜지스터(T2)의 문턱 전압이 균일하다면, 구동 트랜지스터(T2)는 동일한 크기의 구동 전류(IOLED)를 출력할 것이다. 그러나, 구동 트랜지스터(T2)의 문턱 전압이 균일하지 않다면, 구동 전류(IOLED)의 크기는 화소들(PX)마다 서로 상이할 것이며, 유기 발광 다이오드(OLED)의 발광 휘도 역시 상이할 것이다. 즉, 유기 발광 다이오드(OLED)는 원하는 휘도로 발광할 수 없게 되며, 원하는 영상이 표시될 수 없게 된다. 따라서, 모든 화소들(PX)의 구동 트랜지스터(T2)의 문턱 전압이 균일하다면, 고품질의 영상이 표시될 수 있다.
아래에서는 도 3 및 도 4를 참조하여, 도 2에 도시된 화소의 구조에 대하여 설명한다.
도 3은 도 2의 화소(PX)의 박막 트랜지스터들, 저장 커패시터 및 화소 전극의 위치를 예시적으로 도시하는 평면 배치도이고, 도 4는 도 3의 A-A'선, 및 B-B'선을 따라 절취한 단면도를 도시한다.
도 2와 함께 도 3을 참조하면, 화소(PX)는 박막 트랜지스터들(T1, T2, T3) 및 저장 커패시터(Cst), 및 이들에 전기적으로 연결되는 유기 발광 다이오드(OLED)를 포함한다. 구동 트랜지스터로 지칭되는 제2 박막 트랜지스터(T2)는 게이트와 소스 사이의 게이트-소스 전압에 따라 결정되는 소스 전류를 출력한다. 소스 전류의 크기는 게이트-소스 전압에 따라 연속적으로 변하므로, 제2 박막 트랜지스터(T2)는 아날로그 트랜지스터이다. 스위칭 트랜지스터로 지칭되는 제1 박막 트랜지스터(T1)와 제어 트랜지스터로 지칭되는 제3 박막 트랜지스터(T3)는 게이트에 인가되는 전압에 따라 턴 온 또는 턴 오프되는 스위치 역할을 하는 트랜지스터들이다. 아래에서는 도 4를 참조로 제1 박막 트랜지스터(T1)에 대하여 설명하지만, 이와 동일한 설명이 제3 박막 트랜지스터(T3)에도 적용될 수 있다.
화소(PX)는 주사 신호(Sn)와 제어 신호(En)를 각각 전달하며 행 방향을 따라 연장되는 제1 게이트 라인(141) 및 제2 게이트 라인(142)에 연결된다. 화소(PX)는 데이터 전압(Vd)을 갖는 데이터 신호(Dm)를 전달하며 열 방향을 따라 연장되는 데이터 라인(181)에 연결된다. 화소(PX)는 제1 구동 전압(ELVDD)을 전달하며 열 방향을 따라 연장되는 전원 라인(182)에 연결된다.
이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 3 및 도 4를 참조하면, 기판(110), 기판(110) 상의 버퍼층(111), 버퍼층(111) 상의 활성층(120), 활성층(120) 상의 제1 절연막(130), 제1 절연막(130) 상의 제1 도전층(140), 제1 도전층(140) 상의 제2 절연막(150), 제2 절연막(150) 상의 제2 도전층(160), 제2 도전층(160) 상의 제3 절연막(170), 제3 절연막(170) 상의 제3 도전층(180), 제3 도전층(180) 상의 제4 절연막(190), 및 제4 절연막(190) 상의 유기 발광 다이오드(OLED)가 도시된다. 유기 발광 다이오드(OLED)는 화소 전극(200), 발광층(220), 및 공통 전극(230)을 포함한다.
기판(110)은 유리 물질, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱 물질로 이루어진 절연성 기판일 수 있다. 기판(110)은 박막 금속 물질로 이루어진 도전성 기판일 수 있다. 기판(110)은 플렉서블 기판 또는 리지드 기판일 수 있다.
버퍼층(111)은 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고 평탄화된 표면을 제공하기 위해 기판(110) 상에 배치될 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx)과 같은 산화막, 및/또는 실리콘 질화물(SiNx)와 같은 질화막으로 형성될 수 있다.
활성층(120)은 제1 박막 트랜지스터(T1)의 제1 활성 영역(121), 제2 박막 트랜지스터(T2)의 제2 활성 영역(122), 및 제3 박막 트랜지스터(T3)의 제3 활성 영역(123)을 포함한다. 도 3 및 도 4에 도시된 바와 같이, 활성층(120)은 도전성을 갖는 제1 및 제2 배선 영역들(124, 125)을 포함할 수 있다.
활성층(120)은 도 3에 도시된 바와 같이 설계에 따라 다양한 형상으로 굴곡질 수 있다. 또한, 활성층(120)의 영역들(121-125)은 설계에 따라 서로 연결되어 하나의 라인을 이룰 수 있다. 다른 예에 따르면, 도 3에 도시된 바와 같이, 활성층(120)의 제1 활성 영역(121)은 서로 연결된 다른 영역들(122-125)로부터 분리될 수 있다.
활성층(120)은 다결정 실리콘으로 형성될 수 있다. 다른 예에 따르면, 활성층(120)은 비정질 실리콘이나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다. 이하에서는, 설명의 편의를 위하여 다결정 실리콘으로 형성되는 경우를 설명한다.
제1 박막 트랜지스터(T1)의 일부분을 구성하는 제1 활성 영역(121)은 제1 드레인 영역(121d), 제1 저농도(lightly doped) 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)을 포함한다. 제1 드레인 영역(121d)은 제1 박막 트랜지스터(T1)의 드레인으로 기능하고, 제1 채널 영역(121c)은 제1 박막 트랜지스터(T1)의 채널로 기능하고, 제1 소스 영역(121s)은 제1 박막 트랜지스터(T1)의 소스로 기능할 수 있다.
제1 저농도 드레인 영역(121ldd)의 불순물 농도는 제1 드레인 영역(121d)의 불순물 농도보다 낮고 제1 채널 영역(121c)의 불순물 농도보다 높다. 또한, 제1 저농도 소스 영역(121lds)의 불순물 농도는 제1 소스 영역(121s)의 불순물 농도보다 낮고 제1 채널 영역(121c)의 불순물 농도보다 높다.
제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds)은 각각 제1 드레인 영역(121d)과 제1 채널 영역(121c)의 사이와 제1 채널 영역(121c)과 제1 소스 영역(121s) 사이에 위치한다. 제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds)은 제1 드레인 영역(121d)과 제1 채널 영역(121c)의 사이와 제1 채널 영역(121c)과 제1 소스 영역(121s) 사이에 강한 전기장이 유도되는 것을 방지할 수 있다.
제1 드레인 영역(121d)과 제1 채널 영역(121c)의 사이와 제1 채널 영역(121c)과 제1 소스 영역(121s) 사이에 강한 전기장이 유도될 경우, 쇼트 채널 효과(short channel effect) 또는 고온 전자 효과(hot electron effect)가 발생하여, 누설 전류가 증가하고 오프 전류 특성이 저하되는 문제가 발생할 수 있다. 또한, 강한 전기장에 의해 트랜지스터의 열화가 빨라진다.
이와 같이, 제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds)을 제1 드레인 영역(121d)과 제1 채널 영역(121c)의 사이와 제1 채널 영역(121c)과 제1 소스 영역(121s) 사이에 각각 개재함으로써, 누설 전류를 감소하여 오프 전류 특성을 개선할 수 있는 박막 트랜지스터의 구조는 LDD(Lightly Doped Drain) 구조라고 지칭될 수 있다. 즉, 제1 박막 트랜지스터(T1)는 LDD 구조를 갖는다.
제2 박막 트랜지스터(T2)의 일부분을 구성하는 제2 활성 영역(122)은 제2 드레인 영역(122d), 제2 채널 영역(122c), 및 제2 소스 영역(122s)을 포함한다. 제2 드레인 영역(122d)은 제2 박막 트랜지스터(T2)의 드레인으로 기능하고, 제2 채널 영역(122c)은 제2 박막 트랜지스터(T2)의 채널로 기능하고, 제2 소스 영역(122s)은 제2 박막 트랜지스터(T2)의 소스로 기능할 수 있다.
제2 드레인 영역(122d)은 제2 채널 영역(122c)과 직접 연결되고, 제2 소스 영역(122s)은 제2 채널 영역(122c)과 직접 연결된다. 즉, 제2 드레인 영역(122d)과 제2 채널 영역(122c) 사이와 제2 채널 영역(122c)과 제2 소스 영역(122s) 사이에는, 제1 박막 트랜지스터(T1)의 제1 저농도 드레인 영역(121ldd)와 제1 저농도 소스 영역(121lds)에 대응하는 영역이 존재하지 않는다. 즉, 제2 박막 트랜지스터(T2)는 LDD 구조를 갖지 않는다.
도 3에 도시된 바와 같이, 제2 소스 영역(122s)은 제1 배선 영역(124)에 직접 연결되며, 제1 배선 영역(124)을 통해 유기 발광 다이오드(OLED)의 화소 전극(200)에 연결된다. 제2 드레인 영역(122d)은 제2 배선 영역(125)에 직접 연결되며, 제2 배선 영역(125)을 통해 제3 박막 트랜지스터(T3)에 연결된다.
제1 배선 영역(124)과 제2 배선 영역(125)은 제2 박막 트랜지스터(T2)에 포함되지 않으며, 제2 박막 트랜지스터(T2)를 다른 소자에 연결할 뿐이다. 즉, 제1 배선 영역(124)과 제2 소스 영역(122s) 사이의 경계, 및 제2 배선 영역(125)과 제2 드레인 영역(122d) 사이의 경계는 제2 박막 트랜지스터(T2)의 게이트에 의해 유도되는 전기장에 의해 실질적으로 직접 영향을 받지 않도록, 제2 채널 영역(122c)으로부터 충분히 이격된다.
제3 박막 트랜지스터(T3)의 일부분을 구성하는 제3 활성 영역(123)은 제3 드레인 영역(123d), 제2 저농도 드레인 영역(123ldd), 제3 채널 영역(123c), 제2 저농도 소스 영역(123lds), 및 제3 소스 영역(123s)을 포함한다. 제3 드레인 영역(123d)은 제3 박막 트랜지스터(T3)의 드레인으로 기능하고, 제3 채널 영역(123c)은 제3 박막 트랜지스터(T3)의 채널로 기능하고, 제3 소스 영역(123s)은 제3 박막 트랜지스터(T3)의 소스로 기능할 수 있다.
제2 저농도 드레인 영역(123ldd)과 제2 저농도 소스 영역(123lds)은 제3 드레인 영역(123d)과 제3 채널 영역(123c)의 사이와 제3 채널 영역(123c)과 제3 소스 영역(123s) 사이에, 쇼트 채널 효과(short channel effect) 또는 고온 전자 효과(hot electron effect)를 유발하여, 누설 전류가 증가하고 오프 전류 특성이 저하되는 문제를 초래할 수 있는 강한 전기장이 유도되는 것을 방지할 수 있다.
제3 드레인 영역(123d), 제2 저농도 드레인 영역(123ldd), 제3 채널 영역(123c), 제2 저농도 소스 영역(123lds), 및 제3 소스 영역(123s)은 각각 제1 드레인 영역(121d), 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)에 대응하며, 이들에 대하여 자세히 설명하지 않는다.
활성층(120)은 제1 불순물 농도로 불순물을 포함하는 도전 영역, 제1 불순물 농도보다 낮은 제2 불순물 농도로 불순물을 포함하는 저농도(lightly doped) 영역, 제2 불순물 농도보다 낮은 제3 불순물 농도로 불순물을 포함하는 채널 영역을 포함한다. 채널 영역은 전기장에 의해 전류가 흐를 수 있는 채널이 형성될 수 있는 영역으로서, 불순물을 매우 적게 포함할 수도 있다.
제1 불순물 농도로 불순물을 포함하는 도전 영역은 제1 드레인 영역(121d), 제1 소스 영역(121s), 제3 드레인 영역(123d), 및 제3 소스 영역(123s)을 포함할 수 있다. 도전 영역은 제1 및 제2 배선 영역들(124, 125)을 더 포함할 수 있다. 제2 불순물 농도로 불순물을 포함하는 저농도(lightly doped) 영역은 제1 저농도 드레인 영역(121ldd), 제1 저농도 소스 영역(121lds), 제2 저농도 드레인 영역(123ldd), 및 제2 저농도 소스 영역(123lds)을 포함할 수 있다. 제3 불순물 농도로 불순물을 포함하는 채널 영역은 제1 내지 제3 채널 영역들(121c, 122c, 123c)을 포함할 수 있다.
제2 드레인 영역(122d) 및 제2 소스 영역(122s)의 불순물 농도는 제1 불순물 농도보다 낮고 제3 불순물 농도보다 높을 수 있다. 제2 드레인 영역(122d) 및 제2 소스 영역(122s)의 불순물 농도는 제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds)의 불순물 농도와 실질적으로 동일할 수 있다. 제2 드레인 영역(122d) 및 제2 소스 영역(122s)은 제2 불순물 농도를 가질 수 있다. 저농도 영역은 제2 드레인 영역(122d) 및 제2 소스 영역(122s)을 더 포함할 수 있다.
불순물은 예컨대, 주기율 5족 물질인 인(P), 비소(As), 안티몬(Sb) 등과 같은 n형 불순물, 또는 예컨대, 주기율 3족 물질인 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 p형 불순물을 포함할 수 있다. 도 2에 도시된 바와 같이, 박막 트랜지스터들(T1, T2, T3)은 n형 MOS 트랜지스터이므로, 활성층(120)은 n형 불순물을 포함한다. 그러나, 이에 한정되지 않으며, 활성층(120)은 p형 불순물을 포함할 수도 있다.
제2 박막 트랜지스터(T2)는 구동 전류(IOLED)를 생성하는 구동 트랜지스터이다. 구동 전류(IOLED)의 크기를 정밀하게 제어하기 위해 제2 박막 트랜지스터(T2)의 게이트에 넓은 구동 범위(driving range)의 전압이 인가될 수 있다. 이를 위해, 제2 박막 트랜지스터(T2)의 제2 채널 영역(122c)의 채널 길이(Lc2)는 스위칭 트랜지스터로 기능하는 제1 박막 트랜지스터(T1)의 제1 채널 영역(121c)의 채널 길이(Lc1)에 비해 길 수 있다. 예컨대, 제2 채널 영역(122c)의 채널 길이(Lc2)는 제1 채널 영역(121c)의 채널 길이(Lc1)의 2배보다 길 수 있다.
제2 채널 영역(122c)의 채널 폭(W2)은 제1 채널 영역(121c)의 채널 폭(W1)과 실질적으로 동일할 수 있다. 채널 폭들(W1, W2)은 제조 공정 및 제조 장치의 임계 치수(critical dimension)에 의해 결정될 수 있다. 활성층(120)은 길이 방향을 따라 균일하게 채널 폭(W1, W2)과 실질적으로 동일한 폭을 가질 수 있다.
제2 박막 트랜지스터(T2)는 LDD 구조를 갖지 않으며, 제1 배선 영역(124)과 제2 배선 영역(125)이 제2 박막 트랜지스터(T2)의 소스 및 드레인으로 기능하지 않고 제2 박막 트랜지스터(T2)를 다른 소자에 연결하는 배선으로 기능하기 위해서, 제2 드레인 영역(122d)의 길이(Ld)와 제2 소스 영역의 길이(Ls)는 제1 저농도 드레인 영역(121ldd)의 길이(Lld)와 제1 저농도 소스 영역(121lds)의 길이(Lls)에 비해 상당히 길다.
일 예에 따르면, 제2 드레인 영역(122d)의 길이(Ld)는 제1 저농도 드레인 영역(121ldd)의 길이(Lld)의 2배 이상일 수 있다. 제2 소스 영역의 길이(Ls)는 제1 저농도 소스 영역(121lds)의 길이(Lls)의 2배 이상일 수 있다.
다른 예에 따르면, 제2 드레인 영역(122d)의 길이(Ld)는 제2 채널 영역(122c)의 채널 폭(W2)의 1/2보다 길 수 있다. 제2 소스 영역의 길이(Ls)는 제2 채널 영역(122c)의 채널 폭(W2)의 1/2보다 길 수 있다.
또 다른 예에 따르면, 제2 드레인 영역(122d)의 길이(Ld)는 1㎛보다 클 수 있다. 제2 소스 영역(122s)의 길이(Ld)는 1㎛보다 클 수 있다.
또 다른 예에 따르면, 제2 드레인 영역(122d)의 평면 면적은 제1 저농도 드레인 영역(121ldd)의 평면 면적의 2배 이상일 수 있다. 제2 소스 영역의 평면 면적은 제1 저농도 소스 영역(121lds)의 평면 면적의 2배 이상일 수 있다.
저농도로 도핑된 제2 드레인 영역(122d)과 저농도로 도핑된 제2 소스 영역(122s)이 각각 제2 박막 트랜지스터(T2)의 드레인과 소스로 기능하고, 이들은 제2 채널 영역(122c)에 직접 연결되므로, 제2 박막 트랜지스터(T2)는 LDD 구조를 갖지 않는다. 박막 트랜지스터가 LDD 구조를 갖게 되면, 강한 전기장이 발생하는 것을 방지할 수 있기 때문에, 누설 전류가 감소한다는 등의 장점을 갖는다. 그러나, 박막 트랜지스터의 문턱 전압이 불균일해진다는 단점도 존재한다.
본 발명의 다양한 실시예에 따르면, 스위칭 트랜지스터로 동작하는 제1 박막 트랜지스터(T1)는 LDD 구조를 갖는 반면에, 아날로그 트랜지스터로 동작하는 제2 박막 트랜지스터(T2)는 LDD 구조를 갖지 않는다. 그 결과, 제2 박막 트랜지스터(T2)의 문턱 전압은 불균일해지지 않는다. 즉, 제2 박막 트랜지스터들(T2)의 문턱 전압의 균일도는 개선된다. 제2 박막 트랜지스터(T2)가 LDD 구조를 갖지 않지만, 제2 소스 영역(122s)과 드레인 영역(122d)의 불순물 농도가 낮기 때문에, 제2 채널 영역(122c)과의 경계에서 강한 전기장이 발생하지 않으며, 누설 전류가 증가하지 않을 수 있다. 또한, 제2 채널 영역(122c)의 채널 길이(Lc2)도 길기 때문에, 누설 전류는 큰 문제가 되지 않는다.
제2 소스 영역(122s)과 드레인 영역(122d)의 불순물 농도가 낮을 경우, 문턱 전압(Vth)이 증가하고, 채널 저항이 증가하기 때문에, 구동 전압이 증가하는 문제가 발생할 수 있지만, 전술한 바와 같이 제2 박막 트랜지스터(T2)는 구동 트랜지스터로 기능하기 때문에, 게이트 전압의 구동 범위가 넓어지는 것은 큰 문제점이 아니다. 따라서, 본 발명의 다양한 실시예에 따르면, 구동 트랜지스터로 동작하는 제2 박막 트랜지스터(T2)는 LDD 구조를 갖지 않으므로, 문턱 전압(Vth)의 균일도가 개선될 수 있다.
도 3에 도시된 바와 같이, 제1 박막 트랜지스터(T1)의 제1 활성 영역(121)은 제1 드레인 영역(121d), 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)을 포함한다. 제1 드레인 영역(121d)은 콘택 플러그(181cp)를 통해 데이터 라인(181)에 연결된다. 제1 소스 영역(121s)은 제1 연결 전극(183)을 통해 제2 박막 트랜지스터(T2)의 게이트 전극(143)에 연결된다. 제1 채널 영역(121c)은 제1 게이트 라인(141)과 중첩하며, 제1 게이트 라인(141)을 통해 전달되는 주사 신호의 전압 레벨에 따라 채널이 형성된다.
제2 박막 트랜지스터(T2)의 제2 활성 영역(122)은 제2 드레인 영역(122d), 제2 채널 영역(122c), 및 제2 소스 영역(122s)을 포함한다. 제2 드레인 영역(122d)은 제2 배선 영역(125)을 통해 제3 트랜지스터(T3)의 제3 소스 영역(123s)에 연결된다. 제2 소스 영역(122s)은 제1 배선 영역(124)을 통해 제2 연결 전극(184)에 연결된다. 제2 연결 전극(184)은 저장 커패시터(Cst)의 상부 전극(161)에 연결된다. 제2 채널 영역(122c)은 게이트 전극(143)과 중첩한다. 제2 채널 영역(122c)은 다른 채널 영역(121c, 123)보다 길게 형성될 수 있으며, 예컨대, 제1 채널 영역(121c)의 채널 길이의 2배 이상의 채널 길이를 가질 수 있다.
제2 채널 영역(122c)이 알파벳 "S" 또는 오메가(Ω)와 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널 길이를 가질 수 있다. 제2 채널 영역(122c)이 길게 형성되므로, 제2 박막 트랜지스터(T2)의 게이트(T2g)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되며, 유기 발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있게 되고, 표시 품질이 향상될 수 있다.
제3 박막 트랜지스터(T3)의 제3 활성 영역(123)은 제3 드레인 영역(123d), 제2 저농도 드레인 영역(123ldd), 제3 채널 영역(123c), 제2 저농도 소스 영역(123lds), 및 제3 소스 영역(123s)을 포함한다. 제3 드레인 영역(123d)은 콘택 플러그(182cp)를 통해 전원 라인(182)에 연결된다. 제3 소스 영역(123s)은 제2 배선 영역(125)을 통해 제2 드레인 영역(122d)에 연결된다. 제3 소스 영역(123s)과 제2 배선 영역(125)은 모두 도전 영역이므로, 물리적으로 서로 구분되지 않으며, 기능적으로 구분될 뿐이다. 제3 채널 영역(123c)은 제2 게이트 라인(142)과 중첩하며, 제2 게이트 라인(142)을 통해 전달되는 제어 신호의 전압 레벨에 따라 채널이 형성된다.
활성층(120) 상의 제1 절연막(130)은 제1 게이트 절연막으로 기능하며, 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 절연막(130)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등의 절연 물질을 포함하며, 단층 또는 복층으로 이루어질 수 있다.
제1 절연막 상의 제1 도전층(140)은 제1 게이트 라인(141), 제2 게이트 라인(142), 및 게이트 전극(143)을 포함한다. 제1 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 제1 도전층(140)은 제1 게이트 전극층으로 지칭될 수 있다.
제1 게이트 라인(141)은 행 방향을 따라 연장되고 주사 신호(Sn)을 전달하며, 제1 박막 트랜지스터(T1)의 게이트(T1g)에 연결된다. 제1 게이트 라인(141) 중 제1 채널 영역(121c)와 중첩하는 부분은 제1 박막 트랜지스터(T1)의 제1 게이트 전극으로 지칭될 수 있다.
제2 게이트 라인(142)은 행 방향을 따라 연장되고 제어 신호(En)을 전달하며, 제3 박막 트랜지스터(T3)의 게이트(T3g)에 연결된다. 제2 게이트 라인(142) 중 제3 채널 영역(123c)와 중첩하는 부분은 제3 박막 트랜지스터(T3)의 제3 게이트 전극으로 지칭될 수 있다.
게이트 전극(143)은 제2 채널 영역(122c)와 중첩하며, 제2 박막 트랜지스터(T2)의 게이트(T2g)으로 기능한다. 또한, 게이트 전극(143)은 상부 전극(161)과 중첩하며, 저장 커패시터(Cst)의 제1 커패시터 전극(Cst1)으로 기능한다. 게이트 전극(143)은 제2 박막 트랜지스터(T3)의 제2 게이트 전극, 또는 저장 커패시터(Cst)의 제1 커패시터 전극(Cst1)으로 지칭될 수 있다.
제1 도전층(140) 상의 제2 절연막(150)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 절연막(150)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등의 절연 물질을 포함하며, 단층 또는 복층으로 이루어질 수 있다. 제2 절연막(150)은 제2 게이트 절연막으로 지칭될 수 있다.
제2 절연막(150) 상의 제2 도전층(160)은 상부 전극(161)을 포함한다. 제2 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 제2 도전층(160)은 제2 게이트 전극층으로 지칭될 수 있다. 상부 전극(161)은 게이트 전극(143)과 중첩하며, 저장 커패시터(Cst)의 제2 커패시터 전극(Cst2)으로 기능한다.
제2 도전층(160) 상의 제3 절연막(170)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3 절연막(170)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등의 절연 물질을 포함하며, 단층 또는 복층으로 이루어질 수 있다. 제3 절연막(170)은 유기물을 포함할 수도 있다. 제3 절연막(170)은 층간 절연막으로 지칭될 수 있다.
제3 절연막(170) 상의 제3 도전층(180)은 데이터 라인(181), 전원 라인(182), 제1 및 제2 연결 전극(183, 184), 및 콘택 플러그들(181cp, 182cp, 183cp1, 183cp2, 184cp1, 184cp2)을 포함한다. 제3 도전층(180)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 제3 도전층(180)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제3 도전층(180)은 소스 드레인 전극층으로 지칭될 수 있다.
데이터 라인(181)은 열 방향을 따라 연장되고 데이터 전압(Vd)을 갖는 데이터 신호(Dm)을 전달하며, 콘택 플러그(181cp)를 통해 제1 박막 트랜지스터(T1)의 제1 드레인 영역(121d)에 연결된다.
전원 라인(182)은 열 방향을 따라 연장되고 제1 구동 전압(ELVDD)을 전달하며, 콘택 플러그(182cp)를 통해 제3 박막 트랜지스터(T3)의 제3 드레인 영역(123d)에 연결된다.
제1 연결 전극(183)은 콘택 플러그(183cp1)를 통해 제1 박막 트랜지스터(T1)의 제1 소스 영역(121s)에 연결되고, 콘택 플러그(183cp2)를 통해 게이트 전극(143)에 연결된다. 제1 연결 전극(183)은 제1 소스 영역(121s)을 게이트 전극(143)에 연결한다.
제2 연결 전극(184)은 콘택 플러그(184cp1)를 통해 제1 배선 영역(124)에 연결되고, 콘택 플러그(184cp2)를 통해 상부 전극(161)에 연결된다. 제2 연결 전극(184)은 제2 박막 트랜지스터(T2)의 제2 소스 영역(122s)을 상부 전극(161)에 연결한다.
제3 도전층(180) 상의 제4 절연막(190)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함하며, 단층 또는 복층으로 이루어질 수 있다. 제4 절연막(190)은 무기물을 포함할 수도 있다. 제4 절연막(190)은 평탄화 절연막으로 지칭될 수 있다.
화소 전극(200)은 제4 절연막(190) 상에 위치한다. 화소 전극(200)은 제4 절연막(190)을 관통하는 비아 플러그(200vp)를 통해 제2 연결 전극(184)에 연결된다. 화소 전극(200)은 제2 연결 전극(184)을 통해 제2 박막 트랜지스터(T2)의 제2 소스 영역(122s), 및 상부 전극(161)에 연결된다.
화소 전극(200)은 반사 전극일 수 있다. 예를 들어, 화소 전극(200)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나의 전극 물질을 포함할 수 있다.
화소 전극(200) 상에 화소 전극(200)의 일부를 노출하는 화소 정의막(210)이 배치된다. 화소 정의막(210)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있다.
화소 정의막(210)에 의해 노출된 화소 전극(200) 상에는 발광층(220)이 배치된다. 발광층(220)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220)은 저분자 유기물 또는 고분자 유기물일 수 있다.
도시되지는 않았으나, 발광층(220)의 하부와 상부에는 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
공통 전극(230)은 투광성 전극일 수 있다. 예컨대, 공통 전극(230)은 투명 또는 반투명 전극일 수 있으며, 리튬(Li), 칼슘(Ca), 불소화리튬/칼슘(LiF/Ca), 불소화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
도 3 및 도 4를 참조로 설명되는 제1 및 제2 박막 트랜지스터들(T1, T2)이 형성된 기판은 박막 트랜지스터 기판으로 지칭될 수 있다. 박막 트랜지스터 기판 상에, 유기 발광 다이오드와 같은 발광 소자, 또는 액정층과 같은 표시 소자가 형성됨으로써, 도 1에 도시된 표시 장치(100)가 형성될 수 있다.
아래에서는 도 3 및 도 4에 도시된 제1 및 제2 박막 트랜지스터들(T1, T2)를 제조하는 방법에 대하여 설명한다.
도 5a 내지 도 5d는 도 3 및 도 4에 도시된 제1 및 제2 박막 트랜지스터들(T1, T2)를 제조하는 방법을 설명하기 위한 공정 순서에 따른 단면도들이다. 도 5a 내지 도 5d의 단면도들은 도 3의 A-A'선, 및 B-B'선을 따라 절취한 단면을 도시한다.
전술한 바와 같이, 제1 박막 트랜지스터(T1)는 길이 방향을 따라 연속적으로 배치되는 제1 드레인 영역(121d), 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)을 갖는 제1 활성 영역(121)을 포함한다. 제2 박막 트랜지스터(T2)는 길이 방향을 따라 연속적으로 배치되는 제2 드레인 영역(122d), 제2 채널 영역(122c), 및 제2 소스 영역(122s)을 갖는 제2 활성 영역(122)을 포함한다. 제2 드레인 영역(122d)과 제2 소스 영역(122s)의 불순물 농도는 제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds)의 불순물 농도와 실질적으로 동일할 수 있다. 제2 드레인 영역(122d)과 제2 소스 영역(122s)은 각각 제2 및 제1 배선 영역들(125, 124)에 연결될 수 있다.
아래에서는, 제1 드레인 영역(121d), 제1 소스 영역(121s), 및 제1 및 제2 배선 영역들(124, 125)은 제1 불순물 농도를 갖고, 제1 저농도 드레인 영역(121ldd), 제1 저농도 소스 영역(121lds), 제2 드레인 영역(122d), 및 제2 소스 영역(122s)은 제1 불순물 농도보다 낮은 제2 불순물 농도를 가지며, 제1 및 제2 채널 영역들(121c, 122c)은 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 것으로 가정한다. 또한, 불순물은 n형 불순물인 것으로 가정한다. 도 5a 내지 도 5d에 도시되는 기판(110), 버퍼층(111), 및 제1 절연막(130)은 도 3 및 도 4를 참조로 앞에서 설명되었으므로, 반복하여 설명하지 않는다.
도 5a를 참조하면, 버퍼층(111) 상에 활성층(120a)이 형성된다. 활성층(120a)은 제1 박막 트랜지스터(T1)의 제1 활성 영역(121)으로 형성될 제1 영역(121a)과 제2 박막 트랜지스터(T2)의 제2 활성 영역(122) 및 이에 연결되는 제1 및 제2 배선 영역들(124, 125)으로 형성될 제2 영역(122a)을 포함한다. 도 5a에 도시된 활성층(120a)에는 불순물 주입 공정이 수행되지 않았으므로, 활성층(120a)은 제1 및 제2 채널 영역들(121c, 122c)과 동일하게 제3 불순물 농도를 갖는다.
활성층(120a) 상에 제1 절연막(130)이 형성된다. 제1 절연막(130) 상에 제1 도전층(140)으로 형성될 도전 물질층(140a)이 형성된다.
도전 물질층(140a) 상에 제1 게이트 전극(141)을 형성하기 위한 제1 포토레지스트 패턴(PR1), 및 제2 게이트 전극(143)을 형성하기 위한 제2 포토레지스트 패턴(PR2)이 형성된다. 제1 포토레지스트 패턴(PR1)은 제1 활성 영역(121)의 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 및 제1 저농도 소스 영역(121lds)이 형성될 영역을 덮을 수 있는 크기를 갖는다. 제1 포토레지스트 패턴(PR1)의 테두리는 제1 드레인 영역(121d)과 제1 저농도 드레인 영역(121ldd) 사이의 경계, 및 제1 저농도 소스 영역(121lds)과 제1 소스 영역(121s) 사이의 경계를 한정한다.
제2 포토레지스트 패턴(PR2)은 제2 드레인 영역(122d) 및 제2 소스 영역(122s)에 대응하여 두께가 얇은 부분과 제2 채널 영역(122c)에 대응하여 두께가 두꺼운 부분을 포함한다. 제2 포토레지스트 패턴(PR2)은 제1 및 제2 배선 영역들(124, 125)과 제2 활성 영역 사이의 경계를 한정한다.
도 5b를 참조하면, 제1 포토레지스트 패턴(PR1)과 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여 도전 물질층(140a)을 식각함으로써, 제1 전극(141a) 및 제2 전극(143a)이 형성된다.
제1 전극(141a) 및 제2 전극(143a)을 마스크로 이용하여 활성층(120a)에 고농도의 불순물을 주입함으로써, 제1 드레인 영역(121d), 제1 소스 영역(121s), 및 제1 및 제2 배선 영역(145, 146)을 포함하는 활성층(120b)이 형성된다. 제1 드레인 영역(121d), 제1 소스 영역(121s), 및 제1 및 제2 배선 영역(145, 146)은 모두 동일하게 제1 불순물 농도를 갖는다.
제1 드레인 영역(121d)과 제1 소스 영역(121s) 사이의 영역(121b)은 여전히 제3 불순물 농도를 가지며, 제1 및 제2 배선 영역(145, 146) 사이의 영역(122b)도 역시 여전히 제3 불순물 농도를 갖는다.
도 5c를 참조하면, 제1 포토레지스트 패턴(PR1)과 제2 포토레지스트 패턴(PR2)에 애싱(ashing) 공정이 수행되어, 제1 잔여 패턴(PR1a) 및 제2 잔여 패턴(PR2b)이 형성된다.
제1 잔여 패턴(PR1a)의 크기는 제1 포토레지스트 패턴(PR1)의 크기보다 감소하여, 제1 활성 영역(121)의 제1 채널 영역(121c)이 형성될 영역을 덮을 수 있는 크기를 갖는다. 제1 잔여 패턴(PR1a)의 테두리는 제1 게이트 전극(141)의 평면 형상을 한정한다. 제1 잔여 패턴(PR1a)의 테두리는 제1 저농도 드레인/소스 영역(121ldd, 121lds)과 제1 채널 영역(121c) 사이의 경계를 한정한다.
제2 잔여 패턴(PR2b)은 제2 포토레지스트 패턴(PR2) 중 제2 채널 영역(122c)에 대응하여 두께가 두꺼운 부분에 대응한다. 애싱 공정에 의해, 제2 포토레지스트 패턴(PR2) 중 두께가 얇은 부분은 제거될 수 있다. 제2 잔여 패턴(PR2b)의 테두리는 제2 게이트 전극(143)의 평면 형상을 한정한다. 제2 잔여 패턴(PR2b)의 테두리는 제2 드레인/소스 영역(122d, 122s)과 제2 채널 영역(122c) 사이의 경계를 한정한다.
도 5d를 참조하면, 제1 잔여 패턴(PR1a)과 제2 잔여 패턴(PR2a)을 마스크로 이용하여 제1 및 제2 전극들(141a, 143a)을 식각함으로써, 제1 및 제2 게이트 전극들(141, 143)이 형성된다.
제1 및 제2 게이트 전극들(141, 143)을 마스크로 이용하여 활성층(120b)에 저농도의 불순물을 주입함으로써, 제1 저농도 드레인 영역(121ldd), 제1 저농도 소스 영역(121lds), 제2 드레인 영역(122d), 및 제2 소스 영역(122s)을 포함하는 활성층(120)이 형성된다. 제1 저농도 드레인 영역(121ldd), 제1 저농도 소스 영역(121lds), 제2 드레인 영역(122d), 및 제2 소스 영역(122s)은 모두 동일하게 제2 불순물 농도를 갖는다.
제1 저농도 드레인 영역(121ldd)과 제1 저농도 소스 영역(121lds) 사이에 제3 불순물 농도를 갖는 제1 채널 영역(121c)이 형성되고, 제2 드레인 영역(122d)과 제2 소스 영역(122s) 사이에 제3 불순물 농도를 갖는 제2 채널 영역(122c)이 형성된다.
그에 따라, 제1 드레인 영역(121d), 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)을 갖는 제1 활성 영역(121)이 형성되고, 제2 드레인 영역(122d), 제2 채널 영역(122c), 및 제2 소스 영역(122s)을 갖는 제2 활성 영역(122)이 형성된다.
이후, 제1 잔여 패턴(PR1a)과 제2 잔여 패턴(PR2a)은 제거되며, 제1 활성 영역(121)과 제1 게이트 전극(141)을 갖는 제1 박막 트랜지스터(T1)과 제2 활성 영역(122)과 제2 게이트 전극(143)을 갖는 제2 박막 트랜지스터(T2)가 형성된다.
도 6는 다른 실시예에 따른 화소의 등가 회로도이며, 도 7은 도 6의 화소를 구동하기 위한 신호들의 타이밍도이다.
도 6을 참조하면, 화소(PXa)는 제1 내지 제6 박막 트랜지스터들(T1-T6)과 저장 커패시터(Cst)를 포함하는 화소 회로, 및 유기 발광 다이오드(OLED)를 포함한다.
화소 회로는 게이트 라인들을 통해 주사 신호(Sn), 제1 제어 신호(En-1) 및 제2 제어 신호(En)를 수신한다. 제1 제어 신호(En-1)는 화소(PXa)에 열 방향으로 인접한 화소에 인가되는 제2 제어 신호(En)와 동일한 신호일 수 있다. 화소 회로는 데이터 라인을 통해 데이터 전압(Vd)을 갖는 데이터 신호(Dm)를 수신한다. 화소 회로에는 전원 라인을 통해 제1 구동 전압(ELVDD)이 인가되고 초기화 전압 라인을 통해 초기화 전압(Vinit)이 인가된다. 유기 발광 다이오드(OLED)의 캐소드에는 제2 구동 전압(ELVSS)이 인가된다. 화소(PXa)는 도 1에 도시된 표시 장치의 일 화소(PX)에 해당할 수 있다. 도 6에 도시된 화소(PXa)는 오로지 예시적이며, 본 발명을 한정하지 않는다.
제1 내지 제6 박막 트랜지스터들(T1-T6)은 각각 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 제1 제어 트랜지스터(T5), 및 제2 제어 트랜지스터(T6)로 지칭될 수 있다. 구동 트랜지스터(T2)의 게이트(T2g)는 제1 노드(N1)로 정의하고, 드레인(T2d)은 제2 노드(N2)로 정의하고, 소스(T2s)는 제3 노드(N3)로 정의한다. 저장 커패시터(Cst)의 제2 커패시터 전극(Cst2)은 제4 노드(N4)로 정의된다.
도 6에서 제1 내지 제6 박막 트랜지스터들(T1-T6)은 n형 MOS 트랜지스터로 도시되어 있지만, 이는 오로지 예시적이다. p형 MOS 트랜지스터로 이루어진 박막 트랜지스터들을 포함하는 화소에도 본 발명이 적용될 수 있다.
구동 트랜지스터(T2)는 제1 노드(N1)에 연결되는 게이트(T2g), 제2 노드(N2)에 연결되는 드레인(T2d), 및 제3 노드(N3)에 연결되는 소스(T2s)를 갖는다. 구동 트랜지스터(T2)는 게이트(T2g)와 소스(T2s) 사이의 게이트-소스 전압(Vgs)에서 구동 트랜지스터(T2)의 문턱 전압(Vth)을 감산한 전압(Vgs-Vth)에 대응하는 구동 전류(IOLED)를 생성하여 유기 발광 다이오드(OLED)에 출력한다.
스위칭 트랜지스터(T1)는 주사 신호(Sn)에 응답하여 데이터 전압(Vd)을 갖는 데이터 신호(Dm)를 제4 노드(N4)에 전달한다. 데이터 전압(Vd)은 제2 커패시터 전극(Cst2)에 인가된다.
제어 트랜지스터(T3)는 주사 신호(Sn)에 응답하여 제2 노드(N2)와 제1 노드(N1)를 연결한다. 제어 트랜지스터(T3)는 주사 신호(Sn)에 응답하여 구동 트랜지스터(T2)의 게이트(T2g)와 드레인(T2d)을 서로 연결함으로써 구동 트랜지스터(T2)를 다이오드 연결할 수 있다.
초기화 트랜지스터(T4)는 주사 신호(Sn)에 응답하여 초기화 전압(Vinit)을 제3 노드(N3)에 전달한다. 초기화 전압(Vinit)의 레벨은 제2 구동 전압(ELVSS)의 레벨과 유사할 수 있다. 초기화 전압(Vinit)의 레벨과 제2 구동 전압(ELVSS)의 레벨의 차이는 유기 발광 다이오드(OLED)의 문턱 전압의 레벨보다 작다. 제3 노드(N3)에 초기화 전압(Vinit)이 인가되면, 유기 발광 다이오드(OLED)에 저장된 전하가 초기화 트랜지스터(T4)를 통해 빠져나가게 되고 유기 발광 다이오드(OLED)는 비발광하게 된다.
제1 제어 트랜지스터(T5)는 제1 제어 신호(En-1)에 응답하여 제3 노드(N3)와 제4 노드(N4)를 연결한다. 그에 따라, 저장 캐퍼시터(Cst)의 양단의 전압이 구동 트랜지스터(T2)의 게이트-소스 전압(Vgs)이 된다.
제2 제어 트랜지스터(T6)는 제2 제어 신호(En)에 응답하여 제1 구동 전압(ELVDD)을 제2 노드(N2)에 인가한다. 제2 제어 트랜지스터(T6)가 제2 제어 신호(En)에 응답하여 턴 온되면, 제1 구동 전압(ELVDD)을 출력하는 제1 전압원과 제2 구동 전압(ELVSS)을 출력하는 제2 전압원 사이에 구동 트랜지스터(T2)를 경유하는 전류 경로가 형성된다.
저장 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 커패시터 전극(Cst1)과 제4 노드(N4)에 연결되는 제2 커패시터 전극(Cst2)을 갖는다.
유기 발광 다이오드(OLED)는 제3 노드(N3)에 연결되는 애노드, 및 제2 구동 전압(ELVSS)이 인가되는 캐소드를 갖는다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)로부터 출력되는 구동 전류(IOLED)에 의해 발광한다.
본 발명의 실시예들에 따르면, 스위칭 트랜지스터(T1), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 제1 제어 트랜지스터(T5), 및 제2 제어 트랜지스터(T6) 중 적어도 하나는 제1 드레인 영역(121d), 제1 저농도 드레인 영역(121ldd), 제1 채널 영역(121c), 제1 저농도 소스 영역(121lds), 및 제1 소스 영역(121s)을 갖는 제1 활성 영역(121)을 포함할 수 있다. 구동 트랜지스터(T2)는 제2 드레인 영역(122d), 제2 채널 영역(122c), 및 제2 소스 영역(122s)을 갖는 제2 활성 영역(122)을 포함할 수 있으며, 제2 드레인/소스 영역(122d, 122s)의 불순물 농도는 제1 드레인/소스 영역(121d, 121s)의 불순물 농도보다 낮고 제2 채널 영역(122c)의 불순물 농도보다 높을 수 있다.
도 6의 화소(PXa)의 구체적 동작은 다음과 같다.
도 7을 참조하면, 구간(F')은 이전 주기의 발광 구간에 해당한다. 이때, 주사 신호(Sn)은 로우 레벨을 가지므로, 스위칭 트랜지스터(T1), 보상 트랜지스터(T3), 및 초기화 트랜지스터(T4)는 모두 턴 오프된다. 제1 및 제2 제어 신호(En-1, En)은 하이 레벨을 가지므로, 제1 및 제2 제어 트랜지스터들(T5, T6)은 턴 온된다. 구동 트랜지스터(T2)는 게이트 소스 전압(Vgs)에 따라 결정되는 크기를 갖는 구동 전류(IOLED)를 생성하고, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)에 의해 발광한다.
제1 구간(A) 동안, 제1 제어 신호(En-1)가 로우 레벨을 갖게 되며, 제1 제어 트랜지스터(T5)는 턴 오프된다. 턴 오프된 제1 제어 트랜지스터(T5)에 의해 구동 트랜지스터(T2)의 게이트(T2g)는 플로팅되며, 구동 트랜지스터(T2)는 턴 오프되어, 구동 전류(IOLED)의 출력은 중단된다. 제3 노드(N3)의 전압은 유기 발광 다이오드(OLED)의 문턱 전압으로 낮아지게 되며, 유기 발광 다이오드(OLED)는 비발광하게 된다.
제2 구간(B) 동안, 주사 신호(Sn)가 하이 레벨을 갖게 되며, 스위칭 트랜지스터(T1), 보상 트랜지스터(T3), 및 초기화 트랜지스터(T4)는 모두 턴 온된다. 턴 온된 초기화 트랜지스터(T4)에 의해 제3 노드(N3)에는 초기화 전압이 인가되며, 유기 발광 다이오드(OLED)의 양단 전압은 문턱 전압보다 낮아지게 되어, 유기 발광 다이오드(OLED)는 확실한 비발광 상태로 유지될 수 있다.
턴 온된 보상 트랜지스터(T3)에 의해 제1 구동 전압(ELVDD)은 제1 노드(N1), 즉, 구동 트랜지스터(T2)의 게이트(T2g)에 인가된다. 턴 온된 초기화 트랜지스터(T4)에 의해 초기화 전압(Vinit)이 제3 노드(N3), 즉, 구동 트랜지스터(T2)의 소스(T2s)에 인가되므로, 구동 트랜지스터(T2)의 게이트-소스 전압은 ELVDD-Vinit이 되어, 완전히 턴 온된다. 그에 의하여, 구동 트랜지스터(T2)은 히스테리시스 특성을 제거할 수 있도록 초기화된다.
턴 온된 스위칭 트랜지스터(T1)에 의해 제4 노드(N4), 즉, 커패시터(Cst)의 제2 커패시터 전극(Cst2)에는 데이터 전압(Vd)이 인가된다.
제3 구간(C) 동안, 제2 제어 신호(En)가 로우 레벨을 갖게 되며, 제2 제어 트랜지스터(T6)는 턴 오프된다. 턴 온된 보상 트랜지스터(T3)에 의해 구동 트랜지스터(T2)는 다이오드 연결되며, 제1 노드(N1), 즉, 제1 커패시터 전극(Cst1)의 전위는 초기화 전압(Vinit)에 구동 트랜지스터(T2)의 문턱 전압(Vth)이 더해진 레벨(Vinit+Vth)을 갖게 된다.
턴 온된 스위칭 트랜지스터(T1)에 의해 제2 커패시터 전극(Cst2)에는 데이터 전압(Vd)이 인가되므로, 저장 커패시터(Cst)의 양단에는 전압(Vinit+Vth-Vdata)이 인가된다.
제4 구간(D) 동안, 주사 신호(Sn)가 로우 레벨을 갖게 되며, 스위칭 트랜지스터(T1), 보상 트랜지스터(T3), 및 초기화 트랜지스터(T4)는 모두 턴 오프된다. 저장 커패시터(Cst)는 전압(Vinit+Vth-Vdata)을 저장한다.
제5 구간(E) 동안, 제1 제어 신호(En-1)가 하이 레벨을 갖게 되며, 제1 제어 트랜지스터(T5)는 턴 온된다. 턴 온된 제1 제어 트랜지스터(T5)에 의해 구동 트랜지스터(T2)의 게이트(T2g)와 소스(T2s) 사이에 저장 커패시터(Cst)에 저장된 전압(Vinit+Vth-Vdata)이 인가되며, 구동 트랜지스터(T2)의 게이트-소스 전압은 저장 커패시터(Cst)에 저장된 전압(Vinit+Vth-Vdata)과 동일해진다. 구동 트랜지스터(T2)는 게이트-소스 전압(Vinit+Vth-Vdata)에서 문턱 전압(Vth)을 감산한 전압(Vinit -Vdata)에 따라 결정되는 크기를 갖는 구동 전류(IOLED)를 생성할 수 있게 된다.
제6 구간(F) 동안, 제2 제어 신호(En)가 하이 레벨을 갖게 되며, 제2 제어 트랜지스터(T6)는 턴 온된다. 턴 온된 제2 제어 트랜지스터(T6)에 의해 제1 구동 전압(ELVDD)을 출력하는 제1 전압원과 제2 구동 전압(ELVSS)을 출력하는 제2 전압원 사이에 구동 트랜지스터(T2)를 경유하는 전류 경로가 형성된다. 구동 트랜지스터(T2)는 문턱 전압(Vth)과 관련이 없는 전압(Vinit -Vdata)의 제곱에 비례하는 크기를 갖는 구동 전류(IOLED)를 생성하며, 구동 전류(IOLED)는 형성된 전류 경로를 따라 유기 발광 다이오드(OLED)를 흐르게 된다. 유기 발광 다이오드(OLED)는 구동 전류(IOLED)에 의해 의도된 휘도로 발광한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 기판
120: 활성층
121: 제1 활성 영역
122: 제2 활성 영역
141: 제1 게이트 전극
143: 제2 게이트 전극
T1: 제1 박막 트랜지스터
T2: 제2 박막 트랜지스터

Claims (20)

  1. 기판;
    상기 기판 상의 활성층; 및
    상기 기판 상의 제1 및 제2 박막 트랜지스터들을 포함하고,
    상기 활성층은,
    상기 제1 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제1 드레인 영역, 제1 채널 영역, 및 제1 소스 영역;
    상기 제1 드레인 영역과 상기 제1 채널 영역 사이의 제1 저농도(lightly doped) 영역;
    상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제2 저농도 영역; 및
    상기 제2 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역을 포함하며,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 드레인 전류의 크기를 제어하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 제2 채널 영역의 채널 길이는 상기 제1 채널 영역의 채널 길이보다 긴 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 및 제2 저농도 영역들의 불순물 농도와 동일한 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 제1 드레인 영역, 및 상기 제1 소스 영역은 제1 불순물 농도를 갖고,
    상기 제1 및 제2 저농도 영역, 상기 제2 드레인 영역, 및 상기 제2 소스 영역은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖고,
    상기 제1 및 제2 채널 영역들은 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 제2 소스 영역의 길이는 상기 제2 채널 영역의 채널 폭의 1/2보다 긴 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 제2 소스 영역의 길이는 1㎛보다 긴 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 직접 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 기판;
    상기 기판 상의 활성층; 및
    상기 기판 상의 제1 및 제2 박막 트랜지스터들을 포함하고,
    상기 활성층은,
    상기 제1 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제1 드레인 영역, 제1 채널 영역, 및 제1 소스 영역;
    상기 제1 드레인 영역과 상기 제1 채널 영역 사이의 제1 저농도(lightly doped) 영역;
    상기 제1 채널 영역과 상기 제1 소스 영역 사이의 제2 저농도 영역;
    상기 제2 박막 트랜지스터의 드레인, 채널, 및 소스로 각각 기능하는 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역; 및
    상기 제2 드레인 영역과 상기 제2 소스 영역 중 적어도 하나에 직접 연결되는 배선 영역을 포함하며,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 드레인 전류의 크기를 제어하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 배선 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도와 동일한 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터들의 도전형은 n형인 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 기판;
    상기 기판 상에 배열되고, 각각 제1 및 제2 박막 트랜지스터들 및 표시 소자를 포함하는 화소들; 및
    상기 기판 상에 배치되고, 제1 드레인 영역, 제1 저농도 영역, 제1 채널 영역, 제2 저농도 영역, 제1 소스 영역, 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역을 포함하는 활성층을 포함하고,
    상기 제1 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제1 드레인 영역, 상기 제1 저농도 영역, 상기 제1 채널 영역, 상기 제2 저농도 영역, 및 상기 제1 소스 영역을 포함하고,
    상기 제2 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제2 드레인 영역, 상기 제2 채널 영역, 및 상기 제2 소스 영역을 포함하고,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 크기가 제어되는 구동 전류를 상기 표시 소자로 출력하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 제2 채널 영역의 채널 길이는 상기 제1 채널 영역의 채널 길이보다 긴 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 드레인 영역, 및 상기 제1 소스 영역은 제1 불순물 농도를 갖고,
    상기 제1 및 제2 저농도 영역, 상기 제2 드레인 영역, 및 상기 제2 소스 영역은 모두 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖고,
    상기 제1 및 제2 채널 영역들은 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 것을 특징으로 하는 표시 장치.
  13. 기판;
    상기 기판 상에 배열되고, 각각 제1 및 제2 박막 트랜지스터들 및 표시 소자를 포함하는 화소들; 및
    상기 기판 상에 배치되고, 제1 드레인 영역, 제1 저농도 영역, 제1 채널 영역, 제2 저농도 영역, 제1 소스 영역, 제2 드레인 영역, 제2 채널 영역, 제2 소스 영역, 및 배선 영역을 포함하는 활성층을 포함하고,
    상기 제1 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제1 드레인 영역, 상기 제1 저농도 영역, 상기 제1 채널 영역, 상기 제2 저농도 영역, 및 상기 제1 소스 영역을 포함하고,
    상기 제2 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제2 드레인 영역, 상기 제2 채널 영역, 및 상기 제2 소스 영역을 포함하고,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 크기가 제어되는 구동 전류를 상기 표시 소자로 출력하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 배선 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 중 적어도 하나에 직접 연결되고 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도와 동일한 불순물 농도를 갖는 표시 장치.
  14. 제11 항에 있어서,
    상기 제2 드레인 영역과 상기 제2 소스 영역 각각의 면적은 상기 제1 및 제2 저농도 영역들 각각의 면적의 2배 이상인 것을 특징으로 하는 표시 장치.
  15. 삭제
  16. 삭제
  17. 제11 항에 있어서,
    상기 기판 상에 게이트 라인 및 데이터 라인을 더 포함하고,
    상기 게이트 라인의 일부는 상기 제1 채널 영역과 중첩하여 상기 제1 박막 트랜지스터의 게이트 전극으로 기능하고,
    상기 데이터 라인은 상기 제1 소스 영역에 연결되는 것을 특징으로 하는 표시 장치.
  18. 기판;
    상기 기판 상에 배열되고, 각각 제1 및 제2 박막 트랜지스터들 및 표시 소자를 포함하는 화소들;
    상기 기판 상에 배치되고, 제1 드레인 영역, 제1 저농도 영역, 제1 채널 영역, 제2 저농도 영역, 제1 소스 영역, 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역을 포함하는 활성층;
    주사 신호, 제1 제어 신호, 및 제2 제어 신호를 각각 전달하는 제1 내지 제3 게이트 라인들; 및
    데이터 신호를 전달하는 데이터 라인을 포함하고,
    상기 제1 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제1 드레인 영역, 상기 제1 저농도 영역, 상기 제1 채널 영역, 상기 제2 저농도 영역, 및 상기 제1 소스 영역을 포함하고,
    상기 제2 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제2 드레인 영역, 상기 제2 채널 영역, 및 상기 제2 소스 영역을 포함하고,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 크기가 제어되는 구동 전류를 상기 표시 소자로 출력하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 화소들 각각은,
    제1 노드에 연결되는 게이트 전극, 제2 노드에 연결되는 소스, 및 제3 노드에 연결되는 드레인을 갖는 구동 트랜지스터;
    상기 제1 노드와 제4 노드 사이에 연결되는 저장 커패시터;
    상기 주사 신호에 응답하여 상기 데이터 신호를 상기 제4 노드에 전달하는 스위칭 트랜지스터;
    상기 주사 신호에 응답하여 초기화 전압을 상기 제3 노드에 전달하는 초기화 트랜지스터;
    상기 주사 신호에 응답하여 상기 제1 노드와 상기 제2 노드를 서로 연결하는 보상 트랜지스터;
    상기 제1 제어 신호에 응답하여 상기 제3 노드와 상기 제4 노드를 서로 연결하는 제1 제어 트랜지스터;
    상기 제2 제어 신호에 응답하여 상기 제2 노드에 제1 구동 전압을 인가하는 제2 제어 트랜지스터; 및
    상기 제3 노드에 연결되는 애노드와 제2 구동 전압이 인가되는 캐소드를 갖는 상기 표시 소자를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 박막 트랜지스터는 상기 구동 트랜지스터이고,
    상기 제1 박막 트랜지스터는 상기 스위칭 트랜지스터, 상기 초기화 트랜지스터, 상기 보상 트랜지스터, 상기 제1 제어 트랜지스터, 및 상기 제2 제어 트랜지스터 중 하나인 것을 특징으로 하는 표시 장치.
  20. 기판;
    상기 기판 상에 배열되고, 각각 제1 및 제2 박막 트랜지스터들 및 표시 소자를 포함하는 화소들; 및
    상기 기판 상에 배치되고, 제1 드레인 영역, 제1 저농도 영역, 제1 채널 영역, 제2 저농도 영역, 제1 소스 영역, 제2 드레인 영역, 제2 채널 영역, 및 제2 소스 영역을 포함하는 활성층을 포함하고,
    상기 제1 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제1 드레인 영역, 상기 제1 저농도 영역, 상기 제1 채널 영역, 상기 제2 저농도 영역, 및 상기 제1 소스 영역을 포함하고,
    상기 제2 박막 트랜지스터는 길이 방향을 따라 연속적으로 배치되는 상기 제2 드레인 영역, 상기 제2 채널 영역, 및 상기 제2 소스 영역을 포함하고,
    상기 제2 채널 영역은 상기 제2 드레인 영역과 상기 제2 소스 영역 사이에 바로 인접하여 위치하고,
    상기 제1 박막 트랜지스터는 상기 제1 채널 영역과 중첩하는 게이트 전극의 전압에 따라 드레인과 소스 사이를 스위칭하고,
    상기 제2 박막 트랜지스터는 상기 제2 채널 영역과 중첩하는 게이트 전극과 상기 제2 소스 영역 사이의 전압에 따라 크기가 제어되는 구동 전류를 상기 표시 소자로 출력하고,
    상기 제2 드레인 영역과 상기 제2 소스 영역의 불순물 농도는 상기 제1 드레인 영역과 상기 제1 소스 영역의 불순물 농도보다 낮고 상기 제1 및 제2 채널 영역들의 불순물 농도보다 높고,
    상기 제2 소스 영역의 길이는 상기 제2 저농도 영역의 길이의 2배 이상이고,
    상기 제1 및 제2 박막 트랜지스터들의 도전형은 n형인 것을 특징으로 하는 표시 장치.
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