KR102051102B1 - 화소 - Google Patents

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Abstract

화소는 유기 발광 다이오드, 상기 유기 발광 다이오드에 데이터 신호에 따른 구동 전류를 전달하는 구동 트랜지스터, 상기 구동 트랜지스터의 일전극에 연결되어 있고, 상기 데이터 신호를 전달하는 스위칭 트랜지스터, 및 상기 구동 트랜지스터의 게이트와 타전극 사이에 연결되어 있고, 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 포함한다. 상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 및 상기 보상 트랜지스터 중 적어도 하나는, 기판 상에 형성된 반도체층, 상기 반도체층 중 제1 영역에 접속하는 일전극, 상기 반도체층 중 상기 제1 영역과 다른 제2 영역에 접속하는 타전극, 및 상기 반도체층 중 상기 제1 영역 및 제2 영역을 제외한 제3 영역에 접속하고, 상기 제3 영역을 통해 반도체층에 제1 전압을 인가하는 바이어스 전극을 포함하는 박막 트랜지스터로 구현된 것을 특징으로 한다.

Description

화소{PIXEL}
본 개시는 화소에 관한 것이다.
평판 표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로서, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되고 발광효율, 휘도 및 시야각이 뛰어난 장점이 있어 주목받고 있다.
통상적으로, 유기 발광 표시 장치는 유기 발광 다이오드를 구동하는 방식에 따라 패시브 매트릭스형 OLED(PMOLED)와 액티브 매트릭스형 OLED(AMOLED)로 분류된다.
이 중 해상도, 콘트라스트, 동작속도의 관점에서 단위 화소마다 선택하여 점등하는 액티브 매트릭스형 OLED(AMOLED)가 주류가 되고 있다.
평판 표시 장치의 성능은 다양한 지표로 판단되는데, 그러한 지표 중 하나로서, 동영상이나 이와 함께 흐르는 텍스트를 구현할 때 패턴의 끌림 현상(motion blur)이 없이 선명하고 깨끗하게 영상을 표시하는지에 대한 평가가 있다.
끌림 현상(motion blur)은 액정 표시 장치(Liquid Crystal Display: LCD)의 경우 액정의 반응 속도에 기인하여 발생한다.
그러나 유기 발광 표시 장치의 경우, 유기 발광층의 원자들을 여기시킨 후 자체 발광하는 원리이기 때문에, 반응 속도에 기인한 끌림 현상(motion blur)은 발생하지 않지만, 유기 발광층에 인가되는 전류를 조절하는 구동 트랜지스터의 히스테리시스(hysteresis) 특성에 기인한 응답 시간(response time)의 지연으로 인해 끌림 현상(motion blur)이 발생하게 된다.
구체적으로, 유기 발광 표시 장치에서 구동 트랜지스터는 유기 발광층으로 데이터 신호에 따른 데이터 전압 레벨의 구동 전류를 전달하는데, 구동 트랜지스터의 히스테리시스 특성으로 인하여 정상적으로 현재 데이터의 계조 레벨을 표시하지 못할 수 있다. 특히 저계조에서 고계조로, 혹은 고계조에서 저계조로 전류량이 급변할 때, 히스테리시스로 인해 계조 변화에 대응하는 전류를 제대로 전달하지 못하고 정상 휘도로 표시하지 못하여 끌림 현상이 나타나게 된다.
따라서, 유기 발광 표시 장치에서의 끌림 현상을 제거하여 고화질의 선명한 영상이 표시되도록 구동 트랜지스터의 히스테리시스 특성 개선에 대한 연구 개발이 필요하다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위한 것으로서, 히스테리시스로 인한 응답 시간 지연을 개선한 화소를 제공하고자 한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
발명의 한 특징에 따른 화소는 유기 발광 다이오드, 상기 유기 발광 다이오드에 데이터 신호에 따른 구동 전류를 전달하는 구동 트랜지스터, 상기 구동 트랜지스터의 일전극에 연결되어 있고, 상기 데이터 신호를 전달하는 스위칭 트랜지스터, 및 상기 구동 트랜지스터의 게이트와 타전극 사이에 연결되어 있고, 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터를 포함한다. 상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 및 상기 보상 트랜지스터 중 적어도 하나는, 기판 상에 형성된 반도체층, 상기 반도체층 중 제1 영역에 접속하는 일전극, 상기 반도체층 중 상기 제1 영역과 다른 제2 영역에 접속하는 타전극, 및 상기 반도체층 중 상기 제1 영역 및 제2 영역을 제외한 제3 영역에 접속하고, 상기 제3 영역을 통해 반도체층에 제1 전압을 인가하는 바이어스 전극을 포함하는 박막 트랜지스터로 구현된 것을 특징으로 한다.
본 발명에 의하면 박막 트랜지스터의 히스테리시스 특성을 개선하는 구조를 제안하여, 응답 시간이 개선된 구동 트랜지스터를 구비하는 화소 및 이를 포함하는 유기 발광 표시 장치에서 끌림 현상을 줄여 선명한 고화질의 영상을 구현하는 효과가 있다.
특히 블랙 투 화이트(Black to White)와 같은 극단적인 휘도 변화에서 프레임이 변경될 때 중간 레벨의 휘도를 유지하다가 화이트를 표시하는 현상이 존재하는데, 이러한 중간 휘도를 거치는 과정 없이도 구동 트랜지스터의 구조를 변경하여 응답 시간을 개선시킴으로써 정확한 휘도로 영상을 표시할 수 있다. 이러한 구동 트랜지스터의 구조 개선으로 인하여 화소 구조 및 구동 방식에 따라 최대 PPI(pixel per inch)를 구현할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 간략히 나타낸 모식도.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 배치도.
도 3은 도 2의 배치도 중 A-A' 실선에 대응하여 박막 트랜지스터의 단면 구조를 나타낸 단면도.
도 4는 도 2의 배치도 중 B-B' 실선에 대응하여 박막 트랜지스터의 단면 구조를 나타낸 단면도.
도 5 및 도 6은 도 2의 다른 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 배치도.
도 7 내지 도 9는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 배치도.
도 10은 본 발명의 또 다른 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 배치도.
도 11은 본 발명의 실시 예에 따른 박막 트랜지스터의 구조를 적용한 화소 구조를 나타낸 회로도.
도 12는 종래 화소의 기본 구조(6TR 구조)를 나타낸 회로도.
도 13은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 구비하는 화소를 포함하는 유기 발광 표시 장치의 블록도.
도 14는 도 13에 도시된 유기 발광 표시 장치의 화소 구동 동작을 나타내는 타이밍도.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
또한, 여러 실시 예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시 예에서 설명하고, 그 외의 실시 예에서는 제1 실시 예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 간략히 나타낸 모식도이다.
일반적으로 박막형 트랜지스터(Thin Film Transistor, TFT)는 MOSFET으로부터 적용된 것이지만, 모스(Metal-Oxide-Semiconductor, MOS) 트랜지스터와 다르게 벌크(bulk)를 이용하지 않는 3단자 소자로서, 소스(Source) 단자, 게이트(Gate) 단자, 드레인(Drain) 단자로 구성되어 있다. 박막 트랜지스터의 주된 기능은 스위칭 동작으로서, 소스와 드레인 사이에 흐르는 전류를 제3의 전극인 게이트에 인가되는 전압을 조절하여 전기적으로 소통(ON) 또는 불통(OFF) 상태로 스위칭 동작을 수행한다.
액티브 매트릭스의 유기 발광 표시 장치의 화소 각각은 화소 내부에 포함된 박막 트랜지스터에 의해 OLED의 구동 전류량을 조절하고, 그에 따라 각 화소에 전달되는 데이터 신호에 대응하는 휘도로 발광된다.
특히 유기 발광 표시 장치의 복수의 화소 각각에서 유기 발광층에 전달되는 구동 전류를 조절하는 구동 박막 트랜지스터는 데이터 전압에 따른 계조 표현시 이전 프레임과 현재 프레임 사이의 구동 전류 변화에 따라 히스테리시스 특성을 가지므로 영상 표현시 끌림 현상의 원인이 되고 있다.
따라서, 이러한 히스테리시스 특성으로 인한 끌림 현상을 제거하기 위하여 도 1과 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 소스(Source) 단자와 드레인(Drain) 단자 사이의 채널 영역과 연결되는 바이어스(Bias) 단자를 추가한다.
도 1을 참조하면 박막 트랜지스터는 P형 구조를 제시하고 있으나, 이에 반드시 한정되지 않으며 N형 구조의 박막 트랜지스터에도 동일하게 바이어스(Bias) 단자를 연결시킬 수 있음은 물론이다.
도 2는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 레이아웃 구조를 나타낸 배치도로서, 특히 도 1에 제시한 박막 트랜지스터의 배치도를 나타낸다.
도 2의 레이아웃 구조는 가장 하부의 투명 절연 기판과 그 위에 적층될 수 있는 버퍼층의 구조의 표시를 생략하고, 활성층으로 이용되는 반도체층(10)부터 표시하였다.
반도체층(10)은 P형 또는 N형 반도체 불순물 이온이 도입되는 영역과 불순물 이온이 주입되지 않은 영역을 포함하는 활성층이다.
구체적으로 소스 전극(20)과 드레인 전극(30)이 각각 위치하는 영역의 하부 영역이 P형 또는 N형 반도체 불순물 이온이 도핑되는 반도체층 영역이다. 소스 전극(20)과 접속되는 반도체층 영역을 소스 영역이라고 하고, 드레인 전극(30)이 접속되는 반도체층 영역을 드레인 영역이라고 한다. 또한 반도체층(10) 중 소스 영역과 드레인 영역 사이의 영역으로서, 반도체 불순물이 주입되지 않은 영역을 채널 영역이라고 한다.
반도체층(10)의 형태는 특별히 제한되지 않으나, 본 발명의 일 실시 예에 따른 반도체층(10)의 형태는 소스 영역과 드레인 영역을 제외한 채널 영역의 일부분이 돌출되어 있는 T자 형태일 수 있다. 이하, 상기 돌출된 채널 영역 부위를 바이어스 단자 연결부라고 명명한다.
반도체층(10)의 돌출된 채널 영역 중에서도 특히 컨택홀(61)을 통해 바이어스 전극(60)과 직접 연결되는 영역은 바이어스 영역이라고 명명한다.
또한 도 2를 참조하면 반도체층(10) 상부에 게이트 금속층(40)이 적층된다. 구체적으로 게이트 금속층(40)은 불순물 이온이 도핑되지 않은 반도체층(10)의 채널 영역의 상부에 적층된다.
그리고 도 2에는 표시하지 않았으나 반도체층(10)과 게이트 금속층(40) 사이에는 전기적으로 도통하지 않도록 절연물질로 이루어진 절연층이 구비된다.
게이트 금속층(40)을 포함하는 기판 상부에 다시 절연층으로서 중간층(도면 미도시)을 형성하고 난 후 각 전극을 형성한다.
즉, 반도체층(10)의 소스 영역과 연결되는 소스 전극(20), 반도체층(10)의 드레인 영역과 연결되는 드레인 전극(30), 반도체층(10)의 바이어스 영역과 연결되는 바이어스 전극(60), 및 게이트 금속층(40)과 연결되는 게이트 전극(50)이 형성된다.
상기 중간층과 게이트 절연층을 패터닝하여 식각한 컨택홀(21, 31, 61)을 통해 소스 전극(20), 드레인 전극(30), 및 바이어스 전극(60)이 반도체층(10)과 연결된다. 또한 상기 중간층을 패터닝하여 식각한 컨택홀(51)을 통해 게이트 전극(50)이 게이트 금속층(40)과 연결된다.
도 2의 구조에 따른 본 발명의 일 실시 예의 박막 트랜지스터의 구조는 도 2의 레이아웃 배치도에 표시된 실선 A-A', 및 B-B'에 대응하는 단면도인 도 3 및 도 4를 통해 구체적으로 이해될 수 있을 것이다.
도 3은 도 2의 배치도 중 A-A' 실선에 대응하여 박막 트랜지스터의 단면 구조를 나타낸 단면도이다.
즉, 소스 전극(20), 게이트 전극(50), 및 드레인 전극(30)을 지나는 A-A' 실선에 대응하는 박막 트랜지스터의 단면 구조이다.
도 3의 단면도를 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 형성 단계를 알 수 있다.
기판(100) 상에 반도체 불순물 이온이 도핑된 반도체층(110)을 형성한다. 기판(100)은 유리 기판과 같은 투명한 절연 기판으로 형성될 수 있으나, 이는 하나의 실시 예일 뿐이며 반드시 제한되지 않는다.
반도체층(110)은 비정질 실리콘막을 기판(100) 위에 형성하고, 상기 비정질 실리콘막을 식각 공정으로 패터닝함으로써 형성한다. 비정질 실리콘막으로 형성하는 것은 하나의 실시 예일 뿐이며 다결정 실리콘막으로 형성될 수도 있다. 반도체층(110)은 반도체 불순물 이온이 도핑된 소스 영역(110S) 및 드레인 영역(110D)과 반도체 불순물 이온이 도핑되지 않은 채널 영역(110C)으로 구분지어 형성된다.
상기 불순물 이온의 도핑 방법이나 순서는 특별히 제한되지 않으며, 박막 트랜지스터의 적층 방식에 따라 먼저 영역별로 구분하여 불순물 이온을 주입하거나, 혹은 이후에 적층되는 게이트 금속층(140)을 마스크로 하여 불순물 이온을 주입할 수 있다.
반도체층(110)이 형성된 기판 위에 게이트 절연층(115)을 형성한다. 게이트 절연층(115)은 반도체층(110)과 차후에 형성되는 게이트 금속층(140)간의 전기적 도통을 방지하기 위한 층으로서, 특정의 물질로 제한되지 않으며, 통상적인 절연물질을 사용하여 형성할 수 있다.
게이트 절연층(115)이 형성된 후 반도체층(110)이 위치한 영역의 상부의 소정 영역에 게이트 금속층(140)이 형성된다. 구체적으로는 반도체층(110)의 소스 영역(110S)과 드레인 영역(110D) 사이의 채널 영역(110C) 상부의 소정 영역에 상기 게이트 금속층(140)이 형성될 수 있다.
반도체 공정 방법의 공지된 일 실시 예에 따라서는, 게이트 절연층(115)과 게이트 금속층(140)이 형성된 이후에 게이트 금속층(140)을 마스크로 하여 식각하고 패터닝 한 후 반도체층(110)의 소스 영역(110S)과 드레인 영역(110D)에 불순물 이온을 도핑하는 공정을 수행할 수 있다.
게이트 금속층(140)은 금속물질로 구성될 수 있으나, 특히 인접하는 층과의 밀착성, 적층되는 층의 표면 평탄성, 및 가공성을 고려하여 금속물질 중에서도 MoW, Al계 등과 같은 물질로 구성될 수 있다.
게이트 금속층(140), 및 게이트 금속층(140)이 적층되어 있는 게이트 절연층(115)의 상부에는, 절연층으로서의 중간층(145)이 적어도 하나의 층으로 형성된다. 중간층(145)을 구성하는 물질은 특별히 제한되지 않으며 통상적인 절연물질로 구성될 수 있다.
중간층(145)을 형성하고 난 후, 반도체층(110)의 소스 영역(110S)과 드레인 영역(110D)의 일부가 노출되도록 중간층(145) 및 게이트 절연층(115)의 소정의 영역을 식각하여 컨택홀을 형성한다. 즉, 반도체층(110)의 소스 영역(110S)을 노출시키는 소스 영역 컨택홀(121)과 반도체층(110)의 드레인 영역(110D)을 노출시키는 드레인 영역 컨택홀(131)을 각각 형성한다.
다음으로 소스 영역 컨택홀(121)과 드레인 영역 컨택홀(131)의 상부에 각각 소스 전극(120)과 드레인 전극(130)이 형성된다.
소스 전극(120)과 드레인 전극(130)은 전기적으로 도통되는 금속물질로 형성될 수 있으며, 특히 MoW 등과 같은 금속으로 형성될 수 있으나, 이에 반드시 제한되지 않는다. 소스 전극(120)과 드레인 전극(130)은 반도체층(110)과의 원활한 오믹 접촉(ohmic contact)을 이루기 위해 추후에 열처리 될 수 있다.
한편, 게이트 금속층(140)의 상부에 형성된 중간층(145)의 소정의 영역을 식각하여 게이트 금속층(140)이 노출되는 게이트 영역 컨택홀(151)을 형성한다. 게이트 영역 컨택홀(151)의 상부에는 게이트 전극(150)이 형성된다.
도 4는 도 2의 배치도 중 B-B' 실선에 대응하여 박막 트랜지스터의 단면 구조를 나타낸 것으로서, 게이트 전극(50)과 바이어스 전극(60)을 지나는 B-B' 실선에 대응하는 단면도이다.
도 4를 참조하면 본 발명의 박막 트랜지스터를 구성하는 층들은, 기판(200) 위에 형성된 반도체층(210), 게이트 절연층(215), 게이트 금속층(240), 중간층(245), 및 전극들로서, 도 3과 동일하므로 구체적인 설명은 생략하기로 한다.
도 4는 바이어스 전극(260)과 게이트 전극(250)을 지나는 실선에 대한 박막 트랜지스터의 단면도로서, 중간층(245) 상부에 형성된 바이어스 전극(260)은 바이어스 컨택홀(261)을 통하여 반도체층(210)과 연결된다.
특히 바이어스 전극(260)과 연결되는 반도체층(210)은, 상기에서 정의한 바이어스 영역에 해당된다. 반도체층(210)의 바이어스 영역은 게이트 절연층(215)을 사이에 두고 게이트 금속층(240)이 적층되는 채널 영역에 해당된다. 본 발명의 일 실시 예에 따르면, 바이어스 전극(260)을 통해 인가되는 보조 전압이 반도체층(210)의 채널 영역에 전달되게 된다.
바이어스 컨택홀(261)은 반도체층(210)의 바이어스 영역 일부가 노출되도록 중간층(245) 및 게이트 절연층(215)을 동시에 식각하여 형성한다.
한편, 게이트 전극(250)은 게이트 금속층(240)이 노출되도록 게이트 컨택홀(251)을 형성하고 난 후 증착하게 되는데, 도 3에서 설명된 바와 같이 게이트 컨택홀(251)은 중간층(245)의 영역 중에서 하부에 게이트 금속층(240)이 위치하는 영역의 일부를 식각함으로써 형성된다.
도 2의 실시 예에 따른 박막 트랜지스터의 구조 이외에 다양한 구조로 형성할 수 있는데, 도 5 및 도 6은 다른 구조의 실시 예들이다.
도 5 및 도 6의 박막 트랜지스터 구조는, T자 형태로 형성되는 반도체층(10)의 채널 영역의 돌출 부위, 즉 바이어스 단자 연결부가, 도 2와 같이 중앙에 위치하지 않고, 좌 또는 우로 치우친 형태이다. 다만, 상기 바이어스 단자 연결부는 반도체층(10)의 채널 영역의 폭을 벗어나지 않으면서 동시에 반도체층(10)의 소스 영역 또는 드레인 영역과 중첩되지 않도록 형성된다.
도 5 및 도 6에서 알 수 있듯이, 바이어스 전극(60)은 반도체층(10)의 상기 바이어스 단자 연결부의 상부에 형성되어 컨택홀(61)을 통해 접촉된다. 따라서, 바이어스 전극(60)에 인가되는 보조 전압이 반도체층(10)의 소스 영역 또는 드레인 영역 쪽으로 치우쳐서 형성된 바이어스 단자 연결부를 통해 반도체층(10)의 채널 영역에 전달된다.
도 7 내지 도 9는 본 발명의 또다른 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 것으로서, 도 2, 도 5, 및 도 6의 박막 트랜지스터의 구조와 비교하면, 바이어스 전극(60)이 연결되는 반도체층(10)의 바이어스 영역의 폭이 반도체층(10)의 채널 영역의 폭(100)보다 작은 것을 알 수 있다.
보다 구체적으로, 도 7 내지 도 9의 박막 트랜지스터에서 반도체층(10)의 바이어스 단자 연결부의 폭(100)이 도 2, 도 5, 및 도 6의 박막 트랜지스터의 바이어스 단자 연결부의 폭보다 넓다. 따라서, 바이어스 전극(60)이 직접 연결되는 반도체층(10)의 바이어스 영역의 폭이 상대적으로 바이어스 단자 연결부의 폭(100)에 비하여 작게 구성된다.
도 7 내지 도 9와 같은 실시 예들은 반도체층(10)의 채널 영역의 폭을 상대적으로 넓게 형성함으로써 공정의 편의성을 도모할 수 있고, 채널 영역과 이어지는 바이어스 영역을 통해 전달되는 소정의 전압이 좀더 용이하게 전달될 수 있는 구성일 수 있다.
도 7 내지 도 9에서 바이어스 단자 연결부의 폭(100)은 특별히 제한되지 않지만, 적어도 반도체층(10)의 바이어스 영역의 폭 또는 바이어스 전극(60)의 폭보다 크고, 반도체층(10)의 채널 영역의 길이보다 짧을 수 있다.
여기서 채널 영역의 길이라 함은 반도체층(10)의 전체 길이 중에서 소스 영역과 드레인 영역의 길이를 제한 나머지 길이를 의미한다.
도 7의 박막 트랜지스터 구조는, 바이어스 단자 연결부의 폭(100)이 게이트 전극(50)을 기준으로 소스 전극(20) 방향으로 확장된 형태이다.
도 8의 박막 트랜지스터 구조는, 바이어스 단자 연결부의 폭(100)이 게이트 전극(50)을 기준으로 소스 전극(20) 방향 및 드레인 전극(30) 방향의 양방향으로 동일하게 확장된 형태이다.
도 9의 박막 트랜지스터 구조는, 바이어스 단자 연결부의 폭(100)이 게이트 전극(50)을 기준으로 드레인 전극(30) 방향으로 확장된 형태이다.
도 7 내지 도 9의 형태들은 하나의 실시 예를 설명한 것이므로, 바이어스 단자 연결부의 폭이 확장된 형태로서 다양한 실시 예가 가능함은 물론이다.
도 10은 본 발명의 또 다른 실시 예에 따른 박막 트랜지스터의 구조를 나타낸 배치도이다.
도 10의 박막 트랜지스터는 상기 살펴본 본 발명의 실시 예들에 따른 박막 트랜지스터와 달리, 반도체층의 채널 영역에 이어지는 바이어스 영역에 연결된 하나의 바이어스 전극(B1) 이외에, 적어도 하나 이상의 바이어스 전극(B2)을 추가로 더 형성하고 있다.
즉, 반도체층(10)의 형태가 T자 형태가 아닌 대략적으로 십자(+) 형태를 가진다.
반도체층(10)에서 말단에 소스 영역과 드레인 영역이 형성된 채널 영역을 기준으로 상하로 돌출된 채널 영역을 가지는 형태이다.
도 10을 참조하면, 상부에 소스 전극(20)과 드레인 전극(30)이 형성되는 반도체층(10)의 채널 영역의 상부 돌출된 부분(제1 바이어스 단자 연결부라 함)(65-2)에 연결되는 제1 바이어스 영역(65-1) 상부에 제1 바이어스 전극(65)이 형성된다. 또한 상기 반도체층(10)의 채널 영역의 하부 돌출된 부분(제2 바이어스 단자 연결부라 함)(67-2)에 연결되는 제2 바이어스 영역(67-1) 상부에 제2 바이어스 전극(67)이 형성된다.
좀더 구체적으로, 제1 바이어스 전극(65)은 바이어스 컨택홀(66)을 통하여 반도체층(10)의 제1 바이어스 영역(65-1)에 연결된다. 상기 제1 바이어스 영역(65-1)은 제1 바이어스 단자 연결부(65-2)를 통해 채널 영역과 연결된다.
한편, 제2 바이어스 전극(67)은 바이어스 컨택홀(68)을 통하여 반도체층(10)의 제2 바이어스 영역(67-1)에 연결된다. 상기 제2 바이어스 영역(67-1)은 제2 바이어스 단자 연결부(67-2)를 통해 채널 영역과 연결된다.
이때 상기 제1 바이어스 단자 연결부(65-2) 및 상기 제2 바이어스 단자 연결부(67-2)의 폭은 특별히 제한되지 않으나, 도 10의 실시 예와 같이 각 바이어스 영역(65-1, 67-1)의 폭보다 넓게 형성될 수 있다.
도 10을 참조하면, 제1 바이어스 단자 연결부(65-2) 및 상기 제2 바이어스 단자 연결부(67-2)의 폭이 확장된 형태이므로, 게이트 전극(50)은 소스 전극(20) 방향 또는 드레인 전극(30) 방향으로 치우쳐서 형성될 수 있다.
도 10에서는 추가되는 바이어스 전극(B2)을 한 개로 구성하였으나, 이에 제한되지 않고 다양한 형태로 구성될 수 있다.
도 10과 같은 형태의 실시 예는, 본 발명의 박막 트랜지스터에 바이어스 전극을 하나 이상 추가하여 구성함으로써, 데이터 신호가 기입되기 전에 반도체층의 채널 영역으로 소정의 바이어스 전압을 보다 정확하고 확실하게 인가할 수 있게 한다.
도 11은 본 발명의 실시 예에 따른 박막 트랜지스터의 구조를 적용한 화소 구조를 나타낸 회로도이다. 구체적으로, 도 11의 회로도를 구성하는 박막 트랜지스터 M1 내지 M7 중에서 소정의 데이터 신호에 따른 구동 전류를 공급하는 구동 트랜지스터(M1)를 상술한 본 발명의 박막 트랜지스터로 구성한 것이다. 즉, 도 11의 회로도에서 박막 트랜지스터 M2 내지 M7은 모두 게이트, 소스, 드레인의 3단자 구조인 박막 트랜지스터이지만, 구동 트랜지스터(M1)는 게이트, 소스, 드레인, 바이어스의 4단자 구조인 본 발명의 박막 트랜지스터로 구성된다.
본 발명의 일 실시 예에 따른 화소는, 데이터 신호를 전달하기 위하여 화소를 활성화하는 제1 주사 신호(Scan[n])를 전달하는 제1 주사선 외에, 초기화 기간 동안 구동 트랜지스터(M1)의 게이트 전극에 초기화 전압(Vint)을 인가하고, 구동 트랜지스터(M1)의 바이어스 전극에 보조 전압(Vsus)을 인가하여, 구동 트랜지스터(M1)의 게이트-소스 간 전압 및 소스-드레인 간 전압을 일정 전압으로 유지하도록 제어하는 제2 주사 신호(Scna[n-1])를 전달하는 제2 주사선에 각각 연결된다.
또한 본 발명의 일 실시 예에 따른 화소는, 외부 영상 신호에 대응하는 데이터 신호(Data(t))를 전달하는 대응하는 데이터선과 화소의 발광을 제어하는 발광 제어 신호(EM[n])를 전달하는 발광 제어선에 각각 연결된다.
도 11에 도시된 화소는 유기 발광 다이오드(organic light emitting diode, OLED), 유기 발광 다이오드(OLED)의 애노드 전극에 연결된 구동 트랜지스터(M1), 구동 트랜지스터(M1)의 소스 전극에 연결된 스위칭 트랜지스터(M2), 구동 트랜지스터(M1)와 스위칭 트랜지스터(M2)가 연결된 접점(N2)과 제1 전원전압(ELVDD) 사이에 연결된 제1 발광 제어 트랜지스터(M5), 구동 트랜지스터(M1)의 채널 영역에 연결된 바이어스 전극에 연결되어 바이어스 전극으로 소정의 보조 전압(Vsus)을 전달하는 보조 트랜지스터(M7), 및 구동 트랜지스터(M1)와 제1 전원전압(ELVDD) 사이에 위치한 스토리지 커패시터(Cst)를 포함한다.
본 발명의 화소는 초기화 기간 동안 초기화 전압(Vint)을 전달하는 초기화 트랜지스터(M4)를 더 포함할 수 있다.
화소는 구동 트랜지스터(M1)의 문턱 전압을 보상하기 위해 구동 트랜지스터(M1)를 다이오드 연결하는 문턱전압 보상 트랜지스터(M3)를 더 포함할 수 있다.
화소는 제1 발광 제어 트랜지스터(M5) 외에, 유기 발광 다이오드(OLED)의 애노드 전극에 연결되어 유기 발광 다이오드(OLED)의 구동 전류에 따른 발광을 조절하는 제2 발광 제어 트랜지스터(M6)를 적어도 하나 이상 더 포함할 수 있다.
또한 화소는 구동 트랜지스터(M1)의 게이트 전극이 연결된 접점(N1)과 스위칭 트랜지스터(M2)의 게이트 전극 사이에 위치한 부스트 커패시터(Cboost)를 더 포함할 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터를 구동 트랜지스터에 적용한 화소의 회로도의 실시 예는 다양할 수 있으며 반드시 도 11에 한정되는 것은 아니다.
화소의 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 포함하며, 대응하는 데이터 신호에 따른 구동 전류에 의해 발광한다. 본 발명에서 상기 데이터 신호에 따른 구동 전류는 화소의 구동 트랜지스터(M1)의 문턱전압에 영향받지 않도록 보상된다.
화소의 회로도에서, 구동 트랜지스터(M1)는 4단자 트랜지스터로서, 구체적으로 접점(N2)에 연결되어 있는 소스 전극, 문턱전압 보상 트랜지스터(M3)가 연결된 접점(N3)에 연결되는 드레인 전극, 부스트 커패시터(Cboost)가 연결된 접점(N1)에 연결된 게이트 전극, 및 보조 트랜지스터(M7)가 연결되는 바이어스 전극을 포함한다. 구동 트랜지스터(M1)는 상기 접점(N2)에 연결되어 있는 스위칭 트랜지스터(M2)를 통해 데이터 신호를 전달받는다.
구동 트랜지스터(M1)는 소스 전극과 게이트 전극 간 전압차에 대응하는 구동 전류를 유기 발광 다이오드(OLED)로 전달하여 발광시킨다.
본 발명의 실시 예에 따르면 구동 트랜지스터(M1)에 데이터 신호가 기입되기 전에 구동 트랜지스터(M1)의 게이트 전극에 소정의 초기화 전압(Vint)이, 바이어스 전극에 소정의 보조 전압(Vsus)이 각각 인가된다.
스위칭 트랜지스터(M2)는 데이터선에 연결되어 데이터 신호(Data(t))가 전달되는 소스 전극, 접점(N2)에 연결되는 드레인 전극, 및 대응하는 주사선에 연결되어 주사 신호(Scan[n])를 전달받는 게이트 전극을 포함한다.
상기 대응하는 주사선을 통해 주사 신호(Scan[n])가 전달되어 스위칭 트랜지스터(M2)가 턴 온 되면 데이터 신호(Data(t))가 접점(N2)에 전달되고, 상기 데이터 신호(Data(t))에 대응하는 데이터 전압(Vdata)이 구동 트랜지스터(M1)의 소스 전극에 전달된다.
주사 신호(Scan[n])는 문턱전압 보상 트랜지스터(M3)의 게이트 전극에도 동시에 전달된다.
문턱전압 보상 트랜지스터(M3)는 구동 트랜지스터(M1)의 게이트 전극과 드레인 전극 사이에 연결되고, 주사 신호(Scan[n])가 게이트 온 전압 레벨로 전달되는 동안 턴 온 되어 구동 트랜지스터(M1)를 다이오드 연결한다. 그러면 구동 트랜지스터(M1)의 소스 전극에 인가된 데이터 전압에서 구동 트랜지스터(M1)의 문턱 전압만큼 강하된 전압(Vdata-Vth)이 구동 트랜지스터(M1)의 게이트 전극에 인가된다. 구동 트랜지스터(M1)의 게이트 전극은 스토리지 커패시터(Cst)의 일단에 연결되어 있으므로, 전압(Vdata-Vth)은 스토리지 커패시터(Cst)에 의해 유지된다. 구동 트랜지스터(M1)의 문턱전압(Vth)이 반영된 전압(Vdata-Vth)이 게이트 전극에 인가되어 유지되므로, 구동 트랜지스터(M1)에 흐르는 구동 전류는 구동 트랜지스터(M1)의 문턱전압에 따른 영향을 받지 않는다.
초기화 트랜지스터(M4)는 상기 대응하는 주사선의 이전 주사선에 연결되어 주사 신호(Scan[n-1])를 전달받는 게이트 전극, 초기화 전압(Vint)을 전달하는 전압원에 연결되는 소스 전극, 및 구동 트랜지스터(M1)의 게이트 전극에 연결되어 있는 드레인 전극을 포함한다.
데이터 신호가 기입되기 이전의 초기화 기간 동안 주사 신호(Scan[n-1])가 게이트 온 전압 레벨로 초기화 트랜지스터(M4)에 전달되면 초기화 트랜지스터(M4)가 턴 온 되는데, 이로 인해 초기화 기간 동안 구동 트랜지스터(M1)의 게이트 전극에는 초기화 전압(Vint)이 인가됨으로써 구동 트랜지스터(M1)의 게이트 전극은 초기화 전압으로 초기화된다.
한편, 주사 신호(Scan[n-1])가 게이트 온 전압 레벨로 전달되는 초기화 기간 동안 주사 신호(Scan[n-1])가 게이트 전극에 전달되어 보조 트랜지스터(M7)가 턴 온 된다. 그러면 구동 트랜지스터(M1)의 바이어스 전극에는 턴 온 된 보조 트랜지스터(M7)를 통해 보조 전압(Vsus)이 인가된다. 주사 신호(Scan[n-1])가 게이트 온 전압 레벨로 전달되는 초기화 기간 동안에는 주사 신호(Scan[n]) 및 발광 제어 신호(EM[n])이 모두 게이트 오프 전압 레벨로 전달되므로, 구동 트랜지스터(M1)의 소스 및 드레인은 모두 플로팅된다. 따라서 데이터가 기입되기 전의 초기화 기간 동안 구동 트랜지스터(M1)의 채널 영역과 이어지는 바이어스 영역에 연결된 바이어스 전극에 보조 전압(Vsus)을 인가함으로써, 궁극적으로 구동 트랜지스터(M1)의 소스 전압 및 드레인 전압을 보조 전압으로 설정할 수 있다. 이때 구동 트랜지스터(M1)의 소스-드레인 전압차는 대략적으로 제로(0)인 상태가 된다.
모든 화소의 구동 트랜지스터(M1)가 이와 같은 동작에 의해 구동 트랜지스터(M1)의 소스 전압 및 드레인 전압을 보조 전압으로 설정한 상태에서 데이터 전압이 구동 트랜지스터(M1)의 소스 전극에 기입되므로, 극단적인 계조 변화에 따른 히스테리시스 특성을 개선할 수 있다.
한편 복수의 구동 트랜지스터 각각은 직전 프레임의 데이터 전압이 인가되어 있으므로, 현재 프레임의 데이터 전압을 기입하기 전에 복수의 구동 트랜지스터 각각의 게이트-소스 전압은 서로 다른 레벨일 수 있다.
본 발명의 실시 예에서는 초기화 기간 동안 모든 구동 트랜지스터의 소스 및 드레인 전압을 소정의 보조 전압으로 설정함과 동시에 게이트 전압을 초기화 전압(Vint)으로 만들어, 모든 구동 트랜지스터를 동일한 조건으로 온 바이어스 시킨다. 따라서 히스테리시스 특성에 영향을 받지 않고 모든 화소의 구동 트랜지스터들의 게이트-소스 전압이 동일한 조건에서 대응하는 현재 프레임의 데이터 전압에 따라 결정되도록 한다.
본 발명의 실시 예에서는 초기화 트랜지스터(M4) 및 보조 트랜지스터(M7)의 스위칭 동작을 제어하는 신호를 해당 화소 라인에 연결된 주사선의 이전 주사선을 통해 전달되는 주사 신호를 이용하였으나, 이에 제한되지 않고 별개의 제어선을 통해 공급되는 제어 신호를 이용하도록 할 수 있음은 물론이다.
한편, 첫 번째 화소 라인에 포함되는 화소의 경우 초기화 트랜지스터(M4) 및 보조 트랜지스터(M7)에 전달되는 주사 신호는 주사 구동부에서 생성하여 전달하는 더미 주사 신호일 수 있다.
스토리지 커패시터(Cst)는 접점(N1)에 연결된 제1 전극 및 제1 전원전압(ELVDD)에 연결된 제2 전극을 포함한다.
스토리지 커패시터(Cst)는 구동 트랜지스터(M1)의 게이트 전극이 연결된 접점(N1)에 연결되어 있기 때문에 화소의 구동 과정에 따라 구동 트랜지스터(M1)의 게이트 전극 전압값을 저장한다.
또한 본 발명의 일 실시 예에 따른 화소의 제1 발광 제어 트랜지스터(M5)는 대응하는 발광 제어선에 연결되어 발광 제어 신호(EM[n])를 전달받는 게이트 전극, 제1 전원전압(ELVDD)에 연결된 소스 전극, 및 접점(N2)에 연결된 드레인 전극을 포함한다.
화소는 제2 발광 제어 트랜지스터(M6)를 더 포함할 수 있는데, 제2 발광 제어 트랜지스터(M6)는 상기 대응하는 발광 제어선에 연결되어 발광 제어 신호(EM[n])를 전달받는 게이트 전극, 접점(N3)에 연결된 소스 전극, 및 유기 발광 다이오드(OLED)의 애노드 전극에 연결된 드레인 전극을 포함한다.
본 발명의 발광 제어 트랜지스터의 구성은 하나의 실시 형태이므로 반드시 이러한 구성에 제한되는 것은 아니다.
발광 제어 신호(EM[n])가 게이트 온 전압 레벨로 전달되면 제1 발광 제어 트랜지스터(M5) 및 제2 발광 제어 트랜지스터(M6)는 턴 온 되고, 데이터 기입 기간 동안 스토리지 커패시터(Cst)에 저장된 데이터 신호에 따른 데이터 전압에 대응하는 구동 전류만큼 유기 발광 다이오드(OLED)에 전달하여 발광시킨다. 상술한 바와 같이 상기 스토리지 커패시터(Cst)에 저장된 데이터 전압은 문턱전압(Vth)이 고려된 전압값(Vdata-Vth)이므로 대응하는 구동 전류만큼 발광할 때 문턱전압의 영향이 배제될 수 있다.
도 11에 도시된 화소의 구동 회로도에 포함된 트랜지스터는 PMOS 인 것을 상정하여 설명하였으나, 이에 제한되지 않으며 NMOS로 구현될 수 있다.
도 11에 도시된 화소의 구동에 대한 자세한 동작은 이하 도 14의 타이밍도의 설명에서 상세히 설명하도록 한다.
도 12는 종래 화소의 기본 구조(6TR 구조)를 나타낸 회로도인데, 도 11과 달리 구동 트랜지스터(M10)가 게이트, 소스, 및 드레인으로만 구성된 3단자 구조임을 알 수 있다. 따라서, 종래의 박막 트랜지스터로 구성하였으므로 구동 트랜지스터(M10)의 채널 영역에 연결되는 바이어스 전극이 존재하지 않으며, 바이어스 전극에 연결되는 보조 트랜지스터가 존재하지 않는 구성이다.
도 12의 화소 역시 초기화 기간과 데이터 신호가 기입되는 기간의 동작 과정 및 화소 회로의 구성요소들은 도 11에 비하여 크게 다르지 않으므로 이에 대한 구체적인 설명은 생략하기로 한다.
다만, 도 12의 구동 트랜지스터(M10)가 일반적인 3단자 구조이므로 도 11에 비하여 데이터 기입 전에 구동 트랜지스터의 소스 및 드레인 전압을 특정 전압으로 셋팅하지 않게 되어 그로 인해 히스테리시스 특성의 개선 효과가 적은 것을 알 수 있다.
이하의 표 1은 도 11에 따른 본 발명의 박막 트랜지스터 구조를 구동 트랜지스터에 적용한 화소(실험예)와 도 12에 따른 종래 박막 트랜지스터 구조를 구동 트랜지스터에 적용한 화소(비교예)를 각각 포함하는 표시 장치에서 극단적 휘도 변경시(black to white) 효율 특성을 비교한 표이다.
휘도 변화량에 따른 효율성
Start -> End 실험예(7TR) 비교예(6TR) 개선율
0 -> 64 89.87% 62.19% 27.68
0 -> 128 91.69% 64.71% 26.98
0 -> 192 93.28% 67.28% 26.00
0 -> 255 96.20% 72.27% 23.93
상기 표 1에서 알 수 있듯이, 가장 저계조인 0에서 소정의 계조 레벨로 각각 변화할 때 휘도의 변화량은 비교예에 비하여 7 TR 구조인 박막 트랜지스터를 적용한 본 발명의 실험예가 더 우수하였다.극단적인 계조 변화일수록 실험예에서 휘도 변하량에 따른 효율성이 크게 개선됨을 알 수 있다. 따라서 본 발명에 따른 박막 트랜지스터를 적용한 구동 트랜지스터를 포함하는 화소는 극단적인 계조 표현시 중간 계조를 거치지 않고 바로 변화할 수 있으며 이로 인한 히스테리시스 특성이 월등히 개선됨을 알 수 있다.
도 13은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 구비하는 도 11의 화소를 포함하는 유기 발광 표시 장치의 블록도이다.
본 발명의 실시 예에 의한 표시 장치(300)는 복수의 화소를 포함하는 표시부(310), 주사 구동부(320), 데이터 구동부(330), 발광 구동부(340), 제어부(350), 표시장치에 외부 전압을 공급하는 전원 공급부(360)를 포함한다.
복수의 화소 각각은 표시부(310)에 전달되는 복수의 주사선(S0 내지 Sn) 중 두 개의 주사선에 연결되어 있다. 도 13에서 화소는 해당 화소 라인에 대응하는 주사선과 그 이전 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.
또한 복수의 화소 각각은 표시부(310)에 전달되는 복수의 데이터선(D1 내지 Dm) 중 하나의 데이터선, 표시부(310)에 전달되는 복수의 발광 제어선(EM1 내지 EMn) 중 하나의 발광 제어선에 연결되어 있다.
주사 구동부(320)는 복수의 주사선(S0 내지 Sn)을 통해 각 화소에 두 개의 대응하는 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(320)는 각 화소가 포함되는 화소 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 화소 라인의 이전 화소 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달한다.
도 13의 실시 예에서 n번째 화소 라인에 포함된 복수의 화소 중 하나인 화소(370)는 해당 n번째 화소 라인에 대응하는 주사선(Sn)과 n번째 화소 라인 이전의 n-1번째 화소 라인에 대응하는 주사선(Sn-1)에 각각 연결된다. n번째 화소 라인에 포함된 복수의 화소 중 하나인 화소(370)는 상술한 도 11에 도시된 화소에 해당된다.
화소는 상기 주사선(Sn)을 통해 제1 주사 신호(Scan[n])를 전달받고, 동시에 상기 주사선(Sn-1)을 통해 제2 주사 신호(Scan[n-1])를 동시에 전달받는다.
데이터 구동부(330)는 복수의 데이터선(D1 내지 Dm)을 통해 각 화소에 데이터 신호를 전달한다.
발광 구동부(340)는 복수의 발광 제어선(EM1 내지 EMn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다.
제어부(350)는 외부에서 전달되는 복수의 영상 신호(R,G,B)를 복수의 영상 데이터 신호(DR,DG,DB)로 변경하여 데이터 구동부(330)에 전달한다. 또한 제어부(350)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(320), 데이터 구동부(330), 및 발광 구동부(340)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(350)는 주사 구동부(320)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(330)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 구동부(340)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
또한, 표시부(310)는 복수의 주사선(S0 내지 Sn), 복수의 데이터선(D1 내지 Dm), 및 복수의 발광 제어선(EM1 내지 EMn)의 교차부에 위치되는 복수의 화소를 포함한다.
상기 복수의 화소는 전원 공급부(360)로부터 제1 전원전압(ELVDD), 제2 전원전압(ELVSS), 초기화 전압(VINT), 보조 전압(Vsus) 등 외부 전압을 공급받는다. 상기 제1 전원전압(ELVDD)은 제2 전원전압(ELVSS)보다 높은 전압 레벨을 가진다.
표시부(310)는 대략 행렬 형태로 배열된 복수의 화소를 포함한다. 특별히 제한되지 않으나, 복수의 주사선(S0 내지 Sn)은 상기 화소들의 배열 형태에서 대략 행 방향으로 뻗으며 서로 거의 평행하고, 복수의 데이터선(D1 내지 Dm)은 대략 열 방향으로 뻗으며 서로 거의 평행하다.
복수의 화소 각각은 복수의 데이터선(D1 내지 Dm)을 통해 전달된 대응하는 데이터 신호에 따라 유기 발광 다이오드로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
도 14는 도 13에 도시된 유기 발광 표시 장치의 화소 구동 동작을 나타내는 타이밍도로서, 도 14를 활용하여 도 11의 회로 구조를 가지는 화소의 구동 과정을 상세히 설명하기로 한다.
도 11에서 상술하였듯이 본 발명의 실시 예에 따른 화소는 연이은 두 개의 주사선에 연결되어 있어 각각 주사 신호를 전달받아 동작한다.
먼저, 시점 t1에서 n-1번째 주사선을 통해 전달되는 주사 신호(S[n-1])가 로우 레벨로 변화하고 T1 기간 동안 로우 레벨을 유지한다.
화소에서 상기 주사 신호(S[n-1])를 전달받는 초기화 트랜지스터(M4) 및 보조 트랜지스터(M7)가 동시에 턴 온 된다.
그러면 T1 기간 동안 구동 트랜지스터(M1)의 게이트 전극에는 초기화 트랜지스터(M4)를 통해 초기화 전압(Vint)이 인가된다. 구동 트랜지스터(M1)의 소스 전극과 드레인 전극은 이들 전극에 연결된 트랜지스터들이 오프된 상태여서 플로팅된다. 이때 플로팅된 구동 트랜지스터(M1)의 소스 전극과 드레인 전극에는 구동 트랜지스터(M1)의 채널 영역과 연결된 바이어스 전극을 통해 보조 전압(Vsus)이 인가된다. 보조 전압(Vsus)은 T1 기간 동안 턴 온 된 보조 트랜지스터(M7)를 통해 전달된다.
구동 트랜지스터(M1)의 채널 영역에 인가된 보조 전압(Vsus)으로 인하여 구동 트랜지스터(M1)의 소스 전극과 드레인 전극은 데이터 기입 전에 소정의 전압으로 설정되고 구동 트랜지스터(M1)의 소스-드레인 전극 전압차가 없게 된다. 데이터 신호에 따른 데이터 기입 전에 소정 레벨의 전압을 인가하게 되므로 극단적인 계조 변화를 표시하는 경우에도 중간 계조를 거치지 않고 바로 변화할 수 있게 되어 목표하는 계조를 정확하게 표시할 수 있게 된다. 그래서 히스테리시스 특성이 현저하게 개선될 수 있다.
한편 T1 기간 동안 구동 트랜지스터(M1)의 게이트 전압에는 초기화 전압(Vint)이 인가되므로 게이트-소스 전압차(Vgs)를 데이터 기입 전에 일정하게 유지할 수 있게 된다. 각 프레임에서 구동 트랜지스터(M1)의 문턱 전압이 보상되고 데이터가 기입되는 기간 전에 모든 화소에 포함된 구동 트랜지스터(M1)의 전극 전압이 소정의 전압으로 셋팅되므로 구동 트랜지스터(M1)의 히스테리시스 특성에 영향 받지 않고 목적하는 계조로 표현되는 영상을 구현할 수 있다.
그 후 시점 t2에 주사 신호(S[n-1])이 하이 레벨로 천이하고, 시점 t3에 n번째 주사선을 통해 전달되는 주사 신호(S[n])가 로우 레벨로 변화하여 T2 기간 동안 로우 레벨을 유지한다.
T2 기간 동안 주사 신호(S[n-1])이 하이 상태로 전달되므로 초기화 트랜지스터(M4) 및 보조 트랜지스터(M7)는 턴 오프 되고, 접점(N1)의 전압은 플로팅(floating)된다.
동시에 T2 기간 동안 화소에서 상기 주사 신호(S[n])를 전달받는 스위칭 트랜지스터(M2) 및 문턱전압 보상 트랜지스터(M3)가 턴 온 된다. 그러면 T2 기간 동안 구동 트랜지스터(M1)의 소스 전극에는 스위칭 트랜지스터(M2)를 통해 데이터 신호(Date(t))에 따른 데이터 전압(Vdata)이 전달되고, 구동 트랜지스터(M1)는 문턱전압 보상 트랜지스터(M3)에 의해 다이오드 연결된다.
따라서 T2 기간 동안 스토리지 커패시터(Cst)의 일단에 연결된 접점(N1)에 유지되는 전압은 구동 트랜지스터(M1)의 게이트-소스 전극 간 전압차에 해당하는 전압(Vgs)으로서, 데이터 전압(Vdata)에서 구동 트랜지스터(Md)의 문턱전압(Vth)만큼 하강된 전압값(Vdata-Vth)이다.
T1 기간의 초기화 기간 동안 구동 트랜지스터(M1)에 보조 전압이 인가되어 히스테리시스 특성을 개선하였으므로 상기 데이터 전압(Vdata)에 따른 계조 표현 시 응답 속도의 지연 문제를 해결할 수 있다.
시점 t4에 주사 신호(S[n])가 하이 레벨로 천이하면 스위칭 트랜지스터(M2) 및 문턱전압 보상 트랜지스터(M3)가 턴 오프 된다. 그러면 접점(N1)의 전압은 다시 플로팅(floating)된다.
시점 t5에 n번째 화소 라인에 포함된 화소에 전달되는 발광 제어 신호(EM[n])가 로우 레벨로 변한다.
그러면 발광 제어 신호(EM[n])가 전달되는 화소의 제1 발광 제어 트랜지스터(M5) 및 제2 발광 제어 트랜지스터(M6)는 턴 온 되고, 유기 발광 다이오드(OLED)로 스토리지 커패시터(Cst)에 저장된 데이터 신호에 따른 데이터 전압의 구동 전류가 전달되어 발광한다.
본 발명의 일 실시 예에 따른 화소와 그를 포함하는 표시 장치는 데이터 신호에 따라 영상을 표시함에 있어, 구동 트랜지스터의 문턱전압의 영향을 배제하면서 동시에 히스테리시스 특성으로 인한 응답 속도의 문제를 해결할 수 있어 응답 속도가 지연되지 않고 해당 프레임에서 바로 목적하는 휘도로 발광하여 선명한 고품질의 영상을 제공할 수 있다.
특히 직전 프레임에서 해당 프레임으로 데이터가 변화할 때 극단적인 휘도 변화를 가진다고 하여도, 해당 프레임 데이터가 기입되기 전에 보조 전압이 바이어스 전극을 통해 인가됨으로써, 채널 영역을 통해 소스-드레인 전극을 소정의 전압으로 설정하기 때문에 히스테리시스 특성이 개선될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.
10,110,210: 반도체층 20,120: 소스 전극
30,130: 드레인 전극
40,140,240: 게이트 금속층 50,150,250: 게이트 전극
60,65,67,260: 바이어스 전극
21,31,51,61,121,131,151,251,261: 컨택홀
100,200: 기판
300: 유기 발광 표시 장치
310: 표시부 320: 주사 구동부
330: 데이터 구동부 340: 발광 구동부
350: 제어부 360: 전원 공급부
370: 화소

Claims (3)

  1. 유기 발광 다이오드;
    상기 유기 발광 다이오드에 데이터 신호에 따른 구동 전류를 전달하는 구동 트랜지스터;
    상기 구동 트랜지스터의 일전극에 연결되어 있고, 상기 데이터 신호를 전달하는 스위칭 트랜지스터;
    상기 구동 트랜지스터의 게이트와 타전극 사이에 연결되어 있고, 상기 구동 트랜지스터의 문턱 전압을 보상하는 보상 트랜지스터;
    상기 구동 트랜지스터의 게이트에 연결되는 제1 전극 및 제1 전원전압에 연결되는 제2 전극을 포함하는 스토리지 커패시터; 및
    상기 구동 트랜지스터의 게이트와 상기 스위칭 트랜지스터의 게이트 사이에 연결되어 있는 부스트 커패시터를 포함하고,
    상기 구동 트랜지스터, 상기 스위칭 트랜지스터, 및 상기 보상 트랜지스터 중 적어도 하나는,
    기판 상에 형성된 반도체층;
    상기 반도체층 중 제1 영역에 접속하는 일전극;
    상기 반도체층 중 상기 제1 영역과 다른 제2 영역에 접속하는 타전극; 및
    상기 반도체층 중 상기 제1 영역 및 제2 영역을 제외한 제3 영역에 접속하고, 상기 제3 영역을 통해 반도체층에 제1 전압을 인가하는 바이어스 전극을 포함하는 박막 트랜지스터로 구현된 것을 특징으로 하는 화소.
  2. 제1항에 있어서,
    초기화 기간 동안 상기 구동 트랜지스터의 게이트 전극에 초기화 전압을 인가하는 초기화 트랜지스터; 및
    상기 초기화 기간 동안 상기 구동 트랜지스터의 바이어스 전극에 보조 전압을 인가하는 보조 트랜지스터
    를 더 포함하는 화소.
  3. 삭제
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