KR20210013488A - 표시장치 및 표시장치의 구동 방법 - Google Patents

표시장치 및 표시장치의 구동 방법 Download PDF

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Abstract

표시장치 및 표시장치의 구동 방법이 제공된다. 그 중 표시장치는, 더블 게이트 트랜지스터 및 발광 다이오드가 구비된 화소를 포함하는 표시부, 상기 표시부로 전원을 공급하는 전원 제공부, 상기 표시부에 흐르는 전류를 센싱하는 전류 센싱부, 및 상기 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 제공하는 게이트 전압 제어부를 포함한다.

Description

표시장치 및 표시장치의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시장치 및 표시장치의 구동 방법에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시장치가 개발되고 있다. 이와 같은 표시 장치의 구체적인 예로는 액정 표시장치, 전계방출 표시장치, 유기발광 표시장치 등을 들 수 있다.
그 중 유기발광 표시장치를 구성하는 다수의 화소들 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 유기발광 다이오드와, 유기발광 다이오드를 독립적으로 구동하는 화소회로를 구비한다. 화소회로는 박막 형태의 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터를 포함한다.
유기발광 표시장치는 공정 편차 등의 이유로 화소 마다 구동 트랜지스터의 문턱 전압 및 이동도(mobility)와 같은 특성 차이가 발생하고, 고전위 전압의 전압 강하가 발생하여 유기발광 다이오드를 구동하는 전류량이 달라짐으로써 화소들 간에 휘도 편차가 발생하게 된다. 일반적으로, 초기의 구동 트랜지스터의 특성 차이로 인해 화면에 의도치 않았던 얼룩이나 무늬가 발생되는 문제점이 있고, 유기발광 다이오드를 구동하면서 발생하는 구동 트랜지스터의 열화로 인한 특성 차이는 유기발광 다이오드의 수명을 감소시키거나 화면 내 잔상을 발생시키는 문제점이 있다. 이에, 구동 트랜지스터 특성 편차를 보상하고, 고전위 전압의 전압 강하를 보상하는 보상 회로를 도입함으로써, 화소 간의 휘도 편차를 줄여 화질을 향상시키고자 하는 시도가 계속되고 있다.
이에, 유기발광 표시장치의 구동 방식을 다양하게 변경함으로써 유기발광 표시장치의 소비전력을 저감시키고자 하였다. 소비전력을 저감할 수 있는 구동 방식 중 하나로서 유기발광 표시장치를 구동하는 주파수를 기본 구동 주파수보다 감소시키는 저속 구동 방식이 연구되고 있다.
한편, 저주파수를 이용한 저속 구동 방식은 시간에 따라 구동 트랜지스터의 데이터 전압이 충전된 게이트 전극의 전압 레벨이 변화하여, 사용자에게 휘도 변화가 쉽게 시인될 수 있다.
본 발명이 해결하려는 과제는, 저주파수 구동에도 사용자에게 휘도 변화의 시인을 최소화하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치는, 더블 게이트 트랜지스터 및 발광 다이오드가 구비된 화소를 포함하는 표시부, 상기 표시부로 전원을 공급하는 전원 제공부, 상기 표시부에 흐르는 전류를 센싱하는 전류 센싱부, 및 상기 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 제공하는 게이트 전압 제어부를 포함한다.
상기 전류 센싱부가 목표 값 대비 미리 정한 비율 이상으로 변화하는 전류를 센싱하는 경우, 상기 게이트 전압 제어부가 상기 바이어스 전압 신호를 제공할 수 있다.
상기 비율은 2%일 수 있다.
상기 목표 값은 상기 화소에 데이터 전압이 인가되었을 때 상기 표시부 또는 상기 발광 다이오드에 흐르는 전류일 수 있다.
상기 표시장치는 1 Hz 내지 30Hz의 주파수로 구동할 수 있다.
상기 바이어스 전압 신호는 1초 동안 적어도 한번 제공될 수 있다.
1초 동안 상기 바이어스 전압 신호는 계단형으로 또는 리니어하게 증가하거나 감소할 수 있다.
전류가 목표 값 대비 양의 방향으로 변화하는 경우, 제공된 상기 바이어스 전압 신호는 양의 전압 레벨을 갖고, 상기 전류가 목표 값 대비 음의 방향으로 변화하는 경우, 상기 바이어스 전압 신호는 음의 전압 레벨을 가질 수 있다.
상기 더블 게이트 트랜지스터는, 하부 게이트 전극, 상기 하부 게이트 상에 배치되는 반도체층, 상기 반도체층 상에 배치되는 상부 게이트 전극, 및 상기 상부 게이트 전극 상에 배치되는 소스 전극과 드레인 전극을 포함할 수 있다.
상기 하부 게이트 전극은 상기 게이트 전압 제어부로부터 상기 바이어스 전압 신호가 인가되는 게이트 제어 라인에 연결될 수 있다.
상기 하부 게이트 전극은 상기 반도체층 보다 넓은 면적을 가질 수 있다.
상기 더블 게이트 트랜지스터는 고전원 라인과 저전원 라인 사이에 연결될 수 있다.
상기 더블 게이트 트랜지스터의 소스 전극 또는 드레인 전극은 상기 발광 다이오드의 애노드에 연결될 수 있다.
상기 더블 게이트 트랜지스터는 P형(PMOS) 트랜지스터일 수 있다.
상기 P형 트랜지스터는 LTPS(low temperature poly silicon) 반도체를 포함할 수 있다.
상기 게이트 전압 제어부는 PMIC(power management integrated circuit) 형태로 제공될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치 구동방법은, 적어도 하나의 더블 게이트 트랜지스터, 및 상기 더블 게이트 트랜지스터의 소스 또는 드레인 전극과 전기적으로 연결된 발광 다이오드가 구비된 화소를 포함하는 표시장치에 있어서, 상기 화소로 데이터 전압을 인가한 후, 상기 발광 다이오드에 흐르는 전류가 일정 비율로 변화하면, 상기 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 인가한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 가변 주파수 구동을 하는 표시장치는 저주파수 구동에도 사용자에게 휘도 변화의 시인이 최소화될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 동작의 일 예를 나타내는 타이밍도이다.
도 4는 도 2의 표시장치 내 일 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시장치 내 일부 영역의 단면도이다.
도 6은 도 3의 제6 트랜지스터 내 제2 게이트 전극에 바이어스 전압 신호를 인가했을 때 특성(전류 구동 특성)을 나타내는 I-V 커브 그래프이다.
도 7은 그레이 스케일 값에 따른 휘도, 전류 비를 나타내는 2.2 감마 커브 그래프이다.
도 8은 본 발명의 일 실시예에 따른 표시장치 내 화소에서 2초 동안 인가되는 전류, 전압 신호를 나타낸 도면이다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 표시장치 내 일 화소의 등가회로도이다.
도 11은 본 발명의 또 다른 실시예들에 따른 표시장치 내 일부 영역의 단면도이다.
도 12는 본 발명의 또 다른 실시예들에 따른 표시장치 내 일부 영역의 단면도이다.
도 13 내지 도 16은 본 발명의 또 다른 실시예들에 따른 표시장치의 발광 다이오드에 흐르는 구동전류 변화에 대한 바이어스 전압의 인가를 예시적으로 나타낸 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.
이하에서는 표시장치(1)로서 유기발광 표시장치를 예로 들어 설명하기로 한다. 다만, 이에 제한되지 않고 발명의 사상을 변경하지 않는 한 액정 표시장치나, 전계 방출 표시장치나, 전기영동장치와 같은 다른 표시장치에도 적용될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상을 표시하는 영역으로 정의된다. 또한, 표시 영역(DA)은 외부 환경을 검출하기 위한 검출 부재로도 사용될 수 있다. 즉, 표시 영역(DA)은 영상을 표시하거나, 또는 사용자의 지문을 인식하는 영역으로 사용될 수 있다. 표시 영역(DA)은 일 실시예로 평평한 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 영역(DA)의 적어도 일부 영역은 구부러질 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 외측에 배치되되, 화상이 표시되지 않는 영역으로 정의된다. 일 실시예로, 비표시 영역(NDA)에는 스피커 모듈, 카메라 모듈 및 센서 모듈 등이 배치될 수 있다. 여기서, 센서 모듈은 조도 센서, 근접 센서, 적외선 센서, 초음파 센서 중 적어도 하나를 포함할 수 있다.
표시장치(1)는 가변 주파수 구동할 수 있다. 예를 들어, 움직이는 영상을 표시하는 경우, 60 Hz 내지 250 Hz의 고주파수로 구동 하며, 정지된 영상을 표시하는 경우, 1 Hz 내지 30 Hz의 저주파수로 구동을 할 수 있다. 이로 인해, 표시장치(1)의 소비전력이 감소될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다. 도 3은 본 발명의 일 실시예에 따른 표시장치의 동작의 일 예를 나타내는 타이밍도이다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 표시장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40), 표시부(50), 전원 제공부(60), 전류 센싱부(70), 및 게이트 전압 제어부(80)를 포함할 수 있다.
타이밍 제어부(10)는 외부 프로세서로부터 영상 프레임에 대한 외부 입력 신호를 수신하여 표시장치(1)에 필요한 신호들을 생성할 수 있다. 예를 들어, 타이밍 제어부(10)는 계조 값들 및 제어 신호들을 데이터 구동부(20)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 주사 시작 신호 등을 주사 구동부(30)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 발광 중지 신호 등을 발광 구동부(40)에 제공할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLm)에 인가할 수 있다.
주사 구동부(30)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(GIL1, GWL1, GBL1, GILn, GWLn, GBLn)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n은 자연수일 수 있다.
도시하진 않았지만, 주사 구동부(30)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 제1 주사 라인들(GIL1, GILn)에 대한 주사 신호들을 제공하고, 제2 서브 주사 구동부는 제2 주사 라인들(GWL1, GWLn)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부는 제3 주사 라인들(GBL1, GBLn)에 대한 주사 신호들을 제공할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 주사 스테이지들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
발광 구동부(40)는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(EL1, EL2, ELn)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(40)는 발광 라인들(EL1, EL2, ELn)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
표시부(50)는 화소(PXnm)들을 포함한다. 예를 들어, 화소(PXnm)는 대응하는 데이터 라인(DLm), 주사 라인들(GILn, GWLn, GBLn), 및 발광 라인(ELn)에 연결될 수 있다.
복수의 화소(PXnm)들은 복수의 색을 발광하는 발광 영역을 정의할 수 있다. 예를 들어, 복수의 화소(PXnm)는 적색, 녹색, 청색을 발광하는 발광 영역을 정의할 수 있다. 화소(PXnm)는 복수의 트랜지스터 및 커패시터를 포함한다. 화소(PXnm)는 복수의 트랜지스터 중 적어도 일부는 2개의 게이트 전극을 갖는 더블 게이트 트랜지스터일 수 있다.
표시부(50)는 화소(PXnm)들이 정의하는 복수의 색을 발광하는 발광 영역을 포함하는 표시 영역(DA, 도 1 참조)을 정의할 수 있다.
전원 제공부(60)는 외부 입력 전압을 수신하고, 외부 입력 전압을 변환함으로써 전원 전압을 출력단에 제공할 수 있다. 예를 들어, 전원 제공부(60)는 외부 입력 전압에 기초하여 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 발생한다. 본 명세서에서 고전원 및 저전원은 서로 상대적인 전압 레벨을 갖는 전원일 수 잇다. 전원 제공부(60)는 화소(PXnm)마다 구동 트랜지스터의 게이트 전극 및/또는 발광 다이오드의 애노드 전극을 초기화 하는 초기화 전원(VINT)을 제공할 수 있다.
전원 제공부(60)는 배터리 등으로부터 외부 입력 전압을 수신하고, 외부 입력 전압을 부스팅(boosting)하여 외부 입력 전압보다 더 높은 전압인 전원 전압을 생성할 수 있다. 예를 들어, 전원 제공부(60)는 PMIC(power management integrated chip)로 구성될 수 있다. 예를 들어, 전원 제공부(60)는 외부(external) DC/DC IC로 구성될 수 있다.
전원 제공부(60)는 영상이 표시부(50)를 통해 제대로 작동되는지 여부에 따라서 전압 제어 주기(tVC)가 변경되도록 전류 검출 제어 신호(CDCTRL)를 발생하고, 전류 검출 제어 신호(CDCTRL)를 전류 센싱부(70)에 제공할 수 있다. 다른 실시예에서, 표시장치(1)는 전류 검출 제어 신호(CDCTRL)를 발생하고, 전류 검출 제어 신호(CDCTRL)를 전류 센싱부(70)에 제공하는 별도의 전압 컨트롤러가 구비될 수도 있다.
전류 센싱부(70)는 표시부(50)로 공급되는 전류를 센싱할 수 있다. 상기 전류(GI)는 화소(PXnm)마다 측정된 구동 전류이거나, 표시부(50) 단위(예, 패널 단위)로 측정된 글로벌 전류일 수 있다.
전류 센싱부(70)는 전압 제어 주기(tVC)를 나타내는 전류 검출 제어 신호(CDCTRL)에 응답하여 표시부(50)로 공급되는 전류(GI)를 센싱하여 전압 제어 주기(tVC)마다 전류(GI)의 평균값을 나타내는 전류 검출 신호(CDET)를 발생한다.
표시장치(1)는 일 예로, 하나의 프레임 구간에 하나의 이미지 영상이 표시부(50)을 통해 표시될 수 있다. 도 3에 도시된 바와 같이, 표시부(50)에 제1 프레임 구간(FP1) 동안에 제1 영상(IMG1)이 표시되고, 제2 프레임 구간(FP2) 동안에 제2 영상(IMG2)이 표시되고, 제3 프레임 구간(FP3) 동안에 제3 영상(IMG3)이 표시되고, 제4 프레임 구간(FP4) 동안에 제4 영상(IMG4)이 표시될 수 있다.
전류 센싱부(70)가 전류(GI)를 측정하는 예에서, 표시장치(1)가 복수의 영상들(IMG1~IMG4)이 표시되는 동안에, 저전원 전압(ELVSS)은 음의 전압 레벨로 활성화된 상태를 유지할 수 있다. 2차원 모드에서의 전압 제어 주기(tVC)는 하나의 프레임 주기에 해당할 수 있고, 전류 검출 신호(CDET)는 하나의 프레임 주기마다 전류(GI)의 평균값을 나타낼 수 있다. 도 3에는 설명의 편의상 전류 검출 신호(CDET)가 전압 제어 주기(tVC) 마다 펄스를 포함하는 형태로 도시되어 있으나, 전류 검출 신호(CDET)는 전압 제어 주기(tVC)마다 전류(GI)의 평균값에 상응하는 디지털 값을 나타내는 복수 비트의 신호일 수 있다.
전압 제어 주기(tVC)는 전류(GI)를 센싱하는 센싱 구간(tSEN)을 포함할 수 있고, 센싱 구간(tSEN)은 전류 검출 제어 신호(CDCTRL)가 논리 하이 레벨로 활성화된 구간에 해당할 수 있다. 도 1의 전류 센싱부(70)는 센싱 구간(tSEN) 동안에 전류(GI)를 적분하여 그 평균값을 구할 수 있다. 예를 들어, 120fps(frame per second)(120Hz)의 기준 프레임율로 영상을 표시하는 경우, 전압 제어 주기(tVC), 즉 하나의 프레임 주기는 약 8.33ms에 해당하고, 센싱 구간(tSEN)은 약 8.22ms로 설정될 수 있다. 또한, 몇몇 실시예의 영상을 표시하는 경우, 하나의 프레임 주기 동안에 동일한 이미지가 계속하여 표시되기 때문에, 센싱 구간(tSEN)을 하나의 프레임 주기의 일부로 설정하여도 비교적 정확하게 전류(GI)를 측정할 수 있다.
게이트 전압 제어부(80)는 전류 센싱부(70)에서 측정된 전류(GI)를 바탕으로, 화소 내 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 제공할 수 있다. 예를 들어, 게이트 전압 제어부(80)는 전류 센싱부(70)에서 측정된 측정 전류가 목표 전류 대비 일정 비율 이상으로 변화했을 때, 목표 전류가 되도록 보상하기위한 바이어스 전압 신호를 제공할 수 있다. 게이트 전압 제어부(80)는 표시부(50)의 화소(PXnm)들과 게이트 전압 제어 라인(VBL)으로 연결될 수 있다.
게이트 전압 제어부(80)는 표시부(50) 또는 화소(PXnm)에 공급되는 전압 신호를 관리하기 위한 모듈로서, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구성될 수 있다.
도 4는 도 2의 표시장치 내 일 화소의 등가회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 화소(PXnm)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
제1 트랜지스터(T1)는 제1 전극이 제2 트랜지스터(T2)의 제1 전극에 연결되고, 제2 전극이 제3 트랜지스터(T3)의 제1 전극에 연결되고, 게이트 전극이 제3 트랜지스터(T3)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수도 있다.
제2 트랜지스터(T2)는 제1 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 제2 전극이 데이터 라인(DLm)에 연결되고, 게이트 전극이 제1 주사 라인(GWLn)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수도 있다.
제3 트랜지스터(T3)는 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 게이트 전극이 제1 주사 라인(GWLn)에 연결될 수 있다. 제3 트랜지스터(T3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
제4 트랜지스터(T4)는 제1 전극이 스토리지 커패시터(Cst)의 제2 전극에 연결되고, 제2 전극이 초기화 라인(VINTL)에 연결되고, 게이트 전극이 제2 주사 라인(GILn)에 연결될 수 있다. 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)는 제1 전극이 고전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 게이트 전극이 발광 라인(ELn)에 연결될 수 있다. 제5 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다.
일 실시예로, 제6 트랜지스터(T6)는 더블 게이트 트랜지스터일 수 있다. 제6 트랜지스터(T6)는 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제1 게이트 전극이 발광 라인(ELn)에 연결되고, 제2 게이트 전극이 게이트 전압 제어 라인(VBL)에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다.
제7 트랜지스터(T7)는 제1 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제2 전극이 초기화 라인(VINTL)에 연결되고, 게이트 전극이 주사 라인(GBLn)에 연결될 수 있다. 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 고전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 저전원 라인(ELVSSL)에 연결될 수 있다. 저전원 라인(ELVSSL)에 인가된 전압은 고전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등일 수 있다.
발광 다이오드(LD)는 고전원 라인(ELVDDL)으로부터 공급되는 구동 전류(Ids)의 전류 레벨에 의해 발광량이 결정될 수 있다. 구동 전류(Ids)의 전류 레벨은 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 연결된 트랜지스터들에 직접 영향받을 수 있다. 예를 들어, 본 실시예에서 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 연결된 트랜지스터들은 제1 트랜지스터(T1), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 해당한다.
일 실시예로, 트랜지스터들(T1~T7)은 P형(PMOS) 트랜지스터일 수 있다. 트랜지스터들(T1~T7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
다른 실시예에서 트랜지스터들(T1~T7)은 N형(NMOS) 트랜지스터들일 수 있다. 이때, 트랜지스터들(T1~T7)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
또 다른 실시예에서 일부 트랜지스터(예, T1, T2, T5, T6, T7)는 P형 트랜지스터이고, 나머지 일부 트랜지스터(예, T3, T4)는 N형 트랜지스터일 수도 있다.
다음은 도 5를 통해, 표시장치(1)의 적층 구조에 대해 설명한다.
도 5는 본 발명의 일 실시예에 따른 표시장치 내 일부 영역의 단면도이다. 도 5는 더블 게이트 트랜지스터(예, 제6 트랜지스터(T6))가 배치된 영역의 적층 구조에 해당한다. 이하에서, 더블 게이트 트랜지스터인 제6 트랜지스터(T6)의 적층 구조를 설명한나, 다른 더블 게이트 트랜지스터에도 적용될 수 있다.
기판(101)은 경성(rigid) 기판 이거나 가요성(flexible) 기판일 수 있다. 여기서, 기판(101)이 경성(rigid) 기판인 경우, 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 기판(101)이 가요성(flexible) 기판인 경우, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 또한, 기판(101)은 유리 섬유 강화 플라스틱(FRP, Fiber glass reinforced plastic)을 포함할 수도 있다. 기판(101)은 베이스 기판의 기능을 수행할 수 있다.
도시하진 않았지만, 기판(101) 상에 버퍼층이 배치될 수 있다. 상기 버퍼층은 기판(101)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 한다. 상기 버퍼층은 무기막일 수 있다. 상기 버퍼층은 단일막 또는 다층막일 수 있다.
버퍼층 상에 제1 도전층이 배치될 수 있다. 제1 도전층은 패터닝 되어 제6 트랜지스터(T6)의 하부 게이트(bottom gate) 전극(BSM)을 형성할 수 있다. 하부 게이트 전극(BSM)은 제6 트랜지스터(T6)의 제2 게이트 전극에 대응될 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다. 일 실시예로, 하부 게이트 전극은 반도체층(ACT) 보다 넓은 크기(또는 면적)을 가질 수 있다.
도시하진 않았지만, 몇몇 실시예에서, 기판(101)과 제1 도전층 사이에 차광층이 배치될 수도 있다. 이 경우, 차광층은 기판(101)의 외부로부터 제6 트랜지스터(T6)의 반도체층(ACT) 쪽으로 입사되는 광을 차단함으로써 광에 의한 제6 트랜지스터(T6)의 누설 전류와 열화를 방지하고, 이를 통해 제6 트랜지스터(T6)의 출력 안정성을 향상시킨다. 이를 위해, 차광층은 반도체층(ACT) 보다 넓은 크기(또는 면적)을 가질 수 있다.
상기 차광층은 도전성을 갖는 불투명 금속 재질, 반도체 재질, 또는 광흡수 물질로 이루어질 수 있다. 예를 들어, 차광층은 전기 전도도 및 광흡수 계수를 갖는 유전체 물질인 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 중 어느 하나의 반도체 물질이 이용된다. 반도체를 이용할 때, 차광율이 높은 게르마늄(Ge)을 포함하는 반도체 물질을 포함함으로써 반도체층(ACT)으로 입사되는 외부 광 또는 내부 광을 차단한다.
제1 도전층 상에 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 무기막 및/또는 유기막일 수 있다. 제1 절연층(111)은 단일막 또는 다층막일 수 있다.
제1 절연층(111) 상에 반도체층(ACT)이 배치될 수 있다. 일 실시예로, 반도체층(ACT)은 LTPS 반도체를 포함할 수 있다.
반도체층(ACT)은 채널 영역과, 채널 영역의 양 측에 배치되며, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역은 제6 트랜지스터(T6)의 소스 전극(SE)과 연결되고, 상기 드레인 영역은 제6 트랜지스터(T6)의 드레인 전극(DE)과 연결될 수 있다.
반도체층(ACT) 상에 제2 절연층(112)이 배치될 수 있다. 제2 절연층(112)은 제6 트랜지스터(T6)의 반도체층(ACT)을 외부로부터 보호하는 기능을 수행할 수 있다. 제2 절연층(112)은 무기막 및/또는 유기막일 수 있다. 제2 절연층(112)은 단일막 또는 다층막일 수 있다.
제2 절연층(112) 상에 제2 도전층이 배치될 수 있다. 제2 도전층은 패터닝 되어 제6 트랜지스터(T6)의 상부 게이트(top gate) 전극(GE)을 형성할 수 있다. 상부 게이트 전극(GE)은 제6 트랜지스터(T6)의 제1 게이트 전극에 대응될 수 있다. 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제2 도전층은 단일막 또는 다층막일 수 있다.
제2 도전층 상에 제3 절연층(113)이 배치될 수 있다. 제3 절연층(113)은 무기막 및/또는 유기막일 수 있다. 제3 절연층(113)은 단일막 또는 다층막일 수 있다.
제3 절연층(113) 상에 제3 도전층이 배치될 수 있다. 제3 도전층은 패터닝 되어 전원 배선 등을 형성할 수 있다. 예를 들어, 제2 도전층은 고전원 라인(ELVDDL) 및 게이트 전압 제어 라인(VBL) 등이 배치될 수 있다. 게이트 전압 제어 라인(VBL)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 관통하는 컨택홀을 통해 제6 트랜지스터(T6)의 하부 게이트 전극(BSM)에 연결될 수 있다.
제3 도전층 상에 제1 보호층(121)이 배치될 수 있다. 제1 보호층(121)은 트랜지스터들(T1~T7)을 포함하는 화소회로를 덮도록 배치될 수 있다. 제1 보호층(121)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제1 보호층(121)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다.
제1 보호층(121) 상에 제4 도전층이 배치될 수 있다. 제4 도전층은 소스 전극(SE)과, 드레인 전극(DE) 및 연결 전극(CE)이 배치될 수 있다. 제4 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 제4 도전층은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
소스 전극(SE)과, 드레인 전극(DE)은 제2 절연층(112), 제3 절연층(113) 및 제1 보호층(121)을 관통하는 컨택홀을 통해, 각각 반도체층(ACT)의 소스 영역 및 드레인 영역에 연결될 수 있다.
상술한 하부 게이트 전극(BSM), 반도체층(ACT), 상부 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 더블 게이트 트랜지스터인 제6 트랜지스터(T6)를 구성할 수 있다.
연결 전극(CE)은 제1 보호층(121)을 관통하는 컨택홀을 통해 고전원 라인(ELVDDL)에 연결될 수 있다. 도시하진 않았지만, 연결 전극(CE)은 발광 제어 라인(ELn, 도 4 참조)과 전기적으로 연결될 수 있다.
제4 도전층 상에 제2 보호층(131)이 배치될 수 있다. 제2 보호층(131)은 제1 보호층(121)과 마찬가지로 화소회로를 덮도록 배치될 수 있다. 제2 보호층(131)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제2 보호층(131)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다. 이 경우, 제4 도전층 상에 패시베이션막이 배치되고, 패시베이션막 상에 평탄화막이 배치될 수 있다.
제2 보호층(131) 상에 복수의 제1 전극층(140)이 배치된다. 제1 전극층(140)에 화소마다 배치된 화소 전극이 배치될 수 있다. 상기 화소 전극은 발광 다이오드의 애노드(anode)일 수 있다. 제1 전극층(140)은 제2 보호층(131)을 관통하는 비아홀을 통해 제6 트랜지스터(T6)의 드레인 전극(DE)(또는 소스 전극(SE))과 전기적으로 연결될 수 있다.
제1 전극층(140)은 일함수가 높은 물질을 포함하여 이루어질 수 있다. 제1 전극층(140)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 등을 포함할 수 있다. 상기 예시된 도전성 물질들은 상대적으로 일함수가 크면서도, 투명한 특성을 갖는다. 표시장치(1)가 전면 발광형일 경우, 상기 예시된 도전성 물질 이외에 반사성 물질, 예컨대 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물이 더 포함될 수 있다. 따라서, 제1 전극층(140)은 상기 예시된 도전성 물질 및 반사성 물질로 이루어진 단일층 구조를 갖거나, 이들이 적층된 복수층 구조를 가질 수 있다.
제1 전극층(140) 상의 배치구조는 공지된 유기발광 표시장치의 애노드 전극 상의 배치구조가 적용될 수 있으므로, 이와 관련된 설명은 생략한다. 예를 들어, 제1 전극 상에 발광 소자층, 캐소드가 배치된 제2 전극층, 봉지층, 터치 감지층 및 윈도우 기판 등이 차례로 배치될 수 있다.
도 6은 도 3의 제6 트랜지스터 내 제2 게이트 전극에 바이어스 전압 신호를 인가했을 때 특성(전류 구동 특성)을 나타내는 I-V 커브 그래프이다. 상기 I-V 커브 그래프는 제1 게이트 전극(Vg)의 전압 레벨 대비 제6 트랜지스터(T6)의 소스 전극 및 드레인 전극 사이에 흐르는 구동 전류(Ids)의 전류 레벨을 나타낸다. 도 6에서 VB_ref 그래프는 기준 전압 신호를 인가했을 때 전류 구동 특성을 나타내고, VB_p 그래프는 기준 전압 신호보다 음의 방향으로 큰 바이어스 전압 신호를 인가했을 때 전류 구동 특성을 나타내고, VB_n 그래프는 기준 전압 신호보다 양의 방향으로 큰 바이어스 전압 신호를 인가했을 때 전류 구동 특성을 나타낸다. 여기서 기준 전압 신호는 데이터 전압을 인가 했을 때 구동 전류의 목표 값으로, 바이어스 전압 신호를 인가하는 기준이 된다.
제2 게이트 전극에 바이어스 전압 신호를 인가했을 때 제6 트랜지스터(T6)의 문턱 전압이 변화할 수 있다. 예를 들어, 제2 게이트 전극에 인가된 바이어스 전압 신호에 따라 문턱 전압이 쉬프트되는 특징이 있다. 예를 들어, 제2 게이트 전극에 인가된 바이어스 전압 신호가 +1V라면, 제6 트랜지스터(T6)의 문턱 전압은 -1V 쉬프트된다(VB_ref 대비 VB_p 참조). 그리고 제2 게이트 전극에 인가된 바이어스 전압 신호가 -1V라면, 제6 트랜지스터(T6)의 문턱 전압은 +1V 쉬프트된다(VB_ref 대비 VB_n 참조). 본 발명은 상기와 같은 제6 트랜지스터(T6)의 특성을 이용하여 각 화소에 구비된 제6 트랜지스터(T6)의 문턱 전압을 조절해 발광 다이오드(LD)로 흐르는 구동 전류(Ids)의 전류 레벨을 조절할 수 있다.
도 7은 그레이 스케일 값에 따른 휘도, 전류 비를 나타내는 2.2 감마 커브 그래프이다. 도 7의 그래프는 그레이 스케일(Gray scale)이 풀 화이트인 255에서 소비 전류가 300 mA인 패널을 기준으로 한다.
표시장치(1)는 대체로 그레이 스케일이 증가할수록 휘도, 전류 비가 증가한다. 다만, 상기 증가는 리니어하지 않을 수 있다. 예를 들어, 그레이 스케일이 186에서 휘도는 210 nit, 소비 전류는 150 mA일 수 있다. 그레이 스케일이 255에서 휘도는 420 nit, 소비 전류는 300 mA일 수 있다.
사용자는 표시장치(1)의 그레이 스케일이 2 또는 3 이상 차이가 발생하는 경우, 휘도 변화의 시인 가능성이 증가할 수 있다. 일 실시예로, 표시장치(1)는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)의 전류 값 편차를 기준 값 미만으로 유지해, 사용자에게 휘도 변화의 시인 가능성을 줄일 수 있다.
예를 들어, 목표 그레이 스케일이 186인 경우, 아래의 [표 1]과 같이, 그레이 스케일이 2 이상 차이가 나는 188 이상이거나 184 이하인 경우, 사용자에게 휘도 변화가 시인될 수 있다. 특히 가변 주파수 구동을 하는 표시장치(1)가 1 Hz 내지 30Hz의 저주파수 구동을 하는 경우에 사용자에게 휘도 변화가 쉽게 시인될 수 있다. 여기서, 목표 그레이 스케일이라고 하면, 목표하는 그레이 스케일에 맞춘 데이터 전압이 화소(PXnm)에 인가?瑛? 때, 육안으로 측정된 그레이 스케일일 수 있다.
Gray 스케일 휘도[nit] 전류[mA] 186 Gray 스케일 대비 전류 차
... ... ... ...
183 202.42 144.59 -5.27 (-3.51%)
184 204.86 146.33 -3.25 (-2.35%)
185 207.32 148.08 -1.77 (-1.18%)
186(목표) 209.79 149.85
187 212.28 151.63 1.78 (1.19%)
188 214.79 153.42 3.57 (2.38%)
189 217.31 155.22 5.37 (3.58%)
... ... ... ...
즉, 전류 차가 목표 그레이 스케일의 목표 전류 값 대비 구동 전류(Ids)가 일정 비율 이상 차이나는 경우, 사용자에게 휘도 변화가 시인될 수 있다. 예를 들어, 상기 목표 전류 값 대비 구동 전류(Ids)의 차이는 2% 이상을 상기 비율 값으로 설정할 수 있다. 즉 휘도가 2% 이상 차이를 갖도록 변화하면, 사용자에게 휘도 변화가 시인될 수 있다.발광 다이오드(LD)에 흐르는 구동 전류(Ids)의 전류 값은 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 연결된 더블 게이트 트랜지스터를 이용해 조절할 수 있다. 예를 들어, 더블 게이트 트랜지스터인 제6 트랜지스터(T6)를 이용해 발광 다이오드(LD)에 흐르는 구동 전류(Ids)의 전류 레벨을 조절할 수 있다. 구동 전류(Ids)의 전류 레벨을 조절은 상술한 제2 게이트 전극(하부 게이트 전극)에 바이어스 전압 신호를 인가해 조절할 수 있다. 감소된 구동 전류(Ids)의 전류 레벨을 증가시키기 위해, 바이어스 전압 신호는 음의 전압 레벨을 갖는 바이어스 전압 신호를 인가할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시장치 내 화소에서 2초 동안 인가되는 전류, 전압 신호를 나타낸 도면이다. 도 8은 일 화소(PXnm)에 1초에 1번은 데이터 전압(DATA)이 인가되는 것을 가정한다.
도 8을 참조하면, 데이터 전압(DATA)이 인가될 때, 구동 전류(Ids)의 전류량이 목표 전류 레벨인 100%를 유지하다 다음 데이터 전압(DATA)이 다시 인가될 때까지, 시간이 지날수록 구동 전류(Ids)의 전류 레벨이 감소할 수 있다. 예를 들어, 다음 데이터 전압(DATA)이 다시 인가될 때까지, 구동 전류(Ids)의 전류 레벨이 99%, 98%, 97%, 96%로 서서히 감소할 수 있다. 이에 따라, 그레이 스케일이 낮아지고, 휘도(Lu)가 감소할 수 있다. 여기서, 목표 전류 레벨인 100%일 때 목표 휘도를 Lt로 표기하였다. 구동 전류(Ids)의 전류 레벨은 상술한 전류 센싱부(70)에서 측정될 수 있다.
제6 트랜지스터(T6)에 인가되는 전류는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)와 극히 유사한 전류 레벨을 가질 수 있다. 제6 트랜지스터(T6)에 인가되는 전류 역시 데이터 전압(DATA)이 인가될 때, 전류 레벨이 100%를 유지하다 서서히 감소할 수 있다.
구동 전류(Ids)가 기준 값 이상 변화했을 때, 게이트 전압 제어부(80)가 제6 트랜지스터(T6)의 제2 게이트 전극에 바이어스 전압 신호(VB)를 인가하여 구동 전류(Ids)의 전류를 보상할 수 있다. 제6 트랜지스터(T6)의 제2 게이트 전극에 바이어스 전압 신호(VB)를 인가하여 보상 전류 레벨이 목표 전류 값의 100%가 되도록 보상할 수 있다.
이처럼 사용자에게 표시장치(1)의 휘도변화가 시인되지 않도록, 전류 센싱부(70)에서 센싱된 전류(GI)가 목표 레벨 대비 설정된 비율만큼의 기준 레벨이 되었을 때, 게이트 전압 제어부(80)가 제6 트랜지스터(T6)의 제2 게이트 전극에 바이어스 전압 신호(VB)를 인가하여 전류를 보상할 수 있다. 이에 따라, 표시장치(1)가 저주파수 구동하는 경우에 사용자에게 휘도 변화가 시인 가능성을 최소화할 수 있다.
다음으로, 다른 실시예에 따른 표시장치에 대해 설명하기로 한다. 이하, 도 1 내지 도 8과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 표시장치 내 일 화소의 등가회로도이다.
도 9 및 도 10을 참조하면, 본 실시예들에 따른 표시장치 내 일 화소(PXnm_1, PXnm_2)는 도 4의 화소(PXnm) 대비, 제1 트랜지스터(T1) 또는 제5 트랜지스터(T5)가 더블 게이트 트랜지스터인 점에서 그 차이가 있다.
마찬가지로, 구동 전류(Ids)의 보상은 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 배치된 더블 게이트 트랜지스터를 이용할 수 있다. 따라서, 제1 트랜지스터(T1) 또는 제5 트랜지스터(T5)를 더블 게이트 트랜지스터로 구성하여, 구동 전류(Ids)의 전류 레벨을 보상할 수 있다.
다만, 실시예가 이에 제한되는 것은 아니다. 구동 전류(Ids)의 보상은 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 배치된 복수의 트랜지스터(예, T1, T5, T6)가 더블 게이트 트랜지스터로 구성해 구동 전류(Ids)를 보상할 수도 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 표시장치 내 일부 영역의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 표시장치(2) 내 일 화소는 도 4의 실시예에 따른 표시장치(1) 대비, 게이트 전압 제어 라인(VBL)이 소스 전극(SE)과 일체로 구성되는 점에서 그 차이가 있다.
게이트 전압 제어 라인(VBL)은 제4 도전층에 배치될 수 있다. 제6 트랜지스터(T6)의 게이트 전압 제어 라인(VBL)은 제1 절연층(111), 제2 절연층, 제3 절연층 및 제1 보호층(121)을 관통하는 컨택홀을 통해 하부 게이트 전극(BSM)에 연결될 수 있다.
게이트 전압 제어 라인(VBL)은 연장하여 제6 트랜지스터(T6)의 소스 전극(SE)을 형성할 수 있다. 이때, 게이트 전압 제어 라인(VBL)과 소스 전극(SE)에 동일한 전기적 신호가 인가될 수 있다.
도 12는 본 발명의 또 다른 실시예들에 따른 표시장치 내 일부 영역의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 본 실시예에 따른 표시장치(3) 내 일 화소는 도 4의 실시예에 따른 표시장치(1) 대비, 하부 게이트 전극(BSM)이 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 형성되는 점 및 비표시 영역(NDA)에서 형성된 게이트 전압 제어 라인(VBL)과 하부 게이트 전극(BSM)이 연결되는 점에서 그 차이가 있다.
표시장치(3)의 일부 화소 내 제6 트랜지스터(T6)는 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 형성된 하부 게이트 전극(BSM)을 포함할 수 있다. 상기 화소 내 제6 트랜지스터(T6)의 하부 게이트 전극(BSM)은 비표시 영역(DA)에서 게이트 전압 제어 라인(VBL)과 연결될 수 있다.
도 13 내지 도 16은 본 발명의 또 다른 실시예들에 따른 표시장치의 발광 다이오드에 흐르는 구동전류 변화에 대한 바이어스 전압 신호의 인가를 예시적으로 나타낸 타이밍도이다. 제6 트랜지스터(T6)의 제2 게이트 전극에 바이어스 전압 신호(VB)는 구동 전류(Ids)의 전류 레벨의 변화 또는 휘도의 변화에 따라 일정 비율(%)이상으로 변화했을 때 인가될 수 있다. 이하에서는 1초 동안 구동 전류(Ids)의 전류 레벨의 변화 또는 휘도의 변화가 예시적인 일정 비율(%)인 2% 이상 변화하는 것이 4번 일어나는 것을 가정한다.
도 13을 참조하면, 본 실시예는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)(또는 휘도)가 데이터 전압(DATA) 인가 후 감소하는 것을 예시한다.
일 실시예로, 제6 트랜지스터(T6)의 제2 게이트 전극에 인가되는 바이어스 전압 신호(VB)는 구동 전류(Ids)의 보상을 위해 연속적으로 인가되되, 바이어스 전압 신호(VB)의 전압 레벨은 계단형으로 낮아질 수 있다. 예를 들어, 데이터 전압(DATA)이 인가된 후 목표 구동 전류(Ids)의 전류 레벨(또는 휘도)인 100% 레벨로부터 2% 이상 낮아진 경우, 1차로 인가되는 바이어스 전압 신호(VB)가 인가될 수 있고, 이때 바이어스 전압 신호(VB)는 예를 들어, 4V일 수 있다. 1차 전류 보상에 의해 구동 전류(Ids) 레벨은 목표 전류 레벨인 100%로 회복될 수 있다.
이후, 구동 전류(Ids) 레벨은 2% 이상 낮아질 수 있고, 2차로 바이어스 전압 신호(VB)가 인가될 수 있다. 이때 바이어스 전압 신호(VB)는 예를 들어, 3.98V일 수 있다. 2차 전류 보상에 의해 구동 전류(Ids) 레벨은 목표 전류 레벨인 100%로 다시 회복될 수 있다.
이와 같은 방식으로 구동 전류(Ids) 레벨은 2% 이상 낮아진 경우 3차로 바이어스 전압 신호(VB)가 인가되고, 4차로 바이어스 전압 신호(VB)가 인가될 수 있다. 이때, 바이어스 전압 신호(VB)는 예를 들어, 3차일 때 3.96V이고, 4차일 때 3.94V일 수 있다.
도 14를 참조하면, 본 실시예는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)(또는 휘도)가 데이터 전압(DATA) 인가 후 감소하는 것을 예시한다.
일 실시예로, 제6 트랜지스터(T6)의 제2 게이트 전극에 인가되는 바이어스 전압 신호(VB)는 구동 전류(Ids)의 보상을 위해 연속적으로 인가되되, 바이어스 전압 신호(VB)의 전압 레벨은 리니어하게 낮아질 수도 있다. 예를 들어, 1초 동안 4V에서 3.94V로 리니어하게 낮아지는 바이어스 전압 신호(VB)가 인가될 수 있다.
도 15를 참조하면, 본 실시예는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)(또는 휘도)가 데이터 전압(DATA) 인가 후 증가하는 것을 예시한다. 일 실시예로, 제6 트랜지스터(T6)의 제2 게이트 전극에 인가되는 바이어스 전압 신호(VB)는 구동 전류(Ids)의 보상을 위해 연속적으로 인가되되, 바이어스 전압 신호(VB)의 전압 레벨은 계단형으로 증가할 수 있다.
도 16을 참조하면, 본 실시예는 발광 다이오드(LD)에 흐르는 구동 전류(Ids)(또는 휘도)가 데이터 전압(DATA) 인가 후 증가하는 것을 예시한다. 일 실시예로, 제6 트랜지스터(T6)의 제2 게이트 전극에 인가되는 바이어스 전압 신호(VB)는 구동 전류(Ids)의 보상을 위해 연속적으로 인가되되, 바이어스 전압 신호(VB)의 전압 레벨은 리니어하게 증가할 수 있다.
이처럼 바이어스 전압 신호(VB)는 다양한 방식으로 제6 트랜지스터의 제2 게이트 전극에 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시장치
10: 타이밍 제어부
20: 데이터 구동부
30: 주사 구동부
40: 발광 구동부
50: 표시부
60: 전원 제공부
70: 전류 센싱부
80: 게이트 전압 제어부
VB: 바이어스 전압 신호
VBL: 게이트 전압 제어 라인

Claims (17)

  1. 더블 게이트 트랜지스터 및 발광 다이오드가 구비된 화소를 포함하는 표시부;
    상기 표시부로 전원을 공급하는 전원 제공부;
    상기 표시부에 흐르는 전류를 센싱하는 전류 센싱부; 및
    상기 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 제공하는 게이트 전압 제어부를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 전류 센싱부가 목표 값 대비 미리 정한 비율 이상으로 변화하는 전류를 센싱하는 경우, 상기 게이트 전압 제어부가 상기 바이어스 전압 신호를 제공하는 표시장치.
  3. 제2 항에 있어서,
    상기 비율은 2%인 표시장치.
  4. 제2 항에 있어서,
    상기 목표 값은 상기 화소에 데이터 전압이 인가되었을 때 상기 표시부 또는 상기 발광 다이오드에 흐르는 전류인 표시장치.
  5. 제2 항에 있어서,
    상기 표시장치는 1 Hz 내지 30Hz의 주파수로 구동하는 표시장치.
  6. 제2 항에 있어서,
    상기 바이어스 전압 신호는 1초 동안 적어도 한번 제공되는 표시장치.
  7. 제6 항에 있어서,
    1초 동안 상기 바이어스 전압 신호는 계단형으로 또는 리니어하게 증가하거나 감소하는 표시장치.
  8. 제2 항에 있어서,
    전류가 목표 값 대비 양의 방향으로 변화하는 경우, 제공된 상기 바이어스 전압 신호는 양의 전압 레벨을 갖고,
    상기 전류가 목표 값 대비 음의 방향으로 변화하는 경우, 상기 바이어스 전압 신호는 음의 전압 레벨을 갖는 표시장치.
  9. 제1 항에 있어서,
    상기 더블 게이트 트랜지스터는,
    하부 게이트 전극;
    상기 하부 게이트 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 상부 게이트 전극; 및
    상기 상부 게이트 전극 상에 배치되는 소스 전극과 드레인 전극을 포함하는 표시장치.
  10. 제9 항에 있어서,
    상기 하부 게이트 전극은 상기 게이트 전압 제어부로부터 상기 바이어스 전압 신호가 인가되는 게이트 제어 라인에 연결되는 표시장치.
  11. 제10 항에 있어서,
    상기 하부 게이트 전극은 상기 반도체층 보다 넓은 면적을 갖는 표시장치.
  12. 제1 항에 있어서,
    상기 더블 게이트 트랜지스터는 고전원 라인과 저전원 라인 사이에 연결되는 표시장치.
  13. 제12 항에 있어서,
    상기 더블 게이트 트랜지스터의 소스 전극 또는 드레인 전극은 상기 발광 다이오드의 애노드에 연결되는 표시장치.
  14. 제1 항에 있어서,
    상기 더블 게이트 트랜지스터는 P형(PMOS) 트랜지스터인 표시장치.
  15. 제14 항에 있어서,
    상기 P형 트랜지스터는 LTPS(low temperature poly silicon) 반도체를 포함하는 표시장치.
  16. 제1 항에 있어서,
    상기 게이트 전압 제어부는 PMIC(power management integrated circuit) 형태로 제공되는 표시장치.
  17. 적어도 하나의 더블 게이트 트랜지스터, 및 상기 더블 게이트 트랜지스터의 소스 또는 드레인 전극과 전기적으로 연결된 발광 다이오드가 구비된 화소를 포함하는 표시장치에 있어서,
    상기 화소로 데이터 전압을 인가한 후, 상기 발광 다이오드에 흐르는 전류가 일정 비율로 변화하면, 상기 더블 게이트 트랜지스터의 일 게이트 전극에 바이어스 전압 신호를 인가하는 표시장치 구동방법.
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