KR20240040188A - 화소, 표시 장치 및 표시 장치의 구동 방법 - Google Patents

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Abstract

본 발명의 화소는, 발광 소자, 게이트 전극과 전기적으로 연결되는 제1 노드, 발광 소자를 구동하기 위한 제1 전원 전압이 인가되는 제2 노드, 및 발광 소자와 전기적으로 연결되는 제3 노드를 포함하는 제1 트랜지스터, 제1 스캔 신호에 의해 온-오프 타이밍이 제어되고, 데이터 전압이 인가되는 데이터 라인과 전기적으로 연결되며, 턴-온 레벨의 제1 스캔 신호가 인가되면 데이터 전압과 대응하는 전압을 제1 트랜지스터의 제1 노드에 전달하는 제2 트랜지스터, 제1 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제2 노드와 제1 전원 전압을 공급하는 전원 라인 사이의 전기적 연결을 스위칭하기 위해 구성되는 제1 발광 제어 트랜지스터, 및 제2 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제3 노드와 발광 소자 사이의 전기적 연결을 스위칭하기 위해 구성되는 제2 발광 제어 트랜지스터를 포함하고, 턴-온 레벨의 제1 발광 제어 신호가 입력되어 제1 트랜지스터의 제2 노드의 전압이 제1 전원 전압보다 높은 전압 레벨의 바이어스 전압으로부터 하강하는 시점과 턴-온 레벨의 제2 발광 제어 신호가 입력되는 시점 사이에는 시간 간격이 존재할 수 있다. 본 발명에 따른 화소, 표시 장치 및 표시 장치의 구동 방법은 다양한 프레임 주파수로 영상을 표시할 수 있는 화소, 표시 장치 및 표시 장치의 구동 방법을 제공할 수 있다.

Description

화소, 표시 장치 및 표시 장치의 구동 방법{PIXEL, DISPLAY DEVICE AND DRIVING METHOD OF THE DISPLAY DEVICE}
본 개시의 실시예들은 화소, 표시 장치 및 표시 장치의 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
최근 표시 장치는, 높은 프레임 주파수로 전환되는 이미지를 사용자에게 제공하는 고속 구동의 기능과, 낮은 프레임 주파수로 전환되는 이미지를 사용자에게 제공하여 소모되는 전력을 낮출 수 있는 저속 구동의 기능이 요구되고 있다.
이에 따라, 다양한 프레임 주파수로 영상을 제공할 수 있는 표시 장치의 제공이 요구되고 있는 실정이다.
해결하고자 하는 기술적 과제는, 다양한 프레임 주파수로 영상을 표시할 수 있는 화소, 표시 장치 및 표시 장치의 구동 방법을 제공하는 데 있다.
해결하고자 하는 다른 기술적 과제는, 다양한 프레임 주파수로 영상을 표시하는 경우에 깜빡임 현상이 완화된 화소, 표시 장치 및 표시 장치의 구동 방법을 제공하는 데 있다.
본 발명의 실시예들은, 발광 소자, 게이트 전극과 전기적으로 연결되는 제1 노드, 발광 소자를 구동하기 위한 제1 전원 전압이 인가되는 제2 노드, 및 발광 소자와 전기적으로 연결되는 제3 노드를 포함하는 제1 트랜지스터, 제1 스캔 신호에 의해 온-오프 타이밍이 제어되고, 데이터 전압이 인가되는 데이터 라인과 전기적으로 연결되며, 턴-온 레벨의 스캔 신호가 인가되면 데이터 전압과 대응하는 전압을 제1 트랜지스터의 제1 노드에 전달하는 제2 트랜지스터, 제1 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제2 노드와 제1 전원 전압을 공급하는 전원 라인 사이의 전기적 연결을 스위칭하기 위해 구성되는 제1 발광 제어 트랜지스터, 및 제2 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제3 노드와 발광 소자 사이의 전기적 연결을 스위칭하기 위해 구성되는 제2 발광 제어 트랜지스터를 포함하고, 턴-온 레벨의 제1 발광 제어 신호가 입력되어 제1 트랜지스터의 제2 노드의 전압이 제1 전원 전압보다 높은 전압 레벨의 바이어스 전압으로부터 하강하는 시점과 턴-온 레벨의 제2 발광 제어 신호가 입력되는 시점 사이에는 시간 간격이 존재하는 화소를 제공할 수 있다.
제3 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제2 노드에 바이어스 전압을 인가하기 위해 구성되는 제3 발광 제어 트랜지스터를 더 포함할 수 있다.
턴-온 레벨의 제1 발광 제어 신호와 턴-온 레벨의 제2 발광 제어 신호가 순차적으로 입력되는 기간에, 제1 트랜지스터의 제2 노드에서 제1 전원 라인 방향으로 전류 경로가 형성될 수 있다.
제2 스캔 신호에 의해 온-오프 타이밍이 제어되고, 제1 트랜지스터의 제1 노드와 제3 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제3 트랜지스터를 더 포함하고, 시간 간격은, 턴-온 레벨의 제2 스캔 신호가 인가되는 기간의 길이보다 짧을 수 있다.
제3 스캔 신호에 의해 온-오프 타이밍이 제어되며, 제1 초기화 전압이 인가되는 제4 전원 라인과 제1 트랜지스터의 제1 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제4 트랜지스터를 더 포함하고, 시간 간격은, 턴-온 레벨의 제3 스캔 신호가 인가되는 기간보다 짧을 수 있다.
제2 스캔 신호에 의해 온-오프 타이밍이 제어되고, 제2 트랜지스터와 제4 노드에서 전기적으로 연결되며, 기준 전압이 인가되는 제3 전원 라인과 제2 트랜지스터의 제4 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제5 트랜지스터를 더 포함하고, 시간 간격은, 턴-온 레벨의 제2 스캔 신호가 인가되는 기간의 길이보다 짧을 수 있다.
발광 소자는 제2 발광 제어 트랜지스터와 전기적으로 연결되는 제1 전극 및 제2 전원 전압이 인가되는 제2 전원 라인과 전기적으로 연결되는 제2 전극을 포함하고, 화소는 제3 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제2 초기화 전압이 공급되는 제5 전원 라인과 제1 전극 사이의 전기적 연결을 스위칭하기 위해 구성되는 애노드 리셋 트랜지스터를 더 포함하며, 턴-온 레벨의 제3 발광 제어 신호가 애노드 리셋 트랜지스터에 입력된 이후, 턴-온 레벨의 제1 발광 제어 신호 및 턴-온 레벨의 제2 발광 제어 신호가 순차적으로 입력될 수 있다.
본 발명의 실시예들은, 발광 소자와 발광 소자를 구동하기 위해 구성되는 제1 트랜지스터를 포함하는 다수의 화소들이 배치되고, 제1 트랜지스터에 인가되는 제1 전원 전압을 공급하기 위해 구성되는 제1 전원 라인이 배치되며, 다수의 화소들에 전기적으로 연결되는 다수의 데이터 라인들이 배치되고, 다수의 화소들에 전기적으로 연결되는 다수의 제1 스캔 라인들이 배치되는 표시 패널, 다수의 데이터 라인들에 데이터 전압을 공급하기 위해 구성되는 데이터 구동 회로, 다수의 화소들에 데이터 전압이 입력되는 타이밍을 제어하기 위한 제1 스캔 신호를 다수의 제1 스캔 라인들로 출력하는 제1 스캔 구동 회로, 제1 전원 라인과 제1 트랜지스터 사이의 전기적 연결을 스위칭하기 위한 제1 발광 제어 신호를 표시 패널에 배치되는 다수의 제1 발광 제어 라인들로 출력하는 제1 발광 구동 회로, 및 제1 트랜지스터와 발광 소자 사이의 전기적 연결을 스위칭하기 위한 제2 발광 제어 신호를 표시 패널에 배치되는 다수의 제2 발광 제어 라인들로 출력하는 제2 발광 구동 회로를 포함하고, 제1 발광 구동 회로가 다수의 화소들 중 어느 하나의 화소와 전기적으로 연결되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하여 제1 전원 전압보다 높은 전압 레벨의 바이어스 전압이 어느 하나의 화소에 입력되는 시점과, 제2 발광 구동 회로가 어느 하나의 화소와 전기적으로 연결되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력하는 시점 사이에는 시간 간격이 존재하는 표시 장치를 제공할 수 있다.
제1 발광 구동 회로와 제2 발광 구동 회로는 각각 턴-온 레벨의 제1 발광 제어 신호와 턴-온 레벨의 제2 발광 제어 신호를 순차적으로 출력할 수 있다.
제1 트랜지스터는 게이트 전극과 전기적으로 연결되는 제1 노드, 제1 전원 전압이 인가되는 제2 노드 및 발광 소자와 전기적으로 연결되는 제3 노드를 포함하고, 표시 장치는 표시 패널에 배치되는 다수의 제3 발광 제어 라인들로 제3 발광 제어 신호를 출력하는 제3 발광 구동 회로를 더 포함하며, 제3 발광 제어 신호는 제1 트랜지스터의 제2 노드와 바이어스 전압이 공급되는 전원 라인 사이의 전기적 연결을 스위칭하기 위한 신호일 수 있다.
제3 발광 구동 회로가 다수의 화소들 중 어느 하나의 화소와 전기적으로 연결되는 제3 발광 제어 라인으로 턴-온 레벨의 제3 발광 제어 신호를 출력한 이후, 제1 발광 구동 회로가 어느 하나의 화소와 전기적으로 연결되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하고, 순차적으로, 제2 발광 구동 회로가 어느 하나의 화소와 전기적으로 연결되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력할 수 있다.
시간 간격은, 제3 발광 구동 회로가 턴-온 레벨의 제3 발광 제어 신호를 다수의 제3 발광 제어 라인들 중 어느 하나의 제3 발광 제어 라인으로 출력하는 기간의 길이보다 길 수 있다.
표시 장치는 둘 이상의 전압 레벨로 바이어스 전압의 전압 레벨을 변경하여 출력하는 전원 공급 회로를 포함할 수 있다.
표시 장치는 제1 스캔 구동 회로와 전원 공급 회로의 동작 타이밍을 제어하는 타이밍 컨트롤러를 포함할 수 있다.
타이밍 컨트롤러는, 입력 영상 데이터를 입력받는 인터페이스, 입력 영상 데이터의 입력 주기를 카운트하는 카운터, 및 카운터에서 산출된 입력 주기에 기초하여 전원 공급 회로가 바이어스 전압의 레벨을 변경하는 타이밍을 제어하는 전원 공급 회로 제어 신호를 출력하는 신호 출력부를 포함할 수 있다.
하나의 프레임은 하나의 데이터 기입 사이클과, 하나의 데이터 기입 사이클에 이어지는 둘 이상의 홀드 사이클들을 포함하고, 둘 이상의 홀드 사이클들의 개수가 미리 설정된 개수 이상으로 증가하는 경우에, 전원 공급 회로는 하나의 프레임 기간 동안 바이어스 전압의 전압 레벨을 순차적으로 높여 출력할 수 있다.
제1 발광 구동 회로와 제2 발광 회로가 각각 턴-온 레벨의 제1 발광 제어 신호와 턴-온 레벨의 제2 발광 제어 신호를 순차적으로 출력하는 기간에, 제1 전원 전압을 공급하기 위한 전원 라인의 전압이 상승할 수 있다.
본 발명의 실시예들은, 데이터 구동 회로가 표시 패널에서 제1 방향으로 연장되어 배치되는 다수의 데이터 라인들로 영상 표시를 위한 데이터 전압을 출력하고, 제1 스캔 구동 회로가 표시 패널에서 제1 방향과 다른 제2 방향으로 연장되어 배치되는 제1 스캔 라인으로 턴-온 레벨의 제1 스캔 신호를 출력하여 데이터 전압과 대응되는 전압을 화소의 제1 트랜지스터의 제1 노드에 기입하는 단계, 제1 발광 구동 회로가 표시 패널에서 제2 방향으로 연장되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하여, 제1 트랜지스터의 제2 노드와 제1 전원 라인 사이를 전기적으로 연결시키는 단계, 및 제2 발광 구동 회로가 표시 패널에서 제2 방향으로 연장되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력하여, 제1 전원 라인과 제1 트랜지스터 및 화소의 발광 소자를 전기적으로 연결시키는 단계를 포함하는 표시 장치의 구동 방법을 제공할 수 있다.
화소는, 발광 소자와, 제1 트랜지스터와, 제1 트랜지스터와 제1 전원 라인 사이의 전기적 연결을 스위칭하기 위한 제1 발광 제어 트랜지스터와, 제1 트랜지스터와 발광 소자 사이의 전기적 연결을 스위칭하기 위한 제2 발광 제어 트랜지스터를 포함할 수 있다.
제1 트랜지스터는 게이트 전극과 전기적으로 연결되는 제1 노드, 발광 소자를 구동하기 위한 제1 전원 전압이 인가되는 제2 노드, 및 발광 소자와 전기적으로 연결되는 제3 노드를 포함하고, 표시 장치의 구동 방법은, 제2 스캔 구동 회로가 턴-온 레벨의 제2 스캔 신호를 출력하여 제1 트랜지스터의 제1 노드와 제2 노드 사이를 전기적으로 연결시키는 문턱 전압 보상 단계, 및 제3 스캔 구동 회로가 턴-온 레벨의 제3 스캔 신호를 출력하여 제1 트랜지스터의 제1 노드에 초기화 전압을 인가하는 제1 노드 초기화 단계를 더 포함할 수 있다.
본 발명에 따른 화소, 표시 장치 및 표시 장치의 구동 방법은 다양한 프레임 주파수로 영상을 표시할 수 있는 화소, 표시 장치 및 표시 장치의 구동 방법을 제공할 수 있다.
본 발명에 따른 화소, 표시 장치 및 표시 장치의 구동 방법은 다양한 프레임 주파수로 영상을 표시하는 경우에 깜빡임 현상이 완화된 화소, 표시 장치 및 표시 장치의 구동 방법을 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 나타내는 시스템 블록도이다.
도 2는 본 개시의 실시예들에 따른 화소 구조의 일 예시이다.
도 3은 도 2의 화소를 구동하기 위한 데이터 기입 사이클의 타이밍도에 대한 일 예시이다.
도 4는 도 3의 타이밍도의 제1 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 5는 도 3의 타이밍도의 제2 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 6은 도 3의 타이밍도의 제3 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 7은 도 3의 타이밍도의 제4 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 8은 도 3의 타이밍도의 제5 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 9는 도 3의 타이밍도의 제6 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 10은 도 3의 타이밍도의 제7 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 11은 도 3의 타이밍도의 제8 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 12는 도 3의 타이밍도의 제9 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 13은 도 3의 타이밍도의 제10 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 14는 도 2의 화소를 구동하기 위한 홀드 사이클의 타이밍도에 대한 일 예시이다.
도 15는 도 14의 타이밍도의 제1 기간 내지 제6 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 16은 도 14의 타이밍도의 제7 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 17은 도 14의 타이밍도의 제8 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 18은 도 14의 타이밍도의 제9 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 19는 도 14의 타이밍도의 제10 기간을 도 2의 화소 구조와 함께 표시한 도면이다.
도 20은 본 개시의 실시예들에 따른 표시 장치에서 고속 구동을 예시적으로 설명하기 위한 도면이다.
도 21은 데이터 기입 사이클과 홀드 사이클에서 휘도 차이가 발생하는 원인을 간단하게 설명하기 위한 도면이다.
도 22는 본 개시의 실시예들에 따른 표시 장치에서 고속 구동과 저속 구동을 비교하여 설명하는 도면이다.
도 23은 본 개시의 실시예들에 따른 표시 장치에서 레벨 쉬프트된 제6 전원 전압이 화소에 인가됨에 따른 문턱 전압 원복 현상을 설명하기 위한 도면이다.
도 24는 레벨 쉬프트된 제6 전원 전압을 화소에 공급하는 경우에 화소의 휘도를 설명하는 도면이다.
도 25는 레벨 쉬프트된 제6 전원 전압의 효과를 설명하는 표를 도시한 도면이다.
도 26은 도 2의 화소를 구동하기 위한 데이터 기입 사이클의 타이밍도에 대한 다른 예시이다.
도 27은 도 26의 타이밍도의 제11 기간을 도 2의 화소 구조와 함께 나타낸 도면이다.
도 28a는 도 2의 화소를 구동하기 위한 홀드 사이클의 타이밍도에 대한 다른 예시이다.
도 28b는 도 28a의 타이밍도의 제11 기간을 도 2의 화소 구조와 함께 나타낸 도면이다.
도 29a는 도 2의 화소를 구동하기 위한 홀드 사이클의 타이밍도에 대한 또 다른 예시이다.
도 29b는 도 29a의 타이밍도의 제11 기간을 도 2의 화소 구조와 함께 나타낸 도면이다.
도 30은 레벨 쉬프트된 제6 전원 전압의 효과 및 EM 갭이 존재하는 경우에서의 효과를 설명하는 표를 도시한 도면이다.
도 31a는 레벨 쉬프트된 제6 전원 전압의 효과를 나타낸 도면이다.
도 31b는 레벨 쉬프트된 제6 전원 전압과 함께 EM 갭이 존재하는 경우의 효과를 나타낸 도면이다.
도 32는 본 개시의 실시예들에 따른 표시 장치가 제6 전원 전압의 레벨을 변경하는 방법을 예시적으로 나타낸 시스템 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 나타내는 시스템 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 데이터 구동 회로(120), 스캔 구동 회로(130), 발광 구동 회로(140), 타이밍 컨트롤러(150), 전원 공급 회로(160) 등을 포함할 수 있다.
표시 패널(110)은 복수의 제1 스캔 라인들(GWL1, ..., GWLn; 단, n은 2 이상의 정수), 복수의 제2 스캔 라인들(GCL1, ..., GCLn), 복수의 제3 스캔 라인들(GIL1, ..., GILn), 복수의 제1 발광 제어 라인들(EML11, ..., EML1n), 복수의 제2 발광 제어 라인들(EML21, ..., EML2n), 복수의 제3 발광 제어 라인들(EBL1, ..., EBLn), 복수의 데이터 라인들(DL1, ..., DLm; 단, m은 2 이상의 정수) 및 하나 이상의 화소(PXL)를 포함할 수 있다.
도 1을 참조하면, 화소(PXL)는 제1 스캔 라인(GWLi; i는 n이하의 자연수), 제2 스캔 라인(GCLi), 제3 스캔 라인(GILi), 제1 발광 제어 라인(EML1i), 제2 발광 제어 라인(EML2i), 제3 발광 제어 라인(EBLi) 및 데이터 라인(DLj; j는 m 이하의 자연수)과 각각 전기적으로 연결될 수 있다.
표시 패널(110)에는 둘 이상의 화소(PXL)들이 배치될 수 있다. 둘 이상의 화소(PXL)들은 매트릭스 타입으로 배치될 수도 있고, 다이아몬드 타입으로 배치될 수도 있으며, 설계에 따라, 전술한 것과 다른 다양한 타입으로 배치될 수도 있다.
복수의 데이터 라인들(DL1, ..., DLm)은 표시 패널(110)에서 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 방향(DR1)은, 일례로, 표시 패널(110)의 상측과 하측을 연결하는 방향일 수도 있고, 다른 예로, 표시 패널(110)의 좌측과 우측을 연결하는 방향일 수도 있고, 이와는 다른 방향으로 구현될 수도 있다. 아래에서는, 설명의 편의를 위해, 제1 방향(DR1)은 표시 패널(110)의 상측과 하측을 연결하는 방향인 것으로 예를 들어 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
한편, 복수의 데이터 라인들(DL1, ..., DLm)이 제1 방향(DR1)으로 연장되어 배치된다는 것은, 복수의 데이터 라인들(DL1, ..., DLm)이 전체적으로 상측에서 하측으로 연장되어 배치되는 것을 말하며, 복수의 데이터 라인들(DL1, ..., DLm)이 부분적으로 제1 방향(DR1)과 다른 방향으로 연장되는 것을 포함할 수 있다.
복수의 제1 스캔 라인들(GWL1, ..., GWLn), 복수의 제2 스캔 라인들(GCL1, ..., GCLn), 복수의 제3 스캔 라인들(GIL1, ..., GILn), 복수의 제1 발광 제어 라인들(EML11, ..., EML1n), 복수의 제2 발광 제어 라인들(EML21, ..., EML2n), 복수의 제3 발광 제어 라인들(EBL1, ..., EBLn)은 표시 패널(110)에서 제1 방향(DR1)과는 다른 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 방향(DR2)은, 일례로, 제1 방향(DR1)과 교차하는 방향으로서, 제1 방향(DR1)과 수직을 이루는 방향일 수 있다. 제2 방향(DR2)은, 일례로, 표시 패널(110)의 좌측과 우측을 연결하는 방향일 수도 있고, 다른 예로, 표시 패널(110)의 상측과 하측을 연결하는 방향일 수도 있으며, 이와는 다른 방향으로 구현될 수도 있다. 아래에서는, 제2 방향(DR2)은 표시 패널(110)의 좌측과 우측을 연결하는 방향인 것으로 예를 들어 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
복수의 제1 스캔 라인들(GWL1, ..., GWLn), 복수의 제2 스캔 라인들(GCL1, ..., GCLn), 복수의 제3 스캔 라인들(GIL1, ..., GILn), 복수의 제1 발광 제어 라인들(EML11, ..., EML1n), 복수의 제2 발광 제어 라인들(EML21, ..., EML2n), 복수의 제3 발광 제어 라인들(EBL1, ..., EBLn)이 제2 방향(DR2)으로 연장되어 배치된다는 것은, 전체적으로 표시 패널(110)의 좌측에서 우측으로 연장되어 배치되는 것을 말하며, 부분적으로 제2 방향(DR2)과는 다른 방향으로 연장되는 것을 포함할 수 있다.
데이터 구동 회로(120)는 복수의 데이터 라인들(DL1, ..., DLm)을 구동하기 위해 구성될 수 있다. 예를 들어, 데이터 구동 회로(120)는 영상 표시를 위한 데이터 전압을 생성하고, 생성된 데이터 전압을 복수의 데이터 라인들(DL1, ..., DLm)로 출력할 수 있다. 데이터 구동 회로(120)는 타이밍 컨트롤러(150)로부터 영상 데이터(DATA) 및 데이터 구동 회로 제어 신호(DCS)를 입력받아, 데이터 전압을 생성하고, 생성된 데이터 전압을 복수의 데이터 라인들(DL1, ..., DLm)로 타이밍에 맞추어 출력할 수 있다.
데이터 구동 회로 제어 신호(DCS)는 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
스캔 구동 회로(130)는 제1 스캔 구동 회로(131), 제2 스캔 구동 회로(132), 제3 스캔 구동 회로(133)를 포함할 수 있다. 스캔 구동 회로(130)는 타이밍 컨트롤러(150)로부터 스캔 구동 회로 제어 신호(SCS)를 입력받아, 타이밍에 맞추어 턴-온 레벨 또는 턴-오프 레벨의 스캔 신호를 표시 패널(110)로 출력할 수 있다. 스캔 신호의 턴-온 레벨 또는 턴-오프 레벨은, 해당 스캔 신호와 전기적으로 연결되는 트랜지스터의 종류에 따라 달라질 수 있으며, 이에 대해서는 이하 도 2에서 보다 자세하게 설명한다.
제1 스캔 구동 회로(131)는 복수의 제1 스캔 라인들(GWL1, ..., GWLn)을 구동하기 위해 구성될 수 있다. 예를 들어, 제1 스캔 구동 회로(131)는 타이밍 컨트롤러(150)로부터 제1 스캔 구동 회로 제어 신호(SCS1)를 입력받아, 제1 스캔 신호를 생성하고, 생성된 제1 스캔 신호를 복수의 제1 스캔 라인들(GWL1, ..., GWLn)로 순차적으로 출력할 수 있다.
제2 스캔 구동 회로(132)는 복수의 제2 스캔 라인들(GCL1, ..., GCLn)을 구동하기 위해 구성될 수 있다. 예를 들어, 제2 스캔 구동 회로(132)는 타이밍 컨트롤러(150)로부터 제2 스캔 구동 회로 제어 신호(SCS2)를 입력받아, 제2 스캔 신호를 생성하고, 생성된 제2 스캔 신호를 복수의 제2 스캔 라인들(GCL1, ..., GCLn)로 순차적으로 출력할 수 있다.
제3 스캔 구동 회로(133)는 복수의 제3 스캔 라인들(GIL1, ..., GILn)을 구동하기 위해 구성될 수 있다. 예를 들어, 제3 스캔 구동 회로(133)는 타이밍 컨트롤러(150)로부터 제3 스캔 구동 회로 제어 신호(SCS3)를 입력받아, 제3 스캔 신호를 생성하고, 생성된 제3 스캔 신호를 복수의 제3 스캔 라인들(GIL1, ..., GILn)로 순차적으로 출력할 수 있다.
발광 구동 회로(140)는 제1 발광 구동 회로(141), 제2 발광 구동 회로(142), 제3 발광 구동 회로(143)를 포함할 수 있다. 발광 구동 회로(140)는 타이밍 컨트롤러(150)로부터 발광 구동 회로 제어 신호(ECS)를 입력받아, 타이밍에 맞추어 턴-온 레벨 또는 턴-오프 레벨의 발광 제어 신호를 표시 패널(110)로 출력할 수 있다. 발광 제어 신호의 턴-온 레벨 또는 턴-오프 레벨은, 해당 발광 제어 신호와 전기적으로 연결되는 트랜지스터의 종류에 따라 달라질 수 있으며, 이에 대해서는 이하 도 2에서 보다 자세하게 설명한다.
제1 발광 구동 회로(141)는 복수의 제1 발광 제어 라인들(EML11, ..., EML1n)을 구동하기 위해 구성될 수 있다. 예를 들어, 제1 발광 구동 회로(141)는 타이밍 컨트롤러(150)로부터 제1 발광 구동 회로 제어 신호(ECS1)를 입력받아, 제1 발광 제어 신호를 생성하고, 생성된 제1 발광 제어 신호를 복수의 제1 발광 제어 라인들(EML11, ..., EML1n)로 순차적으로 출력할 수 있다.
제2 발광 구동 회로(142)는 복수의 제2 발광 제어 라인들(EML21, ..., EML2n)을 구동하기 위해 구성될 수 있다. 예를 들어, 제2 발광 구동 회로(142)는 타이밍 컨트롤러(150)로부터 제2 발광 구동 회로 제어 신호(ECS2)를 입력받아, 제2 발광 제어 신호를 생성하고, 생성된 제2 발광 제어 신호를 복수의 제2 발광 제어 라인들(EML21, ..., EML2n)로 순차적으로 출력할 수 있다.
제3 발광 구동 회로(143)는 복수의 제3 발광 제어 라인들(EBL1, ..., EBLn)을 구동하기 위해 구성될 수 있다. 예를 들어, 제3 발광 구동 회로(143)는 타이밍 컨트롤러(150)로부터 제3 발광 구동 회로 제어 신호(ECS3)를 입력받아, 제3 발광 제어 신호를 생성하고, 생성된 제3 발광 제어 신호를 복수의 제3 발광 제어 라인들(EBL1, ..., EBLn)로 순차적으로 출력할 수 있다.
타이밍 컨트롤러(150)는 표시 장치(100) 외부의 호스트 시스템(170)으로부터 입력 영상 데이터(RGB)를 입력받을 수 있다. 타이밍 컨트롤러(150)는 미리 설정된 인터페이스에 맞추어 상기 입력 영상 데이터(RGB)를 영상 데이터(DATA)로 변환하여 데이터 구동 회로(120)에 전송할 수 있다. 미리 설정된 인터페이스는, 일례로, LVDS(Low Voltage Differential Signal interface), SPI(Serial Peripheral Interface), I2C, eDP(embedded Display Port) 중 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
타이밍 컨트롤러(150)는 표시 패널(110)에 배치되는 복수의 화소들(PXL)의 배열을 고려하여, 영상 데이터(DATA)를 생성할 수 있다. 예를 들어, 타이밍 컨트롤러(150)는 RGB 타입의 입력 영상 데이터(RGB)를 RGBG 타입의 영상 데이터(DATA)로 변환하여 데이터 구동 회로(120)에 전송할 수 있다.
호스트 시스템(170)은 외부로부터 원본 영상에 해당하는 원본 비디오 데이터를 입력 받을 수 있다. 호스트 시스템(170)은, 일례로, 어플리케이션 프로세서(AP), 그래픽 프로세싱 유닛(GPU) 등일 수 있으나, 이에 제한되는 것은 아니다.
데이터 구동 회로(120)는, 일례로, 집적 회로(IC; Integrated Circuit)로서 표시 장치(100) 내에 배치될 수 있다. 예를 들어, 데이터 구동 회로(120)는 소스 드라이버 집적 회로(SDIC; Source Driver Integrated Circuit)로 구현되어 표시 장치(100) 내에 배치될 수 있다.
데이터 구동 회로(120)는 표시 패널(110)을 구성하는 기판 상에 직접 배치될 수도 있고, 표시 패널(110)과 연결 부재(미도시) 등을 통해 전기적으로 연결될 수도 있다. 연결 부재는 일례로, 연성 플랫 케이블(FFC; Flexible Flat Cable), 연성 인쇄 회로(FPC; Flexible Printed Circuit) 등일 수 있다.
스캔 구동 회로(130)는 타이밍 컨트롤러(150)로부터 스캔 구동 회로 제어 신호(SCS)를 입력받아 펄스 타입의 스캔 신호를 생성하고, 생성된 스캔 신호를 표시 패널(110) 방향으로 출력하기 위하여, 하나 이상의 쉬프트 레지스터(shift register; 또는 스테이지라고도 함)를 포함하도록 구성될 수 있다. 스캔 구동 회로 제어 신호(SCS)는 개시 신호 및 클럭 신호 등을 포함할 수 있다.
발광 구동 회로(140)는 타이밍 컨트롤러(150)로부터 발광 구동 회로 제어 신호(ECS)를 입력받아 펄스 타입의 발광 제어 신호를 생성하고, 생성된 발광 제어 신호를 표시 패널(110) 방향으로 출력하기 위하여, 하나 이상의 쉬프트 레지스터를 포함하도록 구성될 수 있다. 발광 구동 회로(140)는 개시 신호 및 클럭 신호 등을 포함할 수 있다. 발광 구동 회로(140)는 스캔 구동 회로(130)와 실질적으로 동일한 회로 구조를 가질 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
스캔 구동 회로(130)와 발광 구동 회로(140)는 표시 패널(110)의 양측(예를 들면, 좌측과 우측)에 각각 배치될 수도 있으나, 설계에 따라, 스캔 구동 회로(130)와 발광 구동 회로(140)가 표시 패널(110)의 일측(예를 들면, 좌측 또는 우측)에 모두 배치될 수도 있다.
타이밍 컨트롤러(150)는 집적 회로(IC)로 설계되어 표시 장치(100) 내에 배치될 수도 있으나, 프로세서(processor), 로직(logic) 등으로 구현되어 표시 장치(100) 내에 배치될 수도 있다. 타이밍 컨트롤러(150)는 하나 이상의 레지스터를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)는 표시 패널(110)에 각종 전원을 공급하기 위해 구성되는 전원 공급 회로(160)를 더 포함할 수 있다.
전원 공급 회로(160)는 화소(PXL)를 구동하기 위해 필요한 각종 전원들을 공급할 수 있다. 예를 들어, 전원 공급 회로(160)는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제3 전원 전압(VREF), 제4 전원 전압(VINIT), 제5 전원 전압(VAINIT), 제6 전원 전압(VBIAS) 등을 표시 패널(110)로 공급할 수 있다. 표시 패널(110)에는 이들 전원 전압을 복수의 화소들(PXL)로 전달하기 위한 전원 라인들(미도시)이 더 배치될 수 있다. 상술한 제1 전원 전압 내지 제6 전원 전압(ELVDD, ..., VBIAS)에 대해서는 도 2를 참조하여 보다 자세하게 설명한다.
전술한 데이터 구동 회로(120), 스캔 구동 회로(130), 발광 구동 회로(140), 타이밍 컨트롤러(150) 등은 기능적으로 구분된 것일 수 있다. 경우에 따라, 전술한 구성들 중 적어도 두 개의 구성들은 하나의 집적 회로(IC) 형태로 표시 장치(100) 내에 배치될 수 있다. 예를 들어, 데이터 구동 회로(120)와 타이밍 컨트롤러(150)는 하나의 집적 회로로서 구현될 수 있다. 예를 들어, 발광 구동 회로(140)는 스캔 구동 회로(130) 내에 포함될 수 있다.
전원 공급 회로(160)는 타이밍 컨트롤러(150)로부터 전원 공급 회로 제어 신호(PCS)를 입력받아, 동작 타이밍이 제어될 수 있다.
도 2는 본 개시의 실시예들에 따른 화소 구조(PXL)의 일 예시이다.
도 2에는 복수의 화소들(PXL)이 전술한 표시 패널(110; 도 1을 참조)에 n x m 타입의 매트릭스 타입으로 배치되는 경우에, i번째 화소 행과 j번째 화소 열에 배치된 화소(PXL)가 예시적으로 도시된다.
도 2를 참조하면, 화소(PXL)는 하나 이상의 발광 소자(LE) 및 상기 하나 이상의 발광 소자(LE)에 흐르는 전류량을 제어하기 위해 구성되는 화소 회로(또는, 화소 구동 회로라고도 함)를 포함할 수 있다.
도 2를 참조하면, 발광 소자(LE)는 제1 전극과 제2 전극을 포함할 수 있다. 발광 소자(LE)의 제1 전극은 제5 노드(N5)에 전기적으로 연결되고, 발광 소자(LE)의 제2 전극은 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 발광 소자(LE)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있고, 발광 소자(LE)의 제2 전극은 캐소드 전극 또는 애노드 전극일 수 있다. 아래에서는 설명의 편의를 위해 발광 소자(LE)의 제1 전극은 애노드 전극이고 발광 소자(LE)의 제2 전극은 캐소드 전극인 것으로 가정하고 설명하지만, 본 발명이 이에 제한되는 것은 아니다. 발광 소자(LE)는 화소 회로로부터 제공되는 구동 전류에 대응하는 휘도를 가지고 발광할 수 있다.
발광 소자(LE)는 발광층을 더 포함할 수 있다. 발광층은 제1 전극과 제2 전극의 사이에 위치할 수 있다. 발광 소자(LE)는 무기 발광층을 포함하는 무기 발광 다이오드일 수 있다. 발광 소자(LE)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 발광 소자(LE)는 GaN 또는 AlGaInP 계열의 무기 물질을 포함하며, 마이크로 LED(light emitting diode), 양자 점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드로 구성될 수 있다. 발광 소자(LE)는 유기물과 무기물이 복합적으로 구성된 발광 다이오드로 구성될 수도 있다. 도 2에서는 화소(PXL)가 단일(single) 발광 소자(LE)를 포함하는 것으로 도시되어 있으나, 화소(PXL)는 복수의 발광 소자들을 포함할 수 있으며, 복수의 발광 소자들은 상호 직렬, 병렬, 또는 직병렬로 연결될 수 있다.
제2 전원 라인(PL2)은 제2 전원 전압(ELVSS)이 인가되는 라인이다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)에 비해 저전위 전압일 수 있다. 제2 전원 전압(ELVSS)은 기저 전압(또는 그라운드 전압)일 수 있다.
한편, 본 개시의 실시예들에 따른 화소 회로는 둘 이상의 트랜지스터와 하나 이상의 커패시터를 포함할 수 있다.
본 개시의 실시예들에 따른 화소 회로는, 일례로, 제1 내지 제9 트랜지스터(T1, ..., T9)와 제1 및 제2 커패시터(Cst, Cpr)를 포함할 수 있다. 화소 회로는 발광 소자(LE)에 공급되는 구동 전류를 생성할 수 있다.
제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 p 형 반도체를 포함하는 p 타입의 박막 트랜지스터로 구현될 수 있다. 경우에 따라, 제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 n 형 반도체를 포함하는 n 타입의 박막 트랜지스터로 구현될 수 있다.
p 타입의 박막 트랜지스터의 경우 턴-온 레벨은 로우 레벨 전압이고, 턴-오프 레벨은 하이 레벨 전압일 수 있다. n 타입의 박막 트랜지스터의 경우, 턴-온 레벨은 하이 레벨 전압이고, 턴-오프 레벨은 로우 레벨 전압일 수 있다.
도 2를 참조하면, 설명의 편의를 위해 본 개시의 실시예들에 따른 화소(PXL)는 제1 내지 제9 트랜지스터들(T1, ..., T9)이 p 타입의 박막 트랜지스터로 구현된 경우를 예로 들어 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 n 타입의 박막 트랜지스터로 구현될 수 있다.
한편, 제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 폴리 실리콘 반도체를 포함할 수 있다. 경우에 따라, 제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 단결정 실리콘 반도체를 포함하거나, 산화물 반도체를 포함하거나, 비정질 실리콘 반도체 등을 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 제1 전극 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 전극과 전기적으로 연결되는 제1 노드(N1)와, 제1 전극이 제1 전원 라인(PL1)과 전기적으로 연결되는 제2 노드(N2)와, 제2 전극이 발광 소자(LE)와 전기적으로 연결되는 제3 노드(N3)를 포함할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터라고도 한다. 제1 트랜지스터(T1)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나이고, 제1 트랜지스터(T1)의 제2 전극은 소스 전극 및 드레인 전극 중 나머지 하나일 수 있다. 예를 들어, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(T1)는 소스 전극의 전압과 게이트 전극의 전압 차에 응답하여, 발광 소자(LE)에 흐르는 구동 전류의 전류량을 제어할 수 있다.
제1 전원 라인(PL1)은 제1 전원 전압(ELVDD)이 인가되는 라인이다. 제1 전원 전압(ELVDD)은 제2 전원 전압(ELVSS)에 비해 고전위 전압일 수 있다. 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS) 사이의 전압 차는 발광 소자(LE)의 문턱 전압보다 클 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제4 노드(N4) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(GWLi)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 의해 동작 타이밍이 제어될 수 있고, 제2 트랜지스터(T2)가 턴-온 되면 데이터 라인(DLj)에 인가된 데이터 전압(Vdata)이 제4 노드(N4)에 전달될 수 있다. 제2 트랜지스터는 스캔 트랜지스터라고도 한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제1 노드(N1)와 제3 노드(N3) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(GC)에 의해 동작 타이밍이 제어될 수 있다. 일례로, 제3 트랜지스터(T3)의 게이트 전극은 i 번째 제2 스캔 라인(GCLi)과 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)가 턴-온 되면 제1 트랜지스터(T1)의 제1 노드(N1)와 제3 노드(N3)가 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)가 턴-온 되면 제1 트랜지스터(T1)는 다이오드 형태로 턴-온 되며, 제1 트랜지스터(T1)의 제1 노드(N1)에는 제2 노드(N2)의 전압(예를 들면, 제1 전원 전압(ELVDD))과 제1 트랜지스터(T1)의 문턱 전압 간의 차이에 대응하는 전압이 샘플링 될 수 있다. 상술한 바와 같이, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 특성치(예를 들면, 문턱 전압)의 변화를 보상하는 기능을 수행할 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터라고도 한다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 제1 노드(N1)와 제4 전원 라인(PL4) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 라인(GILi)과 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 제3 스캔 신호(GI)에 의해 동작 타이밍이 제어될 수 있고, 제4 트랜지스터(T4)가 턴-온 되면 제1 트랜지스터(T1)의 게이트 전극에 제4 전원 전압(VINIT)이 인가된다. 제4 전원 전압(VINIT)은 제1 초기화 전압이라고도 하며, 제4 트랜지스터(T4)는 제1 초기화 트랜지스터라고도 한다. 제4 트랜지스터(T4)가 턴-온 되면, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 전압이 제4 전원 전압(VINIT)으로 초기화될 수 있다.
제5 트랜지스터(T5)는 제4 노드(N4)와 제3 전원 라인(PL3) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제5 트랜지스터(T5)는 제2 스캔 신호(GC)에 의해 동작 타이밍이 제어될 수 있다. 일례로, 제5 트랜지스터(T5)의 게이트 전극은 i 번째 제2 스캔 라인(GCLi)과 전기적으로 연결될 수 있다. 제5 트랜지스터(T5)가 턴-온 되면 제4 노드(N4)에는 제3 전원 전압(VREF)이 인가된다. 제3 전원 전압(VREF)은 기준 전압이라고도 한다.
제1 커패시터(Cst)는 제4 노드(N4)에 전기적으로 연결되는 제1 전극(E11)과, 제1 전원 라인(PL1)에 전기적으로 연결되는 제2 전극(E12)을 포함할 수 있다. 제1 커패시터(Cst)의 제2 전극(E12)이 제1 전원 라인(PL1)에 전기적으로 연결되어 정전압이 인가됨에 따라, 제1 커패시터(Cst)는 제4 노드(N4)에 인가되는 전압(예를 들면, 데이터 전압(Vdata)을 저장할 수 있다. 제1 커패시터(Cst)는 스토리지 커패시터라고도 한다.
제2 커패시터(Cpr)는 제4 노드(N4)와 전기적으로 연결되는 제1 전극(E21)과, 제1 트랜지스터(T1)의 제1 노드(N1)와 전기적으로 연결되는 제2 전극(E22)을 포함할 수 있다. 제4 노드(N4)와 제1 트랜지스터(T1)의 제1 노드(N1) 사이에 제2 커패시터(Cpr)를 더 배치함에 따라, 제1 트랜지스터(T1)의 제1 노드(N1)의 전압이 변동하더라도 제1 커패시터(Cst)의 제1 전극(E11)에는 제1 노드(N1)의 전압 변동이 반영되지 않을 수 있다. 이에 따라, 후술할 바와 같이 데이터 기입 기간과 제1 트랜지스터(T1)의 문턱 전압 보상 기간이 시간적으로 분리될 수 있다. 이에 의해, 고해상도 및 우수한 표시 품질을 구현할 수 있다. 제2 커패시터(Cpr)는 홀드 커패시터라고도 한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제3 노드(N3)와 발광 소자(LE) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제6 트랜지스터(T6)는 제5 노드(N5)에서 발광 소자(LE)의 제1 전극과 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제2 발광 제어 라인(EML2i)과 전기적으로 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 제어 신호(EM2)에 의해 동작 타이밍이 제어될 수 있다. 제6 트랜지스터(T6)가 턴-온 되면 발광 소자(LE)에 구동 전류가 흐를 수 있다. 제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터라고도 한다.
제7 트랜지스터(T7)는 발광 소자(LE)의 제1 전극과 제5 전원 라인(PL5) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제7 트랜지스터(T7)는 발광 소자(LE)의 제1 전극과 제5 노드(N5)에서 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)는 제3 발광 제어 신호(EB)에 의해 동작 타이밍이 제어될 수 있다. 일례로, 제7 트랜지스터(T7)의 게이트 전극은 i 번째 제3 발광 제어 라인(EBLi)과 전기적으로 연결될 수 있다. 제7 트랜지스터(T7)가 턴-온 되면 발광 소자(LE)의 제1 전극으로 제5 전원 전압(VAINIT)이 인가된다. 제7 트랜지스터(T7)는 제2 초기화 트랜지스터(또는 애노드 리셋 트랜지스터)라고도 한다.
제5 전원 라인(PL5)은 제5 전원 전압(VAINIT)이 인가되는 라인이다. 제5 전원 전압(VAINIT)은 발광 소자(LE)의 제1 전극(예를 들면, 애노드 전극)에 인가되는 전압을 초기화하기 위한 전압일 수 있다. 제5 전원 전압(VAINIT)은 제2 초기화 전압이라고도 한다. 제5 전원 전압(VAINIT)의 전압 레벨은 제2 전원 전압(ELVSS)에 가깝게 설정될 수 있으나, 설계에 따라서는 다르게 설정될 수 있다. 제5 전원 전압(VAINIT)의 전압 레벨은 제4 전원 전압(VINIT)의 전압 레벨과 같게 설정될 수도 있고, 다르게 설정될 수도 있다.
제8 트랜지스터(T8)는 제1 전원 라인(PL1)과 제1 트랜지스터(T1)의 제2 노드(N2) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제1 발광 제어 라인(EML1i)과 전기적으로 연결될 수 있다. 제8 트랜지스터(T8)는 제1 발광 제어 신호(EM1)에 의해 동작 타이밍이 제어될 수 있고, 제8 트랜지스터(T8)가 턴-온 되면 제1 트랜지스터(T1)의 제2 노드(N2)에 제1 전원 전압(ELVDD)이 인가될 수 있다. 제8 트랜지스터(T8)는 제1 발광 제어 트랜지스터라고도 한다.
제9 트랜지스터(T9)는 제1 트랜지스터(T1)의 제2 노드(N2)와 제6 전원 라인(PL6) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제9 트랜지스터(T9)는 제3 발광 제어 신호(EB)에 의해 동작 타이밍이 제어될 수 있다. 일례로, 제9 트랜지스터(T9)의 게이트 전극은 i 번째 제3 발광 제어 라인(EBLi)과 전기적으로 연결될 수 있다. 그러나, 제9 트랜지스터(T9)는 제3 발광 제어 신호(EB)와는 다른 신호에 의해 동작 타이밍이 제어될 수도 있다. 아래에서는 제9 트랜지스터(T9)와 제7 트랜지스터(T7)가 모두 제3 발광 제어 신호(EB)에 의해 동작 타이밍이 제어되는 것으로 가정하고 설명하지만, 본 발명이 이에 제한되는 것은 아니다. 제9 트랜지스터(T9)가 턴-온 되면 제1 트랜지스터(T1)의 제2 노드(N2)에는 제6 전원 전압(VBIAS)이 인가될 수 있다.
제6 전원 라인(PL6)은 제6 전원 전압(VBIAS)이 인가되는 라인이다. 제6 전원 전압(VBIAS)은 제1 트랜지스터(T1)에 인가되는 바이어스 전압으로, 제1 트랜지스터(T1)의 히스테리시스를 완화하기 위해 제1 트랜지스터(T1)에 인가되는 전압일 수 있다. 제6 전원 전압(VBIAS)에 의해 제1 트랜지스터(T1)의 전달 특성의 변화가 완화될 수 있다. 제6 전원 전압(VBIAS)은 제1 전원 전압(ELVDD)에 비해 전압 레벨이 더 높은 직류 전압일 수 있다.
제6 전원 전압(VBIAS)을 제1 트랜지스터(T1)에 주기적으로 인가하면 제1 트랜지스터(T1)의 히스테리시스가 완화될 수 있다. 이에 따라, 제1 트랜지스터(T1)가 특정한 전압-전류 전달 특성을 갖도록 제1 트랜지스터(T1)의 전달 특성을 조절함으로써, 발광 기간 중에 제1 트랜지스터(T1)의 문턱 전압이 쉬프트되는 현상을 완화할 수 있다. 따라서, 발광 기간에 발광 소자(LE)에 흐르는 구동 전류가 달라지는 현상이 완화될 수 있어, 표시 장치(100; 도 1을 참조)의 측면에서 시인성이 개선되는 효과가 있다.
한편, 도 2를 참조하면, 스캔 신호(SCAN)는 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GI)를 포함할 수 있다. 발광 제어 신호(EM)는 제1 발광 제어 신호(EM1), 제2 발광 제어 신호(EM2), 제3 발광 제어 신호(EB)를 포함할 수 있다.
제3 트랜지스터(T3)와 제5 트랜지스터(T5)는 동일한 제2 스캔 라인(GCLi)에 전기적으로 연결되는 경우가 도시되어 있으나, 설계에 따라, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)는 서로 다른 제2 스캔 라인(예를 들면 GCLi와 GCL(i+6) 등)에 전기적으로 연결될 수도 있다.
전술한 제1 내지 제9 트랜지스터들(T1, ..., T9)은 상호 유사한 구조 및 크기의 트랜지스터로 형성될 수 있다. 또는, 제1 내지 제9 트랜지스터들(T1, ..., T9) 중 적어도 하나는 나머지 트랜지스터들과 상이한 구조 및 크기의 트랜지스터로 형성될 수 있다.
제1 내지 제9 트랜지스터들(T1, ..., T9) 중 하나 이상의 트랜지스터는 듀얼 게이트 트랜지스터(또는, 직렬 연결된 복수의 서브 트랜지스터들을 포함하는 트랜지스터)로 구현될 수 있다.
상술한 화소(PXL)의 구조는 하나의 예시일 뿐, 본 발명의 화소 구조는 상술한 화소 구조에 제한되는 것은 아니다.
도 3은 도 2의 화소를 구동하기 위한 데이터 기입 사이클(DATA WRITING CYCLE)의 타이밍도에 대한 일 예시이다.
도 3에는 데이터 기입 사이클(DATA WRITING CYLCE)에서 스캔 신호(SCAN)와 발광 제어 신호(EM)의 파형이 도시된다.
도 3을 참조하면, 데이터 기입 사이클(DATA WRITING CYCLE)은 제1 기간(P1) 내지 제10 기간(P10)을 포함할 수 있다.
여기서, 제1 시점(TP1)과 제2 시점(TP2) 사이의 기간에는 제1 기간 내지 제6 기간(P1, ..., P6)이 포함될 수 있다. 제1 시점(TP1)과 제2 시점(TP2) 사이의 기간은 제1 트랜지스터의 문턱 전압 보상 기간(이하, "문턱 전압 보상 기간"으로 약칭함)일 수 있다.
제2 시점(TP2)과 제3 시점(TP3) 사이의 기간에는 제7 기간 내지 제9 기간(P7, P8, P9)이 포함될 수 있다. 제2 시점(TP2)과 제3 시점(TP3) 사이의 기간은 데이터 기입 기간일 수 있다.
제3 시점(TP3) 이후의 기간에는 제10 기간(P10)이 포함될 수 있다. 제10 기간(P10)은 발광 기간일 수 있다.
스캔 신호(SCAN)와 발광 제어 신호(EM)의 로우 레벨 전압은 턴-온 레벨에 대응하고, 하이 레벨은 턴-오프 레벨에 대응한다.
한편, 도 3을 참조하면, 점선 사이의 시간 간격은 1 수평 기간(1H)으로 도시된다. 1 수평 기간(1H)은 순차적으로 스캔 되는 화소 행들 사이의 시간 간격을 의미하거나, 하나의 화소 행에 데이터 신호를 인가하기 위해 할당된 시간일 수 있다. 예를 들어, 표시 장치(100; 도 1 참조)가 240Hz의 주파수로 영상을 재생하는 경우에, 1 수평 기간(1H)은 약 1.84μs 일 수 있다.
제1 내지 제6 기간(P1, ..., P6)은 각각 약 3 수평 기간(3H)의 길이를 갖는 것으로 도시되어 있으나, 구동 방법에 따라 3 수평 기간(3H)보다 큰 값을 갖거나, 3 수평 기간(3H)보다 작은 값을 가질 수도 있다. 또한, 제1 내지 제6 기간(P1, ..., P6) 중 적어도 하나의 기간은 다른 기간들과 그 길이가 상이할 수 있다.
이하 도 4 내지 도 13을 참조하여, 제1 내지 제10 기간(P1, ..., P10)에 대해 보다 자세히 살펴본다.
도 4는 도 3의 타이밍도의 제1 기간(P1)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제1 기간(P1)은 제1 트랜지스터(T1)의 제1 노드(N1)의 전압을 초기화하기 위해 구성되는 기간일 수 있다. 예를 들면, 제1 노드(N1)의 전압을 제4 전원 전압(VINIT)으로 초기화하기 위한 기간일 수 있다.
도 4를 참조하면, 제1 기간(P1)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제3 스캔 신호(PLS1)가 입력될 수 있다.
제1 기간(P1)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되어, 제1 트랜지스터(T1)의 제2 노드(N2)에는 제1 전원 전압(ELVDD)이 인가된다. 턴-온 레벨의 제3 스캔 신호(PLS1)가 입력되어 제1 트랜지스터(T1)의 제1 노드(N1)에는 제4 전원 전압(VINIT)이 인가된다. 한편, 제1 커패시터(Cst)에는 이전 프레임의 데이터 전압(Vdata)이 저장되어 있다. 제2 커패시터(Cpr)의 제1 전극(E21)에 전기적으로 연결되는 제4 노드(N4)는 플로팅 상태일 수 있고, 제1 노드(N1)에 제1 초기화 전압(VINIT)이 인가됨에 따라 제4 노드(N4)의 전압은 이전 프레임의 데이터 전압(Vdata)으로부터 다소 낮아질 수 있다.
도 4를 참조하면, 턴-온 레벨의 제3 스캔 신호(PLS1)가 입력되는 기간의 길이는 3 수평 기간(3H)의 제1 기간(P1)보다 다소 짧게 설정될 수 있다. 이 경우, 턴-온 레벨의 제3 스캔 신호(PLS1)가 입력되는 기간의 이전 및/또는 이후에 턴-오프 레벨의 제3 스캔 신호(GI)가 입력되는 마진 기간이 존재할 수 있다.
도 5는 도 3의 타이밍도의 제2 기간(P2)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제2 기간(P2)은 제1 트랜지스터(T1)의 문턱 전압 변화를 보상하고, 제4 노드(N4)에 제3 전원 전압(VREF; 또는 기준 전압)을 인가하기 위한 기간일 수 있다.
도 5를 참조하면, 제2 기간(P2)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제2 스캔 신호(PLS2)가 입력될 수 있다.
제2 기간(P2)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI)가 입력되며, 턴-오프 레벨의 제1 스캔 신호(GW)가 입력되고, 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제2 기간(P2)에는 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제2 스캔 신호(PLS2)가 입력되어, 제1 트랜지스터(T1)의 제1 노드(N1)와 제3 노드(N3)는 다이오드 형태로 연결된다. 이에 따라, 제1 트랜지스터(T1)의 제1 노드(N1)에는 제1 전원 전압(ELVDD)과 제1 트랜지스터(T1)의 문턱 전압(threshold voltage; Vth라고도 함) 사이의 전압 차(즉, ELVDD-Vth)에 해당하는 전압이 인가될 수 있다.
한편, 상기 동작과 함께 제5 트랜지스터(T5)는 턴-온 되어 제4 노드(N4)에는 제3 전원 전압(VREF)이 인가되는데, 이 과정에서 제1 트랜지스터(T1)의 제1 노드(N1)의 전압이 흔들릴 수 있다.
구체적으로, 제4 노드(N4)의 전압은 이전 프레임의 데이터 전압(Vdata)에서 제3 전원 전압(VREF)으로 변동할 수 있다. 제2 커패시터(Cpr)의 제1 전극(E21)은 제4 노드(N4)에 전기적으로 연결되고 제2 전극(E22)은 제1 트랜지스터(T1)의 제1 노드(N1)에 전기적으로 연결되어, 제4 노드(N4)의 전압 변동에 의해 제1 노드(N1)의 전압 또한 변동할 수 있다. 이에 따라, 제2 기간(P2)의 제1 노드(N1)에는 제1 전원 전압과 제1 트랜지스터 문턱 전압 간의 차에 대응하는 전압(즉, ELVDD-Vth)과 다른 전압이 인가될 수 있다.
따라서, 제4 노드(N4)의 전압이 제3 전원 전압(VREF)으로 고정된 상태에서 제1 트랜지스터(T1)의 문턱 전압 보상 동작을 수행하는 것이 방안이 요구된다.
도 6은 도 3의 타이밍도의 제3 기간(P3)을 도 2의 화소 구조와 함께 표시한 도면이다. 도 7은 도 3의 타이밍도의 제4 기간(P4)을 도 2의 화소 구조와 함께 표시한 도면이다.
도 6을 참조하면, 제3 기간(P3)에는 전술한 도 4와 동일하거나 유사한 방식으로 화소(PXL)에 신호가 공급될 수 있다.
즉, 제3 기간(P3)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제3 스캔 신호(PLS3)가 입력될 수 있다.
제3 기간(P3)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
이에 따라 제1 트랜지스터(T1)의 제1 노드(N1)에는 제4 전원 전압(VINIT)이 인가된다.
도 7을 참조하면, 제4 기간(P4)에는 전술한 도 5와 동일하거나 유사한 방식으로 화소(PXL)에 신호가 공급될 수 있다.
즉, 제4 기간(P4)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제2 스캔 신호(PLS4)가 입력될 수 있다.
제4 기간(P4)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
이에 따라, 제4 노드(N4)에는 다시 한 번 제3 전원 전압(VREF)이 인가되고, 제1 트랜지스터(T1)의 제1 노드(N1)에는 제1 전원 전압과 제1 트랜지스터(T1)의 문턱 전압 간의 차이에 대응하는 전압(즉, ELVDD-Vth)이 인가될 수 있다.
전술한 제3 기간(P3)과 제4 기간(P4)이 구비됨에 따라, 제1 트랜지스터(T1)의 문턱 전압 변화를 보다 정확하게 보상할 수 있다.
제3 기간(P3)의 길이는 제1 기간(P1)의 길이와 같게 설정될 수도 있고, 다르게 설정될 수도 있다. 제4 기간(P4)의 길이는 제2 기간(P2)의 길이와 같게 설정될 수도 있고, 다르게 설정될 수도 있다.
도 8은 도 3의 타이밍도의 제5 기간(P5)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다. 도 9는 도 3의 타이밍도의 제6 기간(P6)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
도 8을 참조하면, 제5 기간(P5)에는 전술한 도 4 및 도 6과 동일하거나 유사한 방식으로 화소(PXL)에 신호가 공급될 수 있다.
즉, 제5 기간(P5)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제3 스캔 신호(PLS5)가 입력될 수 있다.
제5 기간(P5)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
이에 따라 제1 트랜지스터(T1)의 제1 노드(N1)에는 제4 전원 전압(VINIT)이 인가된다.
도 9를 참조하면, 제6 기간(P6)에는 전술한 도 5 및 도 7과 동일하거나 유사한 방식으로 화소(PXL)에 신호가 공급될 수 있다.
즉, 제6 기간(P6)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고, 턴-온 레벨의 제2 스캔 신호(PLS6)가 입력될 수 있다.
제6 기간(P6)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
이에 따라, 제4 노드(N4)에는 다시 한 번 제3 전원 전압(VREF)이 인가되고, 제1 트랜지스터(T1)의 제1 노드(N1)에는 제1 전원 전압(ELVDD)과 제1 트랜지스터(T1)의 문턱 전압 간의 차이에 대응하는 전압(즉, ELVDD-Vth)이 인가될 수 있다.
전술한 제5 기간(P5)과 제6 기간(P6)이 구비됨에 따라, 제1 트랜지스터(T1)의 문턱 전압 변화를 더욱 정확하게 보상할 수 있다.
제5 기간(P5)의 길이는 제1 기간(P1) 및 제3 기간(P3)의 길이와 같게 설정될 수도 있고, 제1 기간(P1) 및 제3 기간(P3) 중 어느 하나의 기간의 길이와 다르게 설정될 수도 있다. 제6 기간(P6)의 길이는 제2 기간(P2) 및 제4 기간(P4)의 길이와 같게 설정될 수도 있고, 제2 기간(P2) 및 제4 기간(P4) 중 어느 하나의 기간의 길이와 다르게 설정될 수도 있다.
한편, 경우에 따라, 제5 기간(P5)과 제6 기간(P6)은 생략될 수 있다. 이 경우, 제4 기간(P4) 이후에 제7 기간(P7)이 이어질 수 있다.
전술한 제1 기간(P1), 제3 기간(P3) 및 제5 기간(P5)은 제1 트랜지스터(T1)의 제1 노드(N1)의 전압을 초기화 하기 위한 제1 노드 초기화 단계와 대응할 수 있다.
전술한 제2 기간(P2), 제4 기간(P4) 및 제6 기간(P6)은 제1 트랜지스터(T1)의 문턱 전압 변화를 실질적으로 보상하는 문턱 전압 보상 단계와 대응할 수 있다.
제1 노드 초기화 단계와 문턱 전압 보상 단계는 연속해서 수행될 수 있다. 제1 노드 초기화 단계와 문턱 전압 보상 단계는 두 번 이상 반복될 수 있다.
도 10은 도 3의 타이밍도의 제7 기간(P7)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제7 기간(P7)은 턴-온 레벨의 제1 스캔 신호(GW)가 입력될 수 있다. 제7 기간(P7)은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
턴-온 레벨의 제1 스캔 신호(GW)가 입력되면, 데이터 라인(DLj)에 인가되는 데이터 전압(Vdata)은 제4 노드(N4)에 인가되고 제1 커패시터(Cst)는 데이터 전압(Vdata)에 상응하는 전압을 저장할 수 있다.
한편, 제4 노드(N4)의 전압이 제3 전원 전압(VREF)에서 데이터 전압(Vdata)으로 변동함에 따라, 제2 커패시터(Cpr)의 제2 전극(E22)의 전압 레벨은 제1 전극(E11)의 전압 레벨이 달라진 만큼 변동한다. 이는 커패시터의 커플링 현상으로 설명될 수 있다. 이에 의해, 제2 커패시터(Cpr)의 제2 전극(E22)의 전압 레벨은 데이터 전압(Vdata)과 제3 전원 전압(VREF)의 전압 차(즉, Vdata-VREF)에 대응하는 전압만큼 변동한다.
따라서, 제7 기간(P7)이 종료되는 시점에서 제2 커패시터(Cpr)의 제2 전극(E22)의 전압(즉, 제1 노드(N1)의 전압; 아래 수학식 1에서 N1으로 간단하게 기재됨)은 아래 수학식 1과 같다.
상기 수학식 1에서 ELVDD는 제1 전원 전압(ELVDD), Vth는 제1 트랜지스터(T1)의 문턱 전압, Vdata는 해당 프레임에 화소(PXL)에 입력된 데이터 전압, VREF는 제3 전원 전압(VREF)에 해당한다.
따라서, 제1 트랜지스터(T1)의 문턱 전압(Vth) 변동을 보상하고, 제1 트랜지스터(T1)의 제1 노드(N1)에 데이터 전압(Vdata)에 대응하는 전압을 인가할 수 있다.
아울러, 데이터 전압(Vdata)이 화소(PXL)에 입력되는 제7 기간(P7)은 "문턱 전압 보상 기간"의 제1 기간 내지 제6 기간(P1, ..., P6)과 구별된다. 이에 따라, 데이터 전압(Vdata)이 화소(PXL)에 입력되는 제7 기간(P7)의 길이가 짧아지더라도, "문턱 전압 보상 기간"의 길이는 충분히 확보될 수 있다. 이에 의해, 다수의 화소 행이 배열되는 고해상도의 표시 장치(100; 도 1을 참조)를 구현할 수 있고, 높은 프레임 주파수로 영상을 표시할 수 있는 표시 장치(100)를 제공할 수 있다.
도 11은 도 3의 타이밍도의 제8 기간(P8)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제8 기간(P8)은 턴-온 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다. 제8 기간(P8)은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW)가 입력될 수 있다.
턴-온 레벨의 제3 발광 제어 신호(EB)가 입력됨에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)에는 제6 전원 전압(VBIAS)이 입력될 수 있다. 이에 따라, 제1 트랜지스터(T1)가 특정한 전압-전류 전달 특성을 갖도록 미리 조절할 수 있다.
도 12는 도 3의 타이밍도의 제9 기간(P9)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제9 기간(P9)은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW) 및 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제8 기간(P8)과 제10 기간(P10) 사이에 제9 기간(P9)이 존재함에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)에 제6 전원 전압(VBIAS)이 인가되는 기간과 발광 소자(LE)가 발광하는 기간 사이에 시간적인 마진이 확보될 수 있다.
도 13은 도 3의 타이밍도의 제10 기간(P10)을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제10 기간(P10)은 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-온 레벨의 제2 발광 제어 신호(EM2)가 입력될 수 있다.
제10 기간(P10)은 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW) 및 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제10 기간(P10)에는 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력됨에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)의 전압이 제6 전원 전압(VBIAS)에서 제1 전원 전압(ELVDD)으로 달라진다.
제10 기간(P10)은 턴-온 레벨의 제1 발광 제어 신호(EM1)과 턴-온 레벨의 제2 발광 제어 신호(EM2)가 입력됨에 따라, 제1 트랜지스터(T1)를 통해 발광 소자(LE)에는 구동 전류가 흐를 수 있다. 이러한 이유로 제10 기간(P10)은 발광 기간이라고도 한다.
한편, 제10 기간(P10)에 발광 소자(LE)에 흐르는 구동 전류는 다음 수학식 2에 따라 계산될 수 있다.
상기 수학식 2에서, "ILE"는 발광 소자(LE)에 흐르는 구동 전류를, "u"는 제1 트랜지스터(T1)의 이동도를, "Cox"는 제1 트랜지스터(T1)의 기생 용량을, "W"는 제1 트랜지스터(T1)의 채널 폭을, "L"은 제1 트랜지스터(T1)의 채널 길이를, "Vsg"는 제1 트랜지스터(T1)의 소스 전극과 게이트 전극 간의 전압 차(즉, Vs-Vg)를, "Vth"는 제1 트랜지스터(T1)의 문턱전압을 나타낸다.
그리고, "(ELVDD)"는 제1 트랜지스터(T1)의 제2 노드(N2)의 전압(즉, 제1 트랜지스터(T1)의 소스 노드의 전압)으로 제1 전원 전압(ELVDD)을 나타내고, "(ELVDD-Vth+Vdata-VREF)"는 제1 트랜지스터(T1)의 제1 노드(N1)의 전압(즉, 제1 트랜지스터(T1)의 게이트 전극의 전압)을 나타낸다.
이에 따라, 발광 소자(LE)에 흐르는 구동 전류(ILE)는 제1 트랜지스터(T1)의 문턱 전압(Vth)의 영향을 받지 않게 되어 시인성이 개선된다.
데이터 기입 사이클(DATA WRITING CYCLE)은 제1 기간(P1) 내지 제10 기간(P10)을 포함함으로써 제1 트랜지스터(T1)의 문턱 전압(Vth) 변화의 보상 동작, 데이터 기입 동작 및 발광 동작 등이 수행될 수 있다.
도 14는 도 2의 화소를 구동하기 위한 홀드 사이클(HOLD CYCLE)의 타이밍도에 대한 일 예시이다.
홀드 사이클(HOLD CYLCLE)은 이전의 데이터 기입 사이클(DATA WRITING CYCLE)에서 화소에 기입된 데이터를 그대로 이용하여 발광시킴으로써, 프레임을 전환하지 않고 이미지를 다시 표시하는 기간이다. 즉, 하나의 프레임은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)을 포함하며, 하나의 프레임은 하나 이상의 홀드 사이클(HOLD CYCLE)을 포함할 수 있다. 하나 이상의 홀드 사이클(HOLD CYCLE)은 데이터 기입 사이클(DATA WRITING CYCLE) 이후에 연속적으로 존재할 수 있다.
홀드 사이클(HOLD CYCLE)은 전술한 데이터 기입 사이클(DATA WRITING CYCLE)과 비교해, 제1 트랜지스터의 문턱 전압을 보상하는 동작과 데이터를 기입하는 동작이 생략되며, 발광 동작이 수행될 수 있다.
홀드 사이클(HOLD CYLCE)의 길이는 전술한 데이터 기입 사이클(DATA WRITING CYCLE)의 길이와 동일할 수 있다. 이 경우, 홀드 사이클(HOLD CYCLE)은 데이터 기입 사이클(DATA WRITING CYCLE)에서의 제1 기간 내지 제10 기간(P1, ..., P10)에 대응하는 제1 기간 내지 제10 기간(P1', ..., P10')을 포함할 수 있다. 제1 시점(TP1)과 제2 시점(TP2) 사이에는 제1 기간 내지 제6 기간(P1', ..., P6')이 존재할 수 있다. 제2 시점(TP2)과 제3 시점(TP3) 사이에는 제7 기간 내지 제9 기간(P7', P8', P9')이 존재할 수 있다. 제3 시점(TP3) 이후에는 제10 기간(P10')이 존재할 수 있다.
도 15는 도 14의 타이밍도의 제1 기간 내지 제6 기간(P1', ..., P6')을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제1 기간 내지 제6 기간(P1', ..., P6')은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력될 수 있다. 제1 기간 내지 제6 기간(P1', ..., P6')은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW) 및 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제1 기간 내지 제6 기간(P1', ..., P6')에는 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력됨에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)에는 제1 전원 전압(ELVDD)이 인가된다.
홀드 사이클(HOLD CYCLE)에는 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제2 스캔 신호(GC) 및 턴-오프 레벨의 제3 스캔 신호(GI)가 입력되므로, 제1 트랜지스터(T1)의 제1 노드(N1)의 전압은 전술한 데이터 기입 사이클(DATA WRITING CYCLE)의 발광 기간에 제1 노드(N1)에 인가된 전압과 같거나 유사할 수 있다. 즉, 제1 기간 내지 제6 기간(P1', ..., P6')에 제1 트랜지스터(T1)의 제1 노드(N1)의 전압은 "ELVDD-Vth+Vdata-VREF"과 같거나 유사할 수 있다. (전술한 수학식 2를 참조)
도 16은 도 14의 타이밍도의 제7 기간(P7')을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제7 기간(P7')은 제1 기간 내지 제6 기간(P1', ..., P6')과 제8 기간(P8')을 시간적으로 분리하기 위해 마진을 제공하는 기간일 수 있다.
제7 기간(P7')은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제7 기간(P7')은 제1 트랜지스터(T1)의 제2 노드(N2)에 정전압이 인가되지 않는 상태일 수 있다.
도 17은 도 14의 타이밍도의 제8 기간(P8')을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제8 기간(P8')은 제1 트랜지스터(T1)의 제2 노드(N2)에 제6 전원 전압(VBIAS)을 인가하여, 제1 트랜지스터(T1)가 특정한 전압-전류 전달 특성을 갖도록 제1 트랜지스터(T1)의 전달 특성을 조절하는 기간일 수 있다. 이로써, 발광 중에 제1 트랜지스터(T1)의 문턱 전압이 쉬프트되는 현상을 완화할 수 있다.
제8 기간(P8')은 턴-온 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다. 제8 기간(P8')은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW)가 입력될 수 있다.
도 18은 도 14의 타이밍도의 제9 기간(P9')을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제9 기간(P9')은 제8 기간(P8')과 제10 기간(P10')을 분리하기 위해 시간적인 마진을 제공하기 위하여 마련되는 기간일 수 있다.
제9 기간(P9')은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
도 19는 도 14의 타이밍도의 제10 기간(P10')을 도 2의 화소(PXL) 구조와 함께 표시한 도면이다.
제10 기간(P10')은 발광 소자(LE)가 발광하는 기간일 수 있다. 발광 소자(LE)는 해당 홀드 사이클(HOLD CYCLE) 이전의 데이터 기입 사이클(DATA WRITING CYCLE)에서 저장된 데이터 전압(Vdata)에 기초하여 발광할 수 있다.
제10 기간(P10')에 진입하면 제1 트랜지스터(T1)의 제2 노드(N2)의 전압은 제1 전원 전압(ELVDD)으로 변동한다. 제10 기간(P10')에 발광 소자(LE)에 흐르는 구동 전류의 크기는, 전술한 수학식 2에서와 마찬가지로 계산되므로, 이에 대한 설명은 생략한다.
이에 따라, 본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)는 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)을 구비하여 다양한 프레임 주파수를 구현할 수 있다.
또한, 홀드 사이클(HOLD CYCLE)에는 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제2 스캔 신호(GC) 및 턴-오프 레벨의 제3 스캔 신호(GI)가 화소(PXL)에 지속적으로 입력되므로, 홀드 사이클(HOLD CYCLE)에는 스캔 구동 회로(130; 도 1을 참조)에 대한 제어가 용이할 수 있다.
또한, 홀드 사이클(HOLD CYCLE)에는 데이터 기입 사이클(DATA WRITING CYCLE)과 마찬가지의 타이밍에 턴-온 레벨의 제1 발광 제어 신호(EM1), 턴-온 레벨의 제2 발광 제어 신호(EM2) 및 턴-온 레벨의 제3 발광 제어 신호(EB)가 화소(PXL)에 입력될 수 있다.
이에 따라, 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)에서 발광 구동 회로(140; 도 1을 참조)를 동일하게 제어하는 것이 가능할 수 있으므로 간소한 표시 장치(100; 도 1을 참조)를 제공할 수 있다.
도 20은 본 개시의 실시예들에 따른 표시 장치에서 고속 구동을 예시적으로 설명하기 위한 도면이다.
고속 구동 시에 하나의 프레임(1 FRAME)은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)과 하나 이상의 홀드 사이클(HOLD CYCLE)을 포함할 수 있다. 경우에 따라, 고속 구동 시에 하나의 프레임(1 FRAME)은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)만으로 이루어질 수도 있다.
도 20에는 하나의 프레임(1 FRAME)이 하나의 데이터 기입 사이클(DATA WRITING CYCLE)과 하나의 홀드 사이클(HOLD CYCLE)을 포함하는 경우가 예시적으로 도시된다.
예를 들어, 240Hz의 프레임 주파수로 영상을 표시하는 경우에, 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)의 주파수는 각각 480Hz일 수 있다. 또는, 144Hz의 프레임 주파수로 영상을 표시하는 경우에, 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)의 주파수는 각각 288Hz일 수 있다.
즉, 본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)는 최대 프레임 주파수보다 더 빠른 주파수의 데이터 기입 사이클(DATA WRITING CYCLE) 및 홀드 사이클(HOLD CYCLE)로 영상을 표시할 수 있다.
아래에서는 설명의 편의를 위해, 도 20에 도시된 프레임 주파수가 240Hz인 것으로 가정하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
도 20을 참조하면, 고속 구동으로 같은 계조의 영상을 10 프레임 동안 연속해서 표시하는 경우에 데이터 기입 사이클(DATA WRITING CYCLE)에서의 휘도(DLM)와 홀드 사이클(HOLD CYCLE)에서의 제1 피크 휘도(PLM1)가 각각 도시된다.
홀드 사이클(HOLD CYCLE)에서의 제1 피크 휘도(PLM1)는 데이터 기입 사이클(DATA WRITING CYCLE)에서의 휘도보다 높은 값을 갖는데, 이러한 휘도의 차이는 홀드 사이클(HOLD CYCLE)의 제1 기간 내지 제6 기간(P1', ..., P6') 동안 제1 트랜지스터(T1)의 제2 노드(N2)에 제1 전원 전압(ELVDD)이 바이어스 전압으로 인가되는 것에서 기인하는 것일 수 있다. (이상, 도 15를 참조)
데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)은, 제1 트랜지스터(T1)에 제6 전원 전압(VBIAS)을 바이어스 전압으로 인가하는 제8 기간(P8, P8'; 각각 도 11, 도 17을 참조)에 제1 트랜지스터(T1)의 전압-전류 전달 특성이 서로 다를 수 있다. 이는 도 20에서 도시되는 데이터 기입 사이클(DATA WRITING CYCLE)에서의 휘도(DLM)와 홀드 사이클(HOLD CYCLE)에서의 제1 피크 휘도(PLM1) 값이 다르게 나타나는 것으로 확인된다.
표시 장치(100; 도 1을 참조)의 사용자는 하나의 프레임(1 FRAME)의 휘도를 데이터 기입 사이클(DATA WRITING CYCLE)에서의 휘도(DLM)와 홀드 사이클(HOLD CYCLE)에서의 제1 피크 휘도(PLM1) 사이의 어떠한 값(예를 들면, 평균 값)으로 인식할 수 있다.
도 21은 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)에서 휘도 차이가 발생하는 원인을 간단하게 설명하기 위한 도면이다.
도 21에 도시된 그래프는 화소의 제1 트랜지스터(T1; 도 2를 참조)의 전달 특성 그래프를 나타낸 것이다.
(a)에 도시된 그래프는 데이터 기입 사이클(DATA WRITING CYCLE)에 제1 트랜지스터의 전압-전류 전달 특성이 전체적으로 네거티브 쉬프트 되었다가 제6 전원 전압(VBIAS)을 바이어스 전압으로 인가하여 포지티브 쉬프트 되는 것을 나타낸 도면이다.
(b)에 도시된 그래프는 홀드 사이클(HOLD CYCLE)에 제1 트랜지스터의 전압-전류 전달 특성이 전체적으로 네거티브 쉬프트 되었다가 제6 전원 전압(VBIAS)을 바이어스 전압으로 인가하여 포지티브 쉬프트 되는 것을 나타낸 도면이다.
제1 트랜지스터의 문턱 전압의 관점에서, 데이터 기입 사이클(DATA WRITING CYCLE)에 제1 트랜지스터의 문턱 전압은 상대적으로 크게 네거티브 쉬프트 되고, 홀드 사이클(HOLD CYCLE)에서 제1 트랜지스터의 문턱 전압은 상대적으로 적게 네거티브 쉬프트 된다.
데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)에 같은 제6 전원 전압(VBIAS)을 바이어스 전압으로 인가하더라도, 제1 트랜지스터의 전압-전류 전달 특성이 동일한 수준까지 포지티브 쉬프트되는데 필요한 시간은 다를 수 있다.
제1 트랜지스터의 게이트-소스 전극의 전압 차(Vgs)와 구동 전류에 대응하는 드레인 전류(Ids)를 살펴보면, 게이트-소스 전극의 전압 차(Vgs)가 동일할 때, 드레인 전류(Ids)의 크기는 데이터 기입 사이클(DATA WRITING CYCLE) 보다 홀드 사이클(HOLD CYCLE)에서 더 클 수 있다. 여기서 드레인 전류(Ids)는 전술한 구동 전류(ILE; 수학식 2를 참조)에 대응될 수 있다.
도 21을 참조하면, 제1 트랜지스터의 게이트-소스 전극의 전압 차(Vgs)가 턴-온 레벨 전압인 제1 전압(V1)인 조건에서, 데이터 기입 사이클(DATA WRITING CYCLE)의 드레인 전류(Ids)의 크기는 제1 전류(I1)이다. 반면 같은 조건에서, 홀드 사이클(HOLD CYCLE)의 드레인 전류(Ids)의 크기는 제1 전류(I1)보다 큰 제2 전류(I2)이다.
이에 따라, 데이터 기입 사이클(DATA WRITING CYCLE)과 홀드 사이클(HOLD CYCLE)에서 각각 같은 제6 전원 전압(VBIAS)을 바이어스 전압을 인가하더라도, 홀드 사이클(HOLD CYCLE)에서 화소의 휘도가 데이터 기입 사이클(DATA WRITING CYCLE)에서 화소의 휘도보다 클 수 있다.
도 22는 본 개시의 실시예들에 따른 표시 장치에서 고속 구동과 저속 구동을 비교하여 설명하는 도면이다.
저속 구동 시, 하나의 프레임(1 FRAME)은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)과 둘 이상의 홀드 사이클(HOLD CYCLE)을 포함할 수 있다.
고속 구동과 저속 구동은 서로에게 상대적인 개념일 수 있다. 경우에 따라, 미리 설정된 프레임 주파수를 기준으로 고속 구동과 저속 구동을 구분할 수도 있다. 이 경우, 서로 다른 프레임 주파수를 가지는 경우에도 모두 고속 구동에 해당하거나, 모두 저속 구동에 해당할 수도 있다.
아래에서는 고속 구동의 예시로서 240Hz를, 저속 구동의 예시로서 48Hz 이하의 주파수를 예로 들어 설명하지만, 본 발명이 이에 제한되는 것은 아니며, 고속 구동과 저속 구동의 주파수는 전술한 바와 같이 여러가지 방법으로 정해질 수 있다.
도 22를 참조하면, 고속 구동에서 저속 구동으로 전환되는 전환 시점(TRT)이 도시되며, 고속 구동의 프레임 주파수는 240Hz를, 저속 구동의 프레임 주파수는 48Hz를 예시적으로 사용하였다. 즉, 전환 시점(TRT)을 기준으로, 앞선 기간에는 고속 구동이 이루어지고, 뒤따르는 기간에는 저속 구동이 이루어진다.
이 경우, 고속 구동 시 하나의 프레임(1 FRAME)은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)과 하나의 홀드 사이클(HOLD CYCLE)을 포함할 수 있다. 그리고, 저속 구동 시 하나의 프레임(1 FRAME)은 하나의 데이터 기입 사이클(DATA WRITING CYCLE)과 연속하는 9개의 홀드 사이클(HOLD CYCLE)을 포함할 수 있다.
도 22는 고속 구동 기간(240Hz 구동 기간)과 저속 구동 기간(48Hz 구동 기간)에 같은 계조의 영상을 표시하기 위한 경우를 나타낸 것으로, 데이터 기입 사이클(DATA WRITING CYCLE)에서의 휘도(DLM)가 모두 동일(또는 동등한 수준)할 수 있다.
한편, 전환 시점(TRT) 이후의 첫 번째 프레임(1ST FRAME)에, 9개의 홀드 사이클(HOLD CYCLE)은 휘도가 점차적으로 증가한다. 전환 시점(TRT) 이후의 첫 번째 프레임(1ST FRAME)에 제2 피크 휘도(PLM2)는, 제1 피크 휘도(PLM1)보다 높은 값에서 형성된다.
전환 시점(TRT) 이후의 두 번째 프레임(2ND FRAME)에, 9개의 홀드 사이클(HOLD CYCLE)은 휘도가 점차적으로 증가한다. 전환 시점(TRT) 이후의 두 번째 프레임(2ND FRMAE)에 제3 피크 휘도(PLM3)는, 제2 피크 휘도(PLM2)보다 낮지만 제1 피크 휘도(PLM1)보다 높은 값에서 형성된다.
이에 따르면, 전환 시점(TRT) 이후의 첫 번째 프레임(1ST FRAME)에 휘도가 일시적으로 크게 증가하는 현상이 시인될 수 있다. 이는 사용자에게 깜빡임으로 시인되며, 이러한 현상을 "플리커 현상"이라고도 한다.
따라서, 전환 시점(TRT) 이후의 피크 휘도(예를 들면 PLM2, PLM3 등)를 낮추기 위한 방안이 요구되고 있다.
도 23은 본 개시의 실시예들에 따른 표시 장치에서 레벨 쉬프트된 제6 전원 전압(VBIAS')이 화소(PXL)에 인가됨에 따른 문턱 전압 원복 현상을 설명하기 위한 도면이다.
도 23을 참조하면, 레벨 쉬프트된 제6 전원 전압(VBIAS')이 제6 전원 라인(PL6)으로 인가될 수 있다.
레벨 쉬프트된 제6 전원 전압(VBIAS')은 데이터 기입 사이클(DATA WRITING CYCLE)의 제8 기간(P8)에 제1 트랜지스터(T1)의 제2 노드(N2)에 인가될 수 있다.
레벨 쉬프트된 제6 전원 전압(VBIAS')은 제6 전원 전압(VBIAS)보다 높은 전압으로, 제1 트랜지스터(T1)의 문턱 전압(Vth)을 더욱 빠르게 포지티브 쉬프트 시킬 수 있다. 즉, 전술한 도 21을 참조하면, 레벨 쉬프트된 제6 전원 전압(VBIAS')이 제1 트랜지스터(T1)의 바이어스 전압으로 인가됨에 따라, 제1 트랜지스터(T1)의 문턱 전압 원복 현상(Vth Recovery; 또는 문턱 전압 복원 현상이라고도 함)이 촉진된다.
도 24는 레벨 쉬프트된 제6 전원 전압을 화소에 공급하는 경우에 화소의 휘도를 설명하는 도면이다.
도 24는 레벨 쉬프트된 제6 전원 전압(VBIAS'; 도 23 참조)이 전환 시점(TRT) 직후의 첫 번째 프레임(1ST FRAME)에 제6 전원 라인(PL6; 도 23 참조)으로 인가된 경우에서 화소의 휘도 변화가 도시된다.
도 24를 참조하면, 고속 구동에서 저속 구동으로 전환되는 전환 시점(TRT) 직후의 첫 번째 프레임(1ST FRAME)에, 데이터 기입 사이클(DATA WRITING CYCLE)의 휘도(DLM)는 일정하다. 반면, 첫 번째 프레임(1ST FRMAE)에 홀드 사이클(HOLD CYCLE)의 제2 피크 휘도(PLM2')는, 전술한 제2 피크 휘도(PLM2)와 비교해 그 값이 더 낮다.
따라서, 첫 번째 프레임(1ST FRAME)의 피크 휘도(PLM2')를 낮추는 측면에서, 레벨 쉬프트된 제6 전원 전압(VBIAS')을 제6 전원 라인(PL6)으로 공급하는 것은 효과가 있다. (이상, 도 23을 함께 참조)
여기서, 레벨 쉬프트된 제6 전원 전압(VBIAS')은, 제6 전원 전압(VBIAS)에 비해 전압 레벨이 높다는 것을 의미한다. 즉, 레벨 쉬프트된 제6 전원 전압(VBIAS')은 레벨 쉬프터에 의해 레벨 쉬프팅되어 생성되는 전압으로 한정되지 않는다.
다만, 레벨 쉬프트된 제6 전원 전압(VBIAS')을 전환 시점(TRT) 직후의 첫 번째 프레임(1ST FRAME)에 인가하는 경우, 데이터 기입 사이클(DATA WRITING CYCLE)에서 홀드 사이클(HOLD CYCLE)로 넘어갈 때 초기 휘도(ILM2')가 급격히 증가할 수 있다.
전술한 도 23을 함께 참조하면, 초기 휘도(ILM2')가 급격히 증가하는 이유는, 제10 기간(P10)에 턴-온 레벨의 제1 발광 제어 신호(EM1) 및 턴-온 레벨의 제2 발광 제어 신호(EM2)가 동시에 입력되기 때문일 수 있다.
보다 구체적으로 설명하면 다음과 같다.
제8 기간(P8)에 레벨 쉬프트된 제6 전원 전압(VBIAS')이 제1 트랜지스터(T1)의 제2 노드(N2)로 입력된 이후, 제10 기간(P10)에 턴-온 레벨의 제1 발광 제어 신호(EM1) 및 턴-온 레벨의 제2 발광 제어 신호(EM2)가 동시에 입력될 수 있다.
제10 기간(P10)에 진입하는 시점에서, 제1 트랜지스터(T1)의 제2 노드(N2)의 전압이 제1 전원 전압(ELVDD)으로 낮아지고, 레벨 쉬프트된 제6 전원 전압(VBIAS')과 제1 전원 전압(ELVDD)의 차이에 해당하는 전압(즉, VBIAS'-ELVDD)이 발광 소자(LE)의 커패시터 성분(Cle)에 저장될 수 있다.
발광 소자(LE)의 커패시터 성분(Cle)에 저장된 전하로 인해, 이어지는 홀드 사이클(HOLD CYCLE)에서 발광 소자(LE)에 흐르는 구동 전류의 크기가 증가하여, 초기 휘도(ILM2')가 다소 급격히 증가하는 현상이 발생할 수 있다. 이는 하나의 프레임(1 FRAME) 내에서 평균 휘도를 상승시키게 된다.
어떤 경우에, 피크 휘도(PLM2')는 감소하지만 평균적인 휘도가 상승하여 깜빡임 현상이 오히려 더 심해지는 현상도 발생할 수 있다.
도 25는 레벨 쉬프트된 제6 전원 전압의 효과를 설명하는 표를 도시한 도면이다.
도 25를 참조하면, 제6 전원 전압(VBIAS)의 레벨을 쉬프트하지 않고 고속 구동할 경우에, 피크 휘도(PLM)와 평균 휘도(ALM)를 100%로 설정할 수 있으며, 이는 기준 값(REFERENCE)에 해당한다.
제6 전원 전압(VBIAS)의 레벨을 쉬프트하지 않고 저속 구동하는 경우에, 피크 휘도(PLM)는 약 15% 증가해 115%일 수 있고, 평균 휘도(ALM)는 약 9% 증가해 109%일 수 있다.
한편, 제6 전원 전압(VBIAS)의 레벨을 쉬프트하여 저속 구동하는 경우에, 피크 휘도(PLM)는 약 10% 증가해 110%일 수 있고, 평균 휘도(ALM)는 약 12% 증가해 112%일 수 있다.
따라서, 제6 전원 전압(VBIAS)의 레벨을 쉬프트하는 것은 피크 휘도(PLM)의 개선 측면에 있어서 명백한 효과가 있으나, 평균 휘도(ALM)의 개선 측면에 있어서는 유사하거나, 다소 열화될 수 있다. 이에, 피크 휘도(PLM)를 낮추고 평균 휘도(ALM)를 낮출 수 있는 표시 장치(100; 도 1을 참조)의 제공이 요구된다.
도 26은 도 2의 화소를 구동하기 위한 데이터 기입 사이클(DATA WRITING CYCLE)의 타이밍도에 대한 다른 예시이다.
도 26에 도시된 타이밍도는 도 3에 도시된 타이밍도에 비해 제11 기간(P11)이 더 추가되었다. 즉, 데이터 기입 사이클(DATA WRITING CYCLE)은 제11 기간(P11)을 더 포함할 수 있다.
제11 기간(P11)은 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 입력되는 기간일 수 있다.
제11 기간(P11)은 턴-오프 레벨의 제3 스캔 신호(GI)와, 턴-오프 레벨의 제2 스캔 신호(GC)와, 턴-오프 레벨의 제1 스캔 신호(GW)와, 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력되는 기간일 수 있다.
도 26을 참조하면, 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되는 시점과 턴-온 레벨의 제2 발광 제어 신호(EM2)가 입력되는 시점은 시간적으로 분리되는데, 아래에서는 두 시점 사이의 차이를 "시간 간격(2610)" 또는 "EM 갭(EM GAP)"으로 지칭하여 설명한다.
제11 기간(P11)은, 전술한 제9 기간(P9)과 제10 기간(P10)의 사이에 위치할 수 있다. 일례로, 제11 기간(P11)의 길이는 2 수평 기간(2H)인 것으로 도시되었으나, 제11 기간(P11)의 길이는 달라질 수 있다.
제11 기간(P11)의 길이는 제1 트랜지스터의 문턱 전압을 보상하기 위해 마련된 기간들의 길이보다 짧을 수 있다. 예를 들면, 제11 기간(P11)의 길이는 제1 기간(P1)의 길이보다 짧을 수 있다. 제11 기간(P11)의 길이는 제2 기간(P2)의 길이보다 짧을 수 있다. 제11 기간(P11)의 길이는 제3 기간 내지 제6 기간(P3, ..., P6) 각각의 길이보다 짧을 수 있다.
제11 기간(P11)의 길이는 데이터 기입 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11)의 길이는 제7 기간(P7)의 길이보다 길 수 있다.
제11 기간(P11)의 길이는 제1 트랜지스터(T1)에 바이어스 전압을 인가하는 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11)의 길이는 제8 기간(P8)의 길이보다 길 수 있다.
제11 기간(P11)의 길이는 발광 소자(LE)의 제1 전극(또는 애노드 전극)의 전압을 초기화하기 위해 마련되는 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11)의 길이는 제8 기간(P8)의 길이보다 길 수 있다.
제11 기간(P11)의 길이는 전술한 바와 다르게 설정될 수도 있으며, 제11 기간(P11)의 길이가 상술한 바의 실시예들에 제한되는 것은 아니다.
도 27은 도 26의 타이밍도의 제11 기간(P11)을 도 2의 화소(PXL) 구조와 함께 나타낸 도면이다.
제11 기간(P11)은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력될 수 있다. 제11 기간(P11)은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW), 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제11 기간(P11)에 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 입력됨에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)에서 제1 전원 라인(PL1) 방향의 전류 경로가 형성될 수 있다. 제11 기간(P11)에 제1 전원 라인(PL1)의 전압은 제1 전원 전압(ELVDD)으로부터 일시적으로 상승할 수 있다.
다시 말하면, 제11 기간(P11)은 제1 트랜지스터(T1)의 제2 노드(N2)의 전압이 제1 전원 전압(ELVDD)보다 높은 전압 레벨의 제6 전원 전압(VBIAS; 바이어스 전압)으로부터 하강하는 시점과, 턴-온 레벨의 제2 발광 제어 신호(EM2)가 화소(PXL)에 입력되는 시점 사이의 기간일 수 있다.
표시 장치(100; 도 1을 참조)의 관점에서, 제11 기간(P11)은 제1 발광 구동 회로(141; 도 1을 참조)가 다수의 화소(PXL)들 중 어느 하나의 화소(PXL)와 전기적으로 연결되는 제1 발광 제어 라인(EML1i)으로 턴-온 레벨의 제1 발광 제어 신호(EM1)를 출력하여 상기 어느 하나의 화소(PXL)에 제1 전원 전압(ELVDD)을 입력하는 시점과, 제2 발광 구동 회로(142; 도 1을 참조)가 상기 어느 하나의 화소(PXL)와 전기적으로 연결되는 제2 발광 제어 라인(EML2i)으로 턴-온 레벨의 제2 발광 제어 신호(EM2)를 출력하는 시점 사이의 기간일 수 있다.
제8 기간(P8)에 제2 노드(N2)에는 레벨 쉬프트된 제6 전원 전압(VBIAS')이 인가되고, 여기서 레벨 쉬프트된 제6 전원 전압(VBIAS')은 제1 전원 전압(ELVDD)보다 전압 레벨이 높다. 따라서, 제11 기간(P11)에는 제1 트랜지스터(T1)의 제2 노드(N2)에서 제1 전원 라인(PL1) 방향으로 전류 경로가 형성될 수 있다.
이에 따라, 제2 노드(N2)의 전압 레벨은 레벨 쉬프트된 제6 전원 전압(VBIAS')에서 제1 전원 전압(ELVDD)까지 낮아진다.
이에 따라, 제11 기간(P11) 이후의 제10 기간(P10)에 진입하는 시점에 제1 트랜지스터(T1)의 제2 노드(N2)의 전압은 제1 전원 전압(ELVDD)이므로, 발광 소자(LE)의 커패시터 성분에는 전술한 전압 차(즉, VBIAS'-ELVDD; 도 23을 참조)에 대응하는 전하가 충전되지 않는다.
정리하면, 데이터 기입 사이클(DATA WRITING CYCLE)이 제11 기간(P11)을 구비함에 따라 발광 소자(LE)의 휘도가 급격히 밝아지는 현상을 방지할 수 있고, 이에 따라 하나의 프레임 내에서 평균 휘도 또한 낮출 수 있게 된다.
한편, 제11 기간(P11)에는 제1 트랜지스터(T1)의 제2 노드(N2)의 전압이 달라짐에 따라, 제1 트랜지스터(T1)의 제1 노드(N1)와 제2 노드(N2) 사이의 커패시터 성분(기생 커패시터 성분일 수 있음)에 의해, 제1 트랜지스터(T1)의 제1 노드(N1)의 전압이 함께 변동할 우려가 있다. 그러나, 제1 트랜지스터(T1)의 제1 노드(N1)가 물리적인 커패시터 소자(예를 들면, 제2 커패시터(Cpr; 또는 홀드 커패시터)의 제2 전극(E22))에 전기적으로 연결됨에 따라, 제1 노드(N1)의 전압 변동은 매우 작은 수준에 그칠 수 있다. 따라서, 제11 기간(P11)에 제1 트랜지스터(T1)의 제2 노드(N2)의 전압이 변동하더라도, 제1 트랜지스터(T1)의 제1 노드(N1)의 전압이 함께 변동하는 우려는 해소될 수 있다.
도 28a는 도 2의 화소를 구동하기 위한 홀드 사이클(HOLD CYCLE)의 타이밍도에 대한 다른 예시이다.
도 28a에 도시된 타이밍도는 도 14에 도시된 타이밍도에 비해 제11 기간(P11')이 더 추가되었다. 즉, 홀드 사이클(HOLD CYCLE)은 제11 기간(P11')을 더 포함할 수 있다.
홀드 사이클(HOLD CYCLE)의 제11 기간(P11')은 데이터 기입 사이클(DATA WRITING CYCLE)의 제11 기간(P11)과 대응하는 기간일 수 있다. 제11 기간(P11')은 제9 기간(P9')과 제10 기간(P10') 사이에 존재하는 기간일 수 있다.
한편, 홀드 사이클(HOLD CYCLE)의 제11 기간(P11')은 턴-오프 레벨의 제1 발광 제어 신호(EM1)와 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 입력되는 기간일 수 있다. 이 경우, 홀드 사이클(HOLD CYCLE)의 발광 제어 신호(EM)는, 데이터 기입 사이클(DATA WRITING CYCLE)의 발광 제어 신호(EM) 파형과 다를 수 있다.
홀드 사이클(HOLD CYCLE)에서 제11 기간(P11')의 길이는 데이터 기입 사이클(DATA WRITING CYCLE)에서 제11 기간(P11)의 길이와 같을 수 있다. 홀드 사이클(HOLD CYCLE)에서 제11 기간(P11')의 길이에 대한 설명은 데이터 기입 사이클(DATA WRITING CYCLE)에서 제11 기간(P11)의 길이에 대한 설명과 실질적으로 동일하게 적용될 수 있으므로, 이에 대한 설명은 생략한다.
홀드 사이클(HOLD CYCLE)에서 제11 기간(P11')이 구비됨에 따라, 홀드 사이클(HOLD CYCLE)에서 발광 기간인 제10 기간(P10')의 길이는 데이터 기입 기간(DATA WRITING CYCLE)에서 제10 기간(P10)의 길이와 같을 수 있다.
도 28b는 도 28a의 타이밍도의 제11 기간(P11')을 도 2의 화소(PXL) 구조와 함께 나타낸 도면이다.
제11 기간(P11')은 턴-오프 레벨의 제1 발광 제어 신호(EM1), 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW) 및 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다. 즉, 제11 기간(P11')에 입력되는 신호는 제9 기간(P9')에 입력되는 신호와 같을 수 있다.
도 28b에 도시된 타이밍도의 경우, 제6 전원 라인(PL6)으로 레벨 쉬프팅되지 않은 제6 전원 전압(VBIAS)이 인가되는 경우에 조금 더 적합할 수 있다.
예를 들어, 본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)가 낮은 프레임 주파수로 계속해서 저속 구동 하는 경우에, 깜빡임 현상이 발생할 우려가 낮아진다. 이 경우에, 레벨 쉬프트된 제6 전원 전압(VBIAS')의 레벨을 제6 전원 전압(VBIAS)까지 다시 낮추어 제6 전원 라인(PL6)으로 공급하면 소비 전력 측면에서 유리할 수 있다.
제1 트랜지스터(T1)의 제2 노드(N2)에 공급되는 전압이 레벨 쉬프트된 제6 전원 전압(VBIAS')에서 제6 전원 전압(VBIAS)까지 낮아지면, 제10 기간(P10)에 발광 소자(LE)의 휘도가 급격하게 증가할 우려 또한 낮아진다.
이와 같은 측면에서, 제6 전원 라인(PL6)에 제6 전원 전압(VBIAS)이 공급되는 제11 기간(P11')에, 턴-오프 레벨의 제1 발광 제어 신호(EM1)와 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 공급될 수 있다.
도 29a는 도 2의 화소를 구동하기 위한 홀드 사이클(HOLD CYCLE)의 타이밍도에 대한 또 다른 예시이다.
홀드 사이클(HOLD CYCLE)은 제11 기간(P11')을 포함할 수 있다. 제11 기간(P11')에는 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 입력될 수 있다.
도 29a를 참조하면, 제11 기간(P11')은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되는 시점과, 턴-온 레벨의 제2 발광 제어 신호(EM2)가 입력되는 시점 사이의 시간 간격(2910)으로 정의될 수 있다.
홀드 사이클(HOLD CYCLE)의 시간 간격(2910)은 전술한 데이터 기입 사이클(DATA WRITING CYCLE)의 시간 간격(2610)과 실질적으로 동일할 수 있다. 경우에 따라, 홀드 사이클(HOLD CYCLE)의 시간 간격(2910)은 데이터 기입 사이클(DATA WRITING CYCLE)의 시간 간격(2610)과 그 길이가 서로 다르게 설정될 수도 있다. 아래에서는 설명의 편의를 위해 홀드 사이클(HOLD CYCLE)의 시간 간격(2910)은 데이터 기입 사이클(DATA WRITING CYCLE)의 시간 간격(2610)과 동일한 것으로 가정하고 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
제11 기간(P11')의 길이는 제1 트랜지스터(T1; 도 2를 참조)의 문턱 전압을 보상하기 위해 마련된 기간들의 길이보다 짧을 수 있다. 예를 들면, 제11 기간(P11')의 길이는 제1 기간(P1')의 길이보다 짧을 수 있다. 제1 기간(P11')의 길이는 제2 기간(P2')의 길이보다 짧을 수 있다. 제1 기간(P11')의 길이는 제3 기간 내지 제6 기간(P3', ..., P6') 각각의 길이보다 짧을 수 있다.
제11 기간(P11')의 길이는 데이터 기입 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11')의 길이는 제7 기간(P7')의 길이보다 길 수 있다.
제11 기간(P11')의 길이는 제1 트랜지스터(T1; 도 2를 참조)에 제6 전원 전압(VBIAS; 도 2를 참조)을 인가하는 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11')의 길이는 제8 기간(P8')의 길이보다 길 수 있다.
제11 기간(P11')의 길이는 발광 소자(LE; 도 2를 참조)의 제1 전극(또는 애노드 전극)의 전압을 초기화하기 위해 마련되는 기간의 길이보다 길 수 있다. 예를 들면, 제11 기간(P11')의 길이는 제8 기간(P8')의 길이보다 길 수 있다.
제11 기간(P11')의 길이는 전술한 바와 다르게 설정될 수도 있으며, 제11 기간(P11')의 길이가 상술한 바의 실시예들에 제한되는 것은 아니다.
도 29b는 도 29a의 타이밍도의 제11 기간(P11')을 도 2의 화소(PXL) 구조와 함께 나타낸 도면이다.
제11 기간(P11')은 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력될 수 있다. 제11 기간(P11')은 턴-오프 레벨의 제2 발광 제어 신호(EM2), 턴-오프 레벨의 제3 스캔 신호(GI), 턴-오프 레벨의 제2 스캔 신호(GC), 턴-오프 레벨의 제1 스캔 신호(GW) 및 턴-오프 레벨의 제3 발광 제어 신호(EB)가 입력될 수 있다.
제11 기간(P11')에 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되고 턴-오프 레벨의 제2 발광 제어 신호(EM2)가 입력됨에 따라, 제1 트랜지스터(T1)의 제2 노드(N2)에서 제1 전원 라인(PL1) 방향의 전류 경로가 형성될 수 있다.
제8 기간(P8')에는 제2 노드(N2)에는 레벨 쉬프트된 제6 전원 전압(VBIAS')이 인가되고, 여기서 레벨 쉬프트된 제6 전원 전압(VBIAS')은 제1 전원 전압(ELVDD)보다 전압 레벨이 높다. 제11 기간(P11')에는 제1 트랜지스터(T1)의 제2 노드(N2)에서 제1 전원 라인(PL1) 방향으로 전류 경로가 형성될 수 있다.
이에 따라, 제2 노드(N2)의 전압 레벨은 레벨 쉬프트된 제6 전원 전압(VBIAS')에서 제1 전원 전압(ELVDD)까지 낮아질 수 있다.
이에 따라, 제11 기간(P11') 이후의 제10 기간(P10')에 진입하는 시점에 제1 트랜지스터(T1)의 제2 노드(N2)의 전압은 제1 전원 전압(ELVDD)이므로, 발광 소자의 커패시터 성분에는 전술한 전압 차(즉, VBIAS'-ELVDD; 도 23을 참조)에 대응하는 전하가 충전되지 않는다.
도 28a 내지 도 29b를 정리하면, 본 개시의 실시예들에 따른 표시 장치(100)는 홀드 사이클(HOLD CYCLE)로 동작 시, EM 갭이 존재하는 제11 기간(P11')을 구비할 수 있다. 이에 따라 발광 소자(LE)의 휘도가 급격히 밝아지는 현상을 방지할 수 있고, 이에 따라 하나의 프레임 내에서 평균 휘도 또한 낮출 수 있게 된다.
또한, 본 개시의 실시예들에 따른 표시 장치(100)는 홀드 사이클(HOLD CYCLE)로 동작 시, EM 갭이 존재하지 않는 제11 기간(P11')을 구비할 수 있다. 이에 따라, 표시 장치의 소비 전력을 낮추면서도 표시 품질이 개선된 표시 장치를 제공할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)는, 하나의 프레임 내에서 상기 도 28a에서 도시한 바와 같은 타이밍도에 따라 동작하는 홀드 사이클(HOLD CYCLE)과, 도 29a에서 도시한 바와 같은 타이밍도에 따라 동작하는 홀드 사이클(HOLD CYCLE)이 모두 존재할 수도 있다.
경우에 따라, 본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)는 어느 하나의 프레임 내에서는 상기 도 28a에서 도시한 바와 같은 타이밍도에 따라 동작하는 홀드 사이클(HOLD CYCLE)이 존재하고, 다른 하나의 프레임 내에서는 상기 도 29a에서 도시한 바와 같은 타이밍도에 따라 동작하는 홀드 사이클(HOLD CYCLE)이 존재할 수도 있다.
이에 따라, 본 개시의 실시예들에 따른 표시 장치(100; 도 1 참조)는 다양한 프레임 주파수를 구현하면서, 플리커 현상이 완화된 표시 장치(100)를 제공할 수 있다.
도 30은 레벨 쉬프트된 제6 전원 전압(VBIAS')의 효과 및 EM 갭이 존재하는 경우에서의 효과를 설명하는 표를 도시한 도면이다.
도 30의 표에는 제6 전원 전압(VBIAS)이 레벨 쉬프트되지 않고 240Hz의 프레임 주파수로 고속 구동하는 실시예(이하, 기준 실시예라고 함)의 피크 휘도(PLM)와 평균 휘도(ALM)를 각각 100%로 정의할 때, 각각의 실시예들에 대한 피크 휘도(PLM)와 평균 휘도(ALM)가 표시된다.
30Hz의 프레임 주파수로 저속 구동하며 레벨 쉬프트되지 않은 제6 전원 전압(VBIAS)이 입력되고 EM 갭이 구비되지 않은 실시예의 경우에, 피크 휘도(PLM)는 기준값보다 15% 높은 115%에 이르고, 평균 휘도(ALM)는 기준값보다 9% 높은 109%일 수 있다.
30Hz의 프레임 주파수로 저속 구동하며 레벨 쉬프트된 제6 전원 전압(VBIAS')이 입력되고 EM 갭이 구비되지 않은 실시예(이하, 제1 실시예라고 함)의 경우에, 피크 휘도(PLM)는 기준값보다 10% 높은 110%이고, 평균 휘도(ALM)는 기준값보다 12% 높은 112%일 수 있다.
30Hz의 프레임 주파수로 저속 구동하며 레벨 쉬프트된 제6 전원 전압(VBIAS')이 입력되고 EM 갭이 구비된 실시예(이하, 제2 실시예라고 함)의 경우에, 피크 휘도(PLM)는 기준값과 유사한 정도이거나 이보다 약간 낮은 정도이고, 평균 휘도(ALM)는 기준값에 가까운 약 98%일 수 있다. 이에 따르면, 피크 휘도(PLM) 및 평균 휘도(ALM)의 측면에서, 기준인 100%와 편차가 매우 작은 수준으로, 시인성 개선 측면에서 효과가 있다는 점을 나타낸다.
도 31a는 레벨 쉬프트된 제6 전원 전압의 효과를 나타낸 도면이다.
도 31a는 기준 실시예의 휘도 그래프와, 제1 실시예의 휘도 그래프가 각각 도시된다.
피크 휘도는 휘도 그래프의 최상단 꼭짓점 값에 대응할 수 있다. 한 프레임의 평균 휘도는 휘도 그래프를 시간 축에 대해 적분하여, 적분한 값을 한 프레임의 시간 길이로 나눈 값으로서 정의될 수 있다.
이를 참조하면, 제1 실시예는 기준 실시예에 비해 피크 휘도가 약 10% 정도 높고, 평균 휘도는 약 12% 정도 높다.
특히, 제1 실시예는 기준 실시예에 비해 휘도 그래프가 다소 급격하게 증가하는 구간을 포함하고 있다. 이는 휘도 그래프 아래의 면적 증가로 이어져 평균 휘도가 높아지는 결과를 가져올 수 있다.
도 31b는 레벨 쉬프트된 제6 전원 전압과 함께 EM 갭이 존재하는 경우의 효과를 나타낸 도면이다.
도 31b는 기준 실시예의 휘도 그래프와, 제2 실시예의 휘도 그래프가 각각 도시된다.
이를 참조하면, 제2 실시예의 피크 휘도는 기준 실시예의 피크 휘도와 거의 같거나, 이보다 약간 작다.
제2 실시예의 평균 휘도는 기준 실시예의 평균 휘도와 약 2%의 차이를 보이는 수준으로 매우 작으며, 이는 깜빡임 현상이 개선된 것을 의미한다. 앞선 도면들을 전체적으로 참조하여 본 개시의 실시예들에 따른 표시 장치(100)에서 깜빡임 현상이 개선되는 이유를 정리하면 다음과 같다.
본 개시의 실시예들에 따른 표시 장치(100)는 다양한 프레임 주파수로 영상을 표시할 수 있다. 일례로, 표시 장치(100)는 낮은 프레임 주파수로 영상을 표시하는 저속 구동 방식으로 영상을 표시할 수 있다. 하나의 프레임 내에서 홀드 사이클(HOLD CYCLE)의 개수가 많아지면 프레임 주파수는 낮아진다. 하나의 프레임 내에서 홀드 사이클(HOLD CYCLE)의 개수가 적어지면 프레임 주파수는 높아진다.
본 개시의 실시예들에 따른 표시 장치(100)는 화소(PXL)의 발광 소자(LE)가 발광하는 기간(전술한 제10 기간(P10 또는 P10')에 대응할 수 있음)에 앞서, 제1 트랜지스터(T1; 또는 구동 트랜지스터)의 제2 노드(N2)에 제6 전원 전압(VBIAS)을 인가할 수 있다. 제6 전원 전압(VBIAS)이 제1 트랜지스터(T1)의 제2 노드(N2)에 인가되는 기간(전술한 제8 기간(P8 또는 P8')에 대응할 수 있음)에 제1 트랜지스터(T1)의 문턱 전압은 복원될 수 있다. 다만, 하나의 프레임 내에서 홀드 사이클(HOLD CYCLE)의 개수가 많아지면 제1 트랜지스터(T1)의 문턱 전압이 충분히 복원되지 않는 현상이 발생한다. 제1 트랜지스터(T1)의 문턱 전압이 충분히 복원되지 않으면 발광 소자(LE)에 흐르는 구동 전류가 달라져 표시 장치의 사용자에게 깜빡임 현상으로 나타날 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 저속 구동 방식으로 영상을 표시하는 기간 중 적어도 일부 기간에 제1 트랜지스터(T1)의 제2 노드(N2)에 레벨 쉬프트된 제6 전원 전압(VBIAS')을 인가할 수 있다. 레벨 쉬프트된 제6 전원 전압(VIBAS')은 전술한 제6 전원 전압(VBIAS)에 비해 더 높은 전압 레벨을 갖는다. 레벨 쉬프트된 제6 전원 전압(VBIAS')에 의해 제1 트랜지스터(T1)의 문턱 전압이 충분히 복원될 수 있다. 본 개시의 실시예들에 따른 표시 장치(100)는 깜빡임 현상을 개선할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 화소(PXL)의 발광 소자(LE)가 발광하는 기간(전술한 제10 기간(P10 또는 P10')에 대응할 수 있음)에 앞서, 제1 트랜지스터(T1)의 제2 노드(N2)와 제1 전원 라인(PL1) 사이를 전기적으로 연결할 수 있다. 표시 장치(100)는 제1 트랜지스터(T1)의 제2 노드(N2)와 제1 전원 라인(PL1) 사이를 전기적으로 연결하고, 순차적으로, 제1 트랜지스터(T1)의 제3 노드(N3)와 발광 소자(LE) 사이를 전기적으로 연결할 수 있다. 제1 전원 라인(PL1)에는 제1 전원 전압(ELVDD)이 인가된다. 전술한 화소 구조에 따르면, 본 개시의 실시예들에 따른 표시 장치(100)는 제8 트랜지스터(T8)에 턴-온 레벨의 제1 발광 제어 신호(EM1)를 인가하고, 순차적으로, 제6 트랜지스터(T6)에 턴-온 레벨의 제2 발광 제어 신호(EM2)를 인가할 수 있다. 제2 노드(N2)의 전압이 레벨 쉬프트된 제6 전원 전압(VBIAS')으로부터 제1 전원 전압(ELVDD)으로 낮아진 이후에, 제1 트랜지스터(T1)의 제3 노드(N3)와 발광 소자(LE)가 전기적으로 연결될 수 있다. 본 개시의 실시예들에 따른 표시 장치(100)는 제1 트랜지스터(T1)의 문턱 전압을 충분히 복원할 수 있고, 발광 소자(LE)에 지나치게 높은 구동 전류가 흐르지 않도록 제어할 수 있다. 이에 따라, 본 개시의 실시예들에 따른 표시 장치(100)는 저속으로 영상을 표시하는 기간에 발생할 수 있는 깜빡임 현상을 개선할 수 있다.
전술한 바와 같이, 본 개시의 실시예들에 따른 표시 장치(100; 도 1을 참조)는 깜빡임 현상이 개선된 표시 장치(100)를 제공할 수 있다.
도 32는 본 개시의 실시예들에 따른 표시 장치(100)가 제6 전원 전압(VBIAS)의 레벨을 변경하는 방법을 예시적으로 나타낸 시스템 블록도이다.
도 32를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)는, 외부의 호스트 시스템(170)에서 유효한 입력 영상 데이터(RGB)가 입력되는 시간 간격에 기초하여 프레임 주파수를 계산하고, 계산된 프레임 주파수에 기초하여 제6 전원 전압(VBIAS)의 레벨을 변경할 수 있다.
이외에도, 본 개시의 실시예들에 따른 표시 장치(100)는 외부의 호스트 시스템(170)으로부터 현재의 프레임 주파수를 직접 입력받을 수도 있고, 호스트 시스템(170)으로부터 입력된 프레임 주파수에 기초하여 제6 전원 전압(VBIAS)의 레벨을 변경할 수도 있다.
아래에서는 설명의 편의를 위해, 표시 장치(100)가 외부의 호스트 시스템(170)으로부터 입력되는 입력 영상 데이터(RGB)의 입력 주기에 기초하여 제6 전원 전압(VBIAS)의 전압 레벨을 변경하는 것으로 가정하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 개시의 실시예들에 따른 표시 장치(100)는 제6 전원 전압(VBIAS)의 레벨이 변경되는 프레임에 전술한 "EM 갭"이 존재할 수 있다. 턴-온 레벨의 제1 발광 제어 신호(EM1)가 입력되는 타이밍과 턴-온 레벨의 제2 발광 제어 신호(EM2)가 서로 다른 타이밍에 표시 패널(110)로 입력될 수 있다.
이와 달리, 본 개시의 실시예들에 따른 표시 장치(100)는 제6 전원 전압(VBIAS)의 레벨 변경 여부와 관계없이 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-온 레벨의 제2 발광 제어 신호(EM2)가 서로 다른 시점에 표시 패널(110)로 입력될 수도 있다.
아래에서는, 설명의 편의를 위해, 레벨 쉬프트된 제6 전원 전압(VBIAS')이 표시 패널(110)에 입력되는 프레임에 한정하여 EM 갭이 존재하는 것으로 가정하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
도 32를 참조하면, 타이밍 컨트롤러(150)는 인터페이스(3212), 카운터(3214) 및 신호 출력부(3216)를 포함할 수 있다.
인터페이스(3212)는 외부의 호스트 시스템(170)으로부터 입력 영상 데이터(RGB)를 입력받기 위해 구성될 수 있다. 인터페이스(3212)는 일례로, 메인 링크, 보조 채널(Auxiliary channel), HPD(Hot Plug Detector) 라인을 포함하는 디스플레이 포트로 구현될 수 있다. 인터페이스(3212)가 디스플레이 포트로 구현되는 경우에, 입력 영상 데이터(RGB)는 단방향(Simplex) 채널의 메인 링크를 통해 호스트 시스템(170)에서 타이밍 컨트롤러(150) 방향으로 전송될 수 있다. 인터페이스(3212)에 입력 영상 데이터(RGB)가 입력되면, 해당 입력 영상 데이터(RGB)를 이용해 표시 패널(110)에서 다음 프레임의 이미지가 표시될 수 있다.
카운터(3214)는 입력 영상 데이터(RGB)가 인터페이스(3212)를 통해 입력되는 주기를 산출하기 위해 구성될 수 있다. 카운터(3214)는 일례로, 인터페이스(3212) 등을 통해 입력되는 외부 클럭을 이용하거나 또는 타이밍 컨트롤러(150) 내부에서 생성되는 내부 클럭을 이용해, 입력 영상 데이터(RGB)가 타이밍 컨트롤러(150)에 입력되는 주기를 산출할 수 있다. 카운터(3214)는 일례로, 둘 이상의 플립플롭을 포함할 수 있고, 클럭의 라이징 에지 또는 폴링 에지를 검출하는 방식으로 상기 주기를 산출할 수 있다.
한편, 입력 영상 데이터(RGB)가 타이밍 컨트롤러(150)에 입력되는 주기의 역수는 해당 프레임에서 프레임 주파수와 대응하므로, 카운터(3214)에 의해 해당 프레임의 프레임 주파수가 산출될 수 있다.
신호 출력부(3216)는 카운터(3214)에 의해 산출된 프레임 주파수에 기초하여 각종 제어 신호를 출력할 수 있다. 예를 들어, 신호 출력부(3216)는 카운터(3214)에 의해 산출된 프레임 주파수가 낮아진 경우에, 저속 구동이 시작된 것으로 판단할 수 있다. 예를 들어, 신호 출력부(3216)는 카운터(3214)에 의해 산출된 프레임 주파수가 높아진 경우에, 고속 구동이 시작된 것으로 판단할 수 있다.
신호 출력부(3216)는 저속 구동이 시작된 것으로 판단되면, 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-온 레벨의 제2 발광 제어 신호(EM2)를 서로 다른 타이밍에 표시 패널(110)로 출력하기 위한 발광 구동 회로 제어 신호(ECS)를 출력할 수 있다.
신호 출력부(3216)는 저속 구동이 시작된 것으로 판단되면, 레벨 쉬프트된 제6 전원 전압(VBIAS')을 표시 패널(110)로 출력하기 위한 전원 공급 회로 제어 신호(PCS)를 출력할 수 있다.
한편, 스캔 구동 회로(130)는 프레임이 변경되면 턴-온 레벨의 스캔 신호(SCAN)를 표시 패널(110) 방향으로 출력하므로, 턴-온 레벨의 스캔 신호(SCAN)가 출력되는 빈도를 확인하면 프레임 주파수를 확인할 수 있다. 따라서, 스캔 구동 회로(130)에서 턴-온 레벨의 스캔 신호(SCAN)가 출력되는 빈도가 낮아지면, 전원 공급 회로(160)에서 레벨 쉬프트된 바이어스 전압(VBIAS')이 출력될 수 있다.
전원 공급 회로(160)는 신호 입력부(3222)와 레벨 쉬프터(3224)를 포함할 수 있다.
신호 입력부(3222)는 타이밍 컨트롤러(150)에서 출력된 전원 공급 회로 제어 신호(PCS)를 입력받기 위해 구성될 수 있다.
레벨 쉬프터(3224)는, 신호 입력부(3222)에 입력된 전원 공급 회로 제어 신호(PCS)에 기초하여, 설정된 전압 레벨의 제6 전원 전압(VBIAS)을 출력할 수 있다.
예를 들어, 전원 공급 회로(160)는 외부에서 높은 전압 레벨의 정전압을 입력받고, 레벨 쉬프터(3224)는 전원 공급 회로 제어 신호(PCS)에 기초하여 상기 정전압의 전압 레벨을 낮추어 제6 전원 전압(VBIAS)을 출력할 수 있다.
레벨 쉬프터(3224)에서 상기 정전압의 레벨을 쉬프팅하는 정도에 따라, 서로 다른 전압 레벨의 제6 전원 전압(VBIAS)이 전원 공급 회로(160)로부터 출력될 수 있다.
경우에 따라, 전원 공급 회로(160)에 입력되는 정전압을 그대로 출력하여 높은 전압 레벨의 제6 전원 전압(즉, VBIAS')으로 출력할 수도 있다.
상술한 바를 종합하면 타이밍 컨트롤러(150)의 제어에 의해, 턴-온 레벨의 제1 발광 제어 신호(EM1)와 턴-온 레벨의 제2 발광 제어 신호가 서로 다른 시점에 표시 패널(110)로 입력되는 프레임에, 더 높은 전압 레벨로 레벨 쉬프트된 제6 전원 전압(VBIAS')이 표시 패널(110) 방향으로 입력될 수 있다.
이에 따라, 본 개시의 실시예들에 따른 표시 장치(100)는 고속 구동 및 저속 구동을 모두 수행할 수 있고, 저속 구동 시에 깜빡임 현상이 큰 폭으로 개선될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 데이터 구동 회로 130: 스캔 구동 회로
140: 발광 구동 회로 150: 타이밍 컨트롤러
160: 전원 공급 회로 170: 호스트 시스템
2610, 2910: 시간 간격 3212: 인터페이스
3214: 카운터 3216: 신호 출력부
3222: 신호 입력부 3224: 레벨 쉬프터

Claims (20)

  1. 발광 소자;
    게이트 전극과 전기적으로 연결되는 제1 노드, 상기 발광 소자를 구동하기 위한 제1 전원 전압이 인가되는 제2 노드, 및 상기 발광 소자와 전기적으로 연결되는 제3 노드를 포함하는 제1 트랜지스터;
    제1 스캔 신호에 의해 온-오프 타이밍이 제어되고, 데이터 전압이 인가되는 데이터 라인과 전기적으로 연결되며, 턴-온 레벨의 제1 스캔 신호가 인가되면 상기 데이터 전압과 대응하는 전압을 상기 제1 트랜지스터의 제1 노드에 전달하는 제2 트랜지스터;
    제1 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 상기 제1 트랜지스터의 제2 노드와 상기 제1 전원 전압을 공급하는 제1 전원 라인 사이의 전기적 연결을 스위칭하기 위해 구성되는 제1 발광 제어 트랜지스터; 및
    제2 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 상기 제1 트랜지스터의 제3 노드와 상기 발광 소자 사이의 전기적 연결을 스위칭하기 위해 구성되는 제2 발광 제어 트랜지스터를 포함하고,
    턴-온 레벨의 제1 발광 제어 신호가 입력되어 상기 제1 트랜지스터의 제2 노드의 전압이 상기 제1 전원 전압보다 높은 전압 레벨의 바이어스 전압으로부터 하강하는 시점과 턴-온 레벨의 제2 발광 제어 신호가 입력되는 시점 사이에는 시간 간격이 존재하는 화소.
  2. 제1항에 있어서,
    제3 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 상기 제1 트랜지스터의 제2 노드에 상기 바이어스 전압을 인가하기 위해 구성되는 제3 발광 제어 트랜지스터를 더 포함하는 화소.
  3. 제1항에 있어서,
    상기 턴-온 레벨의 제1 발광 제어 신호와 상기 턴-온 레벨의 제2 발광 제어 신호가 순차적으로 입력되는 기간에,
    상기 제1 트랜지스터의 제2 노드에서 상기 제1 전원 라인 방향으로 전류 경로가 형성되는 화소.
  4. 제1항에 있어서,
    제2 스캔 신호에 의해 온-오프 타이밍이 제어되고, 상기 제1 트랜지스터의 제1 노드와 제3 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제3 트랜지스터를 더 포함하고,
    상기 시간 간격은, 턴-온 레벨의 제2 스캔 신호가 인가되는 기간의 길이보다 짧은 화소.
  5. 제1항에 있어서,
    제3 스캔 신호에 의해 온-오프 타이밍이 제어되며, 제1 초기화 전압이 인가되는 제4 전원 라인과 상기 제1 트랜지스터의 제1 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제4 트랜지스터를 더 포함하고,
    상기 시간 간격은, 턴-온 레벨의 제3 스캔 신호가 인가되는 기간보다 짧은 화소.
  6. 제1항에 있어서,
    제2 스캔 신호에 의해 온-오프 타이밍이 제어되고, 상기 제2 트랜지스터와 제4 노드에서 전기적으로 연결되며, 기준 전압이 인가되는 제3 전원 라인과 상기 제2 트랜지스터의 제4 노드 사이의 전기적 연결을 스위칭하기 위해 구성되는 제5 트랜지스터를 더 포함하고,
    상기 시간 간격은, 턴-온 레벨의 제2 스캔 신호가 인가되는 기간의 길이보다 짧은 화소.
  7. 제1항에 있어서,
    상기 발광 소자는 상기 제2 발광 제어 트랜지스터와 전기적으로 연결되는 제1 전극 및 제2 전원 전압이 인가되는 제2 전원 라인과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 화소는 제3 발광 제어 신호에 의해 온-오프 타이밍이 제어되고, 제2 초기화 전압이 공급되는 제5 전원 라인과 상기 제1 전극 사이의 전기적 연결을 스위칭하기 위해 구성되는 애노드 리셋 트랜지스터를 더 포함하며,
    턴-온 레벨의 제3 발광 제어 신호가 상기 애노드 리셋 트랜지스터에 입력된 이후, 상기 턴-온 레벨의 제1 발광 제어 신호 및 상기 턴-온 레벨의 제2 발광 제어 신호가 순차적으로 입력되는 화소.
  8. 발광 소자와 상기 발광 소자를 구동하기 위해 구성되는 제1 트랜지스터를 포함하는 다수의 화소들이 배치되고, 상기 제1 트랜지스터에 인가되는 제1 전원 전압을 공급하기 위해 구성되는 제1 전원 라인이 배치되며, 상기 다수의 화소들에 전기적으로 연결되는 다수의 데이터 라인들이 배치되고, 상기 다수의 화소들에 전기적으로 연결되는 다수의 제1 스캔 라인들이 배치되는 표시 패널;
    상기 다수의 데이터 라인들에 데이터 전압을 공급하기 위해 구성되는 데이터 구동 회로;
    상기 다수의 화소들에 상기 데이터 전압이 입력되는 타이밍을 제어하기 위한 제1 스캔 신호를 상기 다수의 제1 스캔 라인들로 출력하는 제1 스캔 구동 회로;
    상기 제1 전원 라인과 상기 제1 트랜지스터 사이의 전기적 연결을 스위칭하기 위한 제1 발광 제어 신호를 상기 표시 패널에 배치되는 다수의 제1 발광 제어 라인들로 출력하는 제1 발광 구동 회로; 및
    상기 제1 트랜지스터와 상기 발광 소자 사이의 전기적 연결을 스위칭하기 위한 제2 발광 제어 신호를 상기 표시 패널에 배치되는 다수의 제2 발광 제어 라인들로 출력하는 제2 발광 구동 회로를 포함하고,
    상기 제1 발광 구동 회로가 상기 다수의 화소들 중 어느 하나의 화소와 전기적으로 연결되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하여 상기 어느 하나의 화소에 상기 제1 전원 전압을 입력하는 시점과, 상기 제2 발광 구동 회로가 상기 어느 하나의 화소와 전기적으로 연결되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력하는 시점 사이에는 시간 간격이 존재하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 발광 구동 회로와 상기 제2 발광 구동 회로는 각각 상기 턴-온 레벨의 제1 발광 제어 신호와 상기 턴-온 레벨의 제2 발광 제어 신호를 순차적으로 출력하는 표시 장치.
  10. 제8항에 있어서,
    상기 제1 트랜지스터는 게이트 전극과 전기적으로 연결되는 제1 노드, 상기 제1 전원 전압이 인가되는 제2 노드 및 상기 발광 소자와 전기적으로 연결되는 제3 노드를 포함하고,
    상기 표시 장치는 상기 표시 패널에 배치되는 다수의 제3 발광 제어 라인들로 제3 발광 제어 신호를 출력하는 제3 발광 구동 회로를 더 포함하며,
    상기 제3 발광 제어 신호는 상기 제1 트랜지스터의 제2 노드와 바이어스 전압이 공급되는 전원 라인 사이의 전기적 연결을 스위칭하기 위한 신호인 표시 장치.
  11. 제10항에 있어서,
    상기 제3 발광 구동 회로가 상기 다수의 화소들 중 어느 하나의 화소와 전기적으로 연결되는 제3 발광 제어 라인으로 턴-온 레벨의 제3 발광 제어 신호를 출력한 이후,
    상기 제1 발광 구동 회로가 상기 어느 하나의 화소와 전기적으로 연결되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하고, 순차적으로, 상기 제2 발광 구동 회로가 상기 어느 하나의 화소와 전기적으로 연결되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력하는 표시 장치.
  12. 제10항에 있어서,
    상기 시간 간격은, 상기 제3 발광 구동 회로가 턴-온 레벨의 제3 발광 제어 신호를 상기 다수의 제3 발광 제어 라인들 중 어느 하나의 제3 발광 제어 라인으로 출력하는 기간의 길이보다 긴 표시 장치.
  13. 제10항에 있어서,
    둘 이상의 전압 레벨로 상기 바이어스 전압의 전압 레벨을 변경하여 출력하는 전원 공급 회로를 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 스캔 구동 회로와 상기 전원 공급 회로의 동작 타이밍을 제어하는 타이밍 컨트롤러를 더 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 타이밍 컨트롤러는,
    입력 영상 데이터를 입력받는 인터페이스;
    상기 입력 영상 데이터의 입력 주기를 카운트하는 카운터; 및
    상기 카운터에서 산출된 상기 입력 주기에 기초하여 상기 전원 공급 회로가 상기 바이어스 전압의 레벨을 변경하는 타이밍을 제어하는 전원 공급 회로 제어 신호를 출력하는 신호 출력부를 포함하는 표시 장치.
  16. 제13항에 있어서,
    하나의 프레임은 하나의 데이터 기입 사이클과, 상기 하나의 데이터 기입 사이클에 이어지는 둘 이상의 홀드 사이클들을 포함하고,
    상기 둘 이상의 홀드 사이클들의 개수가 미리 설정된 개수 이상으로 증가하는 경우에,
    상기 전원 공급 회로는 상기 하나의 프레임 기간 동안 상기 바이어스 전압의 전압 레벨을 순차적으로 높여 출력하는 표시 장치.
  17. 제8항에 있어서,
    상기 제1 발광 구동 회로와 상기 제2 발광 회로가 각각 턴-온 레벨의 제1 발광 제어 신호와 턴-온 레벨의 제2 발광 제어 신호를 순차적으로 출력하는 기간에,
    상기 제1 전원 전압을 공급하기 위한 전원 라인의 전압이 상승하는 표시 장치.
  18. 데이터 구동 회로가 표시 패널에서 제1 방향으로 연장되어 배치되는 다수의 데이터 라인들로 영상 표시를 위한 데이터 전압을 출력하고, 제1 스캔 구동 회로가 상기 표시 패널에서 상기 제1 방향과 다른 제2 방향으로 연장되어 배치되는 제1 스캔 라인으로 턴-온 레벨의 제1 스캔 신호를 출력하여 상기 데이터 전압과 대응되는 전압을 화소의 제1 트랜지스터의 제1 노드에 기입하는 단계;
    제1 발광 구동 회로가 상기 표시 패널에서 상기 제2 방향으로 연장되는 제1 발광 제어 라인으로 턴-온 레벨의 제1 발광 제어 신호를 출력하여, 상기 제1 트랜지스터의 제2 노드와 제1 전원 라인 사이를 전기적으로 연결시키는 단계; 및
    제2 발광 구동 회로가 상기 표시 패널에서 상기 제2 방향으로 연장되는 제2 발광 제어 라인으로 턴-온 레벨의 제2 발광 제어 신호를 출력하여, 상기 제1 전원 라인과 상기 제1 트랜지스터 및 상기 화소의 발광 소자를 전기적으로 연결시키는 단계를 포함하는 표시 장치의 구동 방법.
  19. 제18항에 있어서,
    상기 화소는, 상기 발광 소자와, 상기 제1 트랜지스터와, 상기 제1 트랜지스터와 상기 제1 전원 라인 사이의 전기적 연결을 스위칭하기 위한 제1 발광 제어 트랜지스터와, 상기 제1 트랜지스터와 상기 발광 소자 사이의 전기적 연결을 스위칭하기 위한 제2 발광 제어 트랜지스터를 포함하는 표시 장치의 구동 방법.
  20. 제19항에 있어서,
    상기 제1 트랜지스터는 게이트 전극과 전기적으로 연결되는 제1 노드, 상기 발광 소자를 구동하기 위한 제1 전원 전압이 인가되는 제2 노드, 및 상기 발광 소자와 전기적으로 연결되는 제3 노드를 포함하고,
    상기 표시 장치의 구동 방법은,
    제2 스캔 구동 회로가 턴-온 레벨의 제2 스캔 신호를 출력하여 상기 제1 트랜지스터의 제1 노드와 제2 노드 사이를 전기적으로 연결시키는 문턱 전압 보상 단계; 및
    제3 스캔 구동 회로가 턴-온 레벨의 제3 스캔 신호를 출력하여 상기 제1 트랜지스터의 제1 노드에 초기화 전압을 인가하는 제1 노드 초기화 단계를 더 포함하는 표시 장치의 구동 방법.
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