KR102562313B1 - 디스플레이 드라이버 ic와 이를 포함하는 디스플레이 시스템 - Google Patents

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Abstract

디스플레이 드라이버 IC가 게시된다. 상기 디스플레이 드라이버 IC는 제1노드와 제2노드를 포함하는 전하 펌프와, 상기 제1노드와 상기 제2노드 사이에 연결된 플라잉 커패시터와, 전압 레귤레이터와, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전압 레귤레이터의 출력 단자 사이에 연결된 제1스위치와, 상기 제1노드와 상기 제2노드 중에서 다른 하나와 접지 사이에 연결된 제2스위치를 포함한다.

Description

디스플레이 드라이버 IC와 이를 포함하는 디스플레이 시스템{DISPLAY DRIVER IC AND DISPLAY SYSTEM HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 디스플레이 드라이버 IC에 관한 것으로, 특히 커패시터-없는 전압 레귤레이터로부터 게이트 드라이버 회로들과 소스 드라이버 회로들로 공급되는 동작 전압들이 비정상적으로 오프될 때, 디스플레이 패널의 기능 에러와 이미지 스티킹을 방지할 수 있는 회로를 포함하는 디스플레이 드라이버 IC와 이를 포함하는 디스플레이 시스템에 관한 것이다.
디스플레이 드라이버 IC(display driver IC(DDI))를 포함하는 DDI 시스템은 파워를 공급하기 위해 멀티플 파워 소스들과 외장 커패시터들을 포함한다. 그러나 더 작은 용적(smaller volume)을 만들기 위해, 어셈블리 수율(assembly yield)을 높이기 위해, 비용을 줄이기 위해, 상기 DDI 시스템의 외장 커패시터들을 줄이는 것은 디스플레이 패널 모듈을 위한 중요한 추세로 되었다.
자신이 생성한 전하들을 저장하는 외장 커패시터를 포함하지 않는 전압 레귤레이터는 커패시터-없는 전압 레귤레이터라 한다.
커패시터-없는 전압 레귤레이터를 포함하는 일반적인 DDI는 디스플레이 패널에 포함된 픽셀들(pixels)을 구동하기 위한 게이트 드라이버 회로들과 소스 드라이버 회로들을 포함한다. 상기 커패시터-없는 전압 레귤레이터는 파워를 이용하여 상기 게이트 드라이버 회로들과 상기 소스 드라이버 회로들로 공급되는 동작 전압들을 생성한다.
커패시터-없는 전압 레귤레이터로 공급되는 파워가 비정상적으로 오프되면, 상기 게이트 드라이버 회로들과 상기 소스 드라이버 회로들로 공급되는 동작 전압들도 오프되므로 상기 게이트 드라이버 회로들과 상기 소스 드라이버 회로들에 의해 구동되는 디스플레이 패널에 기능 에러가 발생하고 상기 디스플레이 패널에서 이미지 스티킹(image sticking)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는, 커패시터-없는 전압 레귤레이터로부터 게이트 드라이버 회로들과 소스 드라이버 회로들로 공급되는 동작 전압들이 비정상적으로 오프될 때, 디스플레이 패널의 기능 에러와 이미지 스티킹을 방지할 수 있는 회로를 포함하는 디스플레이 드라이버 IC와 이를 포함하는 디스플레이 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 디스플레이 드라이버 IC는 제1노드와 제2노드를 포함하는 전하 펌프와, 상기 제1노드와 상기 제2노드 사이에 연결된 플라잉 커패시터와, 전압 레귤레이터와, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전압 레귤레이터의 출력 단자 사이에 연결된 제1스위치와, 상기 제1노드와 상기 제2노드 중에서 다른 하나와 접지 사이에 연결된 제2스위치를 포함한다.
상기 디스플레이 드라이버 IC는 상기 디스플레이 드라이버 IC로 공급되는 동작 전압의 비정상적인 파워 오프를 검출하고, 검출 신호를 생성하는 파워 검출기와, 상기 검출 신호에 응답하여 상기 제1스위치와 상기 제2스위치를 온(on)하기 위한 제1스위치 신호들을 생성하는 타이밍 제어 회로를 더 포함한다.
상기 타이밍 제어 회로는 상기 검출 신호에 응답하여 상기 전하 펌프에 포함된 모든 스위치들을 오프하기 위한 제2스위치 신호들을 더 생성한다.
상기 파워 검출기는, 상기 동작 전압이 문턱 전압보다 낮아질 때, 상기 비정상적인 파워 오프를 검출하고, 상기 검출 신호를 생성한다.
상기 디스플레이 드라이버 IC는 소스 드라이버 회로와, 게이트 드라이버 회로를 더 포함하고, 상기 비정상적인 파워 오프가 검출될 때, 상기 플라잉 커패시터에 저장된 전하들은 온-된 상기 제1스위치를 통해 상기 소스 드라이버 회로와 상기 게이트 드라이버 회로 중에서 적어도 하나로 전송된다.
실시 예들에 따라, 상기 플라잉 커패시터에 저장된 상기 전하들에 상응하는 충전 전압은 상기 동작 전압과 같거나 높고, 상기 충전 전압은 상기 전압 레귤레이터의 출력 전압보다 더 높다. 실시 예들에 따라, 상기 플라잉 커패시터에 저장된 상기 전하들에 상응하는 충전 전압은 상기 동작 전압과 같거나 높고, 상기 충전 전압은 상기 전압 레귤레이터의 출력 전압보다 더 낮다.
실시 예들에 따라, 상기 제1노드와 상기 제2노드 중에서 상기 어느 하나의 전압은 상기 제1노드와 상기 제2노드 중에서 상기 다른 하나의 전압보다 더 높다. 실시 예들에 따라, 상기 제1노드와 상기 제2노드 중에서 상기 어느 하나의 전압은 상기 제1노드와 상기 제2노드 중에서 상기 다른 하나의 전압보다 더 낮다.
상기 전압 레귤레이터는 커패시터가-없는 로우 드랍아웃(capacitor-less low dropout) 전압 레귤레이터이다.
본 발명의 실시 예에 따른 디스플레이 시스템은 소스 라인들, 게이트 라인들, 및 픽셀들을 포함하는 디스플레이 패널과, 상기 디스플레이 패널을 구동하는 디스플레이 드라이버 IC를 포함한다. 상기 디스플레이 드라이버 IC는 제1노드와 제2노드를 포함하는 전하 펌프와, 상기 제1노드와 상기 제2노드 사이에 연결된 플라잉 커패시터와, 전압 레귤레이터와, 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전압 레귤레이터의 출력 단자 사이에 연결된 제1스위치와, 상기 제1노드와 상기 제2노드 중에서 다른 하나와 접지 사이에 연결된 제2스위치를 포함한다.
상기 디스플레이 드라이버 IC는 상기 디스플레이 드라이버 IC로 공급되는 동작 전압의 비정상적인 파워 오프를 검출하고, 검출 신호를 생성하는 파워 검출기와, 상기 검출 신호에 응답하여 상기 제1스위치와 상기 제2스위치를 온(on)하기 위한 제1스위치 신호들을 생성하는 타이밍 제어 회로를 더 포함한다.
상기 디스플레이 드라이버 IC는 상기 소스 라인들을 구동하는 소스 드라이버 회로와, 상기 게이트 라인들을 구동하는 게이트 드라이버 회로를 더 포함하고, 상기 비정상적인 파워 오프가 검출될 때, 상기 플라잉 커패시터에 저장된 전하들은 온-된 상기 제1스위치를 통해 상기 소스 드라이버 회로와 상기 게이트 드라이버 회로 중에서 적어도 하나로 전송된다.
상기 디스플레이 드라이버 IC는 칩-온-필름(chip-on film) 패키지, 칩-온-유리(chip-on glass) 패키지, 칩-온-플렉스(chip-on flex) 패키지, 칩-온-보드(chip-on-board) 패키지, 또는 테이프 캐리어 패키지(tape carrier package)에 포함된다.
상기 전압 레귤레이터(220)는 커패시터가-없는 로우 드랍아웃(capacitor-less low dropout) 전압 레귤레이터이다.
본 발명의 실시 예에 따른 커패시터-없는 전압 레귤레이터를 포함하는 디스플레이 드라이버 IC는 상기 디스플레이 드라이버 IC로 공급되는 파워가 비정상적으로 오프되더라도 디스플레이 패널의 기능 에러와 이미지 스티킹을 방지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 디스플레이 시스템의 블록도를 나타낸다.
도 2는 도 2에 도시된 디스플레이 드라이버 IC의 블록도이다.
도 3은 도 2에 도시된 디스플레이 드라이버 IC에 포함된 소스 드라이버의 블록도이다.
도 4는 도 2에 도시된 디스플레이 드라이버 IC에 포함된 게이트 드라이버의 블록도이다.
도 5의 (a)는 도 2에 도시된 디스플레이 드라이버 IC에 포함된 전하 펌프 회로의 회로도이다.
도 5의 (b)는 도 5의 (a)에 도시된 전하 펌프 회로의 동작을 설명하기 위한 타이밍 도이다.
도 6은 본 발명의 실시 예에 따른 전하 펌프 회로와 커패시터-없는 전압 레귤레이터를 나타낸다.
도 7은 도 6에 도시된 전하 펌프 회로의 회로도이다.
도 8은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 9는 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 10은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 11은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 12는 본 발명의 실시 예에 따른 전하 펌프 회로와 커패시터-없는 전압 레귤레이터를 나타낸다.
도 13은 도 12에 도시된 전하 펌프 회로의 회로도이다.
도 14는 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 15의 (a)는 도 2에 도시된 타이밍 제어 회로에 포함된 로직 회로를 나타내고, 도 15의 (b)는 상기 로직 회로의 입출력 신호들의 타이밍 도이다.
도 16은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 17은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
도 18은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 디스플레이 시스템의 블록도를 나타낸다. 도 1을 참조하면, 디스플레이 시스템(100)은 디스플레이 패널(200), 디스플레이 드라이버 IC(display driver IC(DDI); 300), 애플리케이션 프로세서(400), 전력 관리 IC(500), 배터리(600), 및 외장 커패시터(CVGH)를 포함할 수 있다.
디스플레이 시스템(100)은 데이터 처리 시스템으로서 모바일 장치로 구현될 수 있다. 상기 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 드론 (drone), 또는 e-북(e-book)으로 구현될 수 있다.
디스플레이 패널(200)은 복수의 데이터 라인들, 복수의 게이트 라인들, 및 복수의 픽셀들을 포함할 수 있다. 상기 복수의 픽셀들 각각은 상기 복수의 데이터 라인들 각각과 상기 복수의 게이트 라인들 각각에 접속될 수 있다. 디스플레이 패널(200)은 DDI(300)의 제어에 따라 이미지를 디스플레이할 수 있다. 디스플레이 패널(200)은 평판 디스플레이(flat panel display)로 구현될 수 있고, 상기 평판 디스플레이는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED), 또는 플렉시블 디스플레이(flexible display)로 구현될 수 있다.
DDI(300)는 애플리케이션 프로세서(400)로부터 디스플레이 패널(200)에서 디스플레이될 이미지에 해당하는 이미지 데이터와 상기 이미지 데이터의 전송 및/또는 디스플레이에 관련된 제어 신호들(또는 동기 신호들)을 수신할 수 있다. DDI(300)는, 전력 관리 IC(500)로부터 전송된 동작 전압(VSP)을 이용하여, 이미지 데이터에 관련된 신호들을 디스플레이 패널(200)로 구동하는 동작을 수행할 수 있다.
전력 관리 IC(500)는, 배터리(600)로부터 공급된 배터리 전압(VBAT)을 이용하여, DDI(300)로 공급될 동작 전압(VSP)과 애플리케이션 프로세서(400)로 공급될 동작 전압(PW)을 생성할 수 있다. 배터리(600)는 재충전 가능한 배터리로 구현될 수 있다. 배터리(600)는 플렉시블 배터리로 구현될 수 있다.
충전 전압(VGH)을 저장하는 외장 커패시터(CVGH)는 본 명세서에서 설명될 전하 펌프 회로에 접속될 수 있다.
실시 예들에 따라, 기판(substrate)에 마운트된 DDI(300)는 칩-온-필름 (chip-on film (COF)) 패키지, 칩-온-유리(chip-on glass(COG)) 패키지, 칩-온-플렉스(chip-on flex) 패키지, 칩-온-보드(chip-on-board) 패키지, 또는 테이프 캐리어 패키지(tape carrier package(TCP))로 구현될 수 있다. 실시 예들에 따라, 외장 커패시터(CVGH)는 상술한 각 패키지의 기판에 SMD(surface-mount device)로서 배치될 수 있다.
도 2는 도 1에 도시된 디스플레이 드라이버 IC의 블록도이다. 도 2를 참조하면, DDI(300)는 파워 검출기(210), 복수의 로우 드랍아웃(low dropout(LDO)) 전압 레귤레이터들(220-1, 220-2, 및 220-3), 복수의 전하 펌프 회로들(222-1, 222-2, 및 222-3), 타이밍 제어 회로(230), 소스 드라이버 회로(240), 및 게이트 드라이버 회로(260)를 포함할 수 있다. 도 2에서는 설명의 편의를 위해 복수의 픽셀들(201)을 포함하는 디스플레이 패널(200)이 DDI(300)와 함께 도시되어 있다.
도 8부터 도 11, 및 도 14부터 도 17에 도시된 바와 같이 동작 전압(VSP)이 비정상적인 파워 오프(abnormal power off)에 의해 문턱 전압(VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 생성할 수 있다.
각 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)는 동작 전압(VSP)을 이용하여 각 내부 전압(VCI1, VGON, 및 VGOFF)을 생성할 수 있다. 실시 예들에 따라, 각 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)는 커패시터-없는(capacitance-less) LDO 전압 레귤레이터를 의미할 수 있다. 실시 예들에 따라, 각 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)는 외장 커패시터를 포함하는 LDO 전압 레귤레이터를 의미할 수 있다.
각 전하 펌프 회로(222-1, 222-2, 및 222-3)는 각 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)의 출력 단자에 접속될 수 있다. 각 전하 펌프 회로(222-1, 222-2, 및 222-3)의 구체적인 구조와 동작은 도 5의 (a)부터 도 17을 참조하여 설명될 것이다.
비록, 각 전하 펌프 회로(222-1, 222-2, 및 222-3)가 각 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)의 출력 단자에 접속될 실시 예가 도 2에 도시되어 있으나 각 전하 펌프 회로(222-1, 222-2, 및 222-3)는 DDI(300)에 포함된 다른 회로의 출력단에 연결될 수 있다.
타이밍 제어 회로(230)는, 비활성화된 검출 신호(DET) 또는 활성화된 검출 신호(DET)에 응답하여, 스위치 신호들(SW1, SW2, S1, S2, S3, 및 S4) 각각의 레벨을 제어할 수 있다. 타이밍 제어 회로(230)는 제어 신호들(GND_EN과 GATE_IN)을 생성할 수 있다. 타이밍 제어 회로(230)는 소스 드라이버 회로(240)와 게이트 드라이버 회로(260)를 제어할 수 있다.
소스 드라이버 회로(240)는 복수의 소스 드라이버들(241-1~241-N; N은 4 이상의 자연수)을 포함할 수 있다. 소스 드라이버들(241-1~241-N) 각각은, 입력 신호들(S_IN1~S_INN) 각각을 이용하여, 디스플레이 패널(200)에 배치된 소스 라인들 각각을 구동하는 소스 라인 구동 신호들(Y1~YN) 각각을 생성할 수 있다. 상기 소스 라인들은 데이터 라인들로 불릴 수 있다.
게이트 드라이버 회로(260)는 복수의 게이트 드라이버들(261-1~261-M; M은 4 이상의 자연수)을 포함할 수 있다. 게이트 드라이버들(261-1~261-M) 각각은 디스플레이 패널(200)에 배치된 게이트 라인들 각각을 구동하는 게이트 라인 구동 신호들 (G1~GM) 각각을 생성할 수 있다.
도 3은 도 2에 도시된 디스플레이 드라이버 IC에 포함된 소스 드라이버의 블록도이다. 도 2에 도시된 소스 드라이버들(241-1~241-N) 각각의 구조는 서로 동일하므로, 제1소스 드라이버(241-1)의 구조가 대표적으로 설명된다.
제1소스 드라이버(241-1)는 레벨 쉬프터(243), 디지털-아날로그 변환기 (245), 증폭기(247), 및 풀-다운 회로(249)를 포함할 수 있다.
레벨 쉬프터(243)는 제1전압(VDD), 제2전압(VCI1), 및 접지 전압(GND)을 동작 전압들로 사용하고, 제1인에이블 신호(GND_EN)에 응답하여 레벨 쉬프트된 전압(GND_ENH)을 생성할 수 있다. 제2전압(VCI1)은 제1전압(VDD)보다 높다.
디지털-아날로그 변환기(245)는 디지털 신호, 즉 제1입력 신호(S_IN1)를 아날로그 신호로 변환할 수 있다. 증폭기(247)는 동작 전압(VSP)을 이용하여 상기 아날로그 신호를 증폭할 수 있다. 풀-다운 회로(249)는 레벨 쉬프트된 전압(GND_ENH)을 이용하여 증폭기(247)의 출력 단자의 전압(Y1)을 유지하거나 접지 전압(GND)으로 풀-다운할 수 있다.
전하 펌프 회로(222-1)가 DDI(300) 내에 존재하지 않을 때, 동작 전압(VSP)이 비정상적으로 파워 오프되면, 커패시터-없는 LDO 전압 레귤레이터(220-1)의 제2전압(VCI1)은 0V로 되고, 증폭기(247)는 디스에이블된다. 이때, 제1소스 드라이버 (241-1)의 출력 단자(250)는 하이-임피던스 상태 또는 플로팅 상태로 되므로, 디스플레이 패널(200)에서 이미지 스티킹이 발생할 수 있다.
전하 펌프 회로(222-1)가 DDI(300) 내에 구현될 때, 전하 펌프 회로(222-1)는 동작 전압(VSP)이 비정상적으로 파워 오프되더라도 커패시터-없는 LDO 전압 레귤레이터(220-1)의 제2전압(VCI1)을 일정시간 동안 그대로 유지하는 기능을 수행할 수 있다. 이에 따라, 디스플레이 패널(200)에서 이미지 스티킹의 발생이 억제되는 효과가 있다.
도 4는 도 2에 도시된 디스플레이 드라이버 IC에 포함된 게이트 드라이버의 블록도이다. 도 2에 도시된 게이트 드라이버들(261-1~261-M) 각각의 구조는 서로 동일하므로, 제1게이트 드라이버(261-1)의 구조가 대표적으로 설명된다.
제1게이트 드라이버(261-1)는 로직 제어 회로(263), 제1레벨 쉬프터(265), 제1풀-업 회로(267), 제2레벨 쉬프터(269), 및 제1풀-다운 회로(271)를 포함할 수 있다.
로직 제어 회로(263)는 제1전압(VDD)과 접지 전압(GND)을 수신하고, 제2인에이블 신호(GATE_IN)에 응답하여 제1풀-업 제어 신호(PULV)와 제2풀-다운 제어 신호 (PDLV)를 생성할 수 있다.
제1레벨 쉬프터(265)는 제1전압(VDD), 제2전압(VCI1), 제3전압(VGON), 및 접지 전압(GND)을 수신하고, 제1풀-업 제어 신호(PULV)를 제1전압(VDD)으로부터 제2전압(VCI1)으로 쉬프트하고 제2전압(VCI1)으로부터 제3전압(VGON)으로 쉬프트하고, 제2풀-업 제어 신호(PUHV)를 생성할 수 있다. 예컨대, 제2풀-업 제어 신호(PUHV)는 제3전압(VGON)과 접지 전압(GND) 사이에서 스윙(swing)할 수 있다.
제1풀-업 회로(267)는 제2풀-업 제어 신호(PUHV)에 응답하여 제3전압(VGON)을 제1게이트 드라이버(261-1)의 출력 단자(270)로 공급할 수 있다. 제3전압(VGON)은 제2전압(VCI1)보다 높다.
제2레벨 쉬프터(269)는 제1전압(VDD), 제2전압(VCI1), 제4전압(VGOFF), 및 접지 전압(GND)을 수신하고, 제1전압(VDD)과 접지 전압(GND) 사이에서 스윙하는 제1풀-다운 제어 신호(PDLV)를 제2전압(VCI1)과 제4전압(VGOFF) 사이에서 스윙하는 제2풀-다운 제어 신호(PDHV)를 생성할 수 있다. 제4전압(VGOFF)은 접지 전압(GND) 보다 낮을 수 있다.
제1풀-다운 회로(271)는 제2풀-다운 제어 신호(PDHV)에 응답하여 제1게이트 드라이버(261-1)의 출력 단자(270)의 전압을 제4전압(VGOFF)으로 풀-다운할 수 있다.
전하 펌프 회로들(222-1, 222-2, 및 222-3)이 DDI(300) 내에 존재하지 않을 때, 동작 전압(VSP)이 비정상적으로 파워 오프되면, 각 커패시터-없는 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)의 각 전압(VCI1, VGON, 및 VGOFF)은 0V로 되므로, 제1게이트 드라이버(261-1)의 출력 단자(270)는 하이-임피던스 상태 또는 플로팅 상태로 되므로, 디스플레이 패널(200)에서 이미지 스티킹이 발생하거나 디스플레이 패널(200)의 기능 에러가 발생할 수 있다.
전하 펌프 회로들(222-1, 222-2, 및 222-3)이 DDI(300) 내에 구현될 때, 전하 펌프 회로들(222-1, 222-2, 및 222-3)은 동작 전압(VSP)이 비정상적으로 파워 오프되더라도 각 커패시터-없는 LDO 전압 레귤레이터(220-1, 220-2, 및 220-3)의 각 전압(VCI1, VGON, 및 VGOFF)을 일정시간 동안 그대로 유지하는 기능을 수행할 수 있다. 이에 따라, 디스플레이 패널(200)에서 이미지 스티킹의 발생이 억제되고 디스플레이 패널(200)의 기능 에러의 발생이 억제되는 효과가 있다.
도 5의 (a)는 도 2에 도시된 디스플레이 드라이버 IC에 포함된 전하 펌프 회로의 회로도이고, 도 5의 (b)는 도 5의 (a)에 도시된 전하 펌프 회로의 동작을 설명하기 위한 타이밍 도이다.
도 5의 (a)와 도 5의 (b)를 참조하면, 전하 펌프 회로(222A)는 전하 펌프 회로들(222-1, 222-2, 및 222-3)을 집합적으로 또는 개념적으로 나타낸다.
전하 펌프 회로(222A)는, 비정상적인 파워 오프에서, 소스 드라이버 회로 (240)와 게이트 드라이버 회로(260)로 전압들(VCI1, VGON, 및 VGOFF)을 공급하기 위해 플라잉 커패시터(CFLY)를 이용하여 파워 선택 스킴(power selection scheme)을 제공할 수 있다. 전하 펌프 회로(222A)는 복수의 스위치들(P11, P12, P13, 및 P14), 플라잉 커패시터(CFLY), 및 출력 커패시터(COUT)를 포함할 수 있다. 출력 커패시터(COUT)는 외장 커패시터(CVGH)를 의미할 수 있다.
플라잉 커패시터(CFLY)는 제1노드(P1)와 제2노드(P2) 사이에 연결될 수 있고, 출력 커패시터(COUT)는 전하 펌프 회로(222A)의 출력 단자와 접지(GND) 사이에 연결될 수 있다.
도 5의 (b)는 각 스위치(P11, P12, P13, 및 P14)로 공급되는 각 스위치 신호 (S1, S2, S3, 및 S4), 제1노드(P1)의 전압(VP1), 제2노드(P2)의 전압(VP2), 및 출력 전압(VOUT)의 파형을 개념적으로 나타낸다. 제1노드(P1)의 전압(VP1)은 VSP와 2VSP 사이에서 스윙하고, 제2노드(P2)의 전압(VP2)의 VSP와 GND 사이에서 스윙한다. 여기서, VSP는 전력 관리 IC(500)로부터 공급되는 외부 동작 전압을 의미하고, GND는 접지 전압을 의미한다.
각 스위치(P11, P12, 및 P13)가 PMOS 트랜지스터로 구현되고, 스위치(P14)가 NMOS 트랜지스터로 구현되고, 초기에 출력 커패시터(COUT)에 VSP에 해당하는 전하들이 저장되어 있다고 가정한다.
제1시점(T1)에서, 각 스위치(P12와 P13)는 턴-온 되고 각 스위치(P11와 N11)는 턴-오프 되므로, 제1노드(P1)의 전압(VP1)은 2*VSP이고 제2노드(P2)의 전압 (VP2)은 VSP이다. 제2시점(T2)에서, 각 스위치(P11과 N11)는 턴-온 되고 각 스위치 (P12와 P13)는 턴-오프 되므로, 제1노드(P1)의 전압(VP1)은 VSP이고 제2노드(P2)의 전압(VP2)은 GND이다.
비록, 도 5에서는 VSP를 이용하여 2*VSP를 출력 전압(VOUT)으로 출력하는 전하 펌프 회로(222A)가 도시되어 있으나 전하 펌프 회로(222A)는 k*VSP의 출력 전압 (VOUT)을 생성하는 전하 펌프 회로로 대체될 수 있다. 여기서 k는 3이상의 자연수이다.
도 6은 본 발명의 실시 예에 따른 전하 펌프 회로와 커패시터-없는 전압 레귤레이터를 나타낸다. 도 2, 도 5, 및 도 6을 참조하면, 커패시터-없는 전압 레귤레이터(220)는 제1스위치(SS1)를 통해 제1노드(P1)에 연결될 수 있다.
커패시터-없는 전압 레귤레이터(220)는 각 커패시터-없는 전압 레귤레이터 (220-1, 220-2, 또는 220-3)를 집합적으로 또는 개념적으로 나타내고, 전하 펌프 회로(222)는 각 전하 펌프 회로(222-1, 222-2, 또는 222-3)를 집합적으로 또는 개념적으로 나타낸다.
전하 펌프 회로(222)는 전하 펌프(223), 제1스위치(SS1), 제2스위치(SS2), 및 플라잉 커패시터(flying capacitor; CFLY)를 포함할 수 있다. 전하 펌프(223)는 에너지 저장 소자로 알려진 커패시터를 이용하는 DC-DC 변환기의 한 종류이다.
비록, 도 6에서는 양의 전하 펌프로 구현된 전하 펌프(223)가 도시되어 있으나 전하 펌프(223)는 음의 전하 펌프로 구현될 수 있다.
제1스위치(SS1)는 제1스위치 신호(SW1)에 응답하여 커패시터-없는 전압 레귤레이터(220)의 출력 단자와 제1노드(P1) 사이의 연결을 제어할 수 있다. 제2스위치 (SS2)는 제2스위치 신호(SW2)에 응답하여 제2노드(P2)와 접지 사이의 연결을 제어할 수 있다. 플라잉 커패시터(CFLY)는 제1노드(P1)와 제2노드(P2) 사이에 연결될 수 있다. 즉, 제1스위치(SS1)는 커패시터-없는 전압 레귤레이터(220)의 출력 단자에 직접 연결될 수 있다.
도 7은 도 6에 도시된 전하 펌프 회로의 회로도이다. 도 5부터 도 7을 참조하면, 도 7에 도시된 전하 펌프(223)는 도 5에 도시된 전하 펌프와 달리 제2스위치 (N11)을 포함하지 않는다. 이때, 도 2의 타이밍 제어 회로(230)는 제4스위치 신호 (S4)를 생성하지 않는다. VGH는 VOUT와 동일하고, CVGH는 COUT와 동일하다.
도 8은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 8에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 VSP이고 제2노드(P2)의 전압 (VP2)이 GND일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제2전압(VCI1)을 생성하는 커패시터-없는 전압 레귤레이터(220-1)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-1)라고 가정한다.
비정상적인 파워 오프에 의해 제3시점(T3)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 8에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, 및 S3)을 발생한다.
제3시점(T3)에서 각 스위치(P11, P12, 및 P13)는 각 스위치 신호(S1, S2, 및 S3)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제1노드 (P1)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-1)의 출력 단자에 연결되므로, 제2전압(VCI1)은 제2전압(VCI1)보다 높은 동작 전압(VSP)으로 상승한다. 제2노드(P2)는 제2스위치(SS2)를 통해 접지에 연결되므로 제2노드(P2)의 전압(VP2)은 GND를 유지한다.
도 9는 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 9에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 2*VSP이고 제2노드(P2)의 전압 (VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제2전압(VCI1)을 생성하는 커패시터-없는 전압 레귤레이터(220-1)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-1)라고 가정한다.
비정상적인 파워 오프에 의해 제4시점(T4)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 9에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, 및 S3)을 발생한다.
제4시점(T4)에서 각 스위치(P11, P12, 및 P13)는 각 스위치 신호(S1, S2, 및 S3)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제1노드 (P1)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-1)의 출력 단자에 연결되므로, 제2전압(VCI1)은 제2전압(VCI1)보다 높은 2*VSP으로 상승한다. 제2노드(P2)는 제2스위치(SS2)를 통해 접지에 연결되므로, 제2노드(P2)의 전압(VSP2)은 VSP로부터 GND로 방전된다.
도 10은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 10에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 VSP이고 제2노드(P2)의 전압(VP2)이 GND일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제3전압(VGON)을 생성하는 커패시터-없는 전압 레귤레이터(220-2)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-2)라고 가정한다.
비정상적인 파워 오프에 의해 제5시점(T5)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 10에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, 및 S3)을 발생한다.
제5시점(T5)에서 각 스위치(P11, P12, 및 P13)는 각 스위치 신호(S1, S2, 및 S3)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제1노드 (P1)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-2)의 출력 단자에 연결되므로, 제3전압(VGON)은 제3전압(VGON)보다 낮은 동작 전압(VSP)으로 하강한다. 제2노드(P2)는 제2스위치(SS2)를 통해 접지에 연결되므로 제2노드(P2)의 전압(VP2)는 GND를 유지한다.
도 11은 도 7에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 11에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 2*VSP이고 제2노드(P2)의 전압(VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제3전압(VGON)을 생성하는 커패시터-없는 전압 레귤레이터(220-2)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-2)라고 가정한다.
비정상적인 파워 오프에 의해 제6시점(T6)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 11에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, 및 S3)을 발생한다.
제6시점(T6)에서 각 스위치(P11, P12, 및 P13)는 각 스위치 신호(S1, S2, 및 S3)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제1노드 (P1)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-2)의 출력 단자에 연결되므로, 제3전압(VGON)은 제3전압(VGON)보다 높은 2*VSP으로 상승한다. 제2노드(P2)는 제2스위치(SS2)를 통해 접지에 연결되므로, 제2노드(P2)의 전압(VSP2)은 VSP로부터 GND로 방전된다.
도 12는 본 발명의 실시 예에 따른 전하 펌프 회로와 커패시터-없는 전압 레귤레이터를 나타낸다. 도 2, 도 5, 및 도 12를 참조하면, 커패시터-없는 전압 레귤레이터(220)는 제1스위치(SS1)를 통해 제2노드(P2)에 연결될 수 있다.
커패시터-없는 전압 레귤레이터(220)는 각 커패시터-없는 전압 레귤레이터 (220-1, 220-2, 또는 220-3)를 집합적으로 또는 개념적으로 나타내고, 전하 펌프 회로(222)는 각 전하 펌프 회로(222-1, 222-2, 또는 222-3)를 집합적으로 또는 개념적으로 나타낸다.
도 13은 도 12에 도시된 전하 펌프 회로의 회로도이다. 도 5, 도 12, 및 도 13을 참조하면, 도 13에 도시된 전하 펌프(223)는 도 5에 도시된 전하 펌프와 동일하다.
도 14는 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 14에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 GND이고 제2노드(P2)의 전압(VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제2전압(VCI1)을 생성하는 커패시터-없는 전압 레귤레이터(220-1)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-1)라고 가정한다.
비정상적인 파워 오프에 의해 제7시점(T7)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 14에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, S3, 및 S4)을 발생한다.
제8시점(T8)에서 각 스위치(P11, P12, P13, 및 N11)는 각 스위치 신호(S1, S2, S3, 및 S4)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제2노드(P2)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-1)의 출력 단자에 연결되므로, 제2전압(VCI1)은 제2전압(VCI1)보다 높은 동작 전압(VSP)으로 상승한다. 제1노드(P1)는 제2스위치(SS2)를 통해 접지에 연결되므로 제1노드(P1)의 전압(VP1)는 GND를 유지한다.
도 15의 (a)는 도 2에 도시된 타이밍 제어 회로에 포함된 로직 회로를 나타내고, 도 15의 (b)는 상기 로직 회로의 입출력 신호들의 타이밍 도이다. 도 2와 도 15의 (a)를 참조하면, 타이밍 제어 회로(230)는 스위치 신호(S3)를 생성하는 로직 회로(231)를 포함할 수 있다. 로직 회로(231)는 도 14와 도 17에 도시된 스위치 신호(S3)를 생성할 수 있다. 로직 회로(231)는 제1스위치 로직 회로(231-1)와 제2스위치 로직 회로(231-2)를 포함할 수 있다.
제1스위치 로직 회로(231-1)는, 비정상적인 파워 오프가 발생하면, 검출 신호(DET)가 활성화된 후 클락 신호(CLK)의 첫 번째 하강 에지를 래치할 수 있다. 제2스위치 로직 회로(231-2)는, 비정상적인 파워 오프가 발생하면, 클락 신호(CLK)를 게이팅(gating) 할 수 있다. 즉, 제2스위치 로직 회로(231-2)는, 비정상적인 파워 오프가 발생하면, 클락 신호(CLK)의 전송을 차단할 수 있다.
로직 회로(231)는, 제1스위치 로직 회로(231-1)의 출력 신호와 제2스위치 로직 회로(231-2)의 출력 신호를 이용하여, 비정상적인 파워 오프가 발생할 때, 도 14와 도 17에 도시된 바와 같은 타이밍을 갖는 스위치 신호(S3)를 생성하는 제3스위치 로직 회로(231-3)를 더 포함할 수 있다.
도 16은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 16에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 GND이고 제2노드(P2)의 전압(VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제2전압(VCI1)을 생성하는 커패시터-없는 전압 레귤레이터(220-1)이고, 전하 펌프 회로(222)는 전하 펌프 회로 (222-1)라고 가정한다.
비정상적인 파워 오프에 의해 제9시점(T9)에서 동작 전압(VSP)이 문턱 전압 (VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 16에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, S3, 및 S4)을 발생한다.
제9시점(T9)에서 도 13의 각 스위치(P11, P12, P13, 및 N11)는 각 스위치 신호(S1, S2, S3, 및 S4)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제2노드(P2)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터 (220-1)의 출력 단자에 연결되므로, 제2전압(VCI1)은 제2전압(VCI1)보다 높은 동작 전압(VSP)으로 상승한다. 제1노드(P1)는 제2스위치(SS2)를 통해 접지에 연결되므로 제1노드(P1)의 전압(VP1)은 GND를 유지한다.
도 17은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 17에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)은 GND이고 제2노드(P2)의 전압(VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제3전압(VGON)을 생성하는 커패시터-없는 전압 레귤레이터(220-2)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-2)라고 가정한다.
비정상적인 파워 오프에 의해 제10시점(T10)에서 동작 전압(VSP)이 문턱 전압(VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 17에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, S3, 및 S4)을 발생한다.
제11시점(T11)에서 도 13의 각 스위치(P11, P12, P13, 및 N11)는 각 스위치 신호(S1, S2, S3, 및 S4)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제2노드(P2)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-2)의 출력 단자에 연결되므로, 제3전압(VGON)은 제3전압(VGON)보다 낮은 동작 전압(VSP)으로 하강한다. 제1노드(P1)는 제2스위치(SS2)를 통해 접지에 연결되므로 제1노드(P1)의 전압(VP1)은 GND를 유지한다.
도 18은 도 13에 도시된 전하 펌프 회로의 동작을 설명하는 타이밍 도이다. 도 18에 도시된 바와 같이, 제1노드(P1)의 전압(VP1)이 2*VSP이고 제2노드(P2)의 전압(VP2)이 VSP일 때, 비정상적인 파워 오프가 발생한다고 가정한다.
또한, 커패시터-없는 전압 레귤레이터(220)는 제3전압(VGON)을 생성하는 커패시터-없는 전압 레귤레이터(220-2)이고 전하 펌프 회로(222)는 전하 펌프 회로 (222-2)라고 가정한다.
비정상적인 파워 오프에 의해 제12시점(T12)에서 동작 전압(VSP)이 문턱 전압(VTH)보다 낮아질 때, 파워 검출기(210)는 활성화된 검출 신호(DET)를 타이밍 제어 회로(230)로 출력한다. 타이밍 제어 회로(230)는, 활성화된 검출 신호(DET)에 응답하여, 도 18에 도시된 파형들을 갖는 스위치 신호들(SW1, SW2, S1, S2, S3, 및 S4)을 발생한다.
제12시점(T12)에서 도 13의 각 스위치(P11, P12, P13, 및 N11)는 각 스위치 신호(S1, S2, S3, 및 S4)에 의해 오프 된다. 그 후에 각 스위치(SS1과 SS2)는 온 된다. 따라서 제2노드(P2)는 제1스위치(SS1)를 통해 커패시터-없는 전압 레귤레이터(220-2)의 출력 단자에 연결되므로, 제3전압(VGON)은 제3전압(VGON)보다 낮은 동작 전압(VSP)으로 하강한다. 제1노드(P1)는 제2스위치(SS2)를 통해 접지에 연결되므로 제1노드 (P1)의 전압(VP1)는 2*VSP로부터 GND로 하강한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 디스플레이 시스템
200: 디스플레이 패널
300: 디스플레이 드라이버 IC
210: 파워 검출기
220-1, 220-2, 220-3, 220: LDO 전압 레귤레이터
222-1, 222-2, 222-3, 222: 전하 펌프 회로
223: 전하 펌프
240: 소스 드라이버 회로
260: 게이트 드라이버 회로
400: 애플리케이션 프로세서
500: 전력 관리 IC
600: 배터리
CVGH: 외장 커패시터
CFLY: 플라잉 커패시터

Claims (10)

  1. 제1노드와 제2노드를 포함하는 전하 펌프;
    상기 제1노드와 상기 제2노드 사이에 연결된 플라잉 커패시터;
    전압 레귤레이터;
    상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전압 레귤레이터의 출력 단자 사이에 연결된 제1스위치;
    상기 제1노드와 상기 제2노드 중에서 다른 하나와 접지 사이에 연결된 제2스위치;
    디스플레이 드라이버 IC로 공급되는 동작 전압의 비정상적인 파워 오프를 검출하고, 검출 신호를 생성하는 파워 검출기; 및
    상기 검출 신호에 응답하여 상기 제1스위치와 상기 제2스위치를 온(on)하기 위한 제1스위치 신호들을 생성하는 타이밍 제어 회로를 포함하는 디스플레이 드라이버 IC.
  2. 삭제
  3. 제1항에 있어서, 상기 파워 검출기는,
    상기 동작 전압이 문턱 전압보다 낮아질 때, 상기 비정상적인 파워 오프를 검출하고, 상기 검출 신호를 생성하는 디스플레이 드라이버 IC.
  4. 제1항에 있어서,
    소스 드라이버 회로; 및
    게이트 드라이버 회로를 더 포함하고,
    상기 비정상적인 파워 오프가 검출될 때, 상기 플라잉 커패시터에 저장된 전하들은 온-된 상기 제1스위치를 통해 상기 소스 드라이버 회로와 상기 게이트 드라이버 회로 중에서 적어도 하나로 전송되는 디스플레이 드라이버 IC.
  5. 제4항에 있어서,
    상기 플라잉 커패시터에 저장된 상기 전하들에 상응하는 충전 전압은 상기 동작 전압과 같거나 높고,
    상기 충전 전압은 상기 전압 레귤레이터의 출력 전압보다 더 높거나 더 낮은 디스플레이 드라이버 IC.
  6. 제1항에 있어서,
    상기 전압 레귤레이터는 커패시터가-없는 로우 드랍아웃(capacitor-less low dropout) 전압 레귤레이터인 디스플레이 드라이버 IC.
  7. 소스 라인들, 게이트 라인들, 및 픽셀들을 포함하는 디스플레이 패널; 및
    상기 디스플레이 패널을 구동하는 디스플레이 드라이버 IC를 포함하고,
    상기 디스플레이 드라이버 IC는,
    제1노드와 제2노드를 포함하는 전하 펌프;
    상기 제1노드와 상기 제2노드 사이에 연결된 플라잉 커패시터;
    전압 레귤레이터;
    상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 전압 레귤레이터의 출력 단자 사이에 연결된 제1스위치;
    상기 제1노드와 상기 제2노드 중에서 다른 하나와 접지 사이에 연결된 제2스위치;
    상기 디스플레이 드라이버 IC로 공급되는 동작 전압의 비정상적인 파워 오프를 검출하고, 검출 신호를 생성하는 파워 검출기; 및
    상기 검출 신호에 응답하여 상기 제1스위치와 상기 제2스위치를 온(on)하기 위한 제1스위치 신호들을 생성하는 타이밍 제어 회로를 포함하는 디스플레이 시스템.
  8. 삭제
  9. 제7항에 있어서, 상기 디스플레이 드라이버 IC는,
    상기 소스 라인들을 구동하는 소스 드라이버 회로; 및
    상기 게이트 라인들을 구동하는 게이트 드라이버 회로를 더 포함하고,
    상기 비정상적인 파워 오프가 검출될 때, 상기 플라잉 커패시터에 저장된 전하들은 온-된 상기 제1스위치를 통해 상기 소스 드라이버 회로와 상기 게이트 드라이버 회로 중에서 적어도 하나로 전송되는 디스플레이 시스템.
  10. 제9항에 있어서, 상기 디스플레이 드라이버 IC는,
    칩-온-필름(chip-on film (COF)) 패키지, 칩-온-유리(chip-on glass(COG)) 패키지, 칩-온-플렉스(chip-on flex) 패키지, 칩-온-보드(chip-on-board) 패키지, 또는 테이프 캐리어 패키지(tape carrier package(TCP))에 포함되는 디스플레이 시스템.
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