JP6700847B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

液晶表示装置等、画像の表示に係り複数の画素が駆動される表示装置は、このような表示駆動のためのドライバＩＣを有する（例えば特許文献１）。

特開２０１５−２０３８０３号公報

近年、表示装置における解像度の増大や機能の増加等に伴いドライバＩＣのような駆動回路に実装される機能も増加、拡張されている。係る機能の増加等に伴い、駆動回路の消費電力も増大している。一方、駆動回路の消費電力を抑制したいという需要がある。

複数の機能を１つの駆動回路で担うために複数の機能ブロックが設けられている駆動回路では、共通の電圧で動作可能な複数の機能ブロックで電源電圧を共有する構成により、各機能ブロックの動作に必要な電圧で電力供給を行うレギュレータを共通化することができる。一方、このように電源電圧を共有する複数の機能ブロックは、１つ以上の機能ブロックの動作に伴う電力の消費によって電源電圧が低下することになる。このような構成で、機能ブロックの動作に必要な電圧の下限値を下回るほど電源電圧が低下した場合、機能ブロックが誤動作又は動作不可能な状態となるという問題がある。係る問題は従前から想定し得た問題であったが、機能の増加等に伴う消費電力の増大を踏まえ、対策の必要性がより増している。

単純な対策として、複数の機能ブロックが許容し得る最大の電圧を以てレギュレータが電力供給をすることで、機能ブロックの動作に必要な電圧の下限値を下回るほど電源電圧が低下する可能性を低減することは可能である。しかしながら、電圧が高いほど駆動回路の消費電力が増大してしまい、駆動回路の消費電力を抑制することが困難になる。

本発明は、上記の課題に鑑みてなされたもので、複数の機能ブロックの動作に必要な電圧の確保と消費電力の増大の抑制とを両立することができる表示装置を提供することを目的とする。

本発明の一態様は、画像を表示する表示部と、前記表示部を駆動する駆動回路とを有する表示装置であって、前記駆動回路は、予め定められた設定電圧に基づいて電力供給を行うレギュレータと、前記レギュレータからの電力供給によって動作する前記表示部の動作に係る複数の機能ブロックと、予め定められた電圧の閾値に基づいて、少なくとも１つ以上の機能ブロックの電源電圧の高低を判定する電圧監視部と、前記電圧監視部により前記閾値が示す電圧よりも前記機能ブロックの電源電圧が低いと判定された場合に前記設定電圧を上げる電圧制御部とを備える。

図１は、本実施形態に係る表示装置のシステム構成例を表すブロック図である。 図２は、本実施形態に係る表示装置の画素を駆動する駆動回路を示す回路図である。 図３は、ＤＤＩＣの機能構成例を示すブロック図である。 図４は、レギュレータ及びレギュレータの動作に係る各構成の一例を示す模式的な回路図である。 図５は、表示装置の動作に伴う設定電圧の制御の一例を示すタイミングチャートである。 図６は、ＲＧＢ型の表示装置の色空間を示す図である。 図７は、ＲＧＢＷ型の表示装置の色空間を示す図である。 図８は、ＲＧＢＷ型の表示装置の拡張された色空間の断面図である。 図９は、変形例１に係るレギュレータ及びレギュレータの動作に係る各構成の一例を示す模式的な回路図である。 図１０は、変形例２に係るレギュレータ及びレギュレータの動作に係る各構成の一例を示す模式的な回路図である。 図１１は、変形例３に係るレギュレータ及びレギュレータの動作に係る各構成の一例を示す模式的な回路図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、本実施形態に係る表示装置１のシステム構成例を表すブロック図である。図２は、本実施形態に係る表示装置１の画素Ｐｉｘを駆動する駆動回路を示す回路図である。表示装置１は、例えば透過型の液晶表示装置であり、表示パネル２と、ＤＤＩＣ（Display Driver Integrated Circuit）３と、光源６を備えている。

表示パネル２は、画像を表示する表示部として機能する。具体的には、表示パネル２は、例えば、透光性絶縁基板、例えばガラス基板と、ガラス基板の表面にあり、液晶セルを含む画素Ｐｉｘ（図２参照）がマトリクス状（行列状）に多数配置されてなる表示エリア部２１を備えている。ガラス基板は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。第１の基板と第２の基板との間隙は、第１の基板上の各所に配置形成されるフォトスペーサによって所定の間隙に保持される。そして、これら第１の基板及び第２の基板間に液晶が封入される。なお、図１に示す表示パネル２における表示エリア部２１等の各部の配置及び大きさは模式的なものであり、実際の配置等を反映したものでない。

表示エリア部２１は、液晶層を含む副画素ＶｐｉｘがＭ行×Ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるＮ個の副画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるＭ個の副画素Ｖｐｉｘを有する画素列をいう。そして、ＭとＮとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。表示エリア部２１は、副画素ＶｐｉｘのＭ行Ｎ列の配列に対して行毎に走査線２４_１、２４_２、２４_３・・・２４_Ｍが配線され、列毎に信号線２５_１、２５_２、２５_３・・・２５_Ｎが配線されている。以後、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_Ｍを代表して走査線２４のように表記し、信号線２５_１、２５_２、２５_３・・・２５_Ｎを代表して信号線２５のように表記することがある。また、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_Ｍの任意の３本の走査線を、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２（ただし、ｍは、ｍ≦Ｍ−２を満たす自然数）のように表記し、信号線２５_１、２５_２、２５_３・・・２５_Ｎの任意の４本の信号線を、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３（ただし、ｎは、ｎ≦Ｎ−３を満たす自然数）のように表記する。

ＤＤＩＣ３は、例えばＣＯＧ（Chip On Glass）によって表示パネル２のガラス基板上に実装された回路である。ＤＤＩＣ３は、図示しないフレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuits）を介して外部の制御回路１００、外部入力電源等と接続されている。制御回路１００は、表示装置１の動作に係る各種の信号をＤＤＩＣ３に伝送する。外部入力電源は、後述する接続端子４１等を介してＤＤＩＣ３の動作に必要な電力を供給する。制御回路１００は、例えば表示装置１が設けられた電子機器が有する回路である。

図３は、ＤＤＩＣ３の機能構成例を示すブロック図である。ＤＤＩＣ３は、表示部を駆動する駆動回路である。具体的には、ＤＤＩＣ３は、例えば、ゲートドライバ２２、ソースドライバ２３、レギュレータ４０、電圧設定部４５、閾値設定部５０、内部ロジック部５５、電圧監視部６０、電圧制御部６５等を有し、表示部による画像の表示に係る各種の信号を出力して表示部を動作させる。

より具体的には、ＤＤＩＣ３は、例えば制御回路から与えられる各種の信号に応じて表示部を動作させる。制御回路は、例えば、マスタークロック、水平同期信号、垂直同期信号、表示画像信号等をＤＤＩＣ３に出力する。ＤＤＩＣ３は、これらの信号等に基づいてゲートドライバ２２及びソースドライバ２３の同期制御を行う。

ゲートドライバ２２は、垂直同期信号及び水平同期信号に同期して水平同期信号に応じた１水平期間単位でデジタルデータをラッチする。ゲートドライバ２２は、ラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４（走査線２４_１，２４_２，２４_３，…，２４_Ｍ）に与えることによって副画素Ｖｐｉｘを行単位で順次選択する。ゲートドライバ２２は、例えば、行方向について、走査線２４_１，２４_２，…の表示エリア部２１の一方端側から他方端側へ順にデジタルデータを出力する。また、ゲートドライバ２２は、行方向について、走査線２４_Ｍ，…の表示エリア部２１の他方端側から一方端側へ順にデジタルデータを出力することもできる。

ソースドライバ２３には、例えば、表示画像信号に基づいて後述する内部ロジック部５５等による処理を経て生成された８ビットの４色（例えばＲ（赤）、Ｇ（緑）、Ｂ（青）及び白（Ｗ））のデジタルデータが与えられる。ソースドライバ２３は、ゲートドライバ２２による垂直走査によって選択された行の副画素Ｖｐｉｘに対して、副画素毎に、若しくは複数副画素毎に、或いは全副画素一斉に、信号線２５（信号線２５_１，２５_２，２５_３，…，２５_Ｎ）を介して表示データを書き込む。

液晶表示パネルの駆動方式として、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。ライン反転は、１ライン（１画素行）に相当する１Ｈ（Ｈは水平期間）の時間周期で映像信号の極性を反転させる駆動方式である。ドット反転は、交差する二方向（例えば、行列方向）について互いに隣接する副画素毎に映像信号の極性を交互に反転させる駆動方式である。フレーム反転は、１画面に相当する１フレーム毎に全副画素に書き込む映像信号を一度に同じ極性で反転させる駆動方式である。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。

本実施形態に係る説明では、Ｍ本の走査線２４_１，２４_２，２４_３，…，２４_Ｍの各々を包括して扱う場合、走査線２４と記載することがある。図２における走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２は_、Ｍ本の走査線２４_１，２４_２，２４_３，…，２４_Ｍの一部である。また、Ｎ本の信号線２５_１，２５_２，２５_３，…，２５_Ｎの各々を包括して扱う場合、信号線２５と記載することがある。図２における信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２は、Ｎ本の信号線２５_１，２５_２，２５_３，…，２５_Ｎの一部である。

表示エリア部２１には、副画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）素子Ｔｒに表示データとして画素信号を供給する信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２、各ＴＦＴ素子Ｔｒを駆動する走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２等の配線が形成されている。このように、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２は、上述したガラス基板の表面と平行な平面に延在し、副画素Ｖｐｉｘに画像を表示するための画素信号を供給する。副画素Ｖｐｉｘは、ＴＦＴ素子Ｔｒ及び液晶素子ＬＣを備えている。ＴＦＴ素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。ＴＦＴ素子Ｔｒのソース又はドレインの一方は信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２に接続され、ゲートは走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２に接続され、ソース又はドレインの他方は液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、一端がＴＦＴ素子Ｔｒのソース又はドレインの他方に接続され、他端が共通電極ＣＯＭに接続されている。共通電極ＣＯＭには、図示しない駆動電極ドライバによって駆動信号が印加されている。駆動電極ドライバは、ＤＤＩＣ３の一構成であってもよいし、独立した回路であってもよい。

副画素Ｖｐｉｘは、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２により、表示エリア部２１の同じ行に属する他の副画素Ｖｐｉｘと互いに接続されている。走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２は、ゲートドライバ２２と接続され、ゲートドライバ２２から走査信号の垂直走査パルスが供給される。また、副画素Ｖｐｉｘは、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２により、表示エリア部２１の同じ列に属する他の副画素Ｖｐｉｘと互いに接続されている。信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２は、ソースドライバ２３と接続され、ソースドライバ２３より画素信号が供給される。さらに、副画素Ｖｐｉｘは、共通電極ＣＯＭにより、表示エリア部２１の同じ列に属する他の副画素Ｖｐｉｘと互いに接続されている。共通電極ＣＯＭは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより駆動信号が供給される。

ゲートドライバ２２は、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２を介して、副画素ＶｐｉｘのＴＦＴ素子Ｔｒのゲートに垂直走査パルスを印加することにより、表示エリア部２１にマトリクス状に形成されている副画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。ソースドライバ２３は、画素信号を、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２を介して、ゲートドライバ２２により順次選択される１水平ラインを含む副画素Ｖｐｉｘにそれぞれ供給する。そして、これらの副画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。

上述したように、表示装置１は、ゲートドライバ２２が走査線２４を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する副画素Ｖｐｉｘに対して、ソースドライバ２３が信号線２５を介して画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、駆動電極ドライバは、その１水平ラインに対応する共通電極ＣＯＭに対して駆動信号を印加するようになっている。

また、表示エリア部２１は、カラーフィルタを有する。カラーフィルタは、格子形状のブラックマトリクス７６ａと、開口部７６ｂと、を有する。ブラックマトリクス７６ａは、図２に示すように副画素Ｖｐｉｘの外周を覆うように形成されている。つまり、ブラックマトリクス７６ａは、二次元配置された副画素Ｖｐｉｘと副画素Ｖｐｉｘとの境界に配置されることで、格子形状となる。ブラックマトリクス７６ａは、光の吸収率が高い材料で形成されている。開口部７６ｂは、ブラックマトリクス７６ａの格子形状で形成されている開口であり、副画素Ｖｐｉｘに対応して配置されている。

開口部７６ｂは、４色の出力用副画素に対応する色領域を含む。具体的には、開口部７６ｂは、例えば、第１の色、第２の色、第３の色の一形態である赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域と、第４の色（例えば、白（Ｗ））の色領域とを含む。カラーフィルタは、開口部７６ｂに例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を周期的に配列する。第４の色が白（Ｗ）である場合、この白（Ｗ）の開口部７６ｂに対してカラーフィルタによる着色は施されない。第４の色が他の色である場合、第４の色として採用された色がカラーフィルタにより着色される。本実施形態では、図２に示す各副画素ＶｐｉｘにＲ、Ｇ、Ｂの３色の色領域と第４の色（例えばＷ）との計４色が１組として画素Ｐｉｘとして対応付けられている。このように、表示パネル２は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）及び第４の色（例えば白（Ｗ））の出力用副画素（副画素Ｖｐｉｘ）が配列された画素（画素Ｐｉｘ）を複数有し、複数の画素がマトリクス状に配置された表示領域（例えば表示エリア部２１）を有する表示画素部として機能する。本実施形態における一つの画素に対する入力画像信号は、すなわち赤（Ｒ）、緑（Ｇ）、青（Ｂ）及び第４の色（白（Ｗ））の副画素Ｖｐｉｘを有する一つの画素Ｐｉｘの出力に対応する入力画像信号である。以下、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）を単にＲ，Ｇ，Ｂ，Ｗと記載することがある。また、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の組み合わせをＲＧＢと記載することがある。また、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の組み合わせをＲＧＢＷと記載することがある。

なお、カラーフィルタは、異なる色に着色されていれば、他の色の組み合わせであってもよい。一般に、カラーフィルタは、緑（Ｇ）の色領域の輝度が、赤（Ｒ）の色領域及び青（Ｂ）の色領域の輝度よりも高い。また、第４の色が白（Ｗ）である場合に、カラーフィルタに光透過性の樹脂を用いて白色としてもよい。

表示エリア部２１は、正面に直交する方向からみた場合、走査線２４と信号線２５がカラーフィルタのブラックマトリクス７６ａと重なる領域に配置されている。つまり、走査線２４及び信号線２５は、正面に直交する方向からみた場合、ブラックマトリクス７６ａの後ろに隠されることになる。また、表示エリア部２１は、ブラックマトリクス７６ａが配置されていない領域が開口部７６ｂとなる。

図４は、レギュレータ４０及びレギュレータ４０の動作に係る各構成の一例を示す模式的な回路図である。レギュレータ４０は、予め定められた設定電圧に基づいて電力供給を行う。具体的には、レギュレータ４０は、例えば、ＤＤＩＣ３に接続されている外部入力電源の接続端子４１と内部ロジックへの電力供給線４２との間に介在するよう設けられ、接続端子４１を介して供給される外部入力電源からの電力供給に基づいて、設定電圧に応じた電圧を電力供給線４２に印加することで電力供給線４２に電力を供給する。より具体的には、レギュレータ４０は、接続端子４１と電力供給線４２との間を接続する配線上のトランジスタの制御を行うオペアンプ４０ａを有する。オペアンプ４０ａの出力には、ＰｃｈＭＯＳトランジスタ４０ｃのゲート端子が接続される。ＰｃｈＭＯＳトランジスタ４０ｃのソース端子は外部入力電源の接続端子４１と内部ロジックへの電力供給線４２との間に介在するよう設けられ、接続端子４１に接続され外部より所定の電源電圧が供給され、ドレイン端子がレギュレータ４０の出力となり電力供給線４２に接続され、該出力からオペアンプ４０の入力へ負帰還がかけられる。すなわち、ＰｃｈＭＯＳトランジスタ４０ｃのドレインから電力供給線４２に接続された接点ＦＳを経由してオペアンプ４０ａの非反転入力端子（＋端子）側に入力される。オペアンプ４０の出力には負荷４０ｄが接続されている。負荷４０ｄには抵抗、容量等とされるが特に限定されるものではない。電圧設定部４５に設定されている設定電圧を出力するリファレンス（Ｒｅｆ）はオペアンプ４０ａの反転入力端子（−端子）側に入力される。なお、レギュレータ４０の出力をＰｃｈＭＯＳトランジスタ４０ｃのドレインとしているため、レギュレータの負帰還路はオペアンプ４０ａの非反転入力端子（＋端子）側に入力されるが、ソースフォロア等の出力の場合は負帰還路はオペアンプ４０ａの反転入力端子（−端子）側に入力されリファレンス（Ｒｅｆ）は非反転入力端子（＋端子）側に入力される。オペアンプ４０ａは、二つの入力の各々が示す電圧を比較し、リファレンス（Ｒｅｆ）と負帰還路（フィードバックループ４０ｂ）の伝達関数に応じた直流（ＤＣ）電圧を電力供給線４２に出力するように制御する。本実施例では負帰還路はレギュレータ４０の出力からオペアンプ４０ａの入力端子に直接接続されているが、これに限定されるものではなく抵抗及びその他の素子により適宜ゲインを設定することができる。

電圧設定部４５は、レギュレータ４０の設定電圧の初期値を設定する。具体的には、電圧設定部４５は、例えば、電圧設定レジスタ４５ａとリファレンス生成部４５ｂとを有する。電圧設定レジスタ４５ａは、設定電圧を示す値（Ｖａ）を格納する。リファレンス生成部４５ｂは、電圧設定レジスタ４５ａに記憶されている値（Ｖａ）に応じた設定電圧を示す出力であるリファレンス（Ｒｅｆ）を生成し、レギュレータ４０が有するオペアンプ４０ａの＋端子側に出力する。

設定電圧を示す値（Ｖａ）の初期値は、例えば制御回路１００からＤＤＩＣ３に出力される。設定電圧を示す値（Ｖａ）は、電圧制御部６５による値の変更が可能な状態で記憶される。

閾値設定部５０は、消費電力に応じて変化し得る電源電圧の高低を判定するための電圧の閾値を設定する。具体的には、閾値設定部５０は、例えば、閾値設定レジスタ５０ａと閾値生成部５０ｂとを有する。閾値設定レジスタ５０ａは、制御回路１００からＤＤＩＣ３に出力される電圧の閾値（Ｖｂ）を格納する。閾値生成部５０ｂは、閾値設定レジスタ５０ａに記憶されている電圧の閾値（Ｖｂ）を示す出力を電圧監視部６０に対して行う。

電圧の閾値は、制御回路１００からＤＤＩＣ３に出力される設定電圧を示す値（Ｖａ）の初期値に応じた値であり、かつ、内部ロジック部５５の動作に適当な電圧の範囲内で定められた値である。設定電圧は、内部ロジック部５５の動作に望ましい電圧の範囲内で定められる。設定電圧は、内部ロジック部５５が動作可能な電圧の下限値に設定することが望ましい。

具体例を挙げると、接続端子４１を介した外部入力電源からの供給電圧（Ｉｎ）が１．８［Ｖ］であり、内部ロジック部５５の動作に望ましい電圧の範囲が１．０［Ｖ］〜１．４［Ｖ］とされる。この場合例えば、レギュレータ４０の設定電圧の初期値が１．２［Ｖ］とされ、電圧監視部６０の閾値が１．１［Ｖ］とされる。これらの値はあくまで一例であってこれらに限られるものでなく、適宜変更可能である。

内部ロジック部５５は、レギュレータ４０からの電力供給によって動作する表示部の動作に係る複数の機能ブロック（例えば、機能ブロック５５ａ，５５ｂ，５５ｃ，…）を有する。内部ロジック部５５が有する複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…は、レギュレータ４０の電力供給によって電力供給線４２に印加される電圧を共有する関係にある。具体的には、内部ロジック部５５は、例えば電力供給線４２から分岐するよう設けられた複数の分岐線と接続された複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…を有する。図４等では、電力供給線４２における電力供給ルートの上流側により近い位置で分岐する分岐線に接続されている機能ブロックから順に、機能ブロック５５ａ，５５ｂ，５５ｃ，…のように符号を付している。なお、図４等で図示されている機能ブロックの数は３つであるが、これは一例であってこれに限られるものでない。機能ブロックの数は２以上であればよい。複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々が担う機能については後述する。

複数の機能ブロック（例えば、機能ブロック５５ａ，５５ｂ，５５ｃ，…）は、表示部による画像の表示に応じて動作しうる構成である。複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々は、動作時に電力を消費する。すなわち、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうちいずれか１つ以上が動作すると、電力供給線４２に電流が流れる。電力供給線４２は寄生抵抗を有するため電流により電力供給線４２における電圧が降下することになる。電力供給線４２における電圧の降下の度合いの大小は、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々の消費電力量の大小に応じる。複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち、消費電力が大きい機能ブロックが動作しているほど電力供給線４２の電圧降下も大きくなり、動作している機能ブロックの数が多いほど電力供給線４２の電圧降下も大きくなる。

本実施形態では、レギュレータ４０がフィードバック制御されていることからフィードバックの接点ＦＳにおいては機能ブロック（複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の少なくとも１つ以上）の消費電流による電圧降下が生じることはない。しかしながら、フィードバックの接点ＦＳからこれらの機能ブロックへの配線（電力供給線４２）の寄生抵抗等に流れる電流による電圧の降下を避けることは困難である。このため、仮に電圧の降下によって電力供給線４２上における電圧が機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な最低電圧を下回ってしまうと、これらの機能ブロックが十分に動作できない場合がある。係る問題を考慮し、本実施形態では、電圧監視部６０による電圧の監視及び電圧制御部６５による設定電圧の制御を行っている。

電圧監視部６０は、予め定められた電圧の閾値に基づいて、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち少なくとも１つ以上の機能ブロックの電源電圧、すなわち、係る機能ブロックとレギュレータ４０との間の配線における電圧の高低を判定する。具体的には、電圧監視部６０は、例えば複数の比較部（例えば、比較部６０ａ，６０ｂ，６０ｃ，…）を有する。複数の比較部６０ａ，６０ｂ，６０ｃ，…の各々は、例えばコンパレータである。複数の比較部６０ａ，６０ｂ，６０ｃ，…の各々は、複数の機能ブロックの各々が接続された分岐線の各々の電圧による出力と、閾値生成部５０ｂが出力する電圧の閾値（Ｖｂ）を示す出力とを比較し、比較結果に応じた出力を行う。このように、本実施形態の電圧監視部６０は、閾値が示す電圧に対する電源電圧の高低を判定するコンパレータを複数有する。また、複数のコンパレータはそれぞれ、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…とレギュレータ４０との間の配線であってそれぞれ異なる機能ブロックに接続されている配線の電圧を観視するように設けられる。以下、本実施形態に係る説明では、「複数の機能ブロック５５ａ，５５ｂ，５５ｃ，に供給される電圧を「内部ロジック電圧」とすることがある。

本実施形態では、閾値生成部５０ｂが出力する電圧の閾値（Ｖｂ）を示す出力が電圧監視部６０が有するコンパレータの＋端子側に入力され、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々が接続された分岐線の電圧による出力が−端子側に入力される。分岐線の電圧による出力が電圧の閾値（Ｖｂ）を示す出力より低い場合に当該コンパレータの出力がハイになり、分岐線の電圧による出力が電圧の閾値（Ｖｂ）以上である場合に当該コンパレータの出力がロウになる。

図４に示す例の場合、電圧監視部６０の出力（Ａｌｔ）は、電圧監視部６０が有する複数の比較部６０ａ，６０ｂ，６０ｃ，…の出力ラインを入力側とするよう設けられたＯＲ回路６６の出力として統合されている。すなわち、電圧監視部６０が有する複数の比較部６０ａ，６０ｂ，６０ｃ，…うちいずれか１つ以上の出力がハイである場合に電圧監視部６０の出力（Ａｌｔ）はハイになり、いずれの出力もロウである場合に電圧監視部６０の出力（Ａｌｔ）はロウになる。すなわち、電圧監視部６０により電圧の閾値（Ｖｂ）が示す電圧よりも内部ロジック電圧が低いと判定された場合に電圧監視部６０の出力（Ａｌｔ）はハイになる。

なお、図４等に示す例では、電力供給線４２上及び電力供給線４２からの分岐線上に電気抵抗が設けられているが、これはレギュレータ４０と複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…との間に生じる電気的な抵抗（寄生抵抗）を模式的に示しているに過ぎず、具体的な回路配置を再現したものでない。ここで、電圧監視部６０が有するコンパレータに入力される分岐線の電圧を取得する接点５６ａ，５６ｂ，５６ｃ，…と機能ブロック５５ａ，５５ｂ，５５ｃ，…との間には、係る寄生抵抗がないことが好ましい。これによって、機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々の動作に伴う分岐線における電圧の変化をより高い精度で当該コンパレータへの出力に反映することができる。

電圧制御部６５は、電圧監視部６０の判定結果に基づいて設定電圧を制御する。具体的には、電圧制御部６５は、電圧監視部６０の出力（Ａｌｔ）のハイ／ロウに応じて設定電圧を制御する。電圧制御部６５は、例えば、電圧監視部６０の出力（Ａｌｔ）がハイである場合に設定電圧を上げるように電圧設定レジスタ４５ａの値を再設定する。すなわち、電圧制御部６５は、電圧監視部６０により閾値が示す電圧よりも複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち少なくとも１つ以上の電圧が低いと判定された場合に設定電圧を上げる。

また、電圧制御部６５は、電圧制御部６５により設定電圧が上げられた後の所定期間、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち少なくとも１つ以上の電圧が、閾値が示す電圧以上である場合に設定電圧を下げる。具体的には、本実施形態の電圧制御部６５は、最近のタイミングで実施された上昇処理後、垂直同期信号に基づいて把握されるｎフレーム分の画像表示出力期間（ｎＶＳＹＮＶ）、電圧監視部６０の出力（Ａｌｔ）がロウで継続するか否かを判定するための監視処理を行う。監視処理によってｎフレーム分の画像表示出力期間（ｎＶＳＹＮＶ）、電圧監視部６０の出力（Ａｌｔ）がロウで継続したと判定された場合、電圧制御部６５は、電圧制御部６５により設定電圧が上げられた後の所定期間、内部ロジック電圧が、閾値が示す電圧以上であると判定されたものとし、設定電圧を下げる。設定電圧を下げる場合の判定に用いられる「所定の期間」は、ｎフレーム分の画像表示出力期間（ｎＶＳＹＮＶ）に限られず、任意の期間とすることができる。

本実施形態における電圧制御部６５は、設定電圧を変化させる場合に所定の電圧値単位（例えば、０．５［Ｖ］単位）で設定電圧を変化させる。すなわち、電圧監視部６０の出力（Ａｌｔ）がハイになった場合、電圧制御部６５は、電圧設定レジスタ４５ａに格納されている設定電圧を示す値（Ｖａ）を＋０．５する処理（上昇処理）を行う。また、監視処理によってｎフレーム分の画像表示出力期間（ｎＶＳＹＮＶ）、電圧監視部６０の出力（Ａｌｔ）がロウで継続したと判定された場合、電圧制御部６５は、設定電圧を示す値（Ｖａ）を−０．５する処理（下降処理）を行う。

レギュレータ４０によって電力供給線４２に印加される電圧は、設定電圧に応じる。このため、電圧制御部６５が設定電圧を制御することで、電力供給線４２に印加される電圧が制御される。例えば、電圧監視部６０の出力（Ａｌｔ）がハイになった場合、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうちいずれか１つ以上の動作に伴って閾値が示す電圧よりも内部ロジック電圧が低くなったことになる。係る場合に電圧制御部６５が設定電圧を上げることで、内部ロジック電圧が、閾値が示す電圧よりも低い状態が継続される可能性を低減することができる。よって、これらの機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作不良が生じる可能性を低減することができる。一方、所定の期間（例えば、ｎＶＳＹＮＣ）、電圧監視部６０の出力（Ａｌｔ）がロウで継続している場合、内部ロジック電圧が、閾値が示す電圧以上である状態が継続していることになる。係る場合に電圧制御部６５が設定電圧を下げることで、必要以上に高い電圧による電力供給が行われることによる消費電力の増大を抑制することができる。このように、本実施形態によれば、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な電圧の確保と消費電力の増大の抑制とを両立することができる。

電圧制御部６５によるレギュレータ４０の設定電圧の制御は、内部ロジック部５５の動作に望ましい電圧の範囲内で行われる。例えば、上昇処理により上げられる設定電圧の上限は、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…が正常に動作することが確認されている最高電圧（Ｍａｘ：例えば、１．４［Ｖ］）である。また、本実施形態では、電圧制御部６５が設定電圧を下げる場合の下限の電圧は、電圧制御部６５により設定電圧が上げられる前の最初の設定電圧（初期値）である。具体的には、例えば設定電圧の初期値が１．２［Ｖ］である場合、設定電圧が上昇処理により上げられた後に、下降処理により下げられる設定電圧の下限は、１．２［Ｖ］になる。電圧制御部６５は、係る条件下で、電圧監視部６０の出力（Ａｌｔ）がハイになったタイミングに応じて逐次上昇処理を行う。また、電圧制御部６５は、係る条件下で、上昇処理後に電圧監視部６０の出力（Ａｌｔ）がロウである期間を所定の期間単位で監視し、監視結果に応じて逐次下降処理を行う。

具体例を挙げると、内部ロジック部５５の動作に望ましい電圧の範囲が１．０［Ｖ］〜１．４［Ｖ］であり、レギュレータ４０の設定電圧の初期値が１．２［Ｖ］であり、電源監視部６０の閾値が１．１［Ｖ］である場合に、電圧を取得する接点５６ａ，５６ｂ，５６ｃ，…のいずれの電圧が閾値１．１Ｖ以下となり、電圧監視部６０の出力（Ａｌｔ）がハイになった場合、電圧制御部６５は、上昇処理（＋０．５）を行って設定電圧を１．２５［Ｖ］にする。その後、所定の期間（ｎＶＳＹＮＣ）の経過を待たずに再度電圧監視部６０の出力（Ａｌｔ）がハイになった場合、電圧制御部６５は、再度上昇処理（＋０．５）を行って設定電圧を１．３［Ｖ］にする。複数回の上昇処理の実施による設定電圧の上昇は、内部ロジック部５５の動作に望ましい電圧の範囲の上限、すなわち、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…が正常に動作することが確認されている最高電圧（Ｍａｘ：例えば、１．４［Ｖ］）を上限として実施される。言い換えれば、上昇処理によって設定電圧が当該上限を超えてしまう場合に再度電圧監視部６０の出力（Ａｌｔ）がハイになることが万が一あったとしても、上昇処理は行われない。一方、上昇処理が１回以上行われた後、電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（ｎＶＳＹＮＣ）継続した場合であって、設定電圧が設定電圧の初期値（１．２［Ｖ］）を上回っている場合、電圧制御部６５は、下降処理を行って設定電圧を下げる。例えば設定電圧が１．３［Ｖ］にされた後、電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（ｎＶＳＹＮＣ）継続した場合、電圧制御部６５は、下降処理（−０．５）を行って設定電圧を１．２５［Ｖ］にする。その後、さらに所定の期間（ｎＶＳＹＮＣ）、電圧監視部６０の出力（Ａｌｔ）がロウである期間が継続した場合、電圧制御部６５は、再度下降処理（−０．５）を行って設定電圧を１．２［Ｖ］にする。仮に、その後さらに所定の期間（ｎＶＳＹＮＣ）、電圧監視部６０の出力（Ａｌｔ）がロウである期間が継続したとしても、電圧制御部６５は、設定電圧を初期値（１．２［Ｖ］）未満にはしない。なお、設定電圧を上昇または下降させる電圧ステップ（段階）は０．５Ｖに限定されるものではなくシステムに応じた電圧値を適宜設定可能である。

図５は、表示装置の動作に伴う設定電圧の制御の一例を示すタイミングチャートである。外部入力電源からの電力供給が開始されることによって表示装置１の動作が開始する。表示装置１の動作開始直後の電源立上げ期間に、制御回路１００からＤＤＩＣ３に出力される設定電圧の初期値（Ｖａ：例えば、１．２［Ｖ］）に応じて、設定電圧（例えば、１．２［Ｖ］）が設定される。係る設定電圧を示すリファレンス出力（Ｒｅｆ）に基づいてレギュレータ４０が動作することで、内部ロジック電圧は、設定電圧に応じた電圧となるよう制御される。

また、電源立上げ期間中に、制御回路１００からＤＤＩＣ３に出力される電源監視部６０の閾値（Ｖｂ：例えば、１．１［Ｖ］）に応じて、閾値設定部５０に電圧の閾値が設定される。電源立上げ期間中は、表示部による画像の表示が行われておらず、内部ロジック部５５が有する複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…は動作しない。このため電力供給線４２の寄生抵抗に電流が流れず電圧降下は生じないため内部ロジック電圧も略１．２Ｖとなっている。従って、複数の比較部６０ａ，６０ｂ，６０ｃ，…の出力はいずれもロウとなり、電圧監視部６０の出力（Ａｌｔ）はロウである。

電源立上げ期間の後、表示期間に移行して表示部による画像の表示が開始されると、内部ロジック部５５が有する複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうちいずれか１つ以上の動作に伴って内部ロジック電圧が下がる。内部ロジック電圧が所定の閾値（Ｖｂ）が示す電圧を下回ったタイミングで電圧監視部６０の出力（Ａｌｔ）はハイになる。当該タイミングに応じて電圧制御部６５が上昇処理を１回行うことで設定電圧を１段階上昇させる。当該上昇処理によって、設定電圧は１段階上げられる（例えば、１．２［Ｖ］→１．２５［Ｖ］）。

上昇処理の実施後、電圧制御部６５は、電圧監視部６０の出力（Ａｌｔ）がロウである期間を所定の期間（Ｄｂ：例えば、ｎＶＳＹＮＣ）単位で監視し、当該監視結果に基づいて逐次下降処理を行う。図５では、設定電圧が１段階上げられて１．２５［Ｖ］になった後、内部ロジック電圧は、所定の閾値（Ｖｂ）が示す電圧以上で所定の期間（Ｄｂ）以上維持されている。よって、電圧制御部６５は、電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（Ｄｂ）継続したタイミングで電圧を取得する接点５６ａ，５６ｂ，５６ｃ，…のいずれの電圧も電源監視部６０の閾値電圧以上であれば下降処理を１回行うことで設定電圧を１段階下降させる。当該下降処理によって、設定電圧は１段階下げられる（例えば、１．２５［Ｖ］→１．２［Ｖ］）。

なお、図５では、表示期間をＤａとし、電圧監視部６０が監視する所定の期間をＤｂとしている。ここで、Ｄａ≧Ｄｂである。また、図５では、１回の上昇処理によって設定電圧が「１段階上昇」することを「＋１」で示し、１回の下降処理によって設定電圧が「１段階下降」することを「−１」で示している。また、下降処理を行ってもよい条件が満たされながらも、下降処理により下げられる設定電圧の下限（例えば、１．２［Ｖ］）まで設定電圧が下がっていることで下降処理が省略されることを「０」で示している。

その後、内部ロジック電圧が所定の閾値（Ｖｂ）が示す電圧を下回った場合、そのタイミングにて、電圧制御部６５は逐次上昇処理を１回行うことで設定電圧を段階的に上昇させレギュレータ４０の設定電圧を１．２５Ｖとする。更に、レギュレータ４０の設定電圧が１．２５Ｖの状態においても電圧を取得する接点５６ａ，５６ｂ，５６ｃ，…のいずれかの電圧が電圧監視部６０の閾値電圧以下になった場合、２回目の上昇処理を行い設定電圧を１．３０Ｖとしている。図５では、２回の上昇処理によって、設定電圧は２段階上げられている（例えば、１．２［Ｖ］→１．２５［Ｖ］→１．３［Ｖ］）。その後、電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（Ｄｂ）継続したタイミングにて電圧を取得する接点５６ａ，５６ｂ，５６ｃ，…のいずれの電圧も電源監視部６０の閾値電圧以上であれば下降処理を逐次行い、設定電圧を段階的に下降させる。図５では、設定電圧が１．３［Ｖ］に設定された後に行われた１回の下降処理によって、設定電圧は１段階下げられている（例えば、１．３［Ｖ］→１．２５［Ｖ］）。その後、電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（Ｄｂ）継続すればさらに下降処理を行いレギュレータ４０の設定電圧が１段階下がる（例えば、１．２５［Ｖ］→１．２［Ｖ］）。本実施形態では、設定電圧の下限が１．２［Ｖ］であるので、この後に電圧監視部６０の出力（Ａｌｔ）がロウである期間が所定の期間（Ｄｂ）以上継続しても下降処理は行わない。なお、１．２［Ｖ］→１．２５［Ｖ］→１．３［Ｖ］の２回の上昇処理のうち先に行われた上昇処理後にも電圧監視部６０の出力（Ａｌｔ）がロウである期間の監視が行われているが、所定の期間（Ｄｂ）の経過を待たずに内部ロジック電圧が所定の閾値（Ｖｂ）が示す電圧を下回ったことで、上昇処理が再度実施されるとともに所定の期間（Ｄｂ）の監視タイミングがリセットされている。

その後、表示装置１の動作終了処理が開始されると、電源立下げ期間に移行する。電源立下げ期間では、外部入力電源の電力供給終了に伴い、内部ロジック電圧も連動して下がる。電源立下げ期間において、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…は動作を終了している。

次に、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…について説明する。複数の機能ブロックによって内部ロジック部５５が提供する機能の具体例として、例えば、バックライトコントロール機能、カラーエンハンサ機能及びホワイトマジック機能等が挙げられる。複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々は、これらの機能のいずれか１つを担う実装がなされたＩＰコア（intellectual property core）である。本実施形態では、例えば機能ブロック５５ａがバックライトコントロール機能のＩＰコアであり、機能ブロック５５ｂがカラーエンハンス機能のＩＰコアであり、機能ブロック５５ｃがホワイトマジック機能のＩＰコアである。本実施形態で例示的に説明しているこれらの機能ブロック５５ａ，５５ｂ，５５ｃは、あくまで複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の具体例であって本発明における機能ブロックを限定するものでない。本発明における機能ブロックが担う機能は現在及び将来にわたって駆動回路に統合実装されうる機能を含むことができる。

バックライトコントロール機能は、表示部による画像の表示に応じて光源６を制御する機能である。具体的には、バックライトコントロール機能によって、表示期間（図５参照）に光源６が点灯するよう制御される。バックライトコントロール機能は、カラーエンハンス機能やホワイトマジック機能による光源６の明るさ制御を反映する機能を含んでいてもよい。

カラーエンハンス機能は、表示部による画像の表示における色合いの調整に係る機能である。具体的には、カラーエンハンス機能により、予め登録されている１又は複数パターンの色のプリセットから選択された色のプリセットに応じた色合いで画像を表示する機能が表示装置１に提供される。カラーエンハンス機能は、新たなパターンの色のプリセットを登録する機能を含んでいてもよい。

ホワイトマジック機能は、表示部による画像の表示における白色成分の光の制御に係る機能である。具体的には、例えば、ＲＧＢ色空間における入力画像信号が示す赤（Ｒ），緑（Ｇ），青（Ｂ）の階調値の組み合わせは、同一の階調値のＲ，Ｇ，Ｂを白（Ｗ）の色成分として扱うことでＲＧＢＷ色空間における画像信号として扱うことができる。ホワイトマジック機能は、ＲＧＢＷ色空間における画像信号を構成するＲ，Ｇ，Ｂ，Ｗの階調値の制御及びこれらの階調値の制御と連動して行われるバックライト制御のための伸張係数値（α）の決定に係る機能を含む。

以下、ホワイトマジック機能に係る処理について説明する。まず、入力画像信号が示すＲ，Ｇ，Ｂの階調値の組み合わせをＲ，Ｇ，Ｂ，Ｗの階調値の組み合わせに置換する場合の基本原理について説明する。以下の説明では、一つの画素Ｐｉｘに対する入力画像信号に基づいた処理を一例として説明する。

入力画像信号が上記のようなＲＧＢのデジタル信号である場合、ＲＧＢＷの画素に表示するための各色の信号をＲｏ，Ｇｏ，Ｂｏ，Ｗｏとすると、表示映像の画質が変化しないようにするためには、以下の式（１）の関係を満たすことが必要となる。
Ｒｉ：Ｇｉ：Ｂｉ＝Ｒｏ＋Ｗｏ：Ｇｏ＋Ｗｏ：Ｂｏ＋Ｗｏ…（１）

Ｒｉ，Ｇｉ，Ｂｉの信号の最大値をＭａｘ（Ｒｉ，Ｇｉ，Ｂｉ）とすると、以下の式（２）〜（４）の関係が成り立つ。従って、以下の式（５）〜（７）が成り立つ。
Ｒｉ／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）
＝（Ｒｏ＋Ｗｏ）／（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）…（２）
Ｇｉ／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）
＝（Ｇｏ＋Ｗｏ）／（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）…（３）
Ｂｉ／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）
＝（Ｂｏ＋Ｗｏ）／（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）…（４）
Ｒｏ＝Ｒｉ×（（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ））Ｗｏ…（５）
Ｇｏ＝Ｇｉ×（（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ））Ｗｏ…（６）
Ｂｏ＝Ｂｉ×（（Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ）＋Ｗｏ）／Ｍａｘ（Ｒｉ，Ｇｉ，Ｂｉ））Ｗｏ…（７）

ここで、設定可能なＷｏは、Ｒｉ，Ｇｉ，Ｂｉの最小値Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）の関数として以下の式（８）のように定義することができる。ここで、ｆは任意の係数である。すなわち、最も簡単な考え方では、以下の式（９）のようになる。
Ｗｏ＝ｆ（Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）…（８）
Ｗｏ＝Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）…（９）

上記の式（８），（９）から、Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）＝０である画像信号が存在すると、Ｗｏ＝０となる。この場合、画素の輝度は向上しない。また、Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）＝０でなくとも、Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）が０に近い小さい値の場合、Ｗｏの値も小さくなり、輝度の向上の度合いが小さくなる。

ＤＤＩＣ３は、表示パネルに表示されることになる画像を構成する全ての画素に対応する入力画像信号に関して、フレーム画像を複数の部分領域に分けた部分領域単位で画像処理を行う。このため、単純に基本原理に従えば、映像の一部が極端に明るく、他の一部が明るくならないということも起こり得る。このため、例えば彩度が低く明るい背景の中に彩度の高い部分（例えば単色の部分）があった場合に、背景には相対的に大きなＷｏを設定することができる一方、彩度の高い部分には相対的に小さなＷｏが設定されてしまう。

一般に、人間の色や明るさに対する感覚（視覚特性）は、周囲との相対的な明るさの差に大きく影響を受けるため、相対的に明るさが低い部分（例えば上記の単色の部分）は、くすんで見えることがある。これは、所謂同時コントラスト（Simultaneous Contrast）と称されている。そこで、本実施形態では、ＲＧＢの入力画像信号が示す色をＲＧＢＷの色の組み合わせに置換する画像処理における同時コントラスト（Simultaneous Contrast）に関する問題を解消するため、画像データに応じて表示される画像を構成する複数の画素の輝度を向上させる演算処理（伸張処理）を含む色変換処理を行っている。以下、当該色変換処理について説明する。

まず、入力画像信号の伸張処理について説明する。以下の式（１０）〜（１２）に示すように、ホワイトマジック機能では、入力画像信号Ｒｉ，Ｇｉ，Ｂｉをその比を保つように伸張する。
Ｒｊ＝α×Ｒｉ…（１０）
Ｇｊ＝α×Ｇｉ…（１１）
Ｂｊ＝α×Ｂｉ…（１２）

画像信号の画質を保持するためには、Ｒ，Ｇ，Ｂの階調値の比（輝度比）を保つように伸張処理を行うことが望ましい。また、入力画像信号の階調−輝度特性（ガンマ）を保持するように伸張することが望ましい。ここで、仮に画像処理後の色空間がＲＧＢである場合、伸張処理には限界がある。特に入力画像信号が示す色が既に明るい色である場合、ほとんど伸張できないこともある。

ＲＧＢＷ色空間が採用された表示装置（例えば、表示装置１）では、Ｗが加わり輝度のダイナミックレンジが大きくなるために表示可能な色空間が拡張される。伸張処理は、ＲＧＢとＷから構成される色空間の上限値まで行う。この為、伸張処理により、輝度が従来のＲＧＢでの限界値２５５を超えることが可能となる。

例えば、白（Ｗ）の副画素の明るさが、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の副画素の明るさのＫ倍ある場合、Ｗｏの最大値は２５５×Ｋであるとみなすことができる。この場合、Ｒｊ，Ｇｊ，Ｂｊの値（輝度）はＲＧＢＷ色空間において、（１＋Ｋ）×２５５までとることが可能となる。これにより、従来の問題点であった、Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）＝０もしくは小さな値のデータに対しても、輝度を向上することができる。

図６は、ＲＧＢ型の表示装置の色空間を示す図である。図７は、ＲＧＢＷ型の表示装置の色空間を示す図である。図８は、ＲＧＢＷ型の表示装置の拡張された色空間の断面図である。図６に示すように、全ての色は、色相（Ｈ；Hue）、彩度（Ｓ；Saturation）、明度（Ｖ；Value of Brightness）により定義される座標上にプロットすることができる。色空間の一種であるＨＳＶは、これら色相、彩度、明度という属性で定義される。色相とは赤、青、緑のような色味の違いのことをいい、イメージの違いを最も表現することが出来る属性である。彩度とは、色を表す指標の一つであり、色の鮮やかさの度合いを示す属性である。明度とは、色の明暗の度合いを示す属性であり、数値が高いほど明るい色として表現される。ＨＳＶの色空間では、色相は、Ｒを０度とし、反時計回りにＧ，Ｂというように１周して表す。各色に対し、グレーがどの程度だけ混ざって濁っているかを示すのが彩度であり、最も濁っている場合を０％、全く濁っていない場合を１００％と表している。明度は、最も明るい場合を１００％、暗い場合を０％とする。

一方、図７に示すように、ＲＧＢＷ型の表示装置の色空間を定義する属性は、ＲＧＢ型の表示装置の色空間を定義する属性と基本的には同じであるが、Ｗが加えられたことで、明度が拡張されている。このように、ＲＧＢ表示装置とＲＧＢＷ表示装置の色空間の違いは、色相（Ｈ）、彩度（Ｓ）、明度（Ｖ）で定義されるＨＳＶ色空間で表すことができる。これによると、Ｗを加えることによって拡張される明度（Ｖ）のダイナミックレンジは、彩度（Ｓ）によって大きく異なることが分かる。

そこで、本色変換処理では、上記の入力画像信号であるＲｉ，Ｇｉ，Ｂｉ信号の伸張処理の係数αが彩度（Ｓ）によって異なることに着目している。具体的には、ホワイトマジック機能によって入力画像信号を解析し、解析の結果に応じて画像毎に伸張係数値（α）を決定する。これにより、画像処理前の画質を保持したままＲＧＢＷ表示装置で映像表示をすることが可能になる。

このとき、入力画像信号の解析により彩度（Ｓ）＝０から最大値（８Ｂｉｔの場合は２５５）までの値毎に伸張係数値（α）を決定することが望ましい。また、求められた伸張係数値（α）のうち最小値を採用するようにしてもよい。この場合、画像処理前の画質を全く損なうことなく伸張処理を行うことができる。また、本実施形態では、伸張処理が入力画像のＭａｘ（Ｒ，Ｇ，Ｂ）値とＨＳＶ色空間の最大明度値Ｖとの比に基づいて行われる。この比を彩度値Ｓ＝０から最大値まで算出し、その最小値を伸張係数値（α）として用いて伸張処理を実施する。

なお、画質を最大限保持するためには、一つの画像データを構成する全ての画素に対応する入力画像信号を解析することが望ましい。ここで、解析とは、Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）及びＭａｘ（Ｒｉ，Ｇｉ，Ｂｉ）を把握するための処理をさす。その一方で、色変換処理における処理速度を速めると共に、ホワイトマジック機能を担う機能ブロック５５ｃの回路規模を小さくするためには、部分領域毎に画像データを構成する画素をサンプリングし、サンプリングされた画素に対応する入力画像信号を解析することが望ましい。具体的には、例えば入力画像信号をｎ（ここで、ｎは１以上の自然数である）個飛ばしで解析する。更には、伸張係数値（α）の決定法として、人間工学的なアプローチを取ることも可能であることは勿論である。

また、入力画像信号であるＲｉ，Ｇｉ，Ｂｉ信号が局所的にわずかに変化しただけでは、人間には知覚できない。よって、伸張係数値（α）を画質変化の知覚限界まで大きな値とすることで、画質変化を知覚することなく、大きく伸張することを可能とする。

なお、図８に示されるように、画像処理後の信号（階調値）は、拡張されたＲＧＢＷの色空間に対して入力映像信号のレベルを比較することで決定した伸張係数値（α）に基づいて生成される。

次に、伸張した画像信号Ｒｊ，Ｇｊ，ＢｊからＷｏを決定する方法について述べる。先に述べたように、伸張した画像信号Ｒｊ，Ｇｊ，Ｂｊを解析することで各画素の最小値Ｍｉｎ（Ｒｊ，Ｇｊ，Ｂｊ）を求め、Ｗｏ＝Ｍｉｎ（Ｒｉ，Ｇｉ，Ｂｉ）にすることが望ましい。これがＷｏの取り得る最大値となる。よって、Ｗｏの決定は、伸張された画像信号Ｒｊ，Ｇｊ，Ｂｊを解析し、最小値Ｍｉｎ（Ｒｊ，Ｇｊ，Ｂｊ）を求め、これをＷｏとする。

上記の手法でＷｏを決定した場合、新たなＲＧＢの画像信号は以下の式（１３）〜（１５）のように求められる。
Ｒｏ ＝ Ｒｊ−Ｗｏ…（１３）
Ｇｏ ＝ Ｇｊ−Ｗｏ…（１４）
Ｂｏ ＝ Ｂｊ−Ｗｏ…（１５）

上記の方法で入力画像信号を伸張することで、Ｗｏの値をより大きくとることができ、画像全体の輝度をより向上することができる。また、伸張係数値（α）にしたがって、光源６の輝度を１／αに下げることで、入力画像信号と全く同一の輝度で表示することが可能になる。また、光源６の輝度を１／αよりも大きくすることで、入力画像信号よりも高輝度で表示することが可能になる。

ところで、上記の伸張処理後の階調値は、ＲＧＢＷが形成する色空間に対して入力画像信号の明度レベルを比較することで決定された伸張係数値（α）に基づいて生成される。よって、伸張係数値（α）は１フレームの画像を解析した結果得られる画像解析情報である。

また、伸張係数値（α）は入力画像信号の明度レベルと色空間との比較で決定されるため、画像情報が多少変化しても変わらない。例えば、画面の中を動き回る画像があったとしても、輝度や色度が大きく変化しなければ伸張係数値（α）は同一である。よって、先のフレームで決定された伸張係数値（α）を用いてＲＧＢＷの変換を行なっても全く問題ない。

以上説明したように、本実施形態によれば、予め定められた電圧の閾値に基づいて、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち少なくとも１つ以上の機能ブロックの電源電圧の高低を判定し、当該閾値が示す電圧よりも当該電源電圧が低いと判定された場合にレギュレータ４０の設定電圧を上げる。これによって、必要がない限り設定電圧を上げないことで消費電力の増大を抑制するとともに、必要に応じて設定電圧を上げることでこれらの機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な電圧を確保することができる。このように、本実施形態によれば、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な電圧の確保と消費電力の増大の抑制とを両立することができる。

また、電圧制御部６５によりレギュレータ４０の設定電圧が上げられた後の所定期間、電源電圧が予め定められた電圧の閾値が示す電圧以上である場合に設定電圧を下げるので、必要以上に高い電圧による電力供給が行われることによる消費電力の増大を抑制することができる。

また、設定電圧を下げる場合の下限の電圧が、電圧制御部６５により設定電圧が上げられる前の最初の設定電圧であるので、設定電圧が下がりすぎることを抑制することができる。

また、設定電圧を変化させる場合に所定の電圧値単位で設定電圧を変化させるので、設定電圧の変化の度合いを段階的にすることができる。

（変形例）
以下、本発明に係る実施形態の変形例について、図９〜図１１を参照して説明する。変形例の説明に係り、上記の実施形態と同様の構成については同じ符号を付して説明を省略することがある。

（変形例１）
図９は、変形例１に係るレギュレータ４０及びレギュレータ４０の動作に係る各構成の一例を示す模式的な回路図である。図４に示す例では、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の各々に対応する複数の比較部６０ａ，６０ｂ，６０ｃ，…が設けられ、全ての分岐線の各々で個別に所定の閾値（Ｖｂ）に対する内部ロジック電圧の高低を判定していたが、これは一例であってこれに限られるものでない。例えば、図９に示すように、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち一部（例えば、機能ブロック５５ａ）と接続されている分岐線からの出力に基づいて所定の閾値に対する内部ロジック電圧の高低を判定するための比較部（例えば、比較部６０ａ）を有する電圧監視部６１による出力（ハイ又はロー）に応じて電圧制御をするようにしてもよい。この場合、内部ロジック電圧の高低の判定対象となる出力元である分岐線が接続される機能ブロック（選定対象機能ブロック）は、例えば、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち、消費電力がより大きい機能ブロック、すなわち、動作の有無に伴う内部ロジック電圧の変化の度合いがより大きい機能ブロックである。また、係る選定対象機能ブロックが電力供給線４２のよりレギュレータ４０に近い側に配置することで寄生容量による電圧降下を小さくすることができる。また、選定対象機能ブロック以外の機能ブロック（例えば、機能ブロック５５ｂ，５５ｃ，…）の消費電力と寄生抵抗による降下する電圧は、設定された閾値（Ｖｂ）と複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な最低電圧（Ｍｉｎ）との差よりも小さいことが好ましい。係る好ましい形態によって、選定対象機能ブロック以外の機能ブロックに応じた電圧の制御を省略したとしても複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の動作に必要な最低電圧（Ｍｉｎ）を確保することができる。図９に示す例は、機能ブロック５５ａが、他の機能ブロック５５ｂ，５５ｃに比して内部ロジック電圧の低下の度合いがより大きい機能ブロックである場合の一例である。

（変形例２）
図１０は、変形例２に係るレギュレータ４０及びレギュレータ４０の動作に係る各構成の一例を示す模式的な回路図である。図４では、接点ＦＳが電力供給線４２の最上流に位置しているが、これに限られるものでなく、例えば図１０で示すように接点ＦＳの位置は適宜変更可能である。接点ＦＳは、電力供給線４２上及び電力供給線４２から分岐した分岐線上であれば、レギュレータ４０のコンパレータ４０ａによるフィードバックで参照したい任意の位置であってよい。すなわち、上記の実施形態及び変形例（変形例１，２及び後述する変形例３を含む）では、レギュレータ４０は、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…とレギュレータ４０との間の配線であって、電圧監視部６２のコンパレータが設けられている配線のいずれかと接続されたフィードバックループ４０ｂを有し、フィードバックループ４０ｂからの帰還電圧と設定電圧との比較結果に応じて動作する構成となっている。

接点ＦＳの位置を動作に伴う内部ロジック電圧の低下の度合いがより大きい機能ブロック（例えば、機能ブロック５５ｂ）の接続位置により近い位置にすることで、係る機能ブロックの動作の有無に伴う内部ロジック電圧の変化の度合いに応じた電圧の制御を行いやすくなる。図１０に示す例は、機能ブロック５５ｂが、他の機能ブロック５５ａ，５５ｃに比して内部ロジック電圧の低下の度合いがより大きい機能ブロックである場合の一例である。図１０の構成の場合、機能ブロック５５ａと機能ブロック５５ｂ間の電力供給線４２の寄生抵抗を流れる電流により、機能ブロック５５ａのロジック電源電圧は機能ブロック５５ｂのロジック電源電圧よりも高くなる。従って、この場合は機能ブロック５５ａのロジック電源電圧が動作可能電圧範囲になるようにレギュレータ４０の設定電圧を設定する。

図９、図１０に示すように、電圧監視部６１，６２が有する比較部が１つである場合、ＯＲ回路６６は省略可能である。ＯＲ回路６６が省略される場合、１つの比較部の出力がそのまま電圧監視部６１，６２の出力（Ａｌｔ）になる。また、変形例１及び変形例２では比較部が１つであるが、２つ以上であってもよい。その場合、上記の実施形態と同様にＯＲ回路６６が設けられる。２つ以上の比較部の数は、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…の数より少なくてよい。

（変形例３）
図１１は、変形例３に係るレギュレータ４０及びレギュレータ４０の動作に係る各構成の一例を示す模式的な回路図である。電圧監視部６０が有する複数の比較部６０ａ，６０ｂ，６０ｃ，…のうち、電圧監視部６０の出力（Ａｌｔ）として採用する比較部の出力が選択可能であってもよい。具体的には、例えば図１１に示すように、ＤＤＩＣ３の構成として、監視設定部７０及び選択部８０が設けられていてもよい。監視設定部７０は、制御回路１００からＤＤＩＣ３に出力される電圧の監視設定を示す設定信号（Ｖｃ）に応じて、電圧監視部６０とＯＲ回路６６との接続経路に介在する選択部８０を動作させる。設定信号（Ｖｃ）は、例えば、選定対象機能ブロックである機能ブロックを示す信号である。選択部８０は、複数の比較部６０ａ，６０ｂ，６０ｃ，…の各々の出力とＯＲ回路６６の入力との接続関係を個別に切り替え可能な複数のスイッチ８０ａ，８０ｂ，８０ｃ，…を有する。選択部８０は、監視設定部７０の制御下で、選定対象機能ブロックである機能ブロックが接続された分岐線と接続されている比較部のスイッチを接続状態とし、選定対象機能ブロックでない機能ブロックが接続された分岐線と接続されている比較部のスイッチを非接続状態とするよう動作する。これによって、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…のうち任意の機能ブロックを選定対象機能ブロックとして選択することができるようになる。このため、表示部による画像の表示に利用する機能のみに対応する機能ブロックを選定対象機能ブロックとすることで、電圧制御に係り動作する構成をより限定することができる。なお、スイッチが非接続状態時にＯＲ回路６６の入力レベルが不定とならないようにするために抵抗等によりプルダウンしておくほうが望ましい。

なお、上記の実施形態及び変形例では表示装置１に設けられたＤＤＩＣ３を例示しているが、ＤＤＩＣ３と実質的に同等の電圧制御が行われる回路を表示装置以外の装置に適用してもよい。すなわち、予め定められた設定電圧に基づいて電力供給を行うレギュレータ４０と、レギュレータ４０からの電力供給によって動作する複数の機能ブロック（例えば、複数の機能ブロック５５ａ，５５ｂ，５５ｃ，…）と、予め定められた電圧の閾値に基づいて、複数の機能ブロックのうち少なくとも１つ以上機能ブロックの電源電圧の高低を判定する電圧監視部（例えば電圧監視部６０，６１，６２のいずれか）と、電圧監視部により閾値が示す電圧よりも電源電圧が低いと判定された場合に設定電圧を上げる電圧制御部６５とを備える駆動装置は、表示装置以外の装置の構成としても採用可能である。

上記の実施形態及び変形例では、表示部として液晶表示装置を例示したが、その他の適用例として、有機エレクトロルミネセンス（Electroluminescence：ＥＬ）表示装置、その他の自発光型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。

また、上記で述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 表示装置
２ 表示パネル
３ ＤＤＩＣ
６ 光源
２１ 表示エリア部
２２ ゲートドライバ
２３ ソースドライバ
２４ 走査線
２５ 信号線
４０ レギュレータ
４０ａ オペアンプ
４０ｂ フィードバックループ
４１ 接続端子
４２ 電力供給線
４５ 電圧設定部
４５ａ 電圧設定レジスタ
４５ｂ リファレンス生成部
５０ 閾値設定部
５０ａ 閾値設定レジスタ
５０ｂ 閾値生成部
５５ 内部ロジック部
５５ａ，５５ｂ，５５ｃ 機能ブロック
５６ａ，５６ｂ，５６ｃ 接点
６０，６１，６２ 電圧監視部
６０ａ，６０ｂ，６０ｃ 比較部
６５ 電圧制御部
６６ ＯＲ回路
７０ 監視設定部
７６ａ ブラックマトリクス
７６ｂ 開口部
８０ 選択部
８０ａ，８０ｂ，８０ｃ スイッチ
１００ 制御回路
ＣＯＭ 共通電極
Ｐｉｘ 画素
ＦＳ 接点
Ｖｐｉｘ 副画素

Claims (6)

1. 画像を表示する表示部と、
   前記表示部を駆動する駆動回路とを有する表示装置であって、
   前記駆動回路は、
   予め定められた設定電圧に基づいて電力供給を行うレギュレータと、
   前記レギュレータからの電力供給によって動作する前記表示部の動作に係る複数の機能ブロックと、
   予め定められた電圧の閾値に基づいて、少なくとも１つ以上の機能ブロックの電源電圧の高低を判定する電圧監視部と、
   前記電圧監視部により前記閾値が示す電圧よりも前記機能ブロックの電源電圧が低いと判定された場合に前記設定電圧を上げる電圧変更処理を行い、前記電圧変更処理後の前記電圧監視部による判定を所定期間単位で監視する電圧制御部と
   を備え、
   前記電圧制御部が１回の前記電圧変更処理で前記設定電圧を変化させる際の電圧値の変化の大きさは、予め定まっており、
   前記電圧変更処理が行われてから前記所定期間以内に、前記電圧監視部により前記閾値が示す電圧よりも前記機能ブロックの電源電圧が低いと再度判定された場合、前記電圧制御部は、直前の前記電圧変更処理によって上げられた前記設定電圧をさらに上げる再度の前記電圧変更処理を行う
   表示装置。
2. 画像を表示する表示部と、
   前記表示部を駆動する駆動回路とを有する表示装置であって、
   前記駆動回路は、
   予め定められた設定電圧に基づいて電力供給を行うレギュレータと、
   前記レギュレータからの電力供給によって動作する前記表示部の動作に係る複数の機能ブロックと、
   予め定められた電圧の閾値に基づいて、少なくとも１つ以上の機能ブロックの電源電圧の高低を判定する電圧監視部と、
   前記電圧監視部により前記閾値が示す電圧よりも前記機能ブロックの電源電圧が低いと判定された場合に前記設定電圧を上げる電圧制御部と
   を備え、
   電圧監視部は、前記閾値が示す電圧に対する前記電源電圧の高低を判定するコンパレータを複数有し、
   複数の前記コンパレータはそれぞれ、前記複数の機能ブロックと前記レギュレータとの間の配線であってそれぞれ異なる機能ブロックに接続されている配線に設けられ、
   前記レギュレータは、前記複数の機能ブロックと前記レギュレータとの間の配線であって前記コンパレータが設けられている配線のいずれかと接続された帰還路を有し、前記帰還路からの帰還電圧と前記設定電圧との比較結果に応じて動作する
   表示装置。
3. 電圧監視部は、前記閾値が示す電圧に対する前記電源電圧の高低を判定するコンパレータを複数有し、
   複数の前記コンパレータはそれぞれ、前記複数の機能ブロックと前記レギュレータとの間の配線であってそれぞれ異なる機能ブロックに接続されている配線に設けられる
   請求項１に記載の表示装置。
4. 前記レギュレータは、前記複数の機能ブロックと前記レギュレータとの間の配線であって前記コンパレータが設けられている配線のいずれかと接続された帰還路を有し、前記帰還路からの帰還電圧と前記設定電圧との比較結果に応じて動作する
   請求項３に記載の表示装置。
5. 前記電圧制御部は、前記電圧制御部により前記設定電圧が上げられた後の前記所定期間、前記電源電圧が前記閾値が示す電圧以上である場合に前記設定電圧を下げる
   請求項１から４のいずれか一項に記載の表示装置。
6. 前記電圧制御部が前記設定電圧を下げる場合の下限の電圧は、前記電圧制御部により前記設定電圧が上げられる前の最初の設定電圧である
   請求項５に記載の表示装置。

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