CN106409247B - 分级电路以及使用分级电路的扫描驱动器 - Google Patents

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Abstract

公开了分级电路以及使用分级电路的扫描驱动器。分级电路包括输出部、控制器、上拉部以及下拉部，其中，输出部配置为响应于第一节点的电压、第二节点的电压和供应至第一输入端子的第一时钟信号向第一输出端子供应进位信号以及向第二输出端子供应扫描信号，控制器配置为响应于供应至第一输入端子的第一时钟信号控制第二节点的电压，上拉部配置为响应于供应至第二输入端子的上一级的进位信号控制第一节点的电压，下拉部配置为响应于第二节点的电压和供应至第三输入端子的下一级的进位信号控制第一节点的电压。

Description

分级电路以及使用分级电路的扫描驱动器
相关申请的交叉引用
本申请要求于2015年7月28日提交至韩国知识产权局的第10-2015-0106678号韩国专利申请的优先权和权益，该韩国专利申请的全部内容以其整体通过引用并入本文。
技术领域
本发明实施方式的各方面涉及分级电路以及使用分级电路的扫描驱动器。
背景技术
随着信息技术的进步，显示装置作为信息与其使用者之间的媒介的重要性变得越来越高。反映这种趋势，诸如液晶显示装置(LCD)、有机发光显示装置(OLED)和等离子体显示面板(PDP)的这些显示装置的消费正在增加。
通常，显示装置包括将数据信号供应至数据线的数据驱动器、将扫描信号供应至扫描线的扫描驱动器以及具有位于扫描线和数据线的交叉区域中的像素的像素部。
包括在像素区域中的像素在扫描信号供应至扫描线时被选择并且接收来自数据线的数据信号。接收到数据信号的像素向外部供应光，该光具有与该数据信号对应的亮度。
扫描驱动器包括连接至扫描线的级。级响应于来自时序控制器的信号向连接至级的扫描线供应扫描信号。为此，级中的每个包括P型晶体管(例如，PMOS)和/或N型晶体管(例如，NMOS)，并且可以与像素同时安装到面板上。
在另一方面，安装在面板上的级占用一定量的安装面积，并因此，期望使级的安装面积减小或最小化的方法。
发明内容
本发明实施方式针对能够减少或最小化安装面积的分级电路以及使用分级电路的扫描驱动器。
根据本发明的一些实施方式，提供了一种分级电路，包括：输出部，配置为响应于第一节点的电压、第二节点的电压和供应至第一输入端子的第一时钟信号向第一输出端子供应第i(其中i是自然数)进位信号以及向第二输出端子供应第i扫描信号；控制器，配置为响应于供应至第一输入端子的第一时钟信号控制第二节点的电压；上拉部，配置为响应于供应至第二输入端子的上一级的进位信号控制第一节点的电压；以及下拉部，配置为响应于第二节点的电压和供应至第三输入端子的下一级的进位信号控制第一节点的电压，其中，下拉部包括第一电容器，第一电容器包括联接至第一节点的第一电极和联接至下一级的第二电极。
在实施方式中，第一电容器的第二电极联接至第三输入端子。
在实施方式中，第一电容器的第二电极联接至下一级的第二输出端子。
在实施方式中，上拉部包括第一晶体管，第一晶体管包括第一电极、栅电极和第二电极，其中，第一电极和栅电极均联接至第二输入端子，并且第二电极联接至第一节点。
在实施方式中，分级电路还包括第一功率输入端子和第二功率输入端子，第一功率输入端子配置为接收第一截止电压，第二功率输入端子配置为接收与第一截止电压不同的第二截止电压。
在实施方式中，输出部包括：第二晶体管，联接在第一输入端子和第一输出端子之间，并且包括联接至第一节点的栅电极；第三晶体管，联接在第一输出端子和第二功率输入端子之间，并且包括联接至第二节点的栅电极；第四晶体管，联接在第一输入端子和第二输出端子之间，并且包括联接至第一节点的栅电极；第五晶体管，联接在第二输出端子和第一功率输入端子之间，并且包括联接至第二节点的栅电极；以及第六晶体管，联接在第二输出端子和第一功率输入端子之间，并且包括联接至第三输入端子的栅电极。
在实施方式中，控制器包括：第七晶体管，包括第一电极和栅电极，第一电极和栅电极均联接至第一输入端子；第八晶体管，联接在第七晶体管的第二电极和第二功率输入端子之间，并且包括联接至第一输出端子的栅电极；第九晶体管，联接在第一输入端子和第二节点之间，并且包括联接至第七晶体管的第二电极的栅电极；以及第十晶体管，联接在第二节点和第二功率输入端子之间，并且包括联接至第一输出端子的栅电极。
在实施方式中，下拉部包括：第十一晶体管和第十二晶体管，串联联接在第一节点和第二功率输入端子之间，第十一晶体管和第十二晶体管中的每个包括联接至第三输入端子的栅电极；第十三晶体管和第十四晶体管，串联联接在第一节点和第二功率输入端子之间，第十三晶体管和第十四晶体管中的每个包括联接至第二节点的栅电极；以及第十五晶体管，联接在第一输出端子和第二功率输入端子之间，并且包括联接至第三输入端子的栅电极。
在实施方式中，上一级的进位信号是第(i-1)进位信号或栅极启动脉冲，以及下一级的进位信号是第(i+1)进位信号。
根据本发明的一些实施方式，提供了一种扫描驱动器，扫描驱动器包括多个分级电路，多个分级电路配置为向扫描线输出多个扫描信号以及从外部接收时钟信号，其中，多个分级电路中的第i(其中i是自然数)分级电路包括：输出部，配置为响应于第一节点的电压、第二节点的电压和供应至第一输入端子的第一时钟信号向第一输出端子供应第i进位信号以及向第二输出端子供应第i扫描信号；控制器，配置为响应于供应至第一输入端子的第一时钟信号控制第二节点的电压；上拉部，配置为响应于供应至第二输入端子的上一级的进位信号控制第一节点的电压；以及下拉部，配置为响应于第二节点的电压和供应至第三输入端子的下一级的进位信号控制第一节点的电压，其中，下拉部包括第一电容器，第一电容器包括联接至第一节点的第一电极和联接至下一级的第二电极。
在实施方式中，第一电容器的第二电极联接至第三输入端子。
在实施方式中，第一电容器的第二电极联接至下一级的第二输出端子。
根据本发明实施方式的分级电路和使用分级电路的扫描驱动器可使节点Q的电压的下降时间增加，并且同时，可最小化或减小电压的升高。如果节点Q的电压的下降时间增加，则输出端子的电压可以快速下降，并因此可提高可靠性，并且同时可使联接至输出端子的晶体管的安装面积减小或最小化。而且，如果节点Q的电压升高被减小，则可使联接至节点Q的晶体管上的压力减小，并且同时可使安装面积减小或最小化。
附图说明
现将参照附图在下文中更充分地描述示例性实施方式；然而，这些示例性实施方式可以以不同的形式体现，且不应被理解为限于本文中所阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底且完全的，并且将示例性实施方式的范围充分地传达给本领域技术人员。
在附图中，为了图例的清楚，尺寸可被夸大。在说明书全文中，相同的附图标记表示相同的元件。
图1是示意性地示出根据本发明实施方式的显示装置的框图。
图2是图1中所示的扫描驱动器的示意图。
图3是连接至级的端子的示意图。
图4示出根据图3中所示的级的实施方式的电路。
图5是示出图4中所示的分级电路的驱动方法的波形图。
图6示出图4中所示的节点Q的下降时间。
图7示出根据本发明实施方式的仿真的结果。
图8示出根据图3中所示的级的实施方式的电路。
具体实施方式
在下文的详细描述中，仅简单地通过图例示出并描述本发明的某些示例性实施方式。如本领域技术人员将认识到的，所描述的实施方式可在均不背离本发明的精神或范围的情况下以各种不同的方式修改。因此，附图和描述实际上应被认为是说明性的、而非限制性的。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与由本发明所属技术领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，除非本文中明确地如此定义，否则如常用词典中限定的术语应被解释成具有与其在相关技术领域的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义进行解释。
图1是示意性地示出根据本发明实施方式的显示装置的框图。虽然为便于描述，在图1中显示装置被描述成液晶显示器，但是本发明实施方式不限于此。
参照图1，根据实施方式的显示装置可包括像素部100、扫描驱动器110、数据驱动器120、时序控制器130和主系统140。
像素部100可表示液晶面板的有效显示区。液晶面板可包括薄膜晶体管(TFT)衬底和滤色器衬底。在TFT衬底和滤色器衬底之间可形成有液晶层。在TFT衬底上可形成有数据线D和扫描线S，并且在由扫描线S和数据线D限定的(例如，由扫描线S和数据线D分割的)区中可设置有多个像素。
TFT可包括在像素中的每个中。TFT可响应于来自扫描线S的扫描信号将经由数据线D供应的数据信号的电压传输至液晶电容器Clc。为此，TFT的栅电极可联接至扫描线S，并且其第一电极可联接至数据线D。TFT的第二电极可联接至液晶电容器Clc和存储电容器SC。
第一电极可表示TFT的源电极和TFT的漏电极中的任一个。第二电极可表示与第一电极不同的电极。例如，如果第一电极被设定成漏电极，则第二电极可被设定成源电极，但不限于此。液晶电容器Clc是形成在TFT衬底上的像素电极与公共电极之间的液晶的等同表达。存储电容器SC可保持传输至像素电极的数据信号的电压长达一定量的时间，直到下一数据信号被供应。
在滤色器衬底上可形成有黑矩阵、滤色片等。
公共电极可以诸如扭曲向列(TN)模式和垂直配向(VA)模式的垂直场驱动模式形成在滤色器衬底上。公共电极可以与像素电极一起以诸如平面转换(IPS)模式和边缘场转换(FFS)模式的水平场驱动模式形成在TFT衬底上。公共电压Vcom可供应至公共电极。液晶面板的液晶模式不仅可实现为TN模式、VA模式、IPS模式和/或FFS模式，而且可实现为任何适当的液晶模式。
数据驱动器120可通过将从时序控制器130输入的图像数据RGB转变成正/负伽马补偿电压来生成正/负模拟数据电压。由数据驱动器120生成的正/负模拟数据电压可作为数据信号供应至数据线D。
扫描驱动器110可向扫描线S供应扫描信号。例如，扫描驱动器110可按顺序(例如，以顺序的方式)将扫描信号供应至扫描线S，但不限于此。当扫描信号已按顺序供应至扫描线S时，可按照水平行来选择像素并且可向由扫描信号选择的像素供应数据信号。为此，扫描驱动器110可包括如图2中所示连接至扫描线S中的每个的级ST。扫描驱动器110可以以非晶硅栅极驱动器(ASG)的形式安装在液晶面板上。也就是说，扫描驱动器110可通过薄膜工艺安装在TFT衬底上。另外，扫描驱动器110可安装在液晶面板的两侧上，并且像素部100位于扫描驱动器110之间。
基于时序信号(诸如图像数据RGB)、垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和时钟信号CLK，时序控制器130可将栅极控制信号供应至扫描驱动器110并且可将数据控制信号供应至数据驱动器120。
栅极控制信号可包括栅极启动脉冲GSP、一个或多个栅极移位时钟GSC、和/或其他类似信号。栅极启动脉冲GSP可控制第一扫描信号的时序。栅极移位时钟GSC可使栅极启动脉冲GSP移位一个或多个时钟周期。
数据控制信号可包括源极启动脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE、极性控制信号POL、和/或其他类似信号。源极启动脉冲SSP控制数据驱动器120的数据采样的开始点。源极采样时钟SSC可根据上升沿或下降沿控制数据驱动器120的采样操作。源极输出使能信号SOE可控制数据驱动器120的输出时序。极性控制信号POL可在j个(其中j是自然数)水平周期循环上使从数据驱动器120输出的数据信号的极性反转。
主系统140可通过诸如低电压差分信号(LVDS)和最小化传输差分信号(TMDS)的接口向时序控制器130供应图像数据RGB。另外，主系统140可将时序信号Vsync、Hsync、DE和CLK供应至时序控制器130。
图2是图1中所示的扫描驱动器的示意图。
参照图2，扫描驱动器110可包括多个级ST1至STn。级ST1至STn中的每个可联接至扫描线S1至Sn中的任一个，并且可响应于栅极启动脉冲GSP向扫描线S1至Sn供应扫描信号。第i级STi(其中i是自然数)可联接至第i扫描线Si，并且可向第i扫描线Si供应扫描信号。
级ST1至STn中的每个可作为栅极移位时钟GSC被供应有从时序控制器130供应的时钟信号CLK1和CLK2中的任一个。例如，奇数级ST1、ST3等可由第一时钟信号CLK1驱动，并且偶数级ST2、ST4等可由第二时钟信号CLK2驱动，但不限于此。
如图5中所示，第一时钟信号CLK1可以是方波信号，该方波信号如图5中所示在高电平电压与低电平电压之间循环。第一时钟信号CLK1的高电平电压可设定成栅极导通电压，并且其低电平电压可设定成图3中所示的第二截止电压VSS2。
第二时钟信号CLK2可以是在高电平电压和低电平电压之间循环的方波信号。第二时钟信号CLK2的高电平电压可设定成栅极导通电压，并且其低电平电压可设定成第二截止电压VSS2。第二时钟信号CLK2可设定成具有与第一时钟信号CLK1的相位相反的相位。
虽然扫描驱动器110被描述成被供应有两个时钟信号CLK1和CLK2，但是其不限于此。例如，扫描驱动器110可响应于供应至扫描线S1至Sn的扫描信号而供应有两个或更多个时钟信号，但不限于此。
而且，即使图2仅示出了n个级ST1至STn，但是本发明实施方式也不限于此。例如，扫描驱动器110可附加地包括多个虚拟级以生成由上一级生成的信号，但不限于此。
图3是联接至级的端子的示意图。为便于说明，图3中描绘了第i级STi。
参照图3，第i级STi可包括第一输入端子1121、第二输入端子1122、第三输入端子1123、第一输出端子1124、第二输出端子1125、第一功率输入端子1126和第二功率输入端子1127。
第一输入端子1121可供应有第一时钟信号CLK1。
第二输入端子1122可供应有来自上一级STi-1的第(i-1)进位信号CRi-1。如果第i级STi是第一级，则栅极启动脉冲GSP可供应至第二输入端子1122。
第三输入端子1123可供应有来自下一级STi+1的第(i+1)进位信号CRi+1。
第一输出端子1124可将第i级STi的进位电压CRi供应至上一级STi-1和下一级STi+1。
第二输出端子1125或Gout可将第i级STi的扫描信号SSi供应至第i扫描线。
第一功率输入端子1126可供应有第一截止电压VSS1，并且第二功率输入端子1127可供应有第二截止电压VSS2。第二截止电压VSS2可设定成比第一截止电压VSS1低的电压。另外，虽然第一截止电压VSS1和第二截止电压VSS2可用来使晶体管完全截止，但是它们不限于此。例如，第一截止电压VSS1可供应至第一功率输入端子1126和第二功率输入端子1127，但不限于此。
图4示出根据图3中所示的级的实施方式的电路。
参照图4，根据实施方式的级STi可包括上拉部200、下拉部202、控制器204和输出部206。
上拉部200可响应于第(i-1)进位信号CRi-1控制第一节点Q1的电压。为此，上拉部200可包括第一晶体管M1。
第一晶体管M1的第一电极和栅电极可联接至第二输入端子1122，并且第二电极可联接至第一节点Q1。也就是说，第一晶体管M1可以以二极管的形式联接(例如，被二极管连接)，并且可在第(i-1)进位信号CRi-1供应至第二输入端子1122时导通。
输出部206可响应于第一时钟信号CLK1、第一节点Q1和第二节点Q2的电压向第一输出端子1124输出进位信号CRi以及向第二输出端子1125输出扫描信号SSi。在一些示例中，输出部206可包括第二晶体管M2至第六晶体管M6以及第二电容器C2。
第二晶体管M2的第一电极可联接至第一输入端子1121，并且第二电极可联接至第一输出端子1124。第二晶体管M2的栅电极可联接至第一节点Q1。第二晶体管M2可通过响应于第一节点Q1的电压而导通和截止来控制第一输入端子1121和第一输出端子1124之间的连接。
第三晶体管M3的第一电极可联接至第一输出端子1124，并且第二电极可联接至第二功率输入端子1127。而且第三晶体管M3的栅电极可联接至第二节点Q2。第三晶体管M3通过响应于第二节点Q2的电压而导通和截止来控制第一输出端子1124和第二功率输入端子1127之间的连接。
第四晶体管M4的第一电极可联接至第一输入端子1121，并且第二电极可联接至第二输出端子1125。第四晶体管M4的栅电极可联接至第一节点Q1。第四晶体管M4可通过响应于第一节点Q1的电压而导通和截止来控制第一输入端子1121和第二输出端子1125之间的连接。
第五晶体管M5的第一电极可联接至第二输出端子1125，并且第二电极可联接至第一功率输入端子1126。而且第五晶体管M5的栅电极可联接至第二节点Q2。第五晶体管M5可通过响应于第二节点Q2的电压而导通和截止来控制第二输出端子1125和第一功率输入端子1126之间的连接。
第六晶体管M6的第一电极可联接至第二输出端子1125，并且第二电极可联接至第一功率输入端子1126。而且第六晶体管M6的栅电极可联接至第三输入端子1123。第六晶体管M6可通过在第(i+1)进位信号CRi+1被供应时导通来电联接第二输出端子1125和第一功率输入端子1126。
第二电容器C2可联接在第一节点Q1和第二输出端子1125之间。第二电容器C2可用作升压电容器。也就是说，第二电容器C2在第四晶体管M4导通时响应于第二输出端子1125的电压升高使第一节点Q1的电压升高，并因此，第四晶体管M4可以稳定的方式保持导通状态。
控制器204可响应于供应至第一输入端子1121的第一时钟信号CLK1控制第二节点Q2的电压。为此，控制器204可包括第七晶体管M7至第十晶体管M10。
第七晶体管M7的第一电极和栅电极可联接至第一输入端子1121，并且第二电极可联接至第八晶体管M8的第一电极和第九晶体管M9的栅电极。第七晶体管M7可以二极管的形式联接(例如，被二极管连接)，并且在第一时钟信号CLK1供应至第一输入端子1121时导通。
第八晶体管M8的第一电极可联接至第七晶体管M7的第二电极，并且第二电极可联接至第二功率输入端子1127。此外，第八晶体管M8的栅电极可联接至第一输出端子1124。第八晶体管M8可在进位信号CRi供应至第一输出端子1124时导通。
第九晶体管M9的第一电极可联接至第一输入端子1121，并且第二电极可联接至第二节点Q2。第九晶体管M9的栅电极可联接至第七晶体管M7的第二电极。第九晶体管M9可通过响应于从第七晶体管M7供应的电压而导通和截止来控制第一输入端子1121和第二节点Q2之间的连接。
第十晶体管M10的第一电极可联接至第二节点Q2，并且第二电极可联接至第二功率输入端子1127。第十晶体管M10的栅电极可联接至第一输出端子1124。第十晶体管M10可在进位信号CRi供应至第一输出端子1124时导通。
下拉部202可响应于第二节点Q2的电压和供应至第三输入端子1123的第(i+1)进位信号CRi+1来控制第一节点Q1和第一输出端子1124的电压。在一些示例中，下拉部202可包括第十一晶体管M11至第十五晶体管M15以及第一电容器C1。
第十一晶体管M11和第十二晶体管M12可串联联接在第一节点Q1和第二功率输入端子1127之间。第十一晶体管M11和第十二晶体管M12的栅电极可联接至第三输入端子1123。第十一晶体管M11和第十二晶体管M12可通过在第(i+1)进位信号CRi+1被供应时导通来电联接第一节点Q1和第二功率输入端子1127。另外，因为晶体管M11和M12串联联接在第一节点Q1和第二功率输入端子1127之间，所以第一节点Q1和第二功率输入端子1127之间的电压可被划分，从而增加产品寿命。
第十三晶体管M13和第十四晶体管M14可串联联接在第一节点Q1和第二功率输入端子1127之间。第十三晶体管M13和第十四晶体管M14的栅电极可联接至第二节点Q2。第十三晶体管M13和第十四晶体管M14通过响应于第二节点Q2的电压而导通和截止来控制第一节点Q1和第二功率输入端子1127之间的电连接。另外，晶体管M13和M14可串联联接在第一节点Q1和第二功率输入端子1127之间。因此，第一节点Q1和第二功率输入端子1127之间的电压可被划分，从而增加产品寿命。
第十五晶体管M15的第一电极可联接至第一输出端子1124，并且第二电极可联接至第二功率输入端子1127。第十五晶体管M15的栅电极可联接至第三输入端子1123。第十五晶体管M15可通过在第(i+1)进位信号CRi+1被供应时导通来电联接第一输出端子1124和第二功率输入端子1127。
第一电容器C1的第一电极可联接至第一节点Q1，并且第二电极可联接至第三输入端子1123。第一电容器C1可使在第一节点Q1处的电压下降延迟(即，降低电压下降的速率)，并因此，可减少第一输出端子1124和第二输出端子1125的电压的下降时间。因此，第一晶体管M1上的压力可通过使第一电容器C1的第一节点Q1的电压升高降低或最小化而被减小或被最小化。下文中将提供与此有关的更详细的描述。
图5是示出图4中所示的分级电路的驱动方法的波形图。在下文中，供应时钟信号和进位信号可表示提供栅极导通电压，并且停止时钟信号和进位信号的供应可表示提供栅极截止电压。
参照图5，首先，在第一周期T1期间，第(i-1)进位信号CRi-1可供应至第二输入端子1122。当第(i-1)进位信号CRi-1被供应时，第一晶体管M1可导通。当第一晶体管M1导通时，第(i-1)进位信号CRi-1可供应至第一节点Q1。
当第(i-1)进位信号CRi-1供应至第一节点Q1时，第二晶体管M2和第四晶体管M4可导通。当第二晶体管M2和第四晶体管M4导通时，第一输出端子1124和第二输出端子1125可电联接至第一输入端子1121。
在第二周期T2期间，第一时钟信号CLK1可供应至第一输入端子1121。因为第二晶体管M2和第四晶体管M4设定成导通，所以供应至第一输入端子1121的第一时钟信号CLK1可供应至第一输出端子1124和第二输出端子1125。供应至第一输出端子1124的第一时钟信号CLK1可作为第i进位信号CRi供应至上一级和下一级。供应至第二输出端子1125的第一时钟信号CLK1可作为扫描信号SSi供应至扫描线Si。
在另一方面，在第二周期T2期间，第一节点Q1的电压由于第二电容器C2的升压可升高到比第一时钟信号CLK1高的电压，并因此，第二晶体管M2和第四晶体管M4可以以稳定的方式保持导通状态。另外，第一节点Q1的在第二周期T2期间升高的电压可通过第二电容器C2和第一电容器C1的比确定。也就是说，如果第一电容器C1联接至第一节点Q1，则第一节点Q1的电压升高可减少。
如果第一节点Q1的电压升高减少，则在第一晶体管M1的两端上的电压之间的差值，即第二输入端子1122的电压与第一节点Q1的电压之间的差值可减小或被最小化。如果第一晶体管M1的两端的电压之间的电压差值减小，则施加至第一晶体管M1的压力可减小或被最小化，从而保证操作的可靠性。此外，如果第一晶体管M1的两端的电压之间的电压差值减小，则第一晶体管M1的安装面积可减小。
另外，第八晶体管M8和第十晶体管M10可通过在第二周期T2期间供应至第一输出端子1124的第i进位信号CRi而导通。当第八晶体管M8导通时，第二截止电压VSS2可供应至第九晶体管M9的栅电极。如果第十晶体管M10导通时，则第二截止电压VSS2可供应至第二节点Q2。因此，在第二周期T2期间，第二节点Q2可设定到第二截止电压VSS2，并因此，第三晶体管M3可保持截止状态。
在另一方面，在第二周期T2期间，当第一时钟信号CLK1供应至第一输入端子1121时，第七晶体管M7可导通。第七晶体管M7可以以二极管的形式联接(例如，被二极管连接)。因此，如果第七晶体管M7和第八晶体管M8具有类似的沟道宽度，则第九晶体管M9的栅电极电压可降低到第二截止电压VSS2。而且，即使当第九晶体管M9导通时，由于第十晶体管M10，第二节点Q2也可以以稳定的方式保持第二截止电压VSS2。
在第三周期T3期间，第(i+1)进位信号CRi+1可供应至第三输入端子1123。当第(i+1)进位信号CRi+1供应至第三输入端子1123时，第六晶体管M6、第十一晶体管M11、第十二晶体管M12和第十五晶体管M15可导通。
如果第六晶体管M6导通，则第一截止电压VSS1可从第一功率输入端子1126供应至第二输出端子1125。当第十五晶体管M15导通时，第二截止电压VSS2可从第二功率输入端子1127供应至第一输出端子1124。
当第十一晶体管M11和第十二晶体管M12导通时，第二截止电压VSS2可供应至第一节点Q1。当第二截止电压VSS2供应至第一节点Q1时，第二晶体管M2和第四晶体管M4可截止。第二截止电压VSS2可供应至第四晶体管M4的栅电极，并且比第二截止电压VSS2高的第一截止电压VSS1可供应至第二电极。因此，在第三周期T3期间，第四晶体管M4可截止。
另外，在第三周期T3期间，由于第一电容器C1和第二电容器C2，在第一节点Q1处的电压的下降时间可增加。也就是说，在第三周期T3期间，如图6中所示，在第一节点Q1处的电压可在一定量的时间内下降(由图6中的“A”所指示)。
当在第一节点Q1处的电压的下降时间增加时，第四晶体管M4导通的时间的量增加，并因此，由施加至第二输出端子1125的电压引起的电流可同步地(例如，同时地)经由第六晶体管M6供应至第一功率输入端子1126以及经由第四晶体管M4供应至第一输入端子1121。也就是说，第二输出端子1125的电压可使用第一功率输入端子1126和第一输入端子1121在第三周期T3期间降低。
在这种情况中，第二输出端子1125的电压可快速降低，并因此，可提高操作的可靠性。此外，可使第六晶体管M6的安装面积减小或最小化。
更详细地，第六晶体管M6可以是使第二输出端子1125的电压下降的晶体管，并因此，其必须形成有大的安装面积。然而，如在实施方式中，除第六晶体管M6以外，如果使用第四晶体管M4使第二输出端子1125的电压下降，则使第六晶体管M6的安装面积减小或最小化(例如，第六晶体管的安装面积可减小或被最小化)是可期望的。
类似地，当第一节点Q1的下降时间增加时，第二晶体管M2的导通时间可增加，并因此，由施加至第一输出端子1124的电压引起的电流可同步地(例如，同时地)经由第十五晶体管M15供应至第二功率输入端子1127和经由第二晶体管M2供应至第一输入端子1121。
在这种情况中，第一输出端子1124的电压可快速降低，并因此，可提高操作的可靠性。此外，可使第十五晶体管M15的安装面积减小或最小化。
在第四周期T4期间，第一时钟信号CLK1可供应至第一输入端子1121。当第一时钟信号CLK1供应至第一输入端子1121时，第七晶体管M7和第九晶体管M9可导通。当第九晶体管M9导通时，第一时钟信号CLK1的电压可供应至第二节点Q2。
当第一时钟信号CLK1供应至第二节点Q2时，第三晶体管M3、第五晶体管M5、第十三晶体管M13和第十四晶体管M14可导通。
当第三晶体管M3导通时，第二截止电压VSS2可供应至第一输出端子1124。当第五晶体管M5导通时，第一截止电压VSS1可供应至第二输出端子1125。当第十三晶体管M13和第十四晶体管M14导通时，第二截止电压VSS2可供应至第一节点Q1。当第二截止电压VSS2供应至第一节点Q1时，第二晶体管M2和第四晶体管M4可截止。
事实上，级中的每个可响应于第一周期T1至第四周期T4输出扫描信号和进位信号。
图7示出根据本发明实施方式的仿真的结果。在图7中，标记“传统”可表示在图4中移除第一晶体管C1后的分级电路。
参照图7，在第二周期T2期间，实施方式中的第一节点Q1的电压可设定成比在传统装置中的第一节点Q1的电压低。第一节点Q1的电压升高的量可通过第一电容器C1和第二电容器C2减小，并因此，可使施加至第一晶体管M1的压力减小或最小化。在这种情况中，第一晶体管M1的安装面积可减小或被最小化。
而且，在实施方式中，在第三周期T3期间，第一节点Q1的电压的下降时间与传统装置中的相比可增加，并因此，第二输出端子1125的电压可快速下降。
另外，第i级STi可由第一时钟信号CLK1驱动，并且包括在第i级STi中的第一电容器C1可由第二时钟信号CLK2驱动。这里，因为第一时钟信号CLK1和第二时钟信号CLK2具有相反的相位(例如，相差180°的相位)，所以可使可能出现在第二输出端子1125中的毛刺噪声减少或最小化。
图8示出根据图3中所示的级的实施方式的电路。在描述图8时，与图4相同配置的附图标记与图4中所使用的那些附图标记相同，并且下文可不重复其描述。
参照图8，在实施方式中，第一电容器C1的第一电极可联接至第一节点Q1，并且第二电极可联接至下一级STi+1的第二输出端子1125。
下一级STi+1的第二输出端子1125输出的信号可以是与下一级STi+1的进位信号CRi+1相同的信号。因此，操作与图4中的操作基本上相同，并且可不重复其详细描述。
另外，为便于说明，将晶体管为描绘NMOS。然而，本发明实施方式不限于此。例如，晶体管可由PMOS形成。
将理解的是，虽然措辞“第一”、“第二”、“第三”等可在本文中用于描述多种元件、部件、区域、层和/或段，但是这些元件、部件、区域、层和/或段不应受这些措辞限制。这些措辞用于将一个元件、部件、区域、层或段与另一元件、部件、区域、层或段区分开。因此，在不背离本发明构思的精神和范围的情况下，下文所论述的第一元件、第一部件、第一区域、第一层或第一段可被称为第二元件、第二部件、第二区域、第二层或第二段。
另外，还将理解的是，当层被称为在两个元件“之间”时，其可以是该两个元件之间唯一的元件，或者还可存在一个或多个介于其间的元件。
本文中所使用的术语用于描述具体实施方式的目的，且不旨在限制本发明构思。除非上下文另外清楚地表明，否则如本文中所使用的单数形式“一(a)”和“一(an)”旨在也包括复数形式。还将理解的是，当在本说明书中使用时，措辞“包括(include)”、“包括有(including)”、“包含(comprises)”和/或“包含有(comprising)”指定所述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的集合的存在和添加。如本文中所使用的，措辞“和/或”包括相关的所列项中的一个或多个的任何和所有组合。当诸如“……中的至少一个(at least one of)”的表达在元件的列表之后时，修饰元件的整个列表，并不修饰列表中的单个元件。而且，当描述本发明构思的实施方式时，“可以”的使用表示“本发明构思的一个或多个实施方式”。此外，措辞“示例性的”旨在表示示例或图例。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接至”、“联接至”另一元件或层、或与另一元件或层“相邻”时，其可直接在另一元件或层上、直接连接或联接至另一元件或层、或直接与另一元件或层相邻，或者可存在一个或多个介于其间的元件或层。当元件或层被称为“直接在”另一元件或层“上”、“直接连接至”、“直接联接至”另一元件或层、或者与另一元件或层“直接相邻”时，不存在介于其间的元件或层。
如本文中使用的，措辞“基本上”、“约”和类似的措辞用作近似的措辞，并非用作程度的措辞，并且旨在考虑将由本领域普通技术人员辨识的测量值或计算值上的固有偏差。
如在本文中使用的，措辞“使用(use)”、“使用(using)”和“被使用(used)”可认为分别与措辞“利用(utilize)”、“利用(utilizing)”和“被利用(utilized)”同义。
根据本文中所描述的本发明实施方式的分级电路和扫描驱动器和/或任何其它相关的装置或部件(共同称为“电路”)可利用任何适当的硬件、固件(例如，专用集成电路)、软件、或者软件、固件和硬件的适当组合实现。例如，电路的各种部件可形成在一个集成电路(IC)芯片上或单独的IC芯片上。而且，电路的各种部件可实现在柔性印制电路膜、带载封装(TCP)、印刷电路板(PCB)上，或可形成在同一衬底上。而且，电路的各种部件可以是在一个或多个计算装置中的一个或多个处理器上运行的程序或进程，一个或多个计算装置执行计算机程序指令并且与用于执行本文中所描述的各种功能的其它系统部件相互作用。计算机程序指令存储在存储器中，存储器可在计算装置中使用如随机存取存储器(RAM)的标准存储装置实现。计算机程序指令还可存储在其它非暂时性计算机可读介质中，诸如CD-ROM、闪盘驱动器等。此外，本领域技术人员应认识到的是，各种计算装置的功能可以结合或整合到一个计算装置中，或者特定计算装置的功能可跨一个或多个其它计算装置分布，而不脱离本发明的示例性实施方式的范围。
在本文中公开了示例性实施方式，并且，虽然采用了专业术语，但是它们仅以一般性和描述性的含义使用和解释，且不是为了限制的目的。在一些情况中，如将对本申请提交时的本领域普通技术人员显而易见的是，除非另外明确指示，否则结合具体实施方式所描述的特征、特性和/或元件可单独使用，或者可以和结合其它实施方式所描述的特征、特性和/或元件组合使用。相应地，本领域技术人员将理解的是，在不背离如所附权利要求及其等同中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (16)

1.一种分级电路，包括：
输出部，配置为响应于第一节点的电压、第二节点的电压和供应至第一输入端子的第一时钟信号向第一输出端子供应第i进位信号以及向第二输出端子供应第i扫描信号，其中i是自然数；
控制器，配置为响应于供应至所述第一输入端子的所述第一时钟信号控制所述第二节点的所述电压；
上拉部，配置为响应于供应至第二输入端子的上一级的进位信号控制所述第一节点的所述电压；
下拉部，配置为响应于所述第二节点的所述电压和供应至第三输入端子的下一级的进位信号控制所述第一节点的所述电压；
第一功率输入端子，配置为接收第一截止电压；以及
第二功率输入端子，配置为接收与所述第一截止电压不同的第二截止电压，
其中，所述下拉部包括第一电容器，所述第一电容器包括联接至所述第一节点的第一电极和联接至所述下一级的第二电极，
其中，所述第一电容器被配置为，在施加有所述上一级的进位信号的时间与施加有所述下一级的进位信号的时间之间的时期内，通过减少所述第一节点的电压升高来减小所述上拉部的第一晶体管的压力，以及
其中，所述下拉部还包括第十一晶体管和第十二晶体管，串联联接在所述第一节点和所述第二功率输入端子之间，所述第十一晶体管和所述第十二晶体管中的每个包括共同联接至所述第三输入端子和所述第一电容器的所述第二电极的栅电极。
2.如权利要求1所述的分级电路，其中，所述第一电容器的所述第二电极联接至所述第三输入端子。
3.如权利要求1所述的分级电路，其中，所述第一电容器的所述第二电极联接至所述下一级的第二输出端子。
4.如权利要求1所述的分级电路，其中，所述上拉部包括第一晶体管，所述第一晶体管包括：
第一电极、栅电极和第二电极，其中，所述第一电极和所述栅电极均联接至所述第二输入端子，并且所述第二电极联接至所述第一节点。
5.如权利要求1所述的分级电路，其中，所述输出部包括：
第二晶体管，联接在所述第一输入端子和所述第一输出端子之间，并且包括联接至所述第一节点的栅电极；
第三晶体管，联接在所述第一输出端子和所述第二功率输入端子之间，并且包括联接至所述第二节点的栅电极；
第四晶体管，联接在所述第一输入端子和所述第二输出端子之间，并且包括联接至所述第一节点的栅电极；
第五晶体管，联接在所述第二输出端子和所述第一功率输入端子之间，并且包括联接至所述第二节点的栅电极；以及
第六晶体管，联接在所述第二输出端子和所述第一功率输入端子之间，并且包括联接至所述第三输入端子的栅电极。
6.如权利要求1所述的分级电路，其中，所述控制器包括：
第七晶体管，包括第一电极和栅电极，所述第一电极和所述栅电极均联接至所述第一输入端子；
第八晶体管，联接在所述第七晶体管的第二电极和所述第二功率输入端子之间，并且包括联接至所述第一输出端子的栅电极；
第九晶体管，联接在所述第一输入端子和所述第二节点之间，并且包括联接至所述第七晶体管的所述第二电极的栅电极；以及
第十晶体管，联接在所述第二节点和所述第二功率输入端子之间，并且包括联接至所述第一输出端子的栅电极。
7.如权利要求1所述的分级电路，其中，所述下拉部还包括：
第十三晶体管和第十四晶体管，串联联接在所述第一节点和所述第二功率输入端子之间，所述第十三晶体管和所述第十四晶体管中的每个包括联接至所述第二节点的栅电极；以及
第十五晶体管，联接在所述第一输出端子和所述第二功率输入端子之间，并且包括联接至所述第三输入端子的栅电极。
8.如权利要求1所述的分级电路，
其中，所述上一级的所述进位信号是第(i-1)进位信号或栅极启动脉冲，以及
其中，所述下一级的所述进位信号是第(i+1)进位信号。
9.一种扫描驱动器，包括多个分级电路，所述多个分级电路配置为向扫描线输出多个扫描信号以及从外部接收时钟信号，
其中，所述多个分级电路的第i分级电路包括：
输出部，配置为响应于第一节点的电压、第二节点的电压和供应至第一输入端子的第一时钟信号向第一输出端子供应第i进位信号以及向第二输出端子供应第i扫描信号；
控制器，配置为响应于供应至所述第一输入端子的所述第一时钟信号控制所述第二节点的所述电压；
上拉部，配置为响应于供应至第二输入端子的上一级的进位信号控制所述第一节点的所述电压；以及
下拉部，配置为响应于所述第二节点的所述电压和供应至第三输入端子的下一级的进位信号控制所述第一节点的所述电压，
其中i是自然数，以及
其中，所述下拉部包括第一电容器，所述第一电容器包括联接至第一节点的第一电极和联接至所述下一级的第二电极，
其中，所述第一电容器被配置为，在施加有所述上一级的进位信号的时间与施加有所述下一级的进位信号的时间之间的时期内，通过减少所述第一节点的电压升高来减小所述上拉部的第一晶体管的压力，
其中，所述扫描驱动器还包括：
第一功率输入端子，配置为接收第一截止电压；以及
第二功率输入端子，配置为接收与所述第一截止电压不同的第二截止电压，以及
其中所述下拉部还包括第十一晶体管和第十二晶体管，串联联接在所述第一节点和所述第二功率输入端子之间，所述第十一晶体管和所述第十二晶体管中的每个包括共同联接至所述第三输入端子和所述第一电容器的所述第二电极的栅电极。
10.如权利要求9所述的扫描驱动器，其中，所述第一电容器的所述第二电极联接至所述第三输入端子。
11.如权利要求9所述的扫描驱动器，其中，所述第一电容器的所述第二电极联接至所述下一级的第二输出端子。
12.如权利要求9所述的扫描驱动器，其中，所述上拉部包括第一晶体管，所述第一晶体管包括：
第一电极、栅电极和第二电极，其中，所述第一电极和所述栅电极均联接至所述第二输入端子，并且所述第二电极联接至所述第一节点。
13.如权利要求9所述的扫描驱动器，其中，所述输出部包括：
第二晶体管，联接在所述第一输入端子和所述第一输出端子之间，并且包括联接至所述第一节点的栅电极；
第三晶体管，联接在所述第一输出端子和所述第二功率输入端子之间，并且包括联接至所述第二节点的栅电极；
第四晶体管，联接在所述第一输入端子和所述第二输出端子之间，并且包括联接至所述第一节点的栅电极；
第五晶体管，联接在所述第二输出端子和所述第一功率输入端子之间，并且包括联接至所述第二节点的栅电极；以及
第六晶体管，联接在所述第二输出端子和所述第一功率输入端子之间，并且包括联接至所述第三输入端子的栅电极。
14.如权利要求9所述的扫描驱动器，其中，所述控制器包括：
第七晶体管，包括第一电极和栅电极，所述第一电极和所述栅电极均联接至所述第一输入端子；
第八晶体管，联接在所述第七晶体管的第二电极和所述第二功率输入端子之间，并且包括联接至所述第一输出端子的栅电极；
第九晶体管，联接在所述第一输入端子和所述第二节点之间，并且包括联接至所述第七晶体管的所述第二电极的栅电极；以及
第十晶体管，联接在所述第二节点和所述第二功率输入端子之间，并且包括联接至所述第一输出端子的栅电极。
15.如权利要求9所述的扫描驱动器，其中，所述下拉部还包括：
第十三晶体管和第十四晶体管，串联联接在所述第一节点和所述第二功率输入端子之间，所述第十三晶体管和所述第十四晶体管中的每个包括联接至所述第二节点的栅电极；以及
第十五晶体管，联接在所述第一输出端子和所述第二功率输入端子之间，并且包括联接至所述第三输入端子的栅电极。
16.如权利要求9所述的扫描驱动器，
其中，所述上一级的所述进位信号是第(i-1)进位信号或栅极启动脉冲，以及
其中，所述下一级的所述进位信号是第(i+1)进位信号。
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