KR101901248B1 - 게이트 쉬프트 레지스터 및 이를 이용한 표시장치 - Google Patents

게이트 쉬프트 레지스터 및 이를 이용한 표시장치 Download PDF

Info

Publication number
KR101901248B1
KR101901248B1 KR1020110135089A KR20110135089A KR101901248B1 KR 101901248 B1 KR101901248 B1 KR 101901248B1 KR 1020110135089 A KR1020110135089 A KR 1020110135089A KR 20110135089 A KR20110135089 A KR 20110135089A KR 101901248 B1 KR101901248 B1 KR 101901248B1
Authority
KR
South Korea
Prior art keywords
gate
voltage
voltage level
stage
clock
Prior art date
Application number
KR1020110135089A
Other languages
English (en)
Other versions
KR20130067989A (ko
Inventor
박재희
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110135089A priority Critical patent/KR101901248B1/ko
Publication of KR20130067989A publication Critical patent/KR20130067989A/ko
Application granted granted Critical
Publication of KR101901248B1 publication Critical patent/KR101901248B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133308—Support structures for LCD panels, e.g. frames or bezels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 TFT의 수를 줄여 네로우 베젤 설계가 용이해질 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시장치에 관한 것으로, 제 k 스테이지는 A-1 번째 클럭에 응답하여 제 1 입력단자를 통해 입력되는 제 k-1 스테이지의 캐리신호를 Q 노드에 인가하는 제 1 스위칭 소자와; 제 2 입력단자를 통해 입력되는 제 k+2 스테이지의 캐리신호에 응답하여 게이트 오프 전압을 Q 노드에 인가하는 제 2 스위칭 소자와; Q 노드의 전압레벨에 따라 A 번째 클럭을 출력노드를 통해 스캔펄스로 출력하는 풀업 스위칭 소자와; A+2 번째 클럭에 응답하여 게이트 오프 전압을 출력노드에 인가하는 풀다운 스위칭 소자와; Q 노드와 출력노드 사이에 접속된 커패시터를 포함함으로써, 각 스테이지의 TFT 수가 4개로 감소되고 게이트 온 전압의 공급 라인이 삭제되므로, 네로우 베젤 설계가 용이하다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 TFT의 수를 줄여 네로우 베젤 설계가 용이해질 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시장치에 관한 것이다.
최근, 게이트 구동회로를 패널에 내장해서 표시장치의 부피와 무게를 감소시키고 제조 비용을 절감할 수 있는 GIP(Gate In Panel)형 표시장치가 소개되었다. GIP형 표시장치에서 게이트 구동회로는 비정질 실리콘 박막 트랜지스터(이하, TFT)를 이용하여 패널의 비표시 영역에 내장된다. 이러한 게이트 구동회로는 다수의 게이트 라인에 스캔펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터를 포함한다.
한편, 최근의 표시장치는 고해상도 추세, 네로우 베젤(narrow bezel) 추세에 있다. 따라서, 패널 내장형 게이트 쉬프트 레지스터의 설계 면적을 줄이기 위한 노력이 계속 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, TFT의 수를 줄여 네로우 베젤 설계가 용이해질 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터는 다수의 클럭 라인들로부터 다수의 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지와, 다수의 스테이지에 게이트 오프 전압을 공급하는 게이트 오프 전압 공급 라인을 포함한다. 제 k 스테이지는 A-1 번째 클럭에 응답하여 제 1 입력단자를 통해 입력되는 제 k-1 스테이지의 캐리신호를 Q 노드에 인가하는 제 1 스위칭 소자와; 제 2 입력단자를 통해 입력되는 제 k+2 스테이지의 캐리신호에 응답하여 게이트 오프 전압을 Q 노드에 인가하는 제 2 스위칭 소자와; Q 노드의 전압레벨에 따라 A 번째 게이트 쉬프트 클럭을 출력노드를 통해 스캔펄스로 출력하는 풀업 스위칭 소자와; A+2 번째 클럭에 응답하여 게이트 오프 전압을 출력노드에 인가하는 풀다운 스위칭 소자와; Q 노드와 출력노드 사이에 접속된 커패시터를 포함한다.
다수의 클럭 각각은, 게이트 오프 전압에 해당하는 제 1 전압 레벨과, 게이트 온 전압에 해당하는 제 2 전압 레벨이 적어도 2 수평기간의 펄스폭을 갖고 교번한다. 1 수평기간만큼 순차적으로 위상 쉬프트되는 순환 클럭이다. A-1 번째 클럭의 제 2 전압 레벨은, A 번째 클럭에서 순차적으로 인가되는 적어도 1 수평기간의 제 1 전압 레벨 및 적어도 1 수평기간의 제2 전압 레벨과 오버랩한다. A+2 번째 클럭의 제 2 전압 레벨은, A-1 번째 클럭에서 순차적으로 인가되는 적어도 1 수평기간의 제 1 전압 레벨 및 적어도 1 수평기간의 제 2 전압 레벨과 오버랩한다. A+2 번째 클럭 및 k+2 스테이지의 캐리 신호의 제 2 전압 레벨의 인가시점은 A 번째 클럭의 제 1 전압레벨의 인가시점과 동기한다.
다수의 스테이지 중 제 1 스테이지의 제 1 입력단자에는 게이트 스타트 펄스가 인가된다.
다수의 클럭은 4 상의 순환 클럭이다.
제 1 및 제 2 스위칭 소자와 풀업 및 풀다운 스위칭 소자는 P 타입으로 구성된 박막 트랜지스터이다.
본 발명에 따른 표시 장치는 상기 게이트 쉬프트 레지스터를 이용하여 표시패널의 게이트 라인들을 구동하는 게이트 구동부를 포함하고, 게이트 구동부는 GIP 방식으로 표시패널에 내장된다.
본 발명에 따른 게이트 쉬프트 레지스터는 각 스테이지에 구비된 TFT의 수를 4 개로 줄일 수 있어 내장형 게이트 드라이버의 설계 면적을 줄일 수 있다. 또한, 스테이지들에 인가되는 게이트 로우 전압 공급 라인을 삭제할 수 있어 배선을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 2는 실시 예에 따른 제 k 스테이지(STk)의 회로도이다.
도 3은 제 k 스테이지(STk)의 입력 및 출력 신호를 나타낸다.
도 4는 실시 예에 따른 표시장치의 구성도이다.
이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시장치를 첨부된 도면을 참조하여 상세히 설명한다.
참고로, 실시 예에서 상술되는 TFT는 P 타입 또는 N 타입으로 구성될 수 있으나, 이하에서 TFT는 P 타입으로 구성된 것으로 한다. 따라서, 실시 예에서 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다.
도 1은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 1에 도시된 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지(ST1 ~ STn)와, 적어도 2개의 더미 스테이지(미도시)를 포함한다.
이하의 설명에서 “전단 스테이지”는 기준이 되는 스테이지의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 “제 k-1 스테이지(ST(k-1)) ~ 제 1 스테이지(ST1)” 중 어느 하나를 지시한다. 그리고, “후단 스테이지”는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제 k 스테이지(STk)에 기준한 후단 스테이지는 “제 k+1 스테이지(STk+1) ~ 제 n 스테이지(STn)” 중 어느 하나를 지시한다.
각 스테이지들(ST1 ~ STn)은 2 개의 입력단자와 1 개의 출력단자를 구비하고, 출력단자를 통해 스캔펄스를 출력한다. 스캔펄스는 평판 표시장치의 게이트 라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호로서 역할을 한다.
각 스테이지들(ST1 ~ STn)은 제 1 입력단자(IN1)에 인가되는 전단 스테이지의 캐리신호와, 제 2 입력단자(IN2)에 인가되는 후단 스테이지의 캐리신호에 응답하여 동작한다. 이러한 스테이지들(ST1 ~ STn)은 “제 1 스테이지(ST1) ~ 제 k 스테이지(STk) ~ 제 n 스테이지(STn)” 순으로 스캔펄스(VOUT1 ~ VOUTn)를 출력한다. 단, 제 1 스테이지(ST1)의 제 1 입력단자(IN1)에는 외부(타이밍 제어부)의 게이트 스타트 펄스가 인가되고, 제 n 스테이지(STn)의 제 2 입력단자(IN2)에는 더미 스테이지의 캐리신호가 인가될 수 있다.
실시 예에 따른 게이트 쉬프트 레지스터는 소정 시간만큼 서로 중첩된 스캔펄스(VOUT1 ~ VOUTn)를 출력한다. 이를 위해, 각 스테이지들(ST1 ~ STn)에는 소정 시간만큼 중첩되고 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 3 개의 게이트 쉬프트 클럭들이 입력된다. 이하에서는 4상의 클럭펄스(CLK1 ~ CLK4)를 기준으로 설명한다.
4상의 클럭펄스들(CLK1 ~ CLK4)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 그리고 각각 2 수평기간(2H)의 펄스폭을 가지고 1 수평기간씩 쉬프트되며, 이웃한 클럭간은 1 수평기간씩 서로 중첩된다.
도 2는 실시 예에 따른 제 k 스테이지(STk)의 회로도이다. 제 k 스테이지(STk)의 회로 구성은 나머지 스테이지들과 동일하다.
도 2를 참조하면, 제 k 스테이지(STk)의 클럭단자에는 4상 클럭들(CLK1 ~ CLK4) 중에서 3 개의 게이트 쉬프트 클럭(CLKA, CLKA-1, CLKA+2)이 입력된다. 여기서 A-1 번째 게이트 쉬프트 클럭(CLKA-1)은 A 번째 게이트 쉬프트 클럭(CLKA)의 바로 이전에 출력된 클럭이고, A+2 번째 게이트 쉬프트 클럭(CLKA+2)은 A 번째 게이트 쉬프트 클럭(CLKA)의 다음 다음에 출력된 클럭이다.
제 k 스테이지(STk)는 4 개의 TFT와, 1 개의 커패시터를 포함한다. 구체적으로, 제 k 스테이지(STk)는 제 1 및 제 2 TFT(T1, T2)와 풀업 TFT(TU)와 풀다운 TFT(TD)를 포함하고, 커패시터(C)를 포함한다.
제 1 TFT(T1)는 A-1 번째 게이트 쉬프트 클럭(CLKA-1)에 응답하여 제 1 입력단자(IN1)를 통해 입력되는 제 k-1 스테이지(STk-1)의 캐리신호(VOUTk-1)를 Q 노드에 인가한다.
제 2 TFT(T2)는 제 2 입력단자(IN2)를 통해 입력되는 제 k+2 스테이지(STk+2)의 캐리신호(VOUTk+2)에 응답하여 게이트 하이 전압(VGH)을 Q 노드에 인가한다.
풀업 TFT(TU)는 Q 노드의 전압레벨에 따라 A 번째 게이트 쉬프트 클럭(CLKA)을 출력노드(NO)에 인가한다.
풀다운 TFT(TD)는 A+2 번째 게이트 쉬프트 클럭(CLKA+2)에 응답하여 게이트 하이 전압(VGH)을 출력노드(NO)에 인가한다.
커패시터(C)는 Q 노드와 출력노드(NO) 사이에 구비되어 그들에 접속된다.
이상과 같이 실시 예에 따른 각 스테이지(ST1 ~ STn)은 4 개의 TFT와 1개의 커패시터를 포함한다. 즉, 종래의 게이트 쉬프트 레지스터는 각 스테이지가 적어도 6 개의 TFT를 구비하였으나, 실시 예에 따른 게이트 쉬프트 레지스터는 각 스테이지의 TFT를 4개로 줄여 내장형 게이트 드라이버의 설계 면적을 줄일 수 있다.
도 3은 제 k 스테이지(STk)의 입력 및 출력 신호를 나타낸다. 제 k 스테이지(STk)의 동작을 도 2 및 도 3을 참조하여 단계적으로 설명하면 다음과 같다.
4 상의 게이트 쉬프트 클럭(CLK1 ~ CLK4)은 제 1 게이트 쉬프트 클럭(CLK1)부터 제 4 게이트 쉬프트 클럭(CLK4)까지 순차적으로 지연되는 순환 클럭이다. 제 k 스테이지(STk)에 입력되는 “CLKA”는 “CLK1”로 가정하고, “CLKA-1”는 “CLKA-1”는 “CLK4”로 가정하고, “CLKA+2”는 “CLK3”로 가정한다.
T1 기간에는, 게이트 로우 전압(VGL) 레벨의 제 4 게이트 쉬프트 클럭(CLK4)이 스타트 신호로서 입력된다. 이 스타트 신호에 응답하여 제 1 TFT(T1)가 턴-온 된다. 그 결과, Q 노드는 제 k-1 스테이지(STk-1)의 캐리신호(VOUTk-1)가 인가되어 게이트 로우 전압(VGL)으로 프리-차징 된다.
T2 기간에는, 풀업 TFT(TU)의 드레인전극에 인가되는 제 1 게이트 쉬프트 클럭(CLK1)이 게이트 로우 전압(VGL) 레벨로 입력된다. Q 노드의 전압은 풀업 TFT(TU)의 게이트-드레인전극 간의 기생용량에 의해 부트스트래핑 됨으로써 게이트 로우 전압(VGL) 보다 낮은 전압 레벨로 하강되어 풀업 TFT(TU)를 턴-온 시킨다. 이에 따라, 제 k 스테이지(STk)는 게이트 로우 전압(VGL) 레벨의 제 k 스캔펄스(VOUTk)를 출력한다.
T3 기간에는, 제 2 입력단자(IN2)를 통해서 제 k+2 스테이지(STk+2)의 캐리신호(VOUTk+2)가 리셋 신호로서 입력된다. 이 리셋 신호에 응답하여 제 2 TFT(T2)가 턴-온 된다. 그 결과, Q 노드는 게이트 하이 전압(VGH)으로 방전되며, Q 노드의 방전으로 풀업 TFT(TU)는 턴-오프 된다. 이와 동시에, 게이트 로우 전압(VGL) 레벨의 제 3 게이트 쉬프트 클럭(CLK3)이 풀다운 TFT(TD)의 게이트전극에 인가되어 풀다운 TFT(TD)를 턴-온 시킨다. 이에 따라, 제 k 스테이지(STk)는 게이트 하이 전압(VGH) 레벨의 제 k 스캔펄스(VOUTk)를 출력한다. 이때, 제 k 스캔펄스(VOUTk)는 Q 노드와 출력노드(NO) 사이에 구비된 커패시터(C)로 인해 다음 프레임의 스타트 신호가 인가될 때까지 게이트 하이 전압(VGH) 레벨을 유지한다.
이상에서 상술한 바와 같이, 실시 예는 각 스테이지(ST1 ~ STn)에 구비된 TFT의 수를 4 개로 줄일 수 있어 내장형 게이트 드라이버의 설계 면적을 줄일 수 있다. 또한, 실시 예는 각 스테이지(ST1 ~ STn)의 구동을 위해 게이트 로우 전압(VGL)을 별도로 인가할 필요가 없다. 이에 따라, 각 스테이지(ST1 ~ STn)에 인가되는 게이트 로우 전압(VGL) 공급 라인을 삭제할 수 있어 배선을 줄일 수 있다.
도 4는 실시 예에 따른 표시장치의 구성도이다.
도 4에 도시된 표시장치는 표시패널(2)과, 데이터 구동부(4)와, 게이트 구동부(6)와, 타이밍 제어부(8)를 포함한다.
표시패널(2)은 서로 교차되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과, 매트릭스 형태로 배치된 픽셀(P)들을 포함한다. 표시패널(2)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동부(4)는 적어도 하나의 소스 드라이브 IC(미도시)를 포함한다. 소스 드라이브 IC는 타이밍 제어부(8)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 그리고 소스 드라이브 IC(120)은 타이밍 제어부(8)로부터의 소스 타이밍 제어신호(DCS)에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(2)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(2)의 데이터 라인(DL)들에 접속될 수 있다.
게이트 구동부(6)는 게이트 쉬프트 레지스터를 포함한다. 게이트 쉬프트 레지스터는 타이밍 제어부(8)로부터 제공된 게이트 스타트 펄스(VST)를 게이트 쉬프트 클럭(CLK1 ~ CLK4)에 따라 쉬프트시켜 순차적으로 캐리신호와 스캔펄스를 출력하는 스테이지들로 구성된다. 이와 같은 게이트 구동부(6)는 GIP(Gate In Panel) 방식으로 표시패널(2)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(2)의 게이트 라인(GL)들과 타이밍 제어부(8) 사이에 연결될 수 있다.
타이밍 제어부(8)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 제어부(8)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들로 전송한다.
타이밍 제어부(8)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력 받는다. 타이밍 제어부(2)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 및 게이트 구동부(4, 6)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(DCS, GCS)을 발생한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
IN1: 제 1 입력단자 IN2: 제 2 입력단자

Claims (9)

  1. 다수의 클럭 라인들로부터 다수의 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지와,
    상기 다수의 스테이지에 게이트 오프 전압을 공급하는 게이트 오프 전압 공급 라인을 포함하고;
    상기 다수의 스테이지 중 제 k 스테이지는
    A-1 번째 클럭에 응답하여 제 1 입력단자를 통해 입력되는 제 k-1 스테이지의 캐리신호를 Q 노드에 인가하는 제 1 스위칭 소자와;
    제 2 입력단자를 통해 입력되는 제 k+2 스테이지의 캐리신호에 응답하여 상기 게이트 오프 전압을 상기 Q 노드에 인가하는 제 2 스위칭 소자와;
    상기 Q 노드의 전압레벨에 따라 A 번째 클럭을 출력노드를 통해 상기 스캔펄스를 출력하는 풀업 스위칭 소자와;
    A+2 번째 클럭에 응답하여 상기 게이트 오프 전압을 상기 출력노드에 인가하는 풀다운 스위칭 소자와;
    상기 Q 노드와 상기 출력노드 사이에 접속된 커패시터를 포함하고,
    상기 다수의 클럭 각각은, 상기 게이트 오프 전압에 해당하는 제 1 전압 레벨과, 게이트 온 전압에 해당하는 제 2 전압 레벨이 적어도 2 수평기간의 펄스폭을 갖고 교번하며, 1 수평기간만큼 순차적으로 위상 쉬프트되는 순환 클럭이고,
    상기 A-1 번째 클럭의 제 2 전압 레벨은, 상기 A 번째 클럭에서 순차적으로 인가되는 적어도 1 수평기간의 제 1 전압 레벨 및 적어도 1 수평기간의 제2 전압 레벨과 오버랩하고,
    상기 A+2 번째 클럭의 제 2 전압 레벨은, 상기 A-1 번째 클럭에서 순차적으로 인가되는 적어도 1 수평기간의 제 1 전압 레벨 및 적어도 1 수평기간의 제 2 전압 레벨과 오버랩하며,
    상기 A+2 번째 클럭 및 상기 제 k+2 스테이지의 캐리 신호의 제 2 전압 레벨의 인가시점은 상기 A 번째 클럭의 제 1 전압레벨의 인가시점과 동기하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 다수의 스테이지 중 제 1 스테이지의 제 1 입력단자에는 게이트 스타트 펄스가 인가되는 게이트 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 다수의 클럭은 4 상의 순환 클럭인 게이트 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자와 상기 풀업 및 풀다운 스위칭 소자는 P 타입으로 구성된 박막 트랜지스터인 게이트 쉬프트 레지스터.
  5. 표시패널과;
    제 1 항 내지 제 4 항 중 어느 한 청구항에 기재된 게이트 쉬프트 레지스터를 이용하여 상기 표시패널의 게이트 라인들을 구동하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 GIP(Gate In Panel) 방식으로 상기 표시패널에 내장된 표시장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
KR1020110135089A 2011-12-15 2011-12-15 게이트 쉬프트 레지스터 및 이를 이용한 표시장치 KR101901248B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110135089A KR101901248B1 (ko) 2011-12-15 2011-12-15 게이트 쉬프트 레지스터 및 이를 이용한 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110135089A KR101901248B1 (ko) 2011-12-15 2011-12-15 게이트 쉬프트 레지스터 및 이를 이용한 표시장치

Publications (2)

Publication Number Publication Date
KR20130067989A KR20130067989A (ko) 2013-06-25
KR101901248B1 true KR101901248B1 (ko) 2018-09-27

Family

ID=48863710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110135089A KR101901248B1 (ko) 2011-12-15 2011-12-15 게이트 쉬프트 레지스터 및 이를 이용한 표시장치

Country Status (1)

Country Link
KR (1) KR101901248B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067243B1 (ko) * 2013-10-10 2020-01-17 엘지디스플레이 주식회사 표시 장치, 게이트 드라이버 및 패널
CN103903550B (zh) * 2014-04-17 2016-10-05 何东阳 关于一种栅驱动非晶硅集成电路
KR102296784B1 (ko) * 2014-12-30 2021-09-01 엘지디스플레이 주식회사 쉬프트 레지스터, 이를 이용한 표시장치 및 그 구동방법
CN105047127B (zh) * 2015-09-21 2017-12-22 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、行扫描驱动电路、显示装置
CN107134267B (zh) * 2017-05-27 2018-07-13 惠科股份有限公司 移位暂存电路及其应用的显示面板
KR102380764B1 (ko) * 2017-07-18 2022-03-31 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102522535B1 (ko) * 2017-12-11 2023-04-17 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102548841B1 (ko) * 2017-12-29 2023-06-27 엘지디스플레이 주식회사 스캔구동회로 및 이를 포함하는 표시장치
KR102359311B1 (ko) * 2020-06-29 2022-02-08 호서대학교 산학협력단 스캔 구동회로
KR102641231B1 (ko) * 2021-10-06 2024-02-29 호서대학교 산학협력단 스캔 구동 회로

Also Published As

Publication number Publication date
KR20130067989A (ko) 2013-06-25

Similar Documents

Publication Publication Date Title
KR101901248B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시장치
US9293094B2 (en) Liquid crystal display device and driving method thereof
US9607565B2 (en) Display device and method of initializing gate shift register of the same
KR101324410B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
US10026354B2 (en) Gate in panel (GIP) driving circuit and display device using the same
KR101678214B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
KR101642992B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
US10235955B2 (en) Stage circuit and scan driver using the same
KR102020932B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
US20180122322A1 (en) Gate driver and display device using the same
KR102023641B1 (ko) 쉬프트 레지스터와 이의 구동방법
US20170255315A1 (en) Driving method for in-cell type touch display panel
US9495929B2 (en) Shift register, driver circuit and display device
KR102054682B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
US20170178560A1 (en) Gate driving circuit and display device using the same
KR20180039196A (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR20170049724A (ko) 표시장치
KR101992892B1 (ko) 평판 표시 장치 및 그의 구동 방법
KR20140036729A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR20160019301A (ko) 쉬프트 레지스터 및 그를 이용한 표시 장치
KR102040650B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102294690B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR20140138440A (ko) 평판 표시 장치 및 그의 구동 방법
KR102185119B1 (ko) 표시장치
KR101363194B1 (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant