KR102054682B1 - 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치 - Google Patents

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Abstract

본 발명은 감소된 면적을 가지는 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치를 제공하는 것으로, 본 발명에 따른 쉬프트 레지스터는 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 신호를 공급하는 복수의 스테이지를 포함하며, 상기 복수의 스테이지 각각은 k(단, k는 4 이상의 짝수)개의 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 j+1(단, j는 k/2)개의 클럭 신호를 이용하여 j개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급하는 것을 특징으로 한다.

Description

쉬프트 레지스터 및 이를 포함하는 평판 표시 장치{SHIFT REGISTER AND FLAT PANEL DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치에 관한 것이다.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다. 이러한, 평판 표시 장치 중에서 액정 표시 장치와 유기 발광 표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 노트북 컴퓨터, 텔레비전, 테블릿 컴퓨터, 모니터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 장치로 널리 사용되고 있다.
상기 액정 표시 장치와 유기 발광 표시 장치는 데이터 라인과 게이트 라인에 접속된 박막 트랜지스터를 갖는 복수의 화소를 포함하는 표시 패널, 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 및 게이트 라인에 게이트 신호를 순차적으로 공급하기 위한 쉬프트 레지스터로 이루어진 게이트 구동부를 포함한다.
통상적으로 상기 데이터 및 게이트 구동부는 집적 회로로 구현되고, 상기 데이터 및 게이트 집적 회로 각각은 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip On Film) 등과 같은 연성 회로 필름에 실장되어 표시 패널에 부착된다.
최근에는, 표시 장치는 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭(Bezel width)을 감소시키기 위하여, 상기 게이트 구동부를 구성하는 쉬프트 레지스터가 각 화소의 박막 트랜지스터의 제조 공정과 함께 표시 패널에 내장되는 GIP(Gate In Panel) 구조를 가지는 표시 장치가 개발되고 있다.
도 1은 종래의 GIP 구조를 가지는 표시 장치의 표시 패널에 내장된 쉬프트 레지스터를 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 쉬프트 레지스터(1)는 제 1 내지 제 4 클럭 신호(CLK1 ~ CLK4)가 공급되는 제 1 내지 제 4 클럭 신호 라인에 선택적으로 접속되고, 게이트 스타트 신호(Vst)에 따라 종속적으로 구동되는 n개의 스테이지(ST1 내지 STn)를 포함한다.
상기 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 또한, 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
상기 n개의 스테이지(ST1 내지 STn) 각각은 제 1 노드의 전압에 따라 스위칭되어 제 1 내지 제 4 클럭 신호(CLK1 ~ CLK4) 중 어느 한 클럭 신호만을 공급받아 게이트 온 전압 펄스로서 게이트 라인(GL)에 공급하는 풀-업 트랜지스터, 제 1 노드의 전압에 따라 스위칭되어 상기 게이트 라인(GL)에 충전된 전압을 방전시키는 풀-다운 트랜지스터, 및 상기 제 1 및 제 2 노드 각각의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터로 이루어진 노드 제어부를 포함한다. 이러한, 상기 n개의 스테이지(ST1 내지 STn) 각각은 상기 게이트 스타트 신호(Vst)를 개시 신호로 하여 상기 노드 제어부의 제어에 따른 제 1 노드의 전압에 따라 턴-온되는 풀-업 트랜지스터를 통해 제 1 내지 제 4 클럭 신호(CLK1 ~ CLK4) 중 어느 한 클럭 신호에 대응되는 게이트 신호를 해당 게이트 라인(GL)에 공급한 후, 상기 노드 제어부의 제어에 따른 제 2 노드의 전압에 따라 턴-온되는 풀-다운 트랜지스터를 통해 해당 게이트 라인(GL)의 충전된 전압을 저전위 구동 전압(VSS)으로 방전시킨다.
이와 같은, 전술한 상기 쉬프트 레지스터에서, 상기 풀-업 트랜지스터는 게이트 온 전압 펄스를 게이트 라인에 안정적으로 공급하기 위해 다른 트랜지스터들보다 상대적으로 큰 면적을 가지도록 형성되고, 이로 인해 각 스테이지의 면적이 증가한다.
또한, 상기 쉬프트 레지스터로 이루어진 게이트 구동부가 내장된 표시 장치는 하나의 게이트 라인을 구동하기 위해 하나의 스테이지가 필요하기 때문에 게이트 구동부가 차지하는 면적이 증가하고, 이로 인해 베젤 폭(bezel width)이 증가하게 된다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 감소된 면적을 가지는 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 쉬프트 레지스터의 면적 감소를 통해 베젤 폭이 감소된 평판 표시 장치를 제공하는 것을 또 다른 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 신호를 공급하는 복수의 스테이지를 포함하며, 상기 복수의 스테이지 각각은 k(단, k는 4 이상의 짝수)개의 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 j+1(단, j는 k/2)개의 클럭 신호를 이용하여 j개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급하는 것을 특징으로 한다.
상기 복수의 스테이지 중 제 i 스테이지는 제 1 내지 제 k 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 제 1 내지 제 j+1 클럭 신호를 이용하여 제 1 내지 제 j 게이트 라인에 각기 다른 펄스 폭의 게이트 신호를 동시에 공급하는 것을 특징으로 한다.
상기 제 1 내지 제 j 클럭 신호 각각은 동일한 주기를 가지며, 동일한 라이징 에지와 각기 다른 폴링 에지에 의해 각기 다른 게이트 온 전압을 가지는 것을 특징으로 한다.
상기 제 i 스테이지는 상기 제 1 내지 제 j 게이트 라인 각각에 연결되어 상기 제 1 내지 제 j 클럭 신호를 입력받으며, 제 1 노드의 전압에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 해당하는 상기 제 1 내지 제 j 클럭 신호를 동시에 공급하는 출력 스위칭부; 상기 제 1 내지 제 j 게이트 라인 각각에 연결되며, 제 2 노드의 전압에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 제 1 방전부; 및 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부를 포함하여 구성되는 것을 특징으로 한다.
상기 출력 스위칭부는 상기 제 1 내지 제 j 게이트 라인 각각에 개별적으로 연결되어 상기 제 1 내지 제 j 클럭 신호 각각이 개별적으로 공급되며, 상기 제 1 노드의 전압에 따라 동시에 턴-온되어 상기 제 1 내지 제 j 클럭 신호를 상기 제 1 내지 제 j 게이트 라인에 각각 공급하는 j개의 풀-업 트랜지스터; 및 상기 제 1 노드에 충전되어 있는 전압을 상기 서로 중첩되는 제 1 내지 제 j 클럭 신호에 따라 더 높은 전압으로 상승시키기 위한 제 1 커패시터를 포함하여 구성된 것을 특징으로 한다.
상기 제 1 방전부는 상기 제 2 노드의 전압에 따라 동시에 턴-온되어 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 풀-다운 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
상기 제 i 스테이지는 상기 제 1 내지 제 k 클럭 신호 중 제 j+1 클럭 신호에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 스위칭 소자를 가지는 제 2 방전부를 더 포함하여 구성된 것을 특징으로 한다.
상기 노드 제어부는 게이트 스타트 신호에 따라 고전위 구동 전압을 상기 제 1 노드에 충전시키는 제 1 트랜지스터; 제 i+1 스테이지로부터 공급되는 리셋 신호에 따라 상기 제 1 노드의 전압을 방전시키는 제 2 트랜지스터; 상기 제 1 노드의 전압에 따라 상기 제 2 노드의 전압을 방전시키는 제 3 트랜지스터; 상기 제 2 노드의 전압에 따라 상기 제 1 노드의 전압을 방전시키는 제 4 트랜지스터; 및 상기 제 2 노드에 연결된 제 1 단자와 상기 제 1 클럭 신호가 공급되는 제 2 단자를 포함하도록 형성되어 상기 제 1 클럭 신호 라인의 전압과 상기 제 2 노드의 전압 간의 차전압을 저장하는 제 2 커패시터를 포함하여 구성된 것을 특징으로 한다.
상기 게이트 스타트 신호는 제 i-1 스테이지로부터 상기 j개의 게이트 라인 중 마지막 게이트 라인에 공급되는 게이트 신호이고, 상기 리셋 신호는 상기 제 i+1 스테이지로부터 상기 j개의 게이트 라인 중 첫번째 게이트 라인에 공급되는 게이트 신호인 것을 특징으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 평판 표시 장치는 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소로 이루어지는 표시 영역과 상기 표시 영역의 주변으로 정의되는 비표시 영역을 포함하는 표시 패널; 입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 데이터 구동부; 상기 복수의 게이트 라인에 연결되도록 상기 표시 패널의 비표시 영역에 내장되도록 형성되고, 게이트 스타트 신호와 복수의 클럭 신호를 기반으로 게이트 신호를 생성하여 상기 복수의 게이트 라인 각각에 공급하는 게이트 구동부; 및 입력되는 영상 데이터를 상기 화소 데이터로 변환하여 상기 데이터 구동부에 공급하고, 상기 게이트 스타트 신호와 상기 복수의 클럭 신호를 생성하여 상기 게이트 구동부에 공급하는 타이밍 제어부를 포함하며, 상기 게이트 구동부는 상기 쉬프트 레지스터를 포함하여 구성되는 것을 특징으로 한다.
상기 과제의 해결 수단에 의하면, 본 발명에 따른 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치는 다음과 같은 효과가 있다.
첫째, 하나의 스테이지를 통해 인접한 2개 이상의 게이트 라인에 게이트 신호를 동시에 공급함으로써 쉬프트 레지스터의 면적 또는 크기를 감소시킬 수 있다.
둘째, 2개 이상의 클럭 신호를 중첩시킴으로써 풀-업 트랜지스터의 크기를 줄일 수 있고, 이를 통해 쉬프트 레지스터의 면적 또는 크기를 더욱 감소시킬 수 있다.
셋째, 쉬프트 레지스터의 면적 또는 크기의 감소를 통해 평판 표시 장치의 베젤 폭을 감소시킬 수 있다.
도 1은 종래의 쉬프트 레지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 복수의 스테이지 중 제 i 스테이지의 구성을 나타내는 회로도이다.
도 4는 도 3에 도시된 제 i 스테이지의 구동 파형을 나타내는 파형도이다.
도 5는 본 발명의 다른 실시 예에 따른 쉬프트 레지스터에 있어서, 복수의 스테이지 중 제 i 스테이지의 구성을 나타내는 회로도이다.
도 6은 도 5에 도시된 제 i 스테이지의 구동 파형을 나타내는 파형도이다.
도 7은 본 발명의 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 평면도이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
이하에서는 본 발명에 따른 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)는 제 1 내지 제 4 클럭 신호(CLK1 ~ CLK4)가 공급되는 제 1 내지 제 4 클럭 신호 라인에 선택적으로 접속되고, 게이트 스타트 신호(Vst)에 따라 종속적으로 구동되는 제 1 내지 제 m 스테이지(ST1 내지 STm)를 포함한다. 이러한 구성을 가지는 상기 쉬프트 레지스터(10)는 표시 장치의 표시 패널(미도시)에 내장되어 표시 패널에 형성된 n(단, n은 2m)개의 게이트 라인 각각에 게이트 온 전압의 게이트 신호를 순차적으로 공급한다.
상기 게이트 스타트 신호(Vst)는 상기 표시 패널의 구동시 한 프레임의 시작을 알리는 신호로서 제 1 전압 레벨과 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 갖는다. 이때, 상기 제 1 전압 레벨의 게이트 스타트 신호(Vst)는 표시 패널의 4 수평 기간에 대응되는 펄스 폭을 갖는다.
상기 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 그리고, 제 2 내지 제 m 스테이지(ST2 내지 STm) 각각은 이전 단 스테이지(ST1 내지 STm-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
상기 제 1 클럭 신호(CLK1)는 표시 패널의 2 수평 기간에 대응되는 펄스 폭을 가지는 게이트 온 전압(gate on voltage)과 표시 패널의 6 수평 기간에 대응되는 펄스 폭을 가지는 게이트 오프 전압(gate off voltage)이 반복되도록 생성되어 제 1 클럭 신호 라인에 공급된다. 이러한, 상기 제 1 클럭 신호(CLK1)의 한 주기는 2 수평 기간의 게이트 온 전압과 6 수평 기간의 게이트 오프 전압으로 이루어진다.
상기 제 2 클럭 신호(CLK2)는 표시 패널의 4 수평 기간에 대응되는 펄스 폭을 가지는 상기 게이트 온 전압과 게이트 오프 전압이 반복되도록 생성되어 제 2 클럭 신호 라인에 공급된다. 이러한, 상기 제 2 클럭 신호(CLK2)의 한 주기는 4 수평 기간의 게이트 온 전압과 4 수평 기간의 게이트 오프 전압으로 이루어진다. 상기 제 2 클럭 신호(CLK2)의 라이징 에지(Rising edge)는 상기 제 1 클럭 신호(CLK1)의 라이징 에지에 동기된다.
상기 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각은 동일한 주기를 가지면서 동일한 라이징 에지를 가지는 반면에 서로 다른 폴링 에지를 가지기 때문에 이들 각각의 게이트 온 전압은 각기 다른 펄스 폭을 가지게 된다.
상기 제 3 클럭 신호(CLK3)는 상기 제 1 클럭 신호(CLK1)와 동일한 게이트 온 전압과 게이트 오프 전압을 가지되 상기 제 1 클럭 신호(CLK1)보다 4 수평 기간만큼 위상 지연되도록 생성되어 제 3 클럭 신호 라인에 공급된다. 이러한, 상기 제 3 클럭 신호(CLK3)의 라이징 에지는 상기 제 2 클럭 신호(CLK2)의 폴링 에지(Falling edge)에 동기된다.
상기 제 4 클럭 신호(CLK4)는 상기 제 2 클럭 신호(CLK2)의 위상이 반전된 형태로 형성되어 제 4 클럭 신호 라인에 공급된다. 이러한, 상기 제 4 클럭 신호(CLK4)의 라이징 에지(Rising edge)는 상기 제 2 클럭 신호(CLK2)의 폴링 에지와 상기 제 3 클럭 신호(CLK3)의 라이징 에지 각각에 동기된다.
상기 제 3 및 제 4 클럭 신호(CLK3, CLK4) 각각은 동일한 주기를 가지면서 동일한 라이징 에지를 가지는 반면에 서로 다른 폴링 에지를 가지기 때문에 이들 각각의 게이트 온 전압은 각기 다른 펄스 폭을 가지게 된다.
상기 제 1 내지 제 m 스테이지(ST1 내지 STm) 각각은 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급한다. 즉, 상기 제 1 내지 제 m 스테이지(ST1 내지 STm) 각각은 제 1 내지 제 4 클럭 신호(CLK1 내지 CLK4) 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 2개의 클럭 신호를 이용하여 상하로 인접한 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급한다.
상기 제 1 스테이지(ST1)는 상기 게이트 스타트 신호(Vst)에 의해 구동 개시되고, 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 이용하여 상하로 인접한 제 1 및 제 2 게이트 라인(GL1, GL2) 각각에 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각의 게이트 온 전압인 제 1 및 제 2 게이트 신호를 각각 동시에 공급한 다음, 제 3 클럭 신호(CLK3)에 따라 제 1 및 제 2 게이트 라인(GL1, GL2) 각각에 충전된 전압 각각을 게이트 오프 전압 레벨로 방전시킨다.
상기 제 2 스테이지(ST2)는 상기 제 1 스테이지(ST1)로부터 제 2 게이트 라인(GL2)에 공급되는 제 2 게이트 신호를 게이트 스타트 신호(Vst)로 입력받아 구동 개시되고, 제 3 및 제 4 클럭 신호(CLK3, CLK4)를 이용하여 상하로 인접한 제 3 및 제 4 게이트 라인(GL3, GL4) 각각에 제 3 및 제 4 클럭 신호(CLK3, CLK4) 각각의 게이트 온 전압인 제 3 및 제 4 게이트 신호를 각각 동시에 공급한 다음, 제 1 클럭 신호(CLK1)에 따라 제 3 및 제 4 게이트 라인(GL3, GL4) 각각에 충전된 전압 각각을 게이트 오프 전압 레벨로 방전시킨다. 여기서, 상기 제 2 스테이지(ST2)로부터 제 3 게이트 라인(GL3)에 공급되는 제 3 게이트 신호는 상기 제 1 스테이지(ST1)를 리셋시키기 위한 리셋 신호로서 상기 제 1 스테이지(ST1)에 공급되고, 상기 제 2 스테이지(ST2)로부터 제 4 게이트 라인(GL4)에 공급되는 제 4 게이트 신호는 상기 제 3 스테이지(ST3)의 게이트 스타트 신호(Vst)로 공급된다.
결과적으로, 상기 제 1 내지 제 m 스테이지(ST1 내지 STm) 중 제 2i-1(단, i는 1에서부터 m/2까지의 자연수) 스테이지(ST1, ST3, 내지 STm-1) 각각은 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 이용하여 상하로 인접한 제 4i-3 및 제 4i-2 게이트 라인(GL4i-3, GL4i-2)에 게이트 신호를 동시에 공급한 다음, 제 3 클럭 신호(CLK3)에 따라 상기 제 4i-3 및 제 4i-2 게이트 라인(GL4i-3, GL4i-2) 각각에 충전된 전압 각각을 게이트 오프 전압 레벨로 방전시킨다. 그리고, 상기 제 1 내지 제 m 스테이지(ST1 내지 STm) 중 제 2i 스테이지(ST2, ST4, 내지 STm) 각각은 제 3 및 제 4 클럭 신호(CLK3, CLK4)를 이용하여 상하로 인접한 제 4i-1 및 제 4i 게이트 라인(GL4i-1, GL4i)에 상기 게이트 신호를 동시에 공급한 다음, 제 1 클럭 신호(CLK1)에 따라 상기 제 4i-1 및 제 4i 게이트 라인(GL4i-1, GL4i) 각각에 충전된 전압 각각을 게이트 오프 전압 레벨로 방전시킨다.
도 3은 도 2에 도시된 복수의 스테이지 중 제 i 스테이지의 구성을 나타내는 회로도이다.
도 3에 도시된 제 i 스테이지(STi)를 예로 들어 제 1 내지 제 m 스테이지(ST1 내지 STm) 각각의 구성을 설명하면 다음과 같다.
상기 제 i 스테이지(STi)는 각기 다른 펄스 폭을 가지도록 차례로 공급되는 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 이용해 각기 다른 펄스 폭을 가지는 제 i 및 제 i+1 게이트 신호(Vout_i, Vout_i+1)를 동시에 생성하여 2개의 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 공급한다. 이를 위해, 상기 제 i 스테이지(STi)는 출력 스위칭부(12), 제 1 방전부(14), 노드 제어부(16), 및 제 2 방전부(18)를 포함하여 구성될 수 있다.
상기 출력 스위칭부(12)는 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 연결되어 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 입력받으며, 제 1 노드(Q)의 전압에 따라 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 해당하는 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 제 i 및 제 i+1 게이트 신호(Vout_i, Vout_i+1)로서 동시에 출력한다.
일 예에 따른 출력 스위칭부(12)는 상기 노드 제어부(16)에 의해 제어되는 제 1 노드(Q)를 공유하는 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2)와 제 1 커패시터(C1)를 포함하여 구성될 수 있다.
상기 제 1 풀-업 트랜지스터(Tu1)는 상기 제 1 노드(Q)의 전압에 따라 턴-온되어 상기 제 1 클럭 신호(CLK1)를 제 i 게이트 신호(Vout_i)로 출력한다. 이때, 상기 제 1 풀-업 트랜지스터(Tu1)에서 출력되는 상기 제 i 게이트 신호(Vout_i)는 제 i 게이트 라인(GLi)에 공급됨과 동시에 제 i-1 스테이지(STi-1)의 리셋 신호(Vrst)로 공급된다. 이러한, 상기 제 1 풀-업 트랜지스터(Tu1)는 상기 제 1 노드(Q)에 연결된 게이트 단자, 상기 제 1 클럭 신호(CLK1)가 공급되는 제 1 클럭 신호 라인에 연결된 소스 단자, 및 제 1 출력 노드(No1)를 통해 상기 제 i 게이트 라인(GLi)에 연결된 드레인 단자를 포함하여 이루어진다.
상기 제 2 풀-업 트랜지스터(Tu2)는 상기 제 1 노드(Q)의 전압에 따라 상기 제 1 풀-업 트랜지스터(Tu1)와 동시에 턴-온되어 상기 제 2 클럭 신호(CLK2)를 제 i+1 게이트 신호(Vout_i+1)로 출력한다. 이때, 상기 제 2 풀-업 트랜지스터(Tu2)에서 출력되는 상기 제 i+1 게이트 신호(Vout_i+1)는 제 i+1 게이트 라인(GLi+1)에 공급됨과 동시에 제 i+1 스테이지(STi+1)의 게이트 스타트 신호(Vst)로 공급된다. 이러한, 상기 제 2 풀-업 트랜지스터(Tu2)는 상기 제 1 노드(Q)에 연결된 게이트 단자, 상기 제 2 클럭 신호(CLK2)가 공급되는 제 2 클럭 신호 라인에 연결된 소스 단자, 및 제 2 출력 노드(No2)를 통해 상기 제 i+1 게이트 라인(GLi+1)에 연결된 드레인 단자를 포함하여 이루어진다.
상기 제 1 커패시터(C1)는 상기 노드 제어부(16)의 제어에 따라 상기 제 1 노드(Q)에 공급되는 전압을 저장한다. 특히, 상기 제 1 커패시터(C1)는 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각의 출력시, 서로 중첩되는 제 1 및 제 2 클럭 신호(CLK1, CLK2)에 따라 상기 제 1 노드(Q)에 충전되어 있는 전압을 더 높은 전압으로 상승시켜 상기 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각을 완전히 턴-온시킴으로써 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각이 전압 손실 없이 해당하는 풀-업 트랜지스터(Tu1, Tu2)를 통해 해당하는 게이트 라인으로 출력되도록 한다. 이를 위해, 상기 제 1 커패시터(C1)는 상기 제 1 노드(Q)에 연결된 제 1 단자, 및 상기 제 1 출력 노드(No1)에 연결된 제 2 단자를 포함하여 이루어진다.
상기 제 1 방전부(14)는 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 연결되며, 제 2 노드(QB)의 전압에 따라 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각을 저전위 전압 라인에 연결시킴으로써 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다.
일 예에 따른 제 1 방전부(14)는 제 1 및 제 2 풀-다운 트랜지스터(Td1, Td2)를 포함하여 구성될 수 있다.
상기 제 1 풀-다운 트랜지스터(Td1)는 제 2 노드(QB)의 전압에 따라 턴-온되어 상기 제 i 게이트 라인(GLi)을 저전위 전압 라인에 연결시킴으로써 상기 제 i 게이트 라인(GLi)에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다. 이를 위해, 상기 제 1 풀-다운 트랜지스터(Td1)는 상기 제 2 노드(QB)에 연결된 게이트 단자, 상기 제 i 게이트 라인(GLi)에 연결된 소스 단자, 및 저전위 구동 전압(VSS)이 공급되는 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 2 풀-다운 트랜지스터(Td2)는 제 2 노드(QB)의 전압에 따라 상기 제 1 풀-다운 트랜지스터(Td1)와 동시에 턴-온되어 상기 제 i+1 게이트 라인(GLi+1)을 저전위 전압 라인에 연결시킴으로써 상기 제 i+1 게이트 라인(GLi+1)에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다. 이를 위해, 상기 제 2 풀-다운 트랜지스터(Td2)는 상기 제 2 노드(QB)에 연결된 게이트 단자, 상기 제 i+1 게이트 라인(GLi+1)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 노드 제어부(16)는 상기 제 1 및 제 2 노드(Q, QB) 각각의 전압을 제어한다. 즉, 상기 노드 제어부(16)는 게이트 스타트 신호(Vst), 리셋 신호(Vrst), 제 1 클럭 신호(CLK1), 고전위 구동 전압(VDD) 및 저전위 구동 전압(VSS)을 이용하여 상기 제 1 및 제 2 노드(Q, QB) 각각의 전압을 제어함으로써 상기 출력 스위칭부(12)와 상기 제 1 방전부(14) 각각의 스위칭을 제어한다. 이를 위해, 상기 노드 제어부(16)는 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4), 및 제 2 커패시터(C2)를 포함하여 구성될 수 있다.
상기 제 1 트랜지스터(T1)는 제 i-1 스테이지(STi-1)의 출력 신호(Vout_i-1)인 게이트 스타트 신호(Vst)에 따라 턴-온되어 상기 제 1 노드(Q)에 고전위 구동 전압(VDD)을 충전한다. 이러한, 상기 제 1 트랜지스터(T1)는 제 i-1 스테이지의 출력 신호(Vout_i-1)가 공급되는 게이트 단자, 상기 고전위 구동 전압(VDD)이 공급되는 고전위 전압 라인에 연결된 소스 단자, 및 상기 제 1 노드(Q)에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 2 트랜지스터(T2)는 제 i+1 스테이지(STi+1)의 출력 신호(Vout_i+1)인 리셋 신호(Vrst)에 따라 턴-온되어 상기 제 1 노드(Q)를 상기 저전위 전압 라인에 연결시킴으로써 상기 제 1 노드(Q)의 전압을 게이트 오프 전압 레벨로 방전시킨다. 이러한, 상기 제 2 트랜지스터(T2)는 제 i+1 스테이지의 출력 신호(Vout_i+1)가 공급되는 게이트 단자, 상기 제 1 노드(Q)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 3 트랜지스터(T3)는 상기 제 1 노드(Q)의 전압에 따라 제 2 노드(QB)를 상기 저전위 전압 라인에 연결시킴으로써 상기 제 2 노드(QB)의 전압을 게이트 오프 전압 레벨로 방전시킨다. 이러한, 상기 제 3 트랜지스터(T3)는 제 1 노드(Q)에 연결된 게이트 단자, 상기 제 2 노드(QB)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 4 트랜지스터(T4)는 상기 제 2 노드(QB)의 전압에 따라 제 1 노드(Q)를 상기 저전위 전압 라인에 연결시킴으로써 상기 제 1 노드(Q)의 전압을 게이트 오프 전압 레벨로 방전시킨다. 이러한, 상기 제 4 트랜지스터(T4)는 제 2 노드(QB)에 연결된 게이트 단자, 상기 제 1 노드(Q)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 2 커패시터(C2)는 상기 제 2 노드(QB)에 연결된 제 1 단자와 상기 제 1 클럭 신호(CLK1)가 공급되는 제 1 클럭 신호 라인에 연결된 제 2 단자를 포함하여 이루어진다. 이러한, 제 2 커패시터(C2)는 상기 제 3 트랜지스터(T3)의 스위칭에 따라 상기 제 1 클럭 신호 라인의 전압과 상기 제 2 노드(QB)의 전압 간의 차전압을 저장함으로써 상기 제 3 트랜지스터(T3)의 오프시 제 2 노드(QB)의 전압을 게이트 온 전압 레벨로 유지시킨다.
상기 제 2 방전부(18)는 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 연결되며, 제 3 클럭 신호(CLK3)에 따라 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각을 저전위 전압 라인에 연결시킴으로써 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다. 이를 위해, 상기 제 2 방전부(18)는 제 1 및 제 2 스위칭 소자(Sw1, Sw2)를 포함하여 구성될 수 있다.
상기 제 1 스위칭 소자(Sw1)는 상기 제 3 클럭 신호(CLK3)에 따라 턴-온되어 상기 제 i 게이트 라인(GLi)을 저전위 전압 라인에 연결시킴으로써 상기 제 i 게이트 라인(GLi)에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다. 이를 위해, 상기 제 1 스위칭 소자(Sw1)는 상기 제 3 클럭 신호(CLK3)가 공급되는 제 3 클럭 신호 라인에 연결된 게이트 단자, 상기 제 i 게이트 라인(GLi)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 2 스위칭 소자(Sw2)는 상기 제 3 클럭 신호(CLK3)에 따라 상기 제 1 스위칭 소자(Sw1)와 동시에 턴-온되어 상기 제 i+1 게이트 라인(GLi+1)을 저전위 전압 라인에 연결시킴으로써 상기 제 i+1 게이트 라인(GLi+1)에 충전된 전압을 게이트 오프 전압 레벨로 방전시킨다. 이를 위해, 상기 제 2 스위칭 소자(Sw2)는 상기 제 3 클럭 신호 라인에 연결된 게이트 단자, 상기 제 i+1 게이트 라인(GLi+1)에 연결된 소스 단자, 및 상기 저전위 전압 라인에 연결된 드레인 단자를 포함하여 구성될 수 있다.
상기 제 2 방전부(18)는 상기 제 i 및 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압을 방전시키는 역할을 하므로, 생략 가능하지만, 상기 제 i 및 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압을 보다 신속하게 방전시키기 위해 상기 제 1 방전부(14)와 함께 구성되는 것이 바람직하다.
전술한 바와 같은 제 i 스테이지(STi)를 구성하는 트랜지스터 및 스위칭 소자 각각은 표시 패널의 박막 트랜지스터 제조 공정과 함께 형성되는 a-Si TFT, poly-Si TFT, Oxide TFT, Organic TFT 중 어느 하나의 TFT로 이루어질 수 있다.
도 4는 도 3에 도시된 제 i 스테이지의 구동 파형을 나타내는 파형도로서, 도 3 및 도 4를 참조하여 제 i 스테이지(STi)의 동작을 설명하면 다음과 같다.
먼저, t1 기간 동안, 제 i-1 스테이지(STi-1)로부터 제 i-1 게이트 라인에 공급되는 제 i-1 게이트 신호(Vout_i-1)인 상기 게이트 스타트 신호(Vst)가 상기 제 i 스테이지(STi)에 공급된다. 이에 따라, 상기 t1 기간에서는, 상기 게이트 스타트 신호(Vst)에 따라 상기 노드 제어부(16)의 제 1 트랜지스터(T1)가 턴-온됨으로써 상기 고전위 구동 전압(VDD)이 턴-온된 제 1 트랜지스터(T1)를 통해 제 1 노드(Q)에 공급된다. 반면에, 상기 t1 기간 동안 상기 제 2 노드(QB)는 상기 제 1 노드(Q)의 전압(VQ)에 따라 턴-온되는 상기 노드 제어부(16)의 제 3 트랜지스터(T3)를 통해 저전위 전압 라인에 연결됨으로써 상기 제 2 노드(QB)의 전압(VQB)은 게이트 오프 전압(Voff) 레벨로 방전된다.
다음, t2 기간 동안 게이트 온 전압(Von)의 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각이 상기 제 i 스테이지(STi)의 출력 스위칭부(12)에 동시에 공급된다. 이에 따라, 상기 고전위 구동 전압(VDD)으로 충전된 제 1 노드(Q)의 전압(VQ)은 게이트 온 전압(Von)의 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 상기 출력 스위칭부(12)의 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각에 동시에 공급됨에 따라 부트스트랩핑(bootstrapping)되어 더 높은 전압으로 상승함으로써 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각을 완전히 턴-온시킨다. 이에 따라, 상기 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각은 턴-온된 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각을 통해 전압 손실 없이 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 공급된다. 반면에, 상기 t2 기간 동안 상기 제 2 노드(QB)의 전압(VQB)은 상기 제 1 노드(Q)의 전압(VQ)에 따라 상기 노드 제어부(16)의 제 3 트랜지스터(T3)가 턴-온 상태를 유지하기 때문에 게이트 오프 전압(Voff)으로 유지된다.
상기 t2 기간에서 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각을 전압 손실 없이 출력하기 위해서는 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각의 크기는 다른 트랜지스터에 비해 상대적으로 큰 크기로 형성되어야만 한다. 하지만, 본 발명에 따르면, 제 1 노드(Q)의 전압(VQ)은 상기 고전위 구동 전압(VDD)에서 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각의 소스 단자에 공급되는 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 중첩됨에 따라 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각의 게이트 온 전압의 합 전압만큼 더 높은 전압으로 상승하기 때문에 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각의 크기를 상대적으로 크게 형성하지 않아도 제 1 및 제 2 클럭 신호(CLK1, CLK2) 각각을 전압 손실 없이 출력할 수 있다. 특히, 본 발명은 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각의 크기를 줄일 수 있고, 이를 통해 스테이지의 면적도 줄일 수도 있다.
다음, t3 기간에서는 상기 제 i 스테이지(STi)에 공급되는 제 1 클럭 신호(CLK1)가 게이트 오프 전압으로 변화되고, 제 2 클럭 신호(CLK2)가 게이트 온 전압으로 유지됨으로써 상기 제 1 및 제 2 풀-업 트랜지스터(Tu1, Tu2) 각각이 턴-온 상태를 유지한다. 이에 따라, 게이트 오프 전압의 제 1 클럭 신호(CLK1)는 턴-온된 제 1 풀-업 트랜지스터(Tu1)를 통해 제 i 게이트 라인(GLi)에 공급되고, 이와 동시에 상기 게이트 온 전압의 제 2 클럭 신호(CLK2)는 턴-온 상태를 유지하고 있는 제 2 풀-업 트랜지스터(Tu2)를 통해 제 i+1 게이트 라인(GLi+1)에 상기 t2 및 t3 기간 동안 공급된다. 상기 t3 기간 동안, 상기 제 1 노드(Q)의 전압(VQ)에 따라 상기 노드 제어부(16)의 제 3 트랜지스터(T3)가 턴-온 상태를 유지하므로 상기 제 2 노드(QB)의 전압(VQB)은 게이트 오프 전압(Voff)으로 유지된다.
다음, t4 기간에서는 상기 제 i 스테이지(STi)에 공급되는 제 1 클럭 신호(CLK1)가 게이트 오프 전압 상태를 유지하고, 제 2 클럭 신호(CLK2)가 게이트 오프 전압으로 변화됨으로써 제 1 클럭 신호(CLK1)에 따라 상기 노드 제어부(16)의 제 2 커패시터(C2)에 저장된 전압에 의해 상기 제 2 노드(QB)의 전압이 상승하게 된다. 이에 따라, 상기 제 2 노드(QB)의 전압에 따라 상기 노드 제어부(16)의 제 4 트랜지스터(T4)가 턴-온됨으로써 상기 제 1 노드(Q)의 전압이 턴-온된 제 4 트랜지스터(T4)를 통해 저전위 전압 라인으로 방전되고, 이로 인해 상기 제 3 트랜지스터(T3)가 턴-오프된다. 그리고, 상기 제 2 노드(QB)의 전압에 따라 상기 제 1 방전부(14)의 제 1 및 제 2 풀-다운 트랜지스터(Td1, Td2) 각각이 동시에 턴-온됨으로써 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각이 턴-온된 제 1 및 제 2 풀-다운 트랜지스터(Td1, Td2) 각각을 통해 저전위 전압 라인에 연결되고, 이로 인해 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압이 동시에 저전위 전압 라인으로 방전된다. 이와 동시에, 상기 t4 기간 동안 게이트 온 전압의 제 3 클럭 신호(CLK3)가 상기 제 2 방전부(18)에 공급된다. 이에 따라, 상기 제 2 방전부(18)의 제 1 및 제 2 스위칭 소자(Sw1, Sw2) 각각이 제 3 클럭 신호(CLK3)에 의해 턴-온됨으로써 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압이 턴-온된 상기 제 1 및 제 2 스위칭 소자(Sw1, Sw2)를 통해서 저전위 전압 라인으로 방전된다.
따라서, 상기 t4 기간에서는 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각에 충전된 전압이 상기 제 1 방전부(14)의 제 1 및 제 2 풀-다운 트랜지스터(Td1, Td2)와 상기 제 2 방전부(18)의 제 1 및 제 2 스위칭 소자(Sw1, Sw2) 각각을 통해 저전위 전압 라인으로 방전됨으로써 상기 제 i 및 제 i+1 게이트 라인(GLi, GLi+1) 각각은 게이트 오프 전압(Voff)으로 변화되어 유지된다.
한편, 전술한 제 i 스테이지(STi)의 다음단인 제 i+1 스테이지(STi+1)는 제 i 스테이지(STi)의 제 i+1 게이트 신호인 게이트 스타트 신호(Vst)에 의해 구동 개시되고, 제 3 및 제 4 클럭 신호(CLK3, CLK4)를 이용하여 각기 다른 펄스 폭을 가지는 2개의 게이트 신호를 해당하는 제 i+2 및 제 i+3 게이트 신호를 라인(GLi+2, GLi+3) 각각에 공급하는 것을 제외하고는 전술한 제 i 스테이지(STi)와 동일하므로 이에 대한 설명은 생략하기로 한다.
전술한 바와 같은, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)는 하나의 스테이지(ST1 내지 STm)를 통해 인접한 2개의 게이트 라인 각각에 각기 다른 펄스 폭의 게이트 온 전압을 동시에 공급함으로써 각 스테이지(ST1 내지 STm)가 차지하는 면적이 감소하게 된다. 따라서, 본 발명은 도 1에 도시된 종래의 쉬프트 레지스터(1) 대비, 스테이지의 개수가 절반으로 감소됨에 따라 전체적인 면적이 감소된 쉬프트 레지스터(10)를 제공할 수 있다.
이상과 같은 본 발명의 실시 예에 따른 쉬프트 레지스터(10)에 대한 설명에서는, 하나의 스테이지(STi)가 인접한 2개의 게이트 라인에 게이트 신호를 동시에 공급하는 것으로 설명하였지만, 이에 한정되지 않고, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)의 각 스테이지 및 클럭 신호 각각은, 도 5 및 도 6에 도시된 바와 같이, 인접한 3개의 게이트 라인에 게이트 신호를 동시에 공급하도록 구성될 수 있다. 이 경우, 각 스테이지(STi)의 출력 스위칭부(12), 제 1 방전부(14), 및 제 2 방전부(18) 각각에는 하나의 트랜지스터(또는 스위칭 소자)(Tu3, Td3, Sw3)가 추가로 구성되고, 각 스테이지(STi)는 각기 다른 펄스 폭을 가지도록 차례로 공급되는 제 1 내지 제 3 클럭 신호(CLK1, CLK2, CLK3)를 이용하여 각기 다른 펄스 폭을 가지는 게이트 온 전압을 3개의 게이트 라인에 동시에 공급한다.
결과적으로, 본 발명에 따른 쉬프트 레지스터(10)는 각 스테이지(STi)의 출력 스위칭부(12), 제 1 방전부(14), 및 제 2 방전부(18) 각각에 구성되는 트랜지스터(또는 스위칭 소자)의 개수와 이에 따른 클럭 신호의 개수에 따라 2개 이상의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급할 수 있다.
다시 정리하면, 본 발명에 따른 쉬프트 레지스터(10)에는 k(단, k는 4 이상의 짝수)개의 클럭 신호가 공급되고, 각 스테이지(STi)는 k개의 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 j+1(단, j는 k/2)개의 클럭 신호를 이용하여 j개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급할 수 있다. 예를 들어, 전술한 제 i 스테이지(STi)는 제 1 내지 제 k 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 제 1 내지 제 j+1 클럭 신호를 이용하여 제 1 내지 제 j 게이트 라인에 각기 다른 펄스 폭의 게이트 신호를 동시에 공급하게 된다.
상기 제 1 내지 제 j 클럭 신호 각각은 동일한 주기를 가지며, 동일한 라이징 에지와 각기 다른 폴링 에지에 의해 각기 다른 폭을 가지게 된다. 그리고, 상기 각 스테이지(STi)의 출력 스위칭부(12), 제 1 방전부(14), 및 제 2 방전부(18) 각각은 j개의 트랜지스터로 구성된다. 이 경우, 전술한 제 i 스테이지(STi)의 출력 스위칭부(12)는 상기 제 1 노드(Q)의 전압에 따라 동시에 턴-온되어 제 1 내지 제 j 클럭 신호를 제 1 내지 제 j 게이트 라인에 각각 공급하는 j개의 풀-업 트랜지스터로 구성된다. 전술한 제 i 스테이지(STi)의 제 1 방전부(14)는 상기 제 2 노드의 전압에 따라 동시에 턴-온되어 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 풀-다운 트랜지스터로 구성된다. 전술한 제 i 스테이지(STi)의 제 2 방전부(18)는 상기 제 1 내지 제 k 클럭 신호 중 제 j+1 클럭 신호에 따라 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 스위칭 소자로 구성된다.
도 7은 본 발명의 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 평면도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 평판 표시 장치는 표시 패널(100), 복수의 데이터 구동부(200), 게이트 구동부(300), 인쇄 회로 기판(400), 및 타이밍 제어부(500)를 포함하여 구성된다.
상기 표시 패널(100)은 대향 합착된 제 1 및 제 2 기판을 포함한다.
상기 제 1 기판은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 가지는 표시 영역(AA), 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 따라 영상을 표시하는 화소셀을 포함한다. 이때, 상기 화소셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 상기 데이터 전압에 따라 액정의 광투과율을 제어하여 영상을 표시하는 액정셀이거나, 상기 데이터 전압에 따른 전류에 의해 발광하여 영상을 표시하는 유기 발광셀이 될 수 있다.
상기 제 2 기판은 상기 비표시 영역(IA)의 일부를 제외한 나머지 제 1 기판 전체를 덮는다. 이때, 상기 각 화소(P)가 액정셀로 이루어질 경우에는 상기 제 2 기판에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.
상기 복수의 데이터 구동부(200)는 표시 패널(100)의 제 1 기판에 부착되어 상기 복수의 데이터 라인(DL)에 데이터 전압을 공급한다. 이를 위해, 상기 복수의 데이터 구동부(200) 각각은 데이터 연성 회로 필름(210), 및 데이터 구동 집적 회로(220)를 포함한다.
상기 데이터 연성 회로 필름(210)은 상기 데이터 라인(DL)에 연결되도록 상기 제 1 기판의 상측 비표시 영역에 형성된 데이터 패드부에 부착된다. 이러한, 상기 데이터 연성 회로 필름(210) 각각은 TCP(Tape Carrier Package) 또는 COF(Chip On Film)로 이루어져 TAB(Tape Automated Bonding) 공정에 의해 데이터 패드부에 부착될 수 있다.
상기 데이터 구동 집적 회로(220)는 상기 데이터 연성 회로 필름(210)에 실장된다. 이러한, 상기 데이터 구동 집적 회로(220)는 데이터 연성 회로 필름(210)을 통해 외부의 인쇄 회로 기판(400)으로부터 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 화소 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 변환된 데이터 전압을 상기 데이터 연성 회로 필름(210)과 상기 데이터 패드부를 통해 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동부(300)는 상기 화소의 박막 트랜지스터의 제조 공정과 함께 상기 제 1 기판의 좌측 및/또는 우측 비표시 영역에 형성되어 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급한다. 예를 들어, 상기 게이트 구동부(300)는 상기 제 1 기판의 양측 비표시 영역 각각에 형성된 제 1 및 제 2 게이트 구동 회로를 포함하여 이루어질 수 있다. 일 예에 있어서, 제 1 및 제 2 게이트 구동 회로 각각은 하나의 게이트 라인에 동일한 게이트 신호를 공급할 수 있다. 다른 예에 있어서, 제 1 게이트 구동 회로는 복수의 게이트 라인(GL) 중 홀수번째 게이트 라인에 게이트 신호를 공급하고, 제 2 게이트 구동 회로는 복수의 게이트 라인(GL) 중 짝수번째 게이트 라인에 게이트 신호를 공급할 수 있다. 이와 같은, 상기 게이트 구동부(300)는, 전술한 도 2 내지 도 6을 참조하여 전술한 본 발명에 따른 쉬프트 레지스터(10)로 구성되므로 이에 대한 중복 설명은 생략하기로 한다.
상기 인쇄 회로 기판(400)은 복수의 데이터 구동부(200) 각각의 데이터 연성 회로 필름(210)에 공통적으로 부착된다. 이러한 상기 인쇄 회로 기판(400)에는 타이밍 제어부(500), 유저 커넥터(미도시), 기준 감마 전압과 공통 전압 및 각종 전원 전압을 생성하는 전원 생성부(미도시) 등이 실장된다.
상기 타이밍 제어부(500)는 유저 커넥터를 통해 입력되는 영상 데이터를 표시 패널(100)의 구동에 알맞도록 정렬하여 화소 데이터를 생성함과 아울러 유저 커넥터(미도시)를 통해 입력되는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성한다. 상기 화소 데이터 및 데이터 제어 신호는 상기 인쇄 회로 기판(400)과 데이터 연성 회로 필름(210)을 통해 각 데이터 구동 집적 회로(220)에 공급된다.
또한, 타이밍 제어부(500)는, 도 4 또는 도 6에 도시된 바와 같이, 상기 타이밍 동기 신호를 기반으로 전술한 게이트 스타트 신호(Vst), 및 복수의 클럭 신호를 포함하는 게이트 제어 신호를 생성한다. 상기 게이트 제어 신호는 상기 인쇄 회로 기판(400)과 첫 번째 및 마지막 데이터 연성 회로 필름(220)과 제 1 기판의 상측 양 모서리 부분을 통해 상기 게이트 구동부(300)에 공급된다.
한편, 상기 타이밍 제어부(500)는 상기 인쇄 회로 기판(400)에 실장되지 않고, 상기 인쇄 회로 기판(400)에 연결되는 별도의 제어 보드(미도시)에 실장될 수 있다.
이와 같은, 본 발명의 실시 예에 따른 평판 표시 장치는 표시 패널(100)의 비표시 영역에 내장된 쉬프트 레지스터를 포함하여 구성됨으로써, 전술한 바와 같이, 상기 쉬프트 레지스터의 각 스테이지를 통해 인접한 2개 이상의 게이트 라인 각각에 게이트 신호를 동시에 공급하게 된다. 따라서, 본 발명의 실시 예에 따른 평판 표시 장치는 쉬프트 레지스터의 면적 감소로 인해 베젤 폭이 감소될 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 쉬프트 레지스터 12: 출력 스위칭부
14: 제 1 방전부 16: 노드 제어부
18: 제 2 방전부 100: 표시 패널
200: 데이터 구동부 300: 게이트 구동부
400: 인쇄 회로 기판 500: 타이밍 제어부

Claims (10)

  1. 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 신호를 공급하는 복수의 스테이지를 포함하며,
    상기 복수의 스테이지 각각은,
    k(단, k는 4 이상의 짝수)개의 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 j+1(단, j는 k/2)개의 클럭 신호를 이용하여 j개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 신호를 동시에 공급하는, 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 복수의 스테이지 중 제 i 스테이지는 제 1 내지 제 k 클럭 신호 중 각기 다른 펄스 폭을 가지도록 차례로 공급되는 제 1 내지 제 j+1 클럭 신호를 이용하여 제 1 내지 제 j 게이트 라인에 각기 다른 펄스 폭의 게이트 신호를 동시에 공급하는, 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 j 클럭 신호 각각은 동일한 주기를 가지며, 동일한 라이징 에지와 각기 다른 폴링 에지에 의해 각기 다른 게이트 온 전압을 갖는, 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 제 i 스테이지는,
    상기 제 1 내지 제 j 게이트 라인 각각에 연결되어 상기 제 1 내지 제 j 클럭 신호를 입력받으며, 제 1 노드의 전압에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 해당하는 상기 제 1 내지 제 j 클럭 신호를 동시에 공급하는 출력 스위칭부;
    상기 제 1 내지 제 j 게이트 라인 각각에 연결되며, 제 2 노드의 전압에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 제 1 방전부; 및
    상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부를 포함하는, 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 출력 스위칭부는,
    상기 제 1 내지 제 j 게이트 라인 각각에 개별적으로 연결되어 상기 제 1 내지 제 j 클럭 신호 각각이 개별적으로 공급되며, 상기 제 1 노드의 전압에 따라 동시에 턴-온되어 상기 제 1 내지 제 j 클럭 신호를 상기 제 1 내지 제 j 게이트 라인에 각각 공급하는 j개의 풀-업 트랜지스터; 및
    상기 제 1 노드에 충전되어 있는 전압을 상기 서로 중첩되는 제 1 내지 제 j 클럭 신호에 따라 더 높은 전압으로 상승시키기 위한 제 1 커패시터를 포함하는, 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 제 1 방전부는 상기 제 2 노드의 전압에 따라 동시에 턴-온되어 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 풀-다운 트랜지스터를 포함하는, 쉬프트 레지스터.
  7. 제 4 항에 있어서,
    상기 제 1 내지 제 k 클럭 신호 중 제 j+1 클럭 신호에 따라 상기 제 1 내지 제 j 게이트 라인 각각에 충전된 전압을 동시에 방전시키는 j개의 스위칭 소자를 가지는 제 2 방전부를 더 포함하는, 쉬프트 레지스터.
  8. 제 4 항에 있어서,
    상기 노드 제어부는,
    게이트 스타트 신호에 따라 고전위 구동 전압을 상기 제 1 노드에 충전시키는 제 1 트랜지스터;
    제 i+1 스테이지로부터 공급되는 리셋 신호에 따라 상기 제 1 노드의 전압을 방전시키는 제 2 트랜지스터;
    상기 제 1 노드의 전압에 따라 상기 제 2 노드의 전압을 방전시키는 제 3 트랜지스터;
    상기 제 2 노드의 전압에 따라 상기 제 1 노드의 전압을 방전시키는 제 4 트랜지스터; 및
    상기 제 2 노드에 연결된 제 1 단자와 상기 제 1 클럭 신호가 공급되는 제 2 단자를 포함하고, 상기 제 1 클럭 신호의 전압과 상기 제 2 노드의 전압 간의 차전압을 저장하는 제 2 커패시터를 포함하는, 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 게이트 스타트 신호는 제 i-1 스테이지로부터 상기 j개의 게이트 라인 중 마지막 게이트 라인에 공급되는 게이트 신호이고,
    상기 리셋 신호는 상기 제 i+1 스테이지로부터 상기 j개의 게이트 라인 중 첫번째 게이트 라인에 공급되는 게이트 신호인, 쉬프트 레지스터.
  10. 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소로 이루어지는 표시 영역과 상기 표시 영역의 주변으로 정의되는 비표시 영역을 포함하는 표시 패널;
    입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 데이터 구동부;
    상기 복수의 게이트 라인에 연결되도록 상기 표시 패널의 비표시 영역에 내장되도록 형성되고, 게이트 스타트 신호와 복수의 클럭 신호를 기반으로 게이트 신호를 생성하여 상기 복수의 게이트 라인 각각에 공급하는 게이트 구동부; 및
    입력되는 영상 데이터를 상기 화소 데이터로 변환하여 상기 데이터 구동부에 공급하고, 상기 게이트 스타트 신호와 상기 복수의 클럭 신호를 생성하여 상기 게이트 구동부에 공급하는 타이밍 제어부를 포함하며,
    상기 게이트 구동부는 청구항 제 1 항 내지 청구항 제 9 항 중 어느 한 항에 기재된 쉬프트 레지스터를 포함하는, 평판 표시 장치.
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