JP4648699B2 - シフトレジスタ、これを利用したゲート駆動回路及び表示パネル - Google Patents
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Description
本発明は、このような従来の問題点を解決するためのものであり、本発明の目的は、現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧を当該ステージ内のノードと接続することにより、低い電圧を維持するためのシフトレジスタを提供することにある。
また、本発明の他の目的は、前記したシフトレジスタを備えたゲート駆動回路を提供することにある。
また、本発明のさらに他の目的は、前記したシフトレジスタを備えた表示パネルを提供することにある。
シフトレジスタの第1実施形態
図1は、本発明の第1実施形態によるシフトレジスタの単位ステージを示す回路図であり、図2〜図10は、図1の信号波形図である。
図1に示すように、本発明の第1実施形態によるシフトレジスタの単位ステージ100は、バッファ部110、出力端充電部120、電源端充電部130、駆動部140、放電部150、放電制御部160、充電制御部170を含み、スキャン開始信号STV又は前段ステージの出力信号Gn−1に応答してゲート信号(スキャン信号)を出力する。図面では、前段ステージの出力信号Gn−1に応答してゲート信号を出力することを示したが、前段ステージのうちのいずれか一つのステージの出力信号Gn−2、Gn−3、……、Gn−n、……に基づいてゲート信号を出力することもできる。
出力端充電部120は、一端が第1ノードN1を経由して前記バッファ部110、駆動部140及び放電部150に接続され、他端が駆動部140の出力端子に接続された出力キャパシタCbからなる。出力キャパシタCbは、別途に構成されることもできるが、寄生キャパシタを利用することもできる。
駆動部140は、ドレインがクロック端子CKに接続され、ゲートが第1ノードN1を経由して出力キャパシタCbの一端に接続され、ソースが前記出力キャパシタCbの他端及びゲート出力ラインに接続された第2トランジスタTR2、ドレインが第2トランジスタTR2のソース及び出力キャパシタCbの他端に接続され、ソースが第1電源電圧VOFFに接続された第3トランジスタTR3で構成される。クロック端子CKには、第1クロックCKV又は第1クロックCKVと位相が反対である第2クロックCKVBが印加される。
放電制御部160は、直列接続された複数のトランジスタからなる第1トランジスタグループTG1として構成され、第1トランジスタグループTG1内の各トランジスタのゲートは、共通接続されて第1ノードN1を経由して出力キャパシタCbの一端に接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第1電源電圧VOFFに接続される。
充電制御部170は、第2トランジスタグループTG2内のトランジスタを利用して、トランジスタのしきい電圧Vth分だけ電圧を降下させ、降下された電圧を第2ノードN2のバイアス信号として利用する。
放電制御部160及び充電制御部170は、該当するゲートラインGLnに充電された電荷を放電させるか、ゲートラインGLnをオフレベルに安定的に維持させる。
出力キャパシタCbに電荷が充電されている時、クロック端子CKに印加される第1クロックCKV又は第2クロックCKVBは、ターンオンされた第2トランジスタTR2を通じて出力されるので、ゲートラインに接続されているすべてのa−SiTFTをターンオンさせることができ、第2ノードN2の電圧によって第3トランジスタTR3がターンオンされて第1電源電圧VOFFレベルにプルダウンされるので、アンドゲート動作を行う。
第2ノードN2のローレベル維持は、第4トランジスタTR4のターンオフ状態を維持して第1ノードN1をハイレベルに維持するようにする。この時、クロックCKがゲートラインに出力される。第2ノードN2がローレベルであるので、第3トランジスタTR3はターンオフ状態にあり、ゲートラインは、クロックCKのレベルをそのまま伝達する。
後段ステージのゲート信号Gn+1がハイレベルである時、第2ノードN2にはVon−n・Vth(Vthは第2トランジスタグループTG1の単位トランジスタのしきい電圧)分だけの電圧が印加される構造である。ここで、nは1より大きい整数である。即ち、第2トランジスタグループTG1の構造がデュアル構造であるとn=2であり、トリプル構造であるとn=3である。
第2トランジスタグループTG2が3個のトランジスタが直列接続されたトリプル構造である場合、一つのトランジスタのゲート−ソース間電圧Vgsは0で、残りの2つのトランジスタのゲート−ソース間電圧Vgsは−Vthで動作する構造である。
トランジスタがネガティブ領域で動作されるゲート−ソース間電圧Vgsを有すると、第2ノードN2に累積された電荷量は最小化されて第1トランジスタグループTG1及び第2トランジスタグループTG1を通して流れる漏洩電流量を減らすことができ、これにより安定した電圧を維持することができる。
図11に示すように、クロックを共通電圧Vcomとして利用すると、ゲート信号が出力される前と後、すなわちゲート信号のレベルが変化するタイミングで、一定レベルのインパルスが発生される。
しかし、図12に示すように、DC電圧を共通電圧Vcomとして利用すると、ゲート信号のレベルが変化するタイミングで発生されるインパルスのレベルが急激に減少されている。
従って、単位ピクセルに印加される共通電圧VcomとしてDC電圧を採用することが望ましい。
図13は、トランジスタが劣化された後のゲート電圧とドレイン電流のI−V曲線である。特に、(1)、(2)、(3)番曲線はそれぞれ、20V、10V、5VのDC電圧をTFTのゲートに長期間(例えば、1時間以上)印加して得たI−V曲線であり、(4)番曲線は、TFTのゲートにDC電圧を印加しなかった時に得たI−V曲線である。
前記測定結果は、前記した放電制御部160及び充電制御部170それぞれを、直列接続された2つのTFTで構成して第2ノードN2に印加される電圧を低くすることにより、駆動部140の第3トランジスタTR3と放電部150の第4トランジスタTR4に劣化が少なく発生されることを証明している。
図14は、本発明の第2実施形態によるシフトレジスタの単位ステージを示す回路図である。
図14に示すように、本発明の第2実施形態によるシフトレジスタの単位ステージ200は、バッファ部210、出力端充電部120、電源端充電部130、駆動部140、放電部150、放電制御部260、及び充電制御部170を含み、スキャン開始信号STV又は前段ステージの出力信号Gn−1に応答して、ゲート信号すなわちスキャン信号を出力する。図14において、図1と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
放電制御部260は、直列接続された複数のトランジスタからなる第1トランジスタグループTG1として構成され、第1トランジスタグループTG1内の各トランジスタのゲートは共通接続されて、第1トランジスタTR1の共通接続されたドレイン・ゲートに接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第1電源電圧VOFFに接続されている。
図15は、本発明の第3実施形態によるシフトレジスタの単位ステージを示す回路図である。
図15に示すように、本発明の第3実施形態によるシフトレジスタの単位ステージ300は、バッファ部310、出力端充電部120、電源端充電部130、駆動部140、放電部150、放電制御部360、及び充電制御部370を含み、スキャン開始信号STV又は前段ステージの出力信号Gn−1に応答して、ゲート信号(又はスキャン信号)を出力する。図15において、図1と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
放電制御部360は、直列接続された複数のトランジスタからなる第1トランジスタグループTG1として構成され、第1トランジスタグループTG1内の各トランジスタのゲートは共通接続されて第1ノードN1を経由して出力キャパシタCbの一端に接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第1電源電圧VOFFに接続される。
充電制御部370は直列接続された複数のトランジスタからなる第2トランジスタグループTG2として構成され、該第2トランジスタグループTG2内の各トランジスタのゲートは共通接続されてゲート信号Gn+1(後段ステージのゲート信号)の供給を受け、ドレインは第2電源電圧Vonの供給を受け、ソースは電源端充電部130の一端に接続される。
図16は、本発明の第4実施形態によるシフトレジスタの単位ステージを示す回路図である。
図16に示すように、本発明の第4実施形態によるシフトレジスタの単位ステージ400は、バッファ部410、出力端充電部120、電源端充電部130、駆動部140、放電部150、放電制御部460、及び充電制御部470を含み、スキャン開始信号STV又は前段ステージの出力信号Gn−1に応答してゲート信号(又はスキャン信号)を出力する。図16において、図1と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
放電制御部460は、直列接続された複数のトランジスタからなた第1トランジスタグループTG1として構成され、該第1トランジスタグループTG1内の各トランジスタのゲートは共通接続されて第1トランジスタTR1の共通接続されたドレインゲートに接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第1電源電圧VOFFに接続される。
充電制御部470は、直列接続された複数のトランジスタからなる第2トランジスタグループTG2として構成され、該第2トランジスタグループTG2内の各トランジスタのゲートは共通接続され、共通接続されたゲートはゲート信号Gn+1(後段ステージの出力信号)の供給を受け、ドレインは第2電源電圧Vonの供給を受け、ソースは電源端充電部130の一端に接続される。
図17は、本発明の第1実施形態によるゲート駆動回路を説明するためのブロック図であり、特に、液晶表示装置、以下LCDに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図17に示すように、本発明の第1実施形態によるゲート駆動回路は一つのシフトレジスタからなり、シフトレジスタは複数のステージSRC11、SRC12、……、SRC1N及びSRC1Dが従属接続される。各ステージの出力端子OUTが後段ステージの入力端子IN1に接続される。ステージはゲートラインに対応するN個のステージSRC11、SRC12、...、及びSRC1Nと一つのダミーステージSRC1Dで構成される。各ステージは、第1及び第2入力端子IN1、IN2、出力端子OUT、クロック端子CK及び第1電源電圧端子VOFFを有する。
各ステージSRC11、SRC12、……、SRC1Nの出力信号は、LCDの液晶パネル、望ましくは複数のTFTが配列されたアレイ基板に具備される各ゲートラインに接続される。奇数番目のステージSRC11、SRC13、……、SRC1N−1には、クロック端子CKを通じて第1クロックCKVが提供され、偶数番目のステージSRC12、SRC14、……、SRC1Nには、クロック端子CKを通じて第2クロックCKVBが提供される。第1クロックCKVと第2クロックCKVBは、互いに反対の位相を有する。また第1クロックCKVと第2クロックCKVBのデューティ期間は16.6/N[ms]である。
各ステージの出力信号が順次にアクティブ期間(ハイ状態)を有して発生されるので、各出力信号のアクティブ期間により対応される水平ラインが選択されるようになる。
以上では、一つの単位ステージに180°のように互いに反対位相を有する第1クロックCKV又は第2クロックCKVBが提供されることを説明したが、反対位相ではなく、互いに異なる位相を有する第1クロックCKV又は第2クロックCKVBを提供するようにすることもできる。
また、一つの単位ステージに一つのクロックが提供されることを説明したが、一つの単位ステージに2個以上のクロックが提供されるようにすることもできる。
これにより、特定ノードの電圧をローレベルに維持するためにトランジスタのゲートに高電圧が長期間印加される場合に発生されるトランジスタのしきい電圧の1〜15Vの変動による高電圧によって発生されるトランジスタの劣化を防止することができ、信頼性を向上させることができる。よって、a−SiTFTからなるゲート駆動回路で集積された液晶パネルや液晶パネルを有するLCDの信頼性を向上させることができる。
図18は、本発明の第2実施形態によるゲート駆動回路を示すためのブロック図であり、特に、LCDに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図18に示すように、本発明の第2実施形態によるゲート駆動回路は一つのシフトレジスタからなり、該シフトレジスタは、複数のステージSRC21、SRC22、……、SRC2N、SRC2Dが従属接続されている。即ち、各ステージの出力端子OUTが後段ステージの第1入力端子IN1に接続される。ステージは、ゲートラインに対応するN個のステージSRC21、SRC22、……、SRC2Nと一つのダミーステージSRC2Dで構成される。各ステージは、第1及び第2入力端子IN1、IN2、出力端子OUT、第1及び第2クロック入力端子CK1、CK2及び第1電源電圧端子VOFFを有する。
各ステージSRC21、SRC22、……、SRC2Nの出力信号は、LCDの液晶パネル、望ましくは、複数のTFTが配列されたアレイ基板に具備される各ゲートラインに接続される。
従って、各ステージの出力信号が順次にアクティブ区間(ハイ状態)を有して発生され、これにより、各出力信号のアクティブ区間で対応される水平ラインが選択される。
最後のステージSRC2Nの第2入力端子IN2に入力される制御信号が必要であるため、別途のダミーステージSRC2Dが設けられており、該ステージから出力されるダミー信号GDを最後のステージSRC2Nの第2入力端子IN2に供給する。
また、2個のステージを一つのユニットにして第1及び第2クロックが提供されることを説明したが、3個以上のステージを一つのユニットにして互いに異なる位相を有する複数のクロックが提供されることもできる。例えば、3個のステージを一つのユニットにして互いに異なる位相を有する第1〜第3クロックを供給するようにすることもできる。
図19は、本発明の第3実施形態によるゲート駆動回路を説明するためのブロック図であり、特に、LCDに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図19に示すように、ゲート駆動回路は、互いに従属的に接続された複数のステージSRC1〜SRCn+1からなり、ゲート信号を順次に出力する回路部CS、及び該回路部CSに各種制御信号を提供するライン部LSを含む。ここで、Nは偶数である。
複数のステージSRC1〜SRCn+1それぞれは、第1クロック端子CK1、第2クロック端子CK2、第1入力端子IN1、第2入力端子IN2、アース電圧端子V1、リセット端子RE及び出力端子OUTを含む。
リセットラインSL5は、各種信号の入力を受ける各ステージの入力端子が具備された回路部CSの入力部に最も隣接するように配置される。開始信号ラインSL1は、リセットラインSL5と第2クロックラインSL3との間に配置され、第2クロックラインSL3は、開始信号ラインSL1と第1クロックラインSL2との間に配置し、第1クロックラインSL2は、第2クロックラインSL3とアース電圧ラインSL4との間に配置される。アース電圧ラインSL4は、回路部CSと最も遠く離隔され、ライン部DSの最外郭に配置される。
第1クロックラインSL2は、第1クロックCKVの入力を受け、奇数番目のステージSRC1、SRC3、……、SRCn+1の第1クロック端子CK1及び偶数番目のステージSRC2、……、SRCnの第2クロック端子CK2に提供する。
第2クロックラインSL3は、第2クロックCKVBの入力を受け、奇数番目のステージSRC1、SRC3、……、SRCn+1の第2クロック端子CK2及び偶数番目のステージSRC2、……、SRCnの第1クロック端子CK1に提供する。
アース電圧ラインSL4は、アース電圧VSSの入力を受け、複数のステージSRC1〜SRCn+1のアース電圧端子V1に提供する。
リセットラインSL5は、最後のステージSRCn+1から出力されたゲート信号を、リセット信号として複数のステージSRC1〜SRCn+1のリセット端子REに提供する。
図20は、本発明の実施形態による液晶パネルを説明するためのブロック図である。特にa−SiTFTLCDのアレイ基板の構成を示す。
図20に示すように、本発明による液晶パネルのアレイ基板500上には、表示セルアレイ回路510、データ駆動回路520、データ駆動回路外部接続端子522、524、ゲート駆動回路530、ゲート駆動回路外部接続端子部532が、TFT製造工程の時に共に形成される。ここで、ゲート駆動回路530は、図17ないし図18で説明したシフトレジスタであり、該シフトレジスタを構成する単位ステージは、図1、図14、15、16で説明したのと同様である。
表示セルアレイ回路510は、コラム方向に延長されたm個のデータラインDL1〜DLmとロー方向に延長されたn個のゲートラインGL1〜GLnを含む。
画素電極PEと共通電極CEとの間に印加された電圧によって液晶配列が制御され、これにより通過される光量を制御して各ピクセルの階調表示をする。
データ駆動回路520は、シフトレジスタ526とN個のスイッチングトランジスタSWTを含む。N個のスイッチングトランジスタSWTは、N/8個ずつグループ化して8個のデータラインブロックBL1〜BL8を形成する。
N個のスイッチングトランジスタSWTそれぞれは、対応するデータラインにソースが接続され、N/8個のデータ入力端子のうち、対応する入力端子にドレインが接続され、ブロック選択端子にゲートが接続されたa−SiTFTMOSトランジスタで構成される。
シフトレジスタ526は、3端子の外部接続端子522を通じて第1クロックCKH、第2クロックCKHB、ブロック選択開始信号STHの提供を受ける。シフトレジスタ526の出力端子はそれぞれ、対応するラインブロックのブロック選択端子に接続される。
以上で説明したように、本発明によるとシフトレジスタ方式のゲート駆動回路において、現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧をステージ内のノードと接続することにより低電圧を維持することができる。
120 出力端充電部
130 電源端充電部
140 駆動部
150 放電部
160、260、360、460 放電制御部
170、270、370、470 充電制御部
TG1、TG2 トランジスタグループ
500 TFT基板
510 表示セルアレイ回路
520 データ駆動回路
522、524、532 外部接続端子
530 ゲート駆動回路
616 可撓性印刷回路基板
618 統合制御及びデータ駆動チップ
Claims (19)
- 複数のステージが配置され、各ステージは出力信号を順次に出力するシフトレジスタにおいて、前記ステージは、各々、
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電に応じて出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第1電源電圧に接続された第1充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第1充電部に充電させる充電制御部と、
前記ステージの各々が、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第2充電部と、
前記ステージの各々が、充電された前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を放電する放電部と、
直列接続され、ゲートが接続される複数のトランジスタを含んで前記各ステージが前記開始信号、前段ステージのうちのいずれかの一つのステージの出力信号、及び前記第2充電部に充電された電荷のうちのいずれかの1つに基づいて前記放電部の動作を制御する放電制御部と、
を含むことを特徴とするシフトレジスタ。 - 前記放電制御部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の印加によって、ターンオンされて前記第1充電部のレベルをローレベルにダウンさせることを特徴とする請求項1記載のシフトレジスタ。
- 前記放電制御部は、各トランジスタのゲートが共通接続されて前記第2充電部に接続され、ドレインが前記第1充電部に接続され、ソースが第1電源電圧に接続されていることを特徴とする請求項1記載のシフトレジスタ。
- 前記放電制御部は、各トランジスタのゲートが共通接続され前段ステージのうちのいずれか一つのステージの出力信号の供給を受け、ドレインが前記第1充電部に接続され、ソースが第1電源電圧に接続されていることを特徴とする請求項1記載のシフトレジスタ。
- 前記充電制御部は、後段ステージのうちのいずれか一つのステージから提供される出力信号に応答してターンオンされ、前記第1充電部を充電させてハイレベルに維持することを特徴とする請求項1記載のシフトレジスタ。
- 前記充電制御部は、前段ステージのうちのいずれか一つのステージの出力信号が印加されるまで、前記第1充電部をハイレベルに維持することを特徴とする請求項5記載のシフトレジスタ。
- 前記充電制御部は、直列接続された複数のトランジスタを含むことを特徴とする請求項5記載のシフトレジスタ。
- 前記充電制御部は、各トランジスタのゲートが共通接続され、共通接続されたゲートがドレインと共通接続されて後段ステージの出力信号の供給を受け、ソースが第1充電部に接続されていることを特徴とする請求項7記載のシフトレジスタ。
- 前記充電制御部は、各トランジスタのゲートが共通接続されて後段ステージの出力信号の供給を受け、ドレインが第2電源電圧に接続され、ソースが前記第1充電部に接続されることを特徴とする請求項8記載のシフトレジスタ。
- 前記ステージは各々、第1ノードを通じて前記バッファ部に接続され、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第2充電部をさらに含み、
前記第1充電部は、第2ノードを経由して前記駆動部及び充電制御部に接続され、
前記充電制御部は、前記第1ノードがハイレベルである時、前記第2ノードをローレベルに維持する
ことを特徴とする請求項1記載のシフトレジスタ。 - 前記第1充電部は、第2ノードを経由して前記駆動部及び充電制御部に接続され、
前記充電制御部は、ゲートを共有する2個以上のトランジスタを利用して前記2個以上のトランジスタのしきい電圧分だけ電圧を降下させ、前記降下された電圧を前記第2ノードのバイアス信号として利用することを特徴とする請求項1記載のシフトレジスタ。 - 前記駆動部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電に応じて、第1クロック又は第2クロックに応答して前記出力信号を出力することを特徴とする請求項1記載のシフトレジスタ。
- 複数のステージが接続され、前記各ステージの出力信号をゲートラインに順次に出力するゲート駆動回路において、前記ステージは、各々
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第1電源電圧に接続された第1充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第1充電部に充電させる充電制御部と、
前記ステージの各々が、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第2充電部と、
前記ステージの各々が、充電された前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を放電する放電部と、
直列接続され、ゲートが接続される複数のトランジスタを含んで前記各ステージが前記開始信号、前段ステージのうちのいずれかの一つのステージの出力信号、及び前記第2充電部に充電された電荷のうちのいずれかの1つに基づいて前記放電部の動作を制御する放電制御部と、
を含むことを特徴とするゲート駆動回路。 - 前記複数のトランジスタのゲートが共通接続されて前記第2充電部に接続され、ドレインが第1充電部に接続され、ソースが第1電源電圧に接続されている
ことを特徴とする請求項13記載のゲート駆動回路。 - 前記複数のトランジスタのゲートが共通接続されて前段ステージのうちのいずれか一つのステージの出力信号の供給を受け、ドレインが前記第1充電部に接続され、ソースが第1電源電圧に接続される
ことを特徴とする請求項13記載のゲート駆動回路。 - 前記充電制御部は、直列接続された複数のトランジスタを含み、
前記充電制御部が含む前記複数のトランジスタのゲートが共通接続され、共通接続されたゲートがドレインと共通接続されて後段ステージの出力信号の供給を受け、ソースが前記第1充電部に接続されている
ことを特徴とする請求項13記載のゲート駆動回路。 - 前記充電制御部は、直列接続された複数のトランジスタを含み、
前記充電制御部が含む前記複数のトランジスタのゲートが共通接続されて後段ステージの出力信号の供給を受け、ドレインが第2電源電圧に接続され、ソースが前記第1充電部に接続されている
ことを特徴とする請求項13記載のゲート駆動回路。 - 基板上に形成された表示セルアレイ回路とゲート駆動回路とを含み、前記表示セルアレイ回路が複数のデータラインと複数のゲートラインとを含み、各表示セル回路が対応するデータ及びゲートライン対に接続された表示パネルにおいて、
前記ゲート駆動回路は、複数のステージが接続され、各ステージの出力信号を前記ゲートラインに順次に出力し、
前記ステージは、各々、
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第1電源電圧に接続された第1充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第1充電部に充電させる充電制御部と、
前記ステージの各々が、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第2充電部と、
前記ステージの各々が、充電された前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を放電する放電部と、
直列接続され、ゲートが接続される複数のトランジスタを含んで前記各ステージが前記開始信号、前段ステージのうちのいずれかの一つのステージの出力信号、及び前記第2充電部に充電された電荷のうちのいずれかの1つに基づいて前記放電部の動作を制御する放電制御部と、
を含むことを特徴とする表示パネル。 - 前記表示セル回路は、
前記データラインとゲートラインとを電気的に接続させるスイッチング素子と、
前記スイッチング素子に接続された液晶キャパシタと
をさらに含み、
前記液晶キャパシタの共通電極端にはDC電圧が印加される
ことを特徴とする請求項18記載の表示パネル。
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