KR20120077874A - 게이트 구동 회로 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 게이트 구동 회로는, 제1 입력 신호에 응답해서 제1 노드를 프리챠지하는 프리챠지부, 상기 제1 노드의 신호에 응답해서 제1 클럭 신호로 게이트 라인을 구동하기 위한 게이트 구동 신호를 출력하는 풀업부, 상기 제1 노드와 제1 전압 사이에 연결된 제1 커패시터 그리고 제2 입력 신호 및 제2 클럭 신호에 응답해서 상기 제1 노드를 디스챠지하는 디스챠지부를 포함한다.

Description

게이트 구동 회로 및 그것을 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THEM}
본 발명은 표시 장치에 관한 것이다.
유저 인터페이스의 하나로서 전자 시스템에 표시 장치를 탑재하는 것은 필수가 되고 있으며, 전자 디바이스의 경박단소화와 저전력 소모를 위하여 평판 디스플레이 장치(flat panel display device)가 많이 사용되고 있다. 평판 디스플레이 장치는 영상 표시 패널의 종류에 따라서 OLED(Organic Light Emitting Diode), LCD(Liquid Crystal Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display), PDP(Plasma Display Panel) 등이 있다.
이러한 표시 장치는 표시 패널 그리고 표시 패널을 구동하는 구동 회로를 포함한다. 구동 회로는 게이트 구동 회로 및 데이터 구동 회로로 구성된다. 게이트 구동 회로는 게이트 구동 IC(Integrated circuit)를 포함한다. 최근에는 게이트 구동 IC를 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용하여 구현한다.
본 발명의 목적은 신뢰성이 향상된 게이트 구동 회로 및 그것을 포함하는 표시 장치를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 게이트 구동 회로는, 제1 입력 신호에 응답해서 제1 노드를 프리챠지하는 프리챠지부와, 상기 제1 노드의 신호에 응답해서 제1 클럭 신호로 게이트 라인을 구동하기 위한 게이트 구동 신호를 출력하는 풀업부와, 상기 제1 노드와 제1 전압 사이에 연결된 제1 커패시터, 그리고 제2 입력 신호 및 제2 클럭 신호에 응답해서 상기 제1 노드를 디스챠지하는 디스챠지부를 포함한다.
이 실시예에 있어서, 상기 제1 커패시터는, 액티브-메탈(active-to-metal) 커패시터를 포함하며, 액티브 단자가 상기 제1 노드와 연결되고, 메탈 단자가 상기 제1 전압과 연결된다.
이 실시예에 있어서, 상기 액티브-메탈 커패시터의 상기 액티브 단자가 n형일 때, 상기 제1 전압은 접지 전압과 제1 동작 전압 사이의 전압 레벨로 설정되고, 상기 액티브-메탈 커패시터의 상기 액티브 단자가 p형일 때, 상기 제1 전압은 상기 접지 전압과 제2 동작 전압 사이의 전압 레벨로 설정된다.
이 실시예에 있어서, 상기 프리챠지부는, 제2 전압과 제2 노드 사이에 연결되고, 제1 입력 신호에 의해서 제어되는 게이트를 갖는 제1 트랜지스터, 그리고 상기 제2 전압과 상기 제1 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 게이트를 갖는 제2 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 풀업부는 상기 제1 클럭 신호와 상기 게이트 라인 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 갖는 제3 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 게이트 라인과 상기 제2 노드 사이에 연결되고, 상기 게이트 라인의 신호에 의해서 제어되는 게이트를 갖는 제4 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 디스챠지부는, 상기 제2 노드와 제3 전압 사이에 연결되고, 제2 입력 신호에 의해서 제어되는 게이트를 갖는 제 5 트랜지스터와, 상기 제2 노드와 상기 제2 동작 전압 사이에 연결되고, 제3 노드와 연결된 게이트를 갖는 제6 트랜지스터와, 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제3 노드와 연결된 게이트를 갖는 제7 트랜지스터와, 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 게이트를 갖는 제8 트랜지스터와, 상기 제1 클럭 신호와 상기 제3 노드 사이에 연결된 제2 커패시터와, 상기 제3 노드와 상기 제2 동작 전압 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 갖는 제9 트랜지스터와, 상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고, 상기 제3 노드와 연결된 게이트를 갖는 제10 트랜지스터, 그리고 상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고, 상기 제2 클럭 신호와 연결된 게이트를 갖는 제11 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 프리챠지부는, 상기 제1 입력 신호와 제4 노드 사이에 연결되고, 제2 전압과 연결된 게이트를 갖는 제1 트랜지스터와, 상기 제2 입력 신호와 상기 제4 노드 사이에 연결되고, 제3 전압과 연결된 게이트를 갖는 제2 트랜지스터, 그리고 상기 제4 노드와 상기 제1 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제2 클럭 신호와 연결된 제3 및 4 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 풀업부는, 상기 제1 클럭 신호와 상기 게이트 라인 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제1 노드와 연결된 제5 및 제6 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 디스챠지부는, 상기 제3 전압과 제5 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제1 입력 신호와 연결된 제7 및 제8 트랜지스터들과, 상기 제2 전압과 상기 제5 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제2 입력 신호와 연결된 제9 및 제10 트랜지스터들과, 상기 제1 노드와 상기 제2 동작 전압 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제5 노드와 연결된 제11 및 제12 트랜지스터들과, 상기 제2 동작 전압과 상기 제5 노드 사이에 연결되고, 제어 신호와 연결된 게이트를 갖는 제12 트랜지스터와, 상기 제5 노드와 상기 제2 동작 전압 사이에 연결된 제2 커패시터, 그리고 상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고 상기 제5 노드와 연결된 게이트를 갖는 제14 트랜지스터를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는: 복수의 게이트 라인들과, 상기 게이트 라인들에 수직으로 교차된 복수의 소스 라인들 및 상기 게이트 라인들과 상기 소스 라인들의 교차점에 각각 형성된 복수의 픽셀들을 포함하는 디스플레이 패널과, 상기 게이트 라인들 중 일군의 게이트 라인들을 구동하며, 복수의 제1 스테이지들이 종속적으로 연결된 제1 게이트 구동 회로, 그리고 상기 게이트 라인들 중 타군의 게이트 라인들을 구동하며 복수의 제2 스테이지들이 종속적으로 연결된 제2 게이트 구동 회로를 포함한다. 상기 제1 및 제2 스테이지들 각각은, 제1 입력 신호에 응답해서 제1 노드를 프리챠지하는 프리챠지부와, 상기 제1 노드의 신호에 응답해서 제1 클럭 신호로 게이트 라인을 구동하는 풀업부와, 상기 제1 노드와 제1 전압 사이에 연결된 제1 커패시터, 그리고 2 입력 신호 및 제2 클럭 신호에 응답해서 상기 제1 노드를 디스챠지하는 디스챠지부를 포함한다.
이 실시예에 있어서, 상기 제1 게이트 구동 회로는 홀수 번째 게이트 라인들을 구동하고, 상기 제2 게이트 구동 회로는 짝수 번째 게이트 라인들을 구동한다.
이 실시예에 있어서, 상기 제1 커패시터는, 액티브-메탈(active-to-metal) 커패시터를 포함하며, 액티브 단자가 상기 제1 노드와 연결되고, 메탈 단자가 상기 제1 전압과 연결된다.
이 실시예에 있어서, 상기 액티브-메탈 커패시터의 상기 액티브 단자가 n형일 때, 상기 제1 전압은 접지 전압과 제1 동작 전압 사이의 전압 레벨로 설정되고, 상기 액티브-메탈 커패시터의 상기 액티브 단자가 p형일 때, 상기 제1 전압은 상기 접지 전압과 제2 동작 전압 사이의 전압 레벨로 설정된다.
이와 같은 본 발명에 의하면, 게이트 구동 회로의 안정된 동작이 실현되며, 표시 장치의 품질이 향상된다.
도 1은 본 발명의 실시예에 따른 액정 디스플레이 장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 i 번째 스테이지의 구체적인 구성을 보여주는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 5는 도 4에 도시된 게이트 드라이버에서 사용되는 신호들의 타이밍도이다.
도 6은 도 4에 도시된 게이트 드라이버 내 i 번째 스테이지의 구체적인 구성을 보여주는 회로도이다.
도 7은 도 6에 도시된 i번째 스테이지(STGBi)에서 사용되는 신호들의 타이밍도이다.
도 1은 본 발명의 실시예에 따른 액정 디스플레이(LCD) 장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 액정 디스플레이 장치(100)는 액정 패널(110), 타이밍 컨트롤러(120), 전압 발생기(130), 소스 드라이버(140) 그리고 게이트 드라이버들(150L, 150R)을 포함한다.
액정 패널(110)은 복수의 게이트 라인들과, 게이트 라인들에 수직으로 교차하는 복수의 소스 라인들과, 게이트 라인 및 데이터 라인의 교차점에 형성된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배치되어 있다. 각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터와, 각각의 일단이 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터 및 스토리지 커패시터를 포함한다. 이러한 픽셀 구조에서는, 게이트 드라이버들(150L, 150R)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온되고, 이어서 소스 드라이버(140)에 의해 각 소스 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되어 이들 커패시터가 구동됨으로써 소정의 표시 동작이 이루어진다.
타이밍 컨트롤러(120)는 외부의 그래픽 소스로부터 영상 데이터 신호(R, G, B)와 제어 신호들(CS)을 입력받는다. 타이밍 컨트롤러(120)는 입력받은 제어 신호들(CS)을 근거로 소스 드라이버(140)를 구동하는데 필요한 수평 동기 신호(HSYNC) 및 수평 클럭 신호(HCLK)를 출력하고, 게이트 드라이버들(150L, 150R)을 구동하는데 필요한 제어 신호들(CTRLL, CTRLR)을 출력한다.
소스 드라이버(140)는 타이밍 컨트롤러(120)로부터 영상 데이터 신호(DATA)와 수평 동기 신호(HSYNC) 및 수평 클럭 신호(HCLK)를 수신하고, 액정 패널(110)의 소스 라인들을 구동하기 위한 소스 구동 신호들(S1-Sm)을 발생한다.
전압 발생기(130)는 게이트 드라이버들(150L, 150R)의 구동에 필요한 전압들을 발생한다. 전압 발생기(130)는 게이트 드라이버들(150L, 150R)의 구동에 필요한 전압들뿐만 아니라 표시 장치(100)의 동작에 필요한 다양한 전압들을 더 발생할 수 있다.
게이트 드라이버(150L)는 타이밍 컨트롤러(120)로부터 제공되는 제어 신호들(CTRLL)에 따라서 홀수 번째 게이트 라인들을 순차적으로 구동하기 위한 게이트라인 구동 신호들(G1, G3, …, Gm-1)을 출력한다. 게이트 드라이버(150R)는 타이밍 컨트롤러(120)로부터 제공되는 제어 신호들(CTRLR)에 따라서 짝수 번째 게이트 라인들을 순차적으로 구동하기 위한 게이트라인 구동 신호들(G2, G4, …, Gm)을 출력한다. 게이트 드라이버들(150L, 150R)에 의해서 액정 패널(110)의 게이트 라인들을 순차적으로 스캐닝된다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압을 순차적으로 인가하여 게이트 온 전압이 인가된 게이트 라인의 픽셀을 데이터 기록 가능한 상태로 만드는 것을 말한다.
도 2는 도 1에 도시된 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 2를 참조하면, 게이트 드라이버(150L)는 복수의 스테이지들(STG1-STGm-1)을 포함한다. 스테이지들(STG1-STGm-1)은 케스케이드(cascade) 방식으로 연결되어 있으며, 마지막 스테이지(STGm)를 제외한 나머지 스테이지들(STG1-STGm-1)은 홀수 번째 게이트 라인들과 일대일로 연결된다. 스테이지들(STG1-STGm) 각각은 도 1에 도시된 타이밍 컨트롤러(120)로부터 제어 신호들(CTRLL) 즉, 제1 및 제2 클럭 신호들(CLK_L, CLKB_L), 수직 개시 신호들(STV_L, STVB_L)을 입력받는다. 도면에 도시되지 않았으나, 스테이지들(STG1-STGm) 각각은 전압 발생기(130)로부터 제1 내지 제3 전압들(V1, DIR, DIRB) 그리고 제2 동작 전압(VGL)을 공급받는다.
스테이지들(STG1, STGm-1)은 타이밍 컨트롤러(120)로부터의 수직 개시 신호(STV_L)를 입력받고, 스테이지들(STG3, STGm)은 수직 개시 신호(STVB_L)를 입력받는다. 예컨대, i번째(k≠1) 스테이지(STGi)는 i-4번째 스테이지(STGi-4)의 출력 즉, 게이트라인 구동 신호(Gi-4)를 제1 입력 신호로 입력받고, i+4번째 스테이지(STGi+4)의 출력 즉, 게이트라인 구동 신호(Gi+4)를 제2 입력 신호로 입력받는다. 스테이지들(STG1-STGm-1) 각각은 게이트라인 구동 신호(G1-Gm-1)를 출력한다.
도 1에 도시된 게이트 드라이버(150R)는 도 2에 도시된 게이트 드라이버(150L)와 유사하게 복수의 스테이지들(STG2-STGm+1)을 포함하며, 스테이지들(STG2-STGm+1)은 게이트 드라이버(150L) 내 스테이지들(STG1-STGm)과 유사하게 케스케이드 방식으로 연결된다.
도 3은 도 2에 도시된 게이트 드라이버 내 i 번째 스테이지의 구체적인 구성을 보여주는 회로도이다. 본 명세서에서는 i 번째 스테이지(STGi)의 구체적인 구성을 도시하고 설명하나 게이트 드라이버들(150L, 150R) 내 모든 스테이지들(STG1-STGm+1)은 i 번째 스테이지(STGi)와 동일한 구성을 가지며, 유사하게 동작한다. 그러므로 클럭 신호들(CLK_L, CLK_R)을 구분하지 않고 제1 클럭 신호(CLK)로 표기하고, 마찬가지로 클럭 신호들(CLKB_L, CLKB_R)을 구분하지 않고 제2 클럭 신호(CLKB)로 표기하고 설명한다.
도 3을 참조하면, 스테이지(STGi)는 프리챠지부(210), 풀업부(220) 유지부(230), 부스팅부(240) 그리고 디스챠지부(250)를 포함한다. 프리챠지부(210)는 제1 및 제2 트랜지스터들(M1, M2)을 포함한다. 제1 트랜지스터(M1)는 제2 전압(DIR)과 제2 노드(N2) 사이에 연결되고, 제1 입력 신호(Gi-4)에 의해서 제어되는 게이트를 갖는다. 제2 트랜지스터(M2)는 제2 노드(N2)와 제1 노드(N1) 사이에 연결되고, 제1 입력 신호(Gi-4)와 연결된 게이트를 갖는다.
풀업부(220)는 제3 트랜지스터(M3)를 포함한다. 제3 트랜지스터(M3)는 제1 클럭 신호(CLK)와 게이트라인 구동 신호(Gi)가 출력되는 게이트 라인 사이에 연결되고, 제1 노드와 연결된 게이트를 갖는다.
유지부(230)는 제4 트랜지스터(M4)를 포함한다. 제4 트랜지스터(M4)는 게이트라인 구동 신호(Gi)와 제2 노드(N2) 사이에 연결되고, 게이트라인 구동 신호(Gi)에 의해서 제어되는 게이트를 갖는다.
부스팅부(240)는 제1 커패시터(C1)를 포함한다. 제1 커패시터(C1)는 액티브-메탈 커패시터(active-to-metal) 커패시터로 구성되며, 액티브 단자가 제1 노드(N1)와 연결되고, 메탈 단자가 제1 전압(V1)과 연결된다.
예컨대, 제1 커패시터(C1)가 n형의 액티브 단자를 갖는 NMOS 트랜지스터로 구현되면, 제1 전압(V1)은 접지 전압과 제1 동작 전압(VGH) 사이의 전압 레벨을 갖는다. 제1 커패시터(C1)가 p형의 액티브 단자를 갖는 PMOS 트랜지스터로 구현되면, 제1 전압(V1)은 접지 전압과 제2 동작 전압(VGL) 사이의 전압 레벨을 갖는다.
디스챠지부(250)는 제5 내지 제11 트랜지스터들(M5-M11) 및 제2 커패시터(C2)를 포함한다. 제5 트랜지스터(M5)는 제2 노드(N2)와 제3 전압(DIRB) 사이에 연결되고, 제2 입력 신호(Gi+4)에 의해서 제어되는 게이트를 갖는다. 제6 트랜지스터(M6)는 제2 노드(N2)와 제2 동작 전압(VGL) 사이에 연결되고, 제3 노드(N3)와 연결된 게이트를 갖는다. 제7 트랜지스터(M7)는 제2 노드(N2)와 제1 노드(N1) 사이에 연결되고, 제3 노드(N3)와 연결된 게이트를 갖는다. 제8 트랜지스터(M8)는 제2 노드(N2)와 제1 노드(N1) 사이에 연결되고, 제2 입력 신호(Gi+4)에 의해서 제어되는 게이트를 갖는다. 제2 커패시터(C2)는 제1 클럭 신호(CLK)와 제3 노드(N3) 사이에 연결된다. 제9 트랜지스터(M9)는 제3 노드(N3)와 제2 동작 전압(VGL) 사이에 연결되고, 제1 노드(N1)와 연결된 게이트를 갖는다. 제10 트랜지스터(M10)는 게이트라인 구동 신호(Gi)가 출력되는 게이트 라인과 제2 동작 전압(VGL) 사이에 연결되고, 제3 노드(N3)와 연결된 게이트를 갖는다. 제11 트랜지스터(M11)는 게이트라인 구동 신호(Gi)가 출력되는 게이트 라인과 제2 동작 전압(VGL) 사이에 연결되고, 제2 클럭 신호(CLKB)에 의해서 제어되는 게이트를 갖는다.
이와 같은 구성을 갖는 스테이지(STGi)의 동작은 다음과 같다.
제1 입력 신호(Gi-4)가 하이 레벨로 활성화되면, 제1 트랜지스터(M1)가 턴 온되어서 제1 노드(N1)는 제2 전압(DIR) 레벨로 프리챠지된다. 제1 클럭 신호(CLK)가 아직 로우 레벨(CLK)이므로 제3 트랜지스터(M3)는 턴 온되지 않는다. 이 때 커패시터(C1)는 용량이 작은 커패시터로서 동작하게 된다. 이후 제1 클럭 신호(CLK)가 하이 레벨로 천이하면, 제3 트랜지스터(M3)가 턴 온되어서 게이트라인 구동 신호(Gi)는 하이 레벨로 출력된다. 이 때 제2 트랜지스터(M2)는 턴 온되고, 제4 트랜지스터(M4)는 커패시터로서 동작하게 된다. 제1 노드(N1)가 하이 레벨이면 제9 트랜지스터(M9)가 턴 온되어서 제3 노드(N3)는 로우 레벨로 된다. 제3 노드(N3)가 로우 레벨이면 제6, 제7 및 제10 트랜지스터들(M6, M7, M10)은 턴 오프되고, 로우 레벨의 제2 클럭 신호(CLKB)에 의해서 제11 트랜지스터(M11)도 턴 오프된다.
제1 클럭 신호(CLK)가 로우 레벨로 천이하면 풀업부(220) 내 제3 트랜지스터(M3)가 턴 오프된다. 또한, 제2 클럭 신호(CLKB)가 하이 레벨로 천이함에 따라서 디스챠지부(250) 내 제11 트랜지스터(M11)가 턴 온되어서 게이트 라인을 구동하는 게이트라인 구동 신호(Gi)는 제2 동작 전압(VGL)으로 된다.
계속해서 제2 입력 신호(Gi+4)가 하이 레벨로 천이하면, 제5 및 제8 트랜지스터들(M5, M8)이 턴 온되어서 제1 및 제2 노드들(N1, N2)이 제3 전압(DIRB)으로 디스챠지된다.
이 실시예에서 제1 커패시터(C1)는 게이트 라인과 분리되어 있으므로 게이트 라인과 인접한 신호 라인들 예를 들면, 소스 라인 또는 공통 전압 라인 등에 의한 커플링 커패시턴스의 영향을 최소화할 수 있고, 제1 클럭 신호(CLK)와의 커플링도 유발되지 않는다.
도 4는 본 발명의 다른 실시예에 따른 게이트 드라이버의 구체적인 구성을 보여주는 도면이다.
도 4를 참조하면, 게이트 드라이버(150BL)는 복수의 스테이지들(STGB1-STGBm)을 포함한다. 스테이지들(STGB1-STGBm)은 케스케이드 방식으로 연결되어 있으며, 마지막 스테이지(STGBm)를 제외한 나머지 스테이지들(STGB1-STGBm-1)은 홀수 번째 게이트 라인들과 일대일로 연결된다. 스테이지들(STGB1-STGBm) 각각은 도 1에 도시된 타이밍 컨트롤러(120)로부터 제어 신호들(CTRLL) 즉, 제1 및 제2 클럭 신호들(CLK_L, CLKB_L), 제어 신호(INT1_L) 그리고 수직 개시 신호들(STV_L, STVB_L)을 입력받는다. 도면에 도시되지 않았으나, 스테이지들(STGB1-STGBm) 각각은 전압 발생기(130)로부터 제1 내지 제3 전압들(V1, DIR, DIRB) 그리고 제1 및 제2 동작 전압들(VGH, VGL)을 공급받는다.
스테이지(STGB1)는 타이밍 컨트롤러(120)로부터의 수직 개시 신호(STV_L)를 입력받고, 스테이지(STGm)는 수직 개시 신호(STVB_L)를 입력받는다. 예컨대, i번째(k≠1) 스테이지(STGBi)는 i-2번째 스테이지(STGBi-2)의 출력 즉, 게이트라인 구동 신호(Gi-2)를 제1 입력 신호로 입력받고, i+2번째 스테이지(STGi+2)의 출력 즉, 게이트라인 구동 신호(Gi+2)를 제2 입력 신호로 입력받는다. 스테이지들(STGB1-STGBm-1) 각각은 게이트라인 구동 신호(G1-Gm-1)를 출력한다.
짝수 번째 게이트 라인들을 구동하기 위한 게이트 드라이버(150BR)는 도 4에 도시된 게이트 드라이버(150BL)와 유사하게 복수의 스테이지들(STGB2-STGBm+1)을 포함하며, 스테이지들(STGB2-STGBm+1)은 게이트 드라이버(150BL) 내 스테이지들(STGB1-STGBm)과 유사하게 케스케이드 방식으로 연결된다.
도 5는 도 4에 도시된 게이트 드라이버에서 사용되는 신호들의 타이밍도이다.
도 5를 참조하면, 한 프레임의 시작에서 수작 개시 신호들(STV_L, STV_R)이 순차적으로 활성화된다. 그러므로 제1 클럭 신호(CLK_L)에 응답해서 스테이지(STGB1)가 게이트라인 구동 신호(G1)를 활성화하고, 스테이지(STGB1)가 제2 클럭 신호(CLKB_L)에 응답해서 게이트라인 구동 신호(G2)를 활성화한다. 제1 제어 신호(INT1_L)에 응답해서 스테이지(STGB1)는 게이트라인 구동 신호(G1)를 비활성화하고, 제2 제어 신호(INT2_L)에 응답해서 스테이지(STGB2)는 게이트라인 구동 신호(G2)를 비활성화한다. 이와 같은 방법으로 모든 게이트라인 구동 신호들(G1-Gm)이 순차적으로 활성화되어 게이트 라인들이 구동될 수 있다.
도 6은 도 4에 도시된 게이트 드라이버 내 i 번째 스테이지의 구체적인 구성을 보여주는 회로도이다. 본 명세서에서는 i 번째 스테이지(STGBi)의 구체적인 구성을 도시하고 설명하나 게이트 드라이버들(150BL, 150BR) 내 모든 스테이지들(STG1-STGm+1)은 i 번째 스테이지(STGBi)와 동일한 구성을 가지며, 유사하게 동작한다. 그러므로 클럭 신호들(CLK_L, CLK_R)을 구분하지 않고 제1 클럭 신호(CLK)로 표기하고, 마찬가지로 클럭 신호들(CLKB_L, CLKB_R)을 구분하지 않고 제2 클럭 신호(CLKB)로 표기하고 설명한다.
도 6을 참조하면, 스테이지(STGBi)는 프리챠지부(310), 풀업부(320), 부스팅부(330) 그리고 디스챠지부(340)를 포함한다. 프리챠지부(310)는 제1 내지 제4 트랜지스터들(M21-M24)을 포함한다. 제1 트랜지스터(M21)는 제1 입력 신호(Gi-2)와 제4 노드(N4) 사이에 연결되고, 제2 전압(DIR)과 연결된 게이트를 갖는다. 제2 트랜지스터(M22)는 제2 입력 신호(Gi+2)와 제4 노드(N4) 사이에 연결되고, 제3 전압(DIRB)과 연결된 게이트를 갖는다. 제3 및 제4 트랜지스터들(M23, M24)은 제4 노드(N4)와 제1 노드(N1) 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 제2 클럭 신호(CLKB)와 연결된다.
풀업부(320)는 제5 및 제6 트랜지스터들(M25, M26)을 포함한다. 제5 및 제6 트랜지스터들(M25, M26)은 제1 클럭 신호(CLK)와 게이트라인 구동 신호(Gi)가 출력되는 게이트 라인 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 제1 노드(N1)와 연결된다.
부스팅부(330)는 제1 커패시터(C21)를 포함한다. 제1 커패시터(C21)는 액티브-메탈 커패시터(active-to-metal) 커패시터로 구성되며, 액티브 단자가 제1 노드(N1)와 연결되고, 메탈 단자가 제1 전압(V1)과 연결된다.
예컨대, 제1 커패시터(C21)가 n형의 액티브 단자를 갖는 NMOS 트랜지스터로 구현되면, 제1 전압(V1)은 접지 전압과 제1 동작 전압(VGH) 사이의 전압 레벨을 갖는다. 제1 커패시터(C1)가 p형의 액티브 단자를 갖는 PMOS 트랜지스터로 구현되면, 제1 전압(V1)은 접지 전압과 제2 동작 전압(VGL) 사이의 전압 레벨을 갖는다.
디스챠지부(340)는 제7 내지 제14 트랜지스터들(M27-M34)을 포함한다. 제7 및 제8 트랜지스터들(M27, M28)은 제3 전압(DIRB)과 제5 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 제1 입력 신호(Gi-2)와 연결된다.
제11 및 제12 트랜지스터들(M31, M32)은 제1 노드(N11)와 제2 동작 전압(VGL) 사이에 직렬로 순차적으로 연결되고, 각각의 게이트는 제5 노드(N5)와 연결된다. 제13 트랜지스터(M33)는 제1 동작 전압(VGH)과 제5 노드(N5) 사이에 연결되고, 제1 제어 신호(INT1)와 연결된 게이트를 갖는다. 제2 커패시터(C22)는 제5 노드(N5)와 제2 동작 전압(VGL) 사이에 연결된다. 제14 트랜지스터(M34)는 게이트라인 구동 신호(Gi)가 출력되는 게이트 라인과 제2 동작 전압(VGL) 사이에 연결되고, 제5 노드(N5)와 연결된 게이트를 갖는다.
게이트 드라이버들(150BL, 150BR) 내 스테이지들(STG1-STGm+1) 중 i번째 스테이지(STGBi)는 도 6에 도시된 구성을 가지며, i+1 번째 스테이지(STGBi+1)는 i번째 스테이지(STGBi)와 동일한 구성을 가지되, 제2 및 제3 트랜지스터들(M23, M24)의 게이트로 제1 클럭 신호(CLK)가 입력되고, 제5 트랜지스터(M25)의 드레인에 제2 클럭 신호(CLKB)가 입력된다. 또한 i+1 번째 스테이지(STGBi+1)의 제13 트랜지스터(M33)의 게이트는 도 6에 도시된 제2 제어 신호(INT2_L 또는 INT2_R)와 연결된다.
도 7은 도 6에 도시된 i번째 스테이지(STGBi)에서 사용되는 신호들의 타이밍도이다.
도 6 및 도 7을 참조하면, 제2 클럭 신호(CLKB)가 하이 레벨로 천이하고, 제1 입력 신호(Gi-2)가 하이 레벨로 활성화되면, 제1, 제3 및 제4 트랜지스터들(M21, M23, M24)이 턴 온된다. 그러므로 제1 노드(N1)의 전압 레벨은 상승한다. 그러나 제1 클럭 신호(CLK)가 로우 레벨이므로 제5 및 제6 트랜지스터들(M25, M26)은 턴 온되지 않는다. 이 때 커패시터(C1)는 작은 커패시턴스를 갖는 커패시터로서 동작한다.
제1 클럭 신호(CLK)가 하이 레벨로 천이하면, 제5 및 제6 트랜지스터들(M25, M26)이 턴 온되어서 게이트라인 구동 신호(Gi)는 하이 레벨로 천이한다. 이때 제6 트랜지스터(M26)는 커패시터로서 동작하므로, 제1 노드(N1)는 부스팅될 수 있다.
다시 제1 클럭 신호(CLK)가 로우 레벨로 천이하면, 제5 및 제6 트랜지스터들(M25, M26)이 턴 오프된다. 그리고 나서 제1 제어 신호(INT1)가 하이 레벨로 천이하면 제13 트랜지스터(M33)가 턴 온되고, 제5 노드(N5)의 전압 레벨이 상승한다. 따라서 제14 트랜지스터(M34)가 턴 온되어서 게이트라인 구동 신호(Gi)는 제2 동작 전압(VGL) 레벨로 디스챠지된다.
도 5에 도시된 바와 같이, 제1 제어 신호(INT1)는 주기적으로 하이 레벨로 천이하므로 게이트라인 구동 신호(Gi)는 주기적으로 제2 동작 전압(VGL)으로 디스챠지될 수 있다. 한편, 제13 트랜지스터(M33)에 의해서 제5 노드(N5)의 전압레벨이 상승하면 제11 및 제12 트랜지스터들(M31, M32)이 턴 온되어서, 제1 노드(N1)도 제2 동작 전압(VGL)으로 디스챠지된다. 또한, 제2 입력 신호(Gi+2)가 하이 레벨로 활성화되면, 제9 및 제10 트랜지스터들(M29, M30)에 의해서 제5 노드(N5)는 제2 전압(DIR)으로 상승하므로 제1 노드(N1) 및 게이트라인 구동 신호(Gi)가 제2 동작 전압(VGL)으로 디스챠지될 수 있다. 즉, 게이트라인 구동 신호(Gi)가 제1 클럭 신호(CLK)에 의해서 하이 레벨로 구동되는 구간을 제외한 나머지 구간에서 제5 노드(N5)는 항상 하이 레벨로 구동되므로, 게이트라인 구동 신호(Gi)는 제2 동작 전압(VGL)으로 유지될 수 있다.
이 실시예에서 제1 커패시터(C11)는 게이트 라인과 분리되어 있으므로 게이트 라인과 인접한 신호 라인들 예를 들면, 소스 라인 또는 공통 전압 라인 등에 의한 커플링 커패시턴스의 영향을 최소화할 수 있고, 제1 클럭 신호(CLK)와의 커플링도 유발되지 않는다. 또한 제1 커패시터(C11)를 액티브-메탈 커패시터로 구현함으로써 제1 노드(N2) 및 게이트라인 구동 신호(Gi)의 리플(ripple)이 최소화될 수 있다. 더욱이 제2 커패시터(C22)에 의해서 제5 노드(N5)의 전압 레벨 변화를 최소화할 수 있으므로 게이트라인 구동 신호(Gi)의 리플이 감소된다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100: 액정 표시 장치 110: 액정 패널
120: 타이밍 컨트롤러 130: 전압 발생기
140: 소스 드라이버 150L, 150R: 게이트 드라이버
STG1-STGm+1, STGB1-STGm+1: 스테이지
210, 310: 프리챠지부 220, 320: 풀업부
240, 330: 부스팅부 250, 340: 디스챠지부

Claims (14)

  1. 제1 입력 신호에 응답해서 제1 노드를 프리챠지하는 프리챠지부와;
    상기 제1 노드의 신호에 응답해서 제1 클럭 신호로 게이트 라인을 구동하기 위한 게이트 구동 신호를 출력하는 풀업부와;
    상기 제1 노드와 제1 전압 사이에 연결된 제1 커패시터; 그리고
    제2 입력 신호 및 제2 클럭 신호에 응답해서 상기 제1 노드를 디스챠지하는 디스챠지부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 제1 커패시터는,
    액티브-메탈(active-to-metal) 커패시터를 포함하며, 액티브 단자가 상기 제1 노드와 연결되고, 메탈 단자가 상기 제1 전압과 연결되는 것을 특징으로 하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 액티브-메탈 커패시터의 상기 액티브 단자가 n형일 때, 상기 제1 전압은 접지 전압과 제1 동작 전압 사이의 전압 레벨로 설정되고,
    상기 액티브-메탈 커패시터의 상기 액티브 단자가 p형일 때, 상기 제1 전압은 상기 접지 전압과 제2 동작 전압 사이의 전압 레벨로 설정되는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 프리챠지부는,
    제2 전압과 제2 노드 사이에 연결되고, 제1 입력 신호에 의해서 제어되는 게이트를 갖는 제1 트랜지스터; 그리고
    상기 제2 전압과 상기 제1 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 게이트를 갖는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 풀업부는 상기 제1 클럭 신호와 상기 게이트 라인 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 갖는 제3 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 5 항에 있어서,
    상기 게이트 라인과 상기 제2 노드 사이에 연결되고, 상기 게이트 라인의 신호에 의해서 제어되는 게이트를 갖는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 6 항에 있어서,
    상기 디스챠지부는,
    상기 제2 노드와 제3 전압 사이에 연결되고, 제2 입력 신호에 의해서 제어되는 게이트를 갖는 제 5 트랜지스터와;
    상기 제2 노드와 상기 제2 동작 전압 사이에 연결되고, 제3 노드와 연결된 게이트를 갖는 제6 트랜지스터와;
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제3 노드와 연결된 게이트를 갖는 제7 트랜지스터와;
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 게이트를 갖는 제8 트랜지스터와;
    상기 제1 클럭 신호와 상기 제3 노드 사이에 연결된 제2 커패시터와;
    상기 제3 노드와 상기 제2 동작 전압 사이에 연결되고, 상기 제1 노드와 연결된 게이트를 갖는 제9 트랜지스터와;
    상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고, 상기 제3 노드와 연결된 게이트를 갖는 제10 트랜지스터; 그리고
    상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고, 상기 제2 클럭 신호와 연결된 게이트를 갖는 제11 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 3 항에 있어서,
    상기 프리챠지부는,
    상기 제1 입력 신호와 제4 노드 사이에 연결되고, 제2 전압과 연결된 게이트를 갖는 제1 트랜지스터와;
    상기 제2 입력 신호와 상기 제4 노드 사이에 연결되고, 제3 전압과 연결된 게이트를 갖는 제2 트랜지스터; 그리고
    상기 제4 노드와 상기 제1 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제2 클럭 신호와 연결된 제3 및 4 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 8 항에 있어서,
    상기 풀업부는,
    상기 제1 클럭 신호와 상기 게이트 라인 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제1 노드와 연결된 제5 및 제6 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제 9 항에 있어서,
    상기 디스챠지부는,
    상기 제3 전압과 제5 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제1 입력 신호와 연결된 제7 및 제8 트랜지스터들과;
    상기 제2 전압과 상기 제5 노드 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제2 입력 신호와 연결된 제9 및 제10 트랜지스터들과;
    상기 제1 노드와 상기 제2 동작 전압 사이에 직렬로 순차적으로 연결되고, 각각의 게이트가 상기 제5 노드와 연결된 제11 및 제12 트랜지스터들과;
    상기 제2 동작 전압과 상기 제5 노드 사이에 연결되고, 제어 신호와 연결된 게이트를 갖는 제12 트랜지스터와;
    상기 제5 노드와 상기 제2 동작 전압 사이에 연결된 제2 커패시터; 그리고
    상기 게이트 라인과 상기 제2 동작 전압 사이에 연결되고 상기 제5 노드와 연결된 게이트를 갖는 제14 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 복수의 게이트 라인들과, 상기 게이트 라인들에 수직으로 교차된 복수의 소스 라인들 및 상기 게이트 라인들과 상기 소스 라인들의 교차점에 각각 형성된 복수의 픽셀들을 포함하는 디스플레이 패널과;
    상기 게이트 라인들 중 일군의 게이트 라인들을 구동하며, 복수의 제1 스테이지들이 종속적으로 연결된 제1 게이트 구동 회로; 그리고
    상기 게이트 라인들 중 타군의 게이트 라인들을 구동하며 복수의 제2 스테이지들이 종속적으로 연결된 제2 게이트 구동 회로를 포함하며;
    상기 제1 및 제2 스테이지들 각각은,
    제1 입력 신호에 응답해서 제1 노드를 프리챠지하는 프리챠지부와;
    상기 제1 노드의 신호에 응답해서 제1 클럭 신호로 게이트 라인을 구동하는 풀업부와;
    상기 제1 노드와 제1 전압 사이에 연결된 제1 커패시터; 그리고
    제2 입력 신호 및 제2 클럭 신호에 응답해서 상기 제1 노드를 디스챠지하는 디스챠지부를 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 게이트 구동 회로는 홀수 번째 게이트 라인들을 구동하고, 상기 제2 게이트 구동 회로는 짝수 번째 게이트 라인들을 구동하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 커패시터는,
    액티브-메탈(active-to-metal) 커패시터를 포함하며, 액티브 단자가 상기 제1 노드와 연결되고, 메탈 단자가 상기 제1 전압과 연결되는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 액티브-메탈 커패시터의 상기 액티브 단자가 n형일 때, 상기 제1 전압은 접지 전압과 제1 동작 전압 사이의 전압 레벨로 설정되고,
    상기 액티브-메탈 커패시터의 상기 액티브 단자가 p형일 때, 상기 제1 전압은 상기 접지 전압과 제2 동작 전압 사이의 전압 레벨로 설정되는 것을 특징으로 하는 표시 장치.
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