KR101641312B1

KR101641312B1 - 표시 패널

Info

Publication number: KR101641312B1
Application number: KR1020090126578A
Authority: KR
Inventors: 고광범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-12-18
Filing date: 2009-12-18
Publication date: 2016-07-21
Also published as: US8723844B2; US20110148853A1; EP2357643A1; KR20110069970A

Abstract

본 발명은 표시 패널에 대한 발명으로 좀더 상세하게는 비정질 실리콘 게이트 구동부를 가지는 표시 패널에서 두 개의 클록 신호 및 두 개의 게이트 전압을 이용하는 두 개의 인버터를 사용한다. 그 결과 스테이지(SR)의 전압을 안정화시킬 수 있으며, 고온에서도 노이즈가 감소시킬 수 있다. 또한, Q 접점을 용이하게 저전압(Vss)으로 바꾸거나 전달 신호(CR)에 노이즈가 포함되지 않도록 하여 고온에서의 노이즈를 감소시킬 수도 있다.

고온 노이즈, 비정질 실리콘 게이트 구동부, 더블 인버터

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다. 그렇지만, 이와 같이 집적된 게이트 구동부는 온도에 따라서 박막 트랜지스터의 반도체(특히 비정질 반도체)가 가지는 특성이 변하는 문제가 있으며, 그 결과 고온에서 출력되는 게이트 전압은 일정한 파형을 가지지 못하고 노이즈가 발생하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부가 온도가 변하더라도 노이즈가 발생하지 않고 일정한 파형의 게이트 전압이 출력되도록 하기 위한 것이다.

본 발명의 한 실시예에 따른 표시 패널은 게이트선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 다수의 스테이지를 포함하며, 기판 위에 집적된 게이트 구동부를 포함하며, 상기 스테이지는 제1 클록 신호에 따라 동작하는 제1 인버터와 상기 제1 클록 신호와 위상이 반대인 제2 클록 신호에 따라 동작하는 제2 인버터를 포함하여 게이트 전압을 출력한다.

상기 제1 인버터는 다음단 스테이지의 게이트 전압을 입력받으며, 상기 제2 인버터는 본단 스테이지의 게이트 전압을 입력받을 수 있다.

상기 제1 인버터의 출력 및 상기 제2 인버터의 출력에 따라서 상기 게이트 전압을 저전압으로 바꿀 수 있다.

상기 스테이지는 저전압, 전단 스테이지의 전달 신호 및 다음단 스테이지의 게이트 전압을 인가받아 동작할 수 있다.

상기 스테이지는 입력부, 풀다운 구동부, 출력부 및 전달 신호 생성부를 더 포함할 수 있다.

상기 출력부 및 상기 전달 신호 생성부는 제1 접점의 전압에 따라 각각 게이트 온 전압 및 전달 신호를 출력할 수 있다.

상기 풀다운 구동부는 상기 제1 접점의 전압 또는 상기 게이트 전압을 상기 저전압으로 바꿀 수 있다.

상기 제1 인버터의 출력 및 상기 제2 인버터의 출력은 제2 접점에서 연결되어 있을 수 있다.

상기 제1 인버터는 상기 제1 클록 신호로 하이가 인가되면 상기 제2 접점에 하이 신호를 인가하고, 상기 다음단 스테이지의 게이트 온 전압이 인가되면 상기 제2 접점을 저전압으로 바꾸고, 상기 제2 인버터는 상기 제2 클록 신호로 하이가 인가되면 상기 제2 접점에 하이 신호를 인가하고, 상기 본단 스테이지의 게이트 온 전압이 인가되면 상기 제2 접점을 저전압으로 바꿀 수 있다.

상기 제2 접점의 전압은 상기 게이트 전압이 하이인 게이트 온 전압이 인가되는 구간 및 그 다음 1H 구간동안만 로우 레벨을 가질 수 있다.

전단 스테이지의 상기 제2 접점의 전압에 따라서 본단 스테이지의 상기 제1 접점의 전압을 상기 저전압으로 바꿀 수 있다.

전단 스테이지의 상기 제2 접점의 전압에 따라서 본단 스테이지의 상기 전달 신호를 상기 저전압으로 바꿀 수 있다.

본 발명의 실시예에 따르면 두 개의 클록 신호 및 두 개의 게이트 전압을 이용하는 두 개의 인버터를 사용하여 스테이지(SR)의 전압을 안정화시킬 수 있으며, 고온에서도 노이즈가 감소하는 장점을 가지며, Q 접점을 용이하게 저전압(Vss)으로 바꿀 수 있다. 또한, 전달 신호(CR)에 노이즈가 포함되지 않도록 하여 고온에서의 노이즈를 감소시킬 수 있다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1을 참고하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450)의 위에 형성된 데이터 드라이버 IC(460)에서 데이터 전압을 인가받는다. 한편, 게이트 구동부(500, 550) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)의 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 전압(Vss)을 제공하는 신호를 포함한다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 캐패시터(Clc), 유지 캐패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되 어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 캐패시터(Clc) 및 유지 캐패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 전극은 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 전극은 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 전극은 액정 캐패시터(Clc)의 일측 단자 및 유지 캐패시터(Cst)의 일측 단자에 연결된다. 액정 캐패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 캐패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압을 인가받는다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 하측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.

게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신 호(STVP) 및 게이트 오프 전압에 준하는 전압(Vss)은 도 1에서와 같이 최 외각측에 위치하는 가요성 인쇄 회로막(450) 중 하나를 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다.

이상에서는 표시 패널의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선(G1-Gn)을 중심으로 살펴본다.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 2에서는 게이트 구동부(500)를 상세하게 도시하고 있다.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1-SRn+1)를 포함한다. 각 스테이지(SR1-SRn+1)는 두 개의 입력 단자(IN1, IN2), 두 개의 클럭 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받는 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.

우선 제1 입력 단자(IN1)는 이전 단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음 단 스테이지의 출력 단자(OUT)와 연결되어 다음 단의 게이트 전압을 인가 받는다. 여기서, 마지막에 형성되어 있는 n+1번째 스테 이지(SRn+1; 더미 스테이지)의 경우에는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.

다수의 스테이지 중 홀수번째 스테이지의 제1 클럭 단자(CK1)에는 제1 클럭(CKV)이 인가되고, 제2 클럭 단자(CK2)에는 반전된 위상을 갖는 제2 클럭(CKVB)이 인가된다. 한편, 짝수번째 스테이지의 제1 클럭 단자(CK1)에는 제2 클럭(CKVB)이 인가되며, 제2 클럭 단자(CK2)에는 제1 클럭(CKV)이 인가되어 홀수번째 스테이지와 비교할 때 동일 단자로 입력되는 클록의 위상은 반대가 된다.

전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)이 인가되며, 리셋 단자(RE)에는 맨 마지막에 위치하는 더미 스테이지(SRn+1)의 전달 신호 출력 단자(CRout)와 연결된다.

여기서 더미 스테이지(SRn+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SRn+1)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않는다. (도 2 참고)

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 제1 클록 입력 단자(CK1) 및 제2 클록 입력 단자(CK2)를 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오 프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 게이트 전압(OUT 단자로부터 출력된 전압)를 각각 입력 받아 첫 번째 게이트 라인으로 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달한다.

상기 제2 스테이지(SR2)는 상기 제1 및 제2 클록 입력 단자(CK1, CK2)을 통해 외부로부터 제공되는 제2 클록 신호(CKVB) 및 제1 클록 신호(CKV)를 각각 입력받고, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 제공되는 게이트 전압를 각각 입력 받아 두 번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1)로 전달한다.

상기와 같은 동일 방법으로, 제n 스테이지(SRn)는 제1 및 제2 클럭 단자(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 게이트 전압를 각각 입력 받아 n번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 더미 스테이 지(SRn+1)의 제1 입력 단자(IN1)로 전달한다.

도 2를 통하여 전체적인 게이트 구동부(500)의 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 구조를 좀 더 상세하게 살펴본다.

도 3은 도 2에서 하나의 스테이지(SR)를 확대하여 도시한 회로도이다.

도 3을 참조하면, 본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514) 및 풀다운 구동부(515, 516)를 포함한다.

입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 전극 및 제어 전극은 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 전극은 Q 접점(제1 접점이라고도 함)과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

인버터부(512)는 제1 인버터(512-1) 및 제2 인버터(512-2)를 포함한다.

먼저 제1 인버터(512-1)는 4개의 트랜지스터(제7' 트랜지스터(Tr7'), 제8' 트랜지스터(Tr8'), 제12' 트랜지스터(Tr12')및 제13' 트랜지스터(Tr13')와 두 개의 캐패시터(제3' 캐패시터(C3'), 제4' 캐패시터(C4')를 포함한다. 먼저 제12' 트랜지스터(Tr12')의 제어 전극과 입력 전극은 공통 연결되어 제2 클럭 단자(CK2)을 통하여 제2 클록 신호(CKVB) 또는 제1 클록 신호(CKV)를 입력 받고, 출력 전극이 제13' 트랜지스터(Tr13')의 입력 전극에 연결되어 있다. 제13' 트랜지스터(Tr13')는 제어 전극이 제2 입력 단자(IN2)에 연결되어 후단 스테이지의 게이트 전압을 인가 받으며, 출력 전극은 전압 입력 단자(Vin)에 연결되어 저전압(Vss)이 인가된다. 그리고 제7' 트랜지스터(Tr7')의 입력 전극도 제12' 트랜지스터(Tr12')의 출력 전극과 연결되어 있으며, 입력 전극은 제2 클럭 단자(CK2)을 통하여 제2 클록 신호(CKVB) 또는 제1 클록 신호(CKV)를 입력 받고, 출력 전극은 제8' 트랜지스터(Tr8')의 입력 전극과 연결되어 있다. 제8' 트랜지스터(Tr8')의 제어 전극은 제2 입력 단자(IN2)에 연결되어 있으며, 출력 전극은 전압 입력 단자(Vin)에 연결되어 있다. 한편, 제7' 트랜지스터(Tr7')의 제어 전극과 입력 전극 사이에는 제3' 캐패시터(C3')가 형성되어 있으며, 제7' 트랜지스터(Tr7')의 제어 전극과 출력 전극 사이에는 제4' 캐패시터(C4')가 형성되어 있는데, 제3' 캐패시터(C3')와 제4' 캐패시터(C4')은 기생 캐패시터일 수 있다.

이상과 같은 제1 인버터(512-1)는 제2 클럭 단자(CK2)로 하이(high) 신호가 인가되면, 제12' 트랜지스터(Tr12')를 통하여 제13' 트랜지스터(Tr13')의 입력 전극으로 하이 신호가 인가되고, 제7' 트랜지스터(Tr7')의 제어 전극으로 하이 신호가 인가되어 제7' 트랜지스터(Tr7')는 턴 온 되고, 그 결과 제8' 트랜지스터(Tr8')의 입력 전극을 하이 신호가 인가된다. 그 후, 제2 입력 단자(IN2)로 다음 스테이지의 게이트 온 전압이 인가되면, 제13' 트랜지스터(Tr13') 및 제8' 트랜지스터(Tr8')가 턴 온 되어 입력 전극으로 인가된 하이 신호가 저전압(Vss)으로 변하게 된다.

한편, 제2 인버터(512-2)는 4개의 트랜지스터(제7 트랜지스터(Tr7), 제8 트 랜지스터(Tr8), 제12 트랜지스터(Tr12) 및 제13 트랜지스터(Tr13))와 두 개의 캐패시터(제3 캐패시터(C3), 제4 캐패시터(C4))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 전극과 입력 전극은 공통 연결되어 제1 클럭 단자(CK1)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받고, 출력 전극이 제13 트랜지스터(Tr13)의 입력 전극에 연결되어 있다. 제13 트랜지스터(Tr13)는 제어 전극이 본 단 게이트 전압을 인가 받으며, 출력 전극은 전압 입력 단자(Vin)에 연결되어 저전압(Vss)이 인가된다. 그리고 제7 트랜지스터(Tr7)의 입력 전극도 제12 트랜지스터(Tr12)의 출력 전극과 연결되어 있으며, 입력 전극은 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받고, 출력 전극은 제8 트랜지스터(Tr8)의 입력 전극과 연결되어 있다. 제8 트랜지스터(Tr8)의 제어 전극은 본 단 게이트 전압을 인가 받으며, 출력 전극은 전압 입력 단자(Vin)에 연결되어 있다. 한편, 제7 트랜지스터(Tr7)의 제어 전극과 입력 전극 사이에는 제3 캐패시터(C3)가 형성되어 있으며, 제7 트랜지스터(Tr7)의 제어 전극과 출력 전극 사이에는 제4 캐패시터(C4)가 형성되어 있는데, 제3 캐패시터(C3)와 제4 캐패시터(C4)은 기생 캐패시터일 수 있다.

이상과 같은 제2 인버터(512-2)는 제1 클럭 단자(CK1)로 하이(high) 신호가 인가되면, 제12 트랜지스터(Tr12)를 통하여 제13 트랜지스터(Tr13)의 입력 전극으로 하이 신호가 인가되고, 제7 트랜지스터(Tr7)의 제어 전극으로 하이 신호가 인가되어 제7 트랜지스터(Tr7)는 턴 온 되고, 그 결과 제8 트랜지스터(Tr8)의 입력 전극을 하이 신호가 인가된다. 그 후, 본 단의 게이트 온 전압이 인가되면, 제13 트 랜지스터(Tr13) 및 제8 트랜지스터(Tr8)가 턴 온 되어 입력 전극으로 인가된 하이 신호가 저전압(Vss)으로 변하게 된다.

제1 인버터(512-1)과 제2 인버터(512-2)는 동작이 유사하지만, 입력되는 클록 신호가 서로 반대 위상을 가진다. 또한, 제1 인버터(512-1)에서는 다음단 스테이지의 게이트 온 전압에 의하여 하이 신호가 저전압(Vss)으로 변하지만, 제2 인버터(512-2)에서는 본 단 게이트 온 전압에 의하여 하이 신호가 저전압(Vss)으로 변하여 양 인버터가 동작하는 시간이 1H 만큼의 차이가 있다.

제1 인버터(512-1)과 제2 인버터(512-2)는 서로 A 접점(제2 접점이라고도 함)에서 서로 연결되어 있다. A 접점은 제1 인버터(512-1)의 제7' 트랜지스터(Tr7')의 출력 전극과 제2 인버터(512-2)의 제7 트랜지스터(Tr7)의 출력 전극과 연결되어 있다. 즉, 제1 인버터(512-1)의 제7' 트랜지스터(Tr7')가 하이 신호를 출력하거나 제2 인버터(512-2)의 제7 트랜지스터(Tr7)가 하이 신호를 출력하면 A 접점은 하이 신호를 출력하게 된다. A 접점은 풀 다운 구동부 중 일부(515)와 연결되어 동작하는데, 이에 대해서는 후술한다.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15)) 및 하나의 캐패시터(제2 캐패시터(C2))를 포함한다. 제15 트랜지스터(Tr15)의 입력 전극에는 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 전극이 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고 상기 제어 전극과 출력 전극이 제2 캐패시터(C2)로 연결되어 있다. 여기서, 제2 캐패시터(C2)는 기생 캐패시터일 수 있다. 전달 신호 생성부(512)는 Q 접점에서 의 전압 및 상기 제1 클록 신호(CKV)에 따라 전달 신호(CR)를 전달 신호 출력 단자(CRout)으로 출력한다.

출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 캐패시터(제1 캐패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 전극은 Q 접점에 연결되고, 입력 전극은 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 전극과 출력 전극이 제1 캐패시터(C1)로 연결되며, 출력 전극이 게이트선과 연결되어 있다. 출력부(513)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다.

풀-다운 구동부(515, 516)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀-다운 구동부(515, 516)는 7개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 내지 제11 트랜지스터(Tr11))를 포함한다.

먼저, 제5 트랜지스터(Tr5), 제10 트랜지스터(Tr10) 및 제11 트랜지스터(Tr11)는 전단 스테이지(SR)의 전달 신호(CR)가 입력되는 제1 입력 단자(IN1)와 게이트 오프 전압에 준하는 저전압(Vss)이 인가되는 전압 입력 단자(Vin) 사이에 직렬로 연결되어 있다. 제5 및 제11 트랜지스터(Tr5, Tr11)의 제어 전극에는 제2 클럭 단자(CK2)을 통하여 제2 클록 신호(CKVB) 또는 제1 클록 신호(CKV)를 입력 받으며, 제10 트랜지스터(Tr10)의 제어 전극에는 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받는다. 또한 제11 트랜지스터(Tr11)와 제10 트랜지스터(Tr10) 사이에는 Q 접점이 연결되어 있고, 제10 트랜지스터(Tr10)와 제5 트랜지스터(Tr5) 사이에는 상기 출력부(514)의 제1 트랜지스터(Tr1)의 출력 전극, 즉, 게이트선과 연결되어 있다. 제1 클럭 단자(CK1)와 제2 클럭 단자(CK2)에 입력되는 클록은 서로 반대 위상을 가지므로 제5 트랜지스터(Tr5)와 제11 트랜지스터(Tr11)는 동일한 타이밍에 턴 온 되며, 제10 트랜지스터(Tr10)는 제5 트랜지스터(Tr5)와 제11 트랜지스터(Tr11)가 턴 오프인 구간에서 턴 온된다. 그 결과 제5 트랜지스터(Tr5)가 턴 온 되면 게이트 전압 출력 단자(Out)의 전압을 저전압(Vss)으로 바꾸며, 제11 트랜지스터(Tr11)가 턴 온 되면 제1 입력 단자(IN1)의 전위를 Q 접점의 전위와 일치시키는 역할을 하며, 제10 트랜지스터(Tr10)는 Q 접점의 전위를 게이트 전압 출력 단자(Out)의 전위와 일치시키는 역할을 한다. 이와 같은 동작을 통하여 각 부분에 남아있는 전하를 분산시키면서 Q 접점을 통하여 저전압(Vss)이 인가되는 전압 입력 단자(Vin)로 유출되도록 한다.

한편, 한 쌍의 트랜지스터(Tr6, Tr9)는 Q 접점과 저전압(Vss) 사이에 병렬로 연결되어 있다. 제6 트랜지스터(Tr6)의 제어 전극에는 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)를 인가 받으며, 제9 트랜지스터(Tr9)의 제어 전극에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다. 그 결과 제9 트랜지스터(Tr9)로 인하여 다음 스테이지에서 게이트 온 전압이 인가되면, Q 접점의 전압이 저전압(Vss)으로 바뀌어 더 이상 게이트 전압을 출력하지 못하도록 하며, 제6 트랜지스터(Tr6)로 인하여 모든 스테이지를 통하여 게이트 온 전압이 인가된 후 모든 스테이지의 Q 접점의 전압을 한번 더 저전압(Vss)으로 리셋 해준다.

마지막으로 한 쌍의 트랜지스터(Tr2, Tr3)는 출력부(514)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있다. 제3 트랜지스터(Tr3)의 제어 전극은 인버터(512)의 A 접점에 연결되어 있으며, 제2 트랜지스터(Tr2)의 제어 전극에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다. 그 결과 제2 트랜지스터(Tr2)는 다음 스테이지의 게이트 전압이 인가되면 본단의 게이트 전압 출력 단자(Out)의 전압을 저전압(Vss)으로 낮추어 게이트 전압이 더 이상 출력되지 않도록 한다. 한편, 제3 트랜지스터(Tr3)는 A 접점의 전압이 하이인 경우 게이트 전압 출력 단자(Out)의 전압을 저전압(Vss)으로 만드는데, A 접점의 전압에 대해서는 도 4에서 상세하게 살펴본다.

도 2에서도 설명한 바와 같이 게이트 구동부(500)의 각 스테이지에는 제1 및 제2 클록 신호(CKV, CKVB)가 모두 입력되며, 상기 제1 및 제2 클록 신호(CKV, CKVB)는 각 스테이지마다 제1 및 제2 클럭 단자(CK1, CK2)에 번갈아 입력된다.

스테이지(SR)에 형성되어 있는 트랜지스터들은 NMOS 트랜지스터일 수 있다.

이하에서는 도 4를 통하여 도 3의 실시예의 신호 파형을 살펴본다.

도 4는 도 3의 실시예에 따른 게이트 구동부의 A 접점 전압 및 출력 게이트 전압 파형을 도시한 그래프이다.

우선 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대이다. 그리고 L번째(본단) 스테이지(여기서 L은 홀수임)에서의 게이트 온 전압 및 L+1번 째(다음단) 스테이지에서의 게이트 온 전압은 1H 만큼 차이가 있다. 이때, 인버터(512)의 출력단인 A 접점의 전압은 본 단의 게이트 온 전압이 인가되는 구간과 그 다음 1H 구간 동안만 로우(low) 레벨(도 4의 P 참고)을 가지며, 그 외의 구간에는 하이(high) 레벨을 가진다. A 접점이 하이 레벨인 경우에는 제3 트랜지스터(Tr3)에 의하여 게이트 전압 출력 단자(Out)가 저전압(Vss)을 가지므로 게이트 온 전압을 출력할 수 없다. 이에 게이트 온 전압이 출력되는 구간동안에는 A 접점이 로우 레벨을 가져야 하며, 게이트 온 전압이 발생하기 전까지 게이트 전압 출력 단자(Out)를 저전압(Vss)으로 유지시켜 게이트 온 전압에 노이즈가 포함되지 않도록 한다. A 접점은 게이트 온 전압이 출력된 후 1H 동안에도 로우 레벨을 가져 게이트 전압 출력 단자(Out)를 저전압으로 낮춰주지 않지만, 다음 스테이지의 게이트 온 전압이 제2 입력 단자(IN2)를 통하여 입력되어 제2 트랜지스터(Tr2)에 의하여 게이트 전압 출력 단자(Out)가 저전압(Vss)으로 바뀌므로 해당 부분은 로우 레벨을 가져도 된다.

A 접점의 출력을 생성하는 부분을 인버터라고 하는 이유는 본단 스테이지의 제1 클록 단자(CK1)로 하이 신호가 인가될 때 게이트 온 전압이 출력되지만, A 접점은 도 4와 같이 해당 구간에서 로우 레벨을 가져 인버터라고 명명되고 있다.

이하에서는 도 5를 통하여 하나의 스테이지에서 게이트 온 전압과 A 접점에서의 전압의 실제 파형을 살펴본다.

도 5는 도 3의 실시예에 따른 A 접점의 전압 및 게이트 온 전압을 측정한 그래프이다.

도 5에서 볼 수 있는 바와 같이 게이트 온 전압(실선)은 한 프레임 마다 출력되며, 그 외의 구간에서는 약간의 변동이 있지만, 저전압(Vss)에 준하는 전압을 가진다. 한편, A 접점의 전압(점선)은 게이트 온 전압이 인가되는 구간과 그 다음의 1H 동안 저전압(Vss)을 가지며, 그 외의 구간에서는 1H 마다 일정 전압 범위내에서 변하는 전압을 가진다.

이는 인버터(512)가 두 개(512-1, 512-2)로 구성되어 두 개의 클록 신호(CKV, CKVB) 및 두 개의 게이트 전압(본 단의 게이트 전압 및 다음 단의 게이트 전압)을 인가받아 동작하므로 1H의 주기로 변하는 전압을 가진다. 만약, 인버터(512)가 두 개 중 하나만 형성되는 경우에는 A 접점의 출력은 2H를 주기로 변하게 되며, 그 결과 A 접점이 스윙하는 전압범위도 도 5에 비하여 커질 수 밖에 없다. 그 결과 A 접점의 스윙 전압 범위로 인하여 스테이지(SR)의 전압도 비례하여 변동이 커질 수 밖에 없는 문제가 발생한다. 그러므로 본 발명과 같이 두 개의 클록 신호 및 두 개의 게이트 전압을 이용하면 스테이지(SR)의 전압을 안정화시킬 수 있으며, 고온에서도 노이즈가 감소하는 장점을 가진다.

이하에서는 본 발명의 또 다른 실시예에 따른 게이트 구동부에 대하여 도 6 및 도 7을 참고하여 살펴본다.

도 6A 및 도 6B는 도 2에서 인접한 두 개의 스테이지(SR)를 확대하여 도시한 회로도이다.

도 6A와 도 6B는 도 3의 실시예와 달리 Q 접점의 전압을 저전압(Vss)으로 바꿔주는 Q 트랜지스터(Tr-Q)를 더 포함하며, Q 트랜지스터(Tr-Q)는 전단의 A 접점 전압에 따라서 동작한다. 한편, 도 6A와 도 6B는 ①을 통하여 서로 연결되어 있다.

도 6A 및 도 6B를 참조하면, 본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 풀다운 구동부(515, 516) 및 Q 트랜지스터(Tr-Q)를 포함한다. Q 트랜지스터(Tr-Q)의 동작을 기준으로 보면, 풀다운 구동부(515, 516)에 포함되는 것이 마땅하나, 도 3과의 차이를 부각하기 위하여 별도로 빼서 설명한다.

또한, 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 풀다운 구동부(515, 516)는 도 3의 실시예와 연결관계가 동일하므로 설명은 생략한다.

도 6A 및 도 6B 실시예의 특징인 Q 트랜지스터(Tr-Q)를 살펴보면, Q 트랜지스터(Tr-Q)의 제어 전극은 전단 스테이지의 A 접점과 연결되어 있다. (도 6A와 도 6B간에 연결된 ① 선을 참고) 또한, Q 트랜지스터(Tr-Q)의 입력 전극은 본 단 스테이지의 Q 접점과 연결되며, 출력 전극은 전압 입력 단자(Vin)와 연결되어 저전압(Vss)을 인가 받는다. 그 결과 Q 트랜지스터(Tr-Q)는 전단 스테이지의 A 접점이 하이(high)일 때, Q 접점의 전압을 저전압(Vss)으로 바꾸는 역할을 한다. Q 트랜지스터(Tr-Q)의 특성에 대해서는 도 7에서 후술한다.

도 7은 도 6A 및 도 6B의 실시예에 따른 게이트 구동부의 Q 접점 전압, A 접점 전압 및 출력 게이트 전압 파형을 도시한 그래프이다.

우선 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대인데, 도 7에서는 제1 클록 신호(CKV)만 도시하였으며, 제2 클록 신호는 생략하였다. 그리고 L번째(본단) 스테이지(여기서 L은 홀수임)에서의 게이트 온 전압 및 L번째(본단) 스테이지에서의 A 접점의 전압은 도 4에서 도시한 바와 동일하다.

도 6A 및 도 6B에서 추가된 Q 트랜지스터(Tr-Q)는 Q 접점의 전압을 저전압(Vss)으로 바꾸어주는 것이므로 Q 접점의 전압을 살펴볼 필요가 있다. 이에 도 7에서는 L번째(본단) 스테이지의 Q 접점의 전압도 도시하였다. L번째(본단) 스테이지의 Q 접점의 전압은 본단에서 게이트 온 전압이 출력 되기 전 1H동안에 1차적으로 제1 캐패시터(C1)에 전압이 충전(1차 충전)되고, 그 다음 1H동안 전압이 부스트(2차 충전)되어 높아지면서 게이트 온 전압을 출력하게 된다. 이와 같은 Q 접점의 1차 충전 및 2차 충전은 높은 전압을 가지는 게이트 온 전압을 출력하기 위해서는 반드시 필요한 단계이다. 그러므로 Q 접점을 저전압(Vss)으로 바꾸는 것은 1차 충전 및 2차 충전이 이루어지지 않는 구간에서 이루어져야 한다. 이는 도 7에서 도시하고 있는 전단(L-1 번째) 스테이지의 A 접점의 로우 전압 구간과 일치하므로 Q 트랜지스터(Tr-Q)의 제어 단자를 전단 스테이지의 A 접점과 연결하여 Q 접점이 1차 충전 및 2차 충전시에는 저전압(Vss)으로 낮아지지 않도록 하기 위한 것이다.

도 6A 및 도 6B에서 Q 접점의 전압을 추가 제어하는 이유는 고온에서 노이즈가 발생하는 이유 중 하나가 Q 접점의 전압에 리플(ripple)이 발생하기 때문이다. 그러므로, 이를 제거하기 위하여 Q 접점의 전압을 저전압(Vss)으로 바꿔주어 고온에서의 노이즈를 줄일 수 있다.

또한, 이와 같이 전단 스테이지의 A 접점을 이용하는 경우에는 Q 접점의 전 압을 변경시키는 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 또는 제11 트랜지스터(Tr11)는 삭제될 수 있다.

도 6A 및 도 6B의 실시예도 도 3의 실시예와 같이 두 개의 인버터(512)를 포함하고 있으므로 고온에서 게이트 온 전압에 노이즈가 감소한다.

이하에서는 본 발명의 또 다른 실시예에 따른 게이트 구동부에 대하여 도 8 및 도 9를 참고하여 살펴본다.

도 8A 및 도 8B는 도 2에서 인접한 두 개의 스테이지(SR)를 확대하여 도시한 회로도이다.

도 8A와 도 8B는 도 3의 실시예와 달리 전달 신호 출력 단자(CRout)의 전압을 저전압(Vss)으로 바꿔주는 C 트랜지스터(Tr-C)를 더 포함하며, C 트랜지스터(Tr-C)는 전단의 A 접점 전압에 따라서 동작한다. 한편, 도 8A와 도 8B는 ②를 통하여 서로 연결되어 있다.

도 8A 및 도 8B를 참조하면, 본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 풀다운 구동부(515, 516) 및 C 트랜지스터(Tr-C)를 포함한다. C 트랜지스터(Tr-C)는 전달 신호 출력 단자(CRout)의 전압을 변동시키므로 도 3의 풀다운 구동부(515, 516)와도 다른 동작을 하지만, 전압을 낮춘다는 면에서는 풀다운 구동부(515, 516)에 포함시킬 수도 있다. 그러나, 도 3과의 차이를 부각하기 위하여 별도로 빼서 설명한다.

도 8A 및 도 8B 실시예의 특징인 C 트랜지스터(Tr-C)를 살펴보면, C 트랜지스터(Tr-C)의 제어 전극은 전단 스테이지의 A 접점과 연결되어 있다. (도 8A와 도 8B간에 연결된 ② 선을 참고) 또한, C 트랜지스터(Tr-C)의 입력 전극은 본 단 스테이지의 전달 신호 출력 단자(CRout)와 연결되며, 출력 전극은 전압 입력 단자(Vin)와 연결되어 저전압(Vss)을 인가 받는다. 그 결과 C 트랜지스터(Tr-C)는 전단 스테이지의 A 접점이 하이(high)일 때, 전달 신호 출력 단자(CRout)의 전압을 저전압(Vss)으로 바꾸는 역할을 한다. C 트랜지스터(Tr-C)의 특성에 대해서는 도 9에서 후술한다.

도 9는 도 8A 및 도 8B의 실시예에 따른 게이트 구동부의 A 접점 전압, 전달 신호(CR)의 전압 및 출력 게이트 전압 파형을 도시한 그래프이다.

우선 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대인데, 도 9에서는 제1 클록 신호(CKV)만 도시하였으며, 제2 클록 신호는 생략하였다. 그리고 L번째(본단) 스테이지(여기서 L은 홀수임)에서의 게이트 온 전압 및 L번째(본단) 스테이지에서의 A 접점의 전압은 도 4에서 도시한 바와 동일하고, L-1번째(전단) 스테이지에서의 A 접점의 전압은 도 7에서 도시한 바와 동일한다. 도 9에서는 추가적으로 L번째(본단) 스테이지에서의 전달 신호(CR)의 전압을 추가로 도시하고 있는데, 이는 L번째(본단) 스테이지에서의 게이트 온 전압과 동일한 파형을 가진다.

고온에서 게이트 구동부(500)가 구동될 때, 노이즈가 발생하는 이유중 하나는 전달 신호(CR)에서 노이즈가 포함되고, 그 결과 다음단 스테이지의 제1 입력 단자(IN1)로 전달 신호(CR)를 통하여 노이즈가 인가되기 때문이다. 이에 도 8A 및 도 8B의 실시예에서는 전달 신호(CR)에 노이즈가 포함되지 않도록 하는 실시예이다.

전달 신호(CR)는 후단 스테이지의 제1 입력 단자(IN1)로 입력되므로 전달 신호(CR)가 출력되는 구간 동안에는 C 트랜지스터(Tr-C)가 동작하여서는 안 된다. 이에 전달 신호(CR)가 출력되는 구간 동안에만 C 트랜지스터(Tr-C)를 동작시키지 않고 나머지 구간에는 턴 온 시킬 수 있다. 그렇지만, 도 8A 및 도 8B의 실시예에서는 한 프레임 중 1H 구간에만 로우 레벨을 가지는 신호가 없으므로 대신 전단 스테이지의 A 접점 전압을 기초로 C 트랜지스터(Tr-C)를 제어한다.

이때, C 트랜지스터(Tr-C)를 제어하는 A 접점의 전압이 본단 스테이지의 A 접점 전압이 아니라 전단 스테이지의 A 접점 전압을 사용하는 이유는 아래와 같다.

즉, 전달 신호(CR)가 하이(high)로 변하기 전에 발생된 노이즈는 전달 신호(CR)를 높이기 위한 예비 충전(pre charge)의 성격을 띄므로 큰 문제가 없지만, 전달 신호(CR)가 하이(high)로 변한 이후의 노이즈는 이를 완화시킬 방법이 없어 그대로 노이즈로 인식되게 된다. 그러므로 전단 스테이지의 A 접점의 전압을 이용하여 전달 신호(CR)가 하이(high)로 변한 이후에서부터 전달 신호 출력 단자(CRout)의 전압을 저전압(Vss)으로 낮추어 주어 고온에서의 구동 안정성을 가지 도록 한다.

한편, 실시예에 따라서는 별도의 신호를 인가하여 C 트랜지스터(Tr-C)가 전달 신호(CR)가 출력되는 1H 구간에만 동작하지 않도록 할 수도 있다.

도 8A 및 도 8B의 실시예도 도 3의 실시예와 같이 두 개의 인버터(512)를 포함하고 있으므로 고온에서 게이트 온 전압에 노이즈가 감소한다.

이하에서는 본 발명의 또 다른 실시예에 따른 게이트 구동부에 대하여 도 10을 참고하여 살펴본다.

도 10A 및 도 10B는 도 2에서 인접한 두 개의 스테이지(SR)를 확대하여 도시한 회로도이다.

도 10A 및 도 10B의 실시예는 도 3, 도 6A, 도 6B, 도 8A 및 도 8B의 특징을 모두 포함하는 실시예이다.

즉, 도 3과 같이 두 개의 인버터(512-1, 512-2)를 사용하며, 도 6A 및 도 6B와 같이 Q 접점의 전압을 저전압(Vss)으로 바꿔주는 Q 트랜지스터(Tr-Q)를 포함하며, 도 8A 및 도 8B와 같이 전달 신호 출력 단자(CRout)의 전압을 저전압(Vss)으로 바꿔주는 C 트랜지스터(Tr-C)도 포함한다.

그 결과 두 개의 클록 신호 및 두 개의 게이트 전압을 이용하는 두개의 인버터를 사용하여 스테이지(SR)의 전압을 안정화시킬 수 있으며, 고온에서도 노이즈가 감소하는 장점을 가지며, Q 접점을 용이하게 저전압(Vss)으로 바꿀 수 있으며, 않도록 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 또는 제11 트랜지스터(Tr11)를 삭제할 수 있다. 또한, 전달 신호(CR)에 노이즈가 포함되지 않도록 하여 고온에서의 노이즈를 감소시킬 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 한 실시예에 따른 표시 패널의 평면도이고,

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이고,

도 3은 도 2에서 하나의 스테이지(SR)를 확대하여 도시한 회로도이고,

도 4는 도 3의 실시예에 따른 게이트 구동부의 A 접점 전압 및 출력 게이트 전압 파형을 도시한 그래프이고,

도 5는 도 3의 실시예에 따른 A 접점의 전압 및 게이트 온 전압을 측정한 그래프이고,

도 6A 및 도 6B는 도 2에서 인접한 두 개의 스테이지(SR)를 확대하여 도시한 회로도이고,

도 7은 도 6A 및 도 6B의 실시예에 따른 게이트 구동부의 Q 접점 전압, A 접점 전압 및 출력 게이트 전압 파형을 도시한 그래프이고,

도 8A 및 도 8B는 도 2에서 인접한 두 개의 스테이지(SR)를 확대하여 도시한 회로도이고,

도 9는 도 8A 및 도 8B의 실시예에 따른 게이트 구동부의 A 접점 전압, 전달 신호(CR)의 전압 및 출력 게이트 전압 파형을 도시한 그래프이고,

Claims

게이트선을 포함하는 표시 영역, 및

게이트선의 일단에 연결되고, 다수의 스테이지를 포함하며, 기판 위에 집적된 게이트 구동부를 포함하며,

상기 다수의 스테이지는 각각

본단 스테이지의 게이트 전압을 입력 받고, 제1 클록 신호에 따라 동작하는 제1 인버터, 및

다음단 스테이지의 게이트 전압을 입력 받고, 상기 제1 클록 신호와 위상이 반대인 제2 클록 신호에 따라 동작하는 제2 인버터를 포함하고,

상기 제1 인버터의 출력 및 상기 제2 인버터의 출력에 따라 게이트 전압을 출력하고,

상기 게이트 전압은 게이트 온 전압 및 게이트 오프 전압을 포함하고,

상기 제1 인버터의 출력과 상기 제2 인버터의 출력은 서로 연결되어 있는 표시 패널.
삭제
제1항에서,

상기 제1 인버터의 출력 및 상기 제2 인버터의 출력에 따라서 상기 게이트 전압을 상기 게이트 오프 전압에 준하는 저전압으로 바꾸는 표시 패널.
제3항에서,

상기 스테이지는 상기 저전압, 전단 스테이지의 전달 신호 및 다음단 스테이지의 게이트 전압을 인가받아 동작하는 표시 패널.
제4항에서,

상기 스테이지는 입력부, 풀다운 구동부, 출력부 및 전달 신호 생성부를 더 포함하는 표시 패널.
제5항에서,

상기 출력부 및 상기 전달 신호 생성부는 제1 접점의 전압에 따라 각각 상기 게이트 온 전압 및 전달 신호를 출력하는 표시 패널.
제6항에서,

상기 풀다운 구동부는 상기 제1 접점의 전압 또는 상기 게이트 전압을 상기 저전압으로 바꾸는 표시 패널.
제7항에서,

상기 제1 인버터의 출력 및 상기 제2 인버터의 출력은 제2 접점에서 연결되어 있는 표시 패널.
제8항에서,

상기 제1 인버터는 상기 제1 클록 신호로 하이가 인가되면 상기 제2 접점에 하이 신호를 인가하고, 상기 다음단 스테이지의 게이트 온 전압이 인가되면 상기 제2 접점을 상기 저전압으로 바꾸고, 상기 제2 인버터는 상기 제2 클록 신호로 하이가 인가되면 상기 제2 접점에 하이 신호를 인가하고, 상기 본단 스테이지의 게이트 온 전압이 인가되면 상기 제2 접점을 상기 저전압으로 바꾸는 표시 패널.
제9항에서,

상기 제2 접점의 전압은 상기 게이트 전압이 하이인 상기 게이트 온 전압이 인가되는 구간 및 그 다음 1H 구간동안만 로우 레벨을 가지는 표시 패널.
제8항에서,

전단 스테이지의 상기 제2 접점의 전압에 따라서 본단 스테이지의 상기 제1 접점의 전압을 상기 저전압으로 바꾸는 표시 패널.
제11항에서,

전단 스테이지의 상기 제2 접점의 전압에 따라서 본단 스테이지의 상기 전달 신호를 상기 저전압으로 바꾸는 표시 패널.
제8항에서,

전단 스테이지의 상기 제2 접점의 전압에 따라서 본단 스테이지의 상기 전달 신호를 상기 저전압으로 바꾸는 표시 패널.
제1항에서,

제1 인버터는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터를 포함하고,

제2 인버터는 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 및 제8 트랜지스터를 포함하고,

상기 제1 트랜지스터의 제어 단자 및 입력 단자는 상기 제1 클록 신호를 인가 받고, 상기 제1 트랜지스터의 출력 단자는 상기 제2 트랜지스터의 입력 단자와 연결되어 있고,

상기 제2 트랜지스터의 제어 단자는 상기 본단 스테이지의 게이트 전압을 인가 받고, 상기 제2 트랜지스터의 출력 단자는 상기 게이트 오프 전압에 준하는 저전압을 인가 받고,

상기 제3 트랜지스터의 제어 단자는 상기 제1 트랜지스터의 출력 단자와 연결되어 있고, 상기 제3 트랜지스터의 입력 단자는 상기 제1트랜지스터의 입력 단자와 연결되어 있고, 상기 제3 트랜지스터의 출력 단자는 상기 제4 트랜지스터의 입력 단자와 연결되어 있고,

상기 제5 트랜지스터의 제어 단자 및 입력 단자는 상기 제2 클록 신호를 인가 받고, 상기 제5 트랜지스터의 출력 단자는 상기 제6 트랜지스터의 입력 단자와 연결되어 있고,

상기 제6 트랜지스터의 제어 단자는 상기 다음 단의 게이트 전압을 인가 받고, 상기 제6 트랜지스터의 출력 단자는 상기 저전압을 인가 받고,

상기 제7 트랜지스터의 제어 단자는 상기 제5 트랜지스터의 출력 단자와 연결되어 있고, 상기 제7 트랜지스터의 입력 단자는 상기 제5 트랜지스터의 입력 단자와 연결되어 있고, 상기 제7 트랜지스터의 출력 단자는 상기 제8 트랜지스터의 입력 단자와 연결되어 있는 표시 패널.
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