KR20110067573A

KR20110067573A - 표시 패널

Info

Publication number: KR20110067573A
Application number: KR20090124219A
Authority: KR
Inventors: 구본용
Original assignee: 삼성전자주식회사
Priority date: 2009-12-14
Filing date: 2009-12-14
Publication date: 2011-06-22
Also published as: KR101605435B1; EP2355083A1; EP2355083B1; US8947409B2; EP2355083B8; US20110141074A1

Abstract

본 발명은 표시 패널에 대한 발명으로 좀더 상세하게는 비정질 실리콘 게이트 구동부를 가지는 표시 패널에서 고온 노이즈로 인한 표시 품질의 저하를 막기 위하여 게이트선의 일단에 유동 커패시터를 형성하고, 고온 노이즈가 발생하는 경우 유동 커패시터에 일정 수준의 커패시턴스를 제공하여 게이트 전압의 리플(ripple)을 줄여 고온 노이즈가 저감되거나 제거되도록 하는 발명이다.

고온 노이즈, 비정질 실리콘 게이트 구동부, 유동 커패시터

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다. 그렇지만, 이와 같이 집적된 게이트 구동부는 온도에 따라서 박막 트랜지스터의 반도체(특히 비정질 반도체)가 가지는 특성이 변하는 문제가 있으며, 그 결과 고온에서 출력되는 게이트 전압은 일정한 파형을 가지지 못하고 노이즈가 발생하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부가 온도가 변하더라도 노이즈가 발생하지 않고 일정한 파형의 게이트 전압이 출력되도록 하기 위한 것이다.

본 발명의 한 실시예에 따른 표시 패널은 게이트선을 포함하는 표시 영역, 게이트선의 일단에 연결되고, 게이트선에 게이트 온 전압을 인가하며, 기판위에 집적된 주 게이트 구동부, 게이트선의 타단에 연결되고 적어도 하나의 유동 커패시터를 포함하는 부 게이트 구동부를 포함한다.

상기 유동 커패시터는 게이트선의 타단에 연결될 수 있다.

상기 유동 커패시터의 일단은 상기 게이트선에 연결되며, 타단은 외부에서 전압을 인가받을 수 있도록 연결될 수 있다.

상기 유동 커패시터는 상기 유동 커패시터의 타단에 인가되는 전압에 따라 변하는 커패시턴스를 가질 수 있다.

상기 유동 커패시터가 2 이상 포함되어 있는 경우 각 유동 커패시터는 병렬로 연결될 수 있다.

상기 표시 영역은 게이트선과 교차하는 데이터선을 더 포함하며, 상기 유동 커패시터의 일측 전극은 상기 게이트선과 동일한 물질로 형성되며, 타측 전극은 상기 데이터선과 동일한 물질로 형성되며, 그 사이에는 게이트선을 덮는 게이트 절연막을 포함할 수 있다.

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함할 수 있다.

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가질 수 있다.

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함할 수 있다.

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함할 수 있다.

본 발명의 실시예에 따르면 고온에서 게이트 전압에 노이즈가 발생되는 경우 유동 커패시터에 일정한 크기의 커패시턴스를 제공함으로써 게이트선이 가지는 커패시턴스의 크기를 증가시켜 게이트 전압에서 발생하는 리플(ripple)을 줄여 고온에서 발생하는 노이즈를 제거한다. 한편, 유동 커패시터가 없더라도 노이즈가 발생하지 않는 경우에는 유동 커패시터의 일측 단자를 플로팅시켜 유동 커패시터에 제공된 커패시턴스를 제거할 수 있어 필요에 따라서 게이트선이 가지는 커패시턴스를 조절할 수 있다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1을 참고하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(주 게이트 구동부(500) 및 부 게이트 구동부(550)를 포함함)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450)의 위에 형성된 데이터 드라이버 IC(460)에서 데이터 전압을 인가받는다. 한편, 게이트 구동부(500, 550) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로 막(450)의 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500, 550)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 전압(Vss, Vcst, Vsc)을 제공하는 신호를 포함한다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가받는다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500, 550)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 하측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500, 550)는 게이트선(G1-Gn)에 게이트 전압을 인가하는 주 게이트 구동부(500)와 게이트선(G1-Gn)에 추가 유지 용량을 제공하거나 인가된 게이트 전압을 배출시켜주는 부 게이트 구동부(550)를 포함한다.

주 게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.

부 게이트 구동부(550)는 다음 단의 게이트선에 게이트 온 전압이 인가되면, 본단 게이트선에 인가되어 있는 게이트 온 전압을 게이트 오프 전압에 준하는 저전압(Vss)으로 낮춰주는 역할을 수행(게이트 전압 배출 트랜지스터; Tr14)하며, 게이트선에 필요에 따라서 유동 커패시터(Csc)를 통하여 추가 커패시턴스를 제공하여 게이트 전압에서 리플(ripple)을 감소시켜 고온에서 발생하는 노이즈를 제거하는 역할을 수행한다. 유동 커패시터(Csc)의 커패시턴스는 유동 커패시터(Csc)의 일단에 인가되는 전압값에 따라 변하며, 일단을 플로팅시켜 커패시터로의 역할을 하지 못하도록 할 수도 있다.

한편, 부 게이트 구동부(550)에는 각 화소(PX)에 형성되어 한 프레임동안 인가된 데이터 전압을 유지하도록 하는 유지 커패시터(Cst)의 일단에 인가되는 유지 전압(Vcst)을 인가 받아 전달하는 역할도 수행한다.

주 게이트 구동부(500) 및 부 게이트 구동부(550)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 게이트 오프 전압에 준하는 전압(Vss) 및 유지 전압(Vcst)은 도 1에서와 같이 최 외각측에 위치하는 두 개의 가요성 인쇄 회로막(450)을 통하여 각 게이트 구동부(500, 550)으로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다.

이상에서는 표시 패널의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500, 550) 및 게이트선(G1-Gn)을 중심으로 살펴본다.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 2에서는 주 게이트 구동부(500) 및 부 게이트 구동부(550)를 상세하게 도시하고 있다.

먼저, 주 게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1-SRn+1)를 포함한다. 각 스테이지(SR1-SRn+1)는 두 개의 입력 단자(IN1, IN2), 두 개의 클럭 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받는 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.

우선 제1 입력 단자(IN1)는 이전 단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음 단 스테이지의 출력 단자(OUT)와 연결되어 다음 단의 게이트 전압을 인가 받는다. 여기서, 마지막에 형성되어 있는 n+1번째 스테이지(SRn+1; 더미 스테이지)의 경우에는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.

다수의 스테이지 중 홀수번째 스테이지의 제1 클럭 단자(CK1)에는 제1 클럭(CKV)이 인가되고, 제2 클럭 단자(CK2)에는 반전된 위상을 갖는 제2 클럭(CKVB)이 인가된다. 한편, 짝수번째 스테이지의 제1 클럭 단자(CK1)에는 제2 클럭(CKVB)이 인가되며, 제2 클럭 단자(CK2)에는 제1 클럭(CKV)이 인가되어 홀수번째 스테이지와 비교할 때 동일 단자로 입력되는 클록의 위상은 반대가 된다.

전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)이 인가되며, 리셋 단자(RE)에는 맨 마지막에 위치하는 더미 스테이지(SRn+1)의 전달 신호 출력 단자(CRout)와 연결된다.

여기서 더미 스테이지(SRn+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SRn+1)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않는다. (도 2 참고)

주 게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 제1 클록 입력 단자(CK1) 및 제2 클록 입력 단자(CK2)를 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 게이트 전압(OUT 단자로부터 출력된 전압)를 각각 입력 받아 첫 번째 게이트 라인으로 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달한다.

상기 제2 스테이지(SR2)는 상기 제1 및 제2 클록 입력 단자(CK1, CK2)을 통해 외부로부터 제공되는 제2 클록 신호(CKVB) 및 제1 클록 신호(CKV)를 각각 입력받고, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 제공되는 게이트 전압를 각각 입력 받아 두 번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1)로 전달한다.

상기와 같은 동일 방법으로, 제n 스테이지(SRn)는 제1 및 제2 클럭 단자(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 게이트 전압를 각각 입력 받아 n번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 더미 스테이지(SRn+1)의 제1 입력 단자(IN1)로 전달한다.

한편, 부 게이트 구동부(550)는 하나의 게이트선(G1-Gn)에 대응하는 단위 부 게이트 구동부(551)를 포함한다.

하나의 단위 부 게이트 구동부(551)는 적어도 하나의 유동 커패시터(Csc)와 적어도 하나의 게이트 전압 배출 트랜지스터(T14)를 포함한다.

하나의 게이트선에 대하여 게이트 전압 배출 트랜지스터(T14)는 일대일 대응할 수 있으며, 유동 커패시터(Csc)는 필요로 하는 커패시턴스의 크기에 따라서 하나의 게이트선에 복수의 유동 커패시터(Csc)가 형성되거나 하나만 형성되거나 할 수 있다. 도 5 내지 도 9의 실시예에서는 두 개의 유동 커패시터(Csc)가 형성되어 있다.

먼저, 유동 커패시터(Csc)의 일단은 게이트선과 연결되어 있으며, 타단은 유 동 커패시터(Csc)에 인가되는 유동 커패시터 전압(Vsc)단과 연결되어 있다. 유동 커패시터(Csc)는 유동 커패시터 전압(Vsc)에 따라서 변화된 커패시턴스를 가질 수 있으며, 유동 커패시터(Csc)가 불필요한 경우에는 유동 커패시터의 타단을 전압(Vsc)을 인가하는 부분과 단선시켜 유동 커패시터(Csc)의 타단이 플로팅되도록 하여 유동 커패시터(Csc)를 제거할 수 있다.

게이트 전압 배출 트랜지스터(Tr14)는 본 단의 게이트선과 연결된 입력 단자, 다음 단의 게이트선과 연결된 제어 단자 및 게이트 오프 전압에 준하는 저전압(Vss)이 인가되는 출력 단자를 가진다. 즉, 다음 단의 게이트선에 게이트 온 전압이 인가되면, 본 단의 게이트선에 인가된 전압은 배출되어 저전압인 Vss 전압값을 가지도록 한다. 그 결과 게이트 오프 전압이 인가된 후에도 게이트선에 남아있는 전하를 빼주어 박막 트랜지스터(Trsw)가 오동작 하는 것을 막는 역할을 한다.

도 2를 통하여 전체적인 게이트 구동부(500, 550)의 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 구조를 좀더 상세하게 살펴본다.

도 3은 도 2에서 하나의 스테이지(SR), 하나의 게이트선 및 하나의 단위 부 게이트 구동부(551)를 확대하여 도시한 회로도이다.

먼저 하나의 스테이지(SR)의 구조를 살펴본다.

도 3을 참조하면, 본 실시예에 따른 주 게이트 구동부(500)의 각 스테이지(SR)는 입력부(510), 풀업 구동부(511), 전달 신호 생성부(512), 출력부(513) 및 풀다운 구동부(514)를 포함한다.

상기 입력부(510)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)와 공통 연결(다이오드 연결)되고, 출력 단자는 Q 접점과 연결되어 있다. 입력부(510)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

상기 풀-업 구동부(511)는 두 개의 트랜지스터(제7 트랜지스터(Tr7), 제12 트랜지스터(Tr12))와 두 개의 커패시터(제2 캐패시터(C2), 제3 캐패시터(C3))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 전극과 입력 전극은 공통 연결되어 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받고, 출력 전극이 상기 풀-다운 구동부(514)에 연결되어 있다. 그리고 제7 트랜지스터(Tr7)의 입력 전극도 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받고, 제어 단자와 출력 단자가 상기 풀-다운 구동부(514)에 연결되는 제7 트랜지스터(Tr7)를 포함한다. 여기서, 상기 제7 트랜지스터(Tr7)의 입력 전극과 제어 전극의 사이에 제2 캐패시터(C2)가 연결되고 상기 제7 트랜지스터(Tr7)의 제어 전극과 출력 전극 사이에는 제3 캐패시터(C3)가 연결되어 있다.

상기 전달 신호 생성부(512)는 하나의 트랜지스터(제15 트랜지스터(Tr15)) 및 하나의 커패시터(제4 캐패시터(C4))를 포함한다. 제15 트랜지스터(Tr15)의 입력 전극에는 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 전극이 상기 입력부(510)의 출력, 즉 Q 접점에 연결되 고 상기 제어 전극과 출력 전극이 제4 캐패시터(C4)로 연결되어 있다. 전달 신호 생성부(512)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 전달 신호(CR)를 출력한다.

상기 출력부(513)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 전극은 Q 접점에 연결되고, 입력 전극은 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 전극과 출력 전극이 제1 캐패시터(C1)로 연결되며, 출력 단자가 게이트선과 연결되어 있다. 출력부(513)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다.

상기 풀-다운 구동부(514)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀-다운 구동부(514)는 9개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11) 및 제13 트랜지스터(Tr13))를 포함한다.

먼저, 제5 트랜지스터(Tr5), 제10 트랜지스터(Tr10) 및 제11 트랜지스터(Tr11)는 전단 스테이지(SR)의 전달 신호(CR)가 입력되는 제1 입력 단자(IN1)와 게이트 오프 전압에 준하는 저전압(Vss)이 인가되는 전압 입력 단자(Vin) 사이에 직렬로 연결되어 있다. 제5 및 제11 트랜지스터(Tr5, Tr11)의 제어 단자에는 제2 클럭 단자(CK2)을 통하여 제2 클록 신호(CKVB) 또는 제1 클록 신호(CKV)를 입력 받 으며, 제10 트랜지스터(Tr10)의 제어 단자에는 제1 클럭 단자(CK1)을 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받는다. 또한 제11 트랜지스터(Tr11)와 제10 트랜지스터(Tr10) 사이에는 Q 접점이 연결되어 있고, 제10 트랜지스터(Tr10)와 제5 트랜지스터(Tr5) 사이에는 상기 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선과 연결되어 있다.

한 쌍의 트랜지스터(Tr6, Tr9)는 Q 접점과 저전압(Vss) 사이에 병렬로 연결되어 있다. 제6 트랜지스터(Tr6)의 제어 단자에는 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)를 인가받으며, 제9 트랜지스터(Tr9)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.

한 쌍의 트랜지스터(Tr8, Tr13)는 풀업 구동부(511)의 두 트랜지스터(Tr7, Tr12)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있다. 제8 및 제 13 트랜지스터(Tr8, Tr13)의 제어 단자는 공통으로 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선과 연결되어 있다.

마지막으로 한 쌍의 트랜지스터(Tr2, Tr3)는 출력부(513)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있다. 제3 트랜지스터(Tr3)의 제어 단자는 풀업 구동부(511)의 제7 트랜지스터(Tr7)의 출력 단자에 연결되어 있으며, 제2 트랜지스터(Tr2)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.

풀-다운 구동부(514)는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력되면, 제9 트랜지스터(Tr9)를 통하여 Q 접점의 전압을 저전압(Vss) 으로 바꾸며, 제2 트랜지스터(Tr2)를 통하여 게이트선으로 출력되는 전압을 저전압(Vss)으로 바꾸는 역할을 한다. 또한, 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)가 인가되면, 제6 트랜지스터(Tr6)를 통하여 Q 접점의 전압을 저전압(Vss)으로 한번 더 바꿔준다. 한편, 제1 클록 단자(CK1)와 반대되는 위상의 전압이 인가되는 제2 클록 단자(CK2)로 하이 전압이 인가되면, 제5 트랜지스터(Tr5)를 통하여 게이트선으로 출력되는 전압을 저전압(Vss)으로 바꾸어 준다.

도 2에서도 설명한 바와 같이 주 게이트 구동부(500)의 각 스테이지에는 제1 및 제2 클록 신호(CKV, CKVB)가 모두 입력되며, 상기 제1 및 제2 클록 신호(CKV, CKVB)는 각 스테이지마다 제1 및 제2 클럭 단자(CK1, CK2)에 번갈아 입력된다.

스테이지(SR)에 형성되어 있는 트랜지스터(Tr1-Tr13, Tr15)는 NMOS 트랜지스터일 수 있다.

스테이지(SR)에서 출력된 게이트 전압은 게이트선을 통하여 전달된다. 게이트선은 도 3에서 도시하고 있는 바와 같이 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다.

표시 영역(300)을 지나 연장된 게이트선은 부 게이트 구동부(550)와 연결되며, 부 게이트 구동부(550)내의 단위 부 게이트 구동부(551)와 연결되어 있다.

단위 부 게이트 구동부(551)는 적어도 하나의 유동 커패시터(Csc)와 게이트 전압 배출 트랜지스터(Tr14)를 포함한다.

유동 커패시터(Csc)는 게이트선이 가지는 커패시턴스(Cp)와 병렬 연결되어 게이트선이 가지는 커패시턴스를 증가시키는 역할을 한다. 그 결과 게이트 전압의 리플(ripple)이 줄어들어 게이트 전압에 노이즈가 발생하는 것을 방지할 수 있다. (이에 대해서는 도 4의 실험예에서 확인할 수 있다.)

한편, 게이트 전압 배출 트랜지스터(Tr14)는 게이트선의 연장선이 입력 단자와 연결되고, 다음 단의 게이트선의 연장선이 제어 단자와 연결되며, 출력 단자는 저전압(Vss)와 연결되어 있다. 그 결과 다음 단의 게이트선에 게이트 온 전압이 인가되면, 게이트 전압 배출 트랜지스터(Tr14) 가 온 되어 본 단의 게이트선에 있는 전하를 배출시키고 저전압을 가지도록 한다.

이하에서는 도 4를 통하여 유동 커패시터(Csc)의 사용 전후의 출력 게이트 전압의 파형을 살펴본다.

도 4는 본 발명의 한 실시예에 따른 게이트 구동부에서 유동 커패시터(Csc)의 추가 전후의 게이트 전압을 도시하는 그래프다. 여기서, 도 4A는 유동 커패시터(Csc)의 일단을 플로팅시켜 유동 커패시터(Csc)가 커패시터로의 역할을 하지 않는 경우의 그래프로 주 게이트 구동부(500)의 게이트 전압이 고온에서 동작하면서 노이즈(도 4A의 F 참조)를 발생시키는 경우를 도시하고 있다. 한편, 도 4B는 유동 커패시터(Csc)의 일단에 일정 전압을 인가하여 유동 커패시터(Csc)가 커패시턴스를 가져 게이트선이 전체적으로 가지는 커패시턴스값을 증가시킨 후 고온에서 주 게이트 구동부(500)를 동작시킨 경우이다. 도 4B에서 알 수 있는 바와 같이 게이트선이 가지는 커패시턴스가 증가하면서 게이트 전압의 리플(ripple)이 감소하고, 그 결과 고온에서 동작하더라도 주 게이트 구동부(500)에서 출력되는 게이트 전압에 노이즈가 발생되지 않는 것을 확인할 수 있다. 본 실시예에서는 추가된 유동 커패시터(Csc)의 커패시턴스는 20pF이며, 실시예에 따라서는 10 내지 50pF 정도의 유동 커패시터(Csc)를 형성하여 노이즈 발생을 제거할 수 있다.

도 4B에서 알 수 있는 바와 같이 유동 커패시터(Csc)를 게이트선의 후단에 추가함으로써 주 게이트 구동부(500)의 고온 노이즈를 제거할 수 있다. 유동 커패시터(Csc)가 형성되는 위치는 게이트선의 후단이어야 할 필요는 없지만, 본 실시예에서는 게이트선의 후단에 형성하는 것을 도시하고 있다. 이는 게이트선의 전단에는 주 게이트 구동부(500)가 형성되어 유동 커패시터(Csc)를 형성할 공간적 제약이 있다는 전제를 기초로 한 것이다. 하지만, 실시예에 따라서 유동 커패시터(Csc)를 형성할 공간이 게이트선 전단에 충분한 경우에는 유동 커패시터(Csc)를 반드시 후단에 형성해야할 필요는 없다.

이하에서는 한 실시예에 따라서 표시 패널에서 유동 커패시터(Csc)가 형성된 구조를 살펴본다.

도 5 내지 도 8은 본 발명의 한 실시예에 따른 표시 패널에서 부 게이트 구동부의 구조를 상세하게 도시한 도면이다.

먼저 도 5는 본 발명의 한 실시예에 따른 부 게이트 구동부(550)의 구조를 중심으로 표시 패널을 전체적으로 도시한 배치도이며, 도 6은 도 5의 실시예에서 부 게이트 구동부(550) 중 게이트선과 동일한 층에 형성된 배선을 도시한 배치도이고, 도 7은 도 5의 실시예에서 도 5의 다음 단계로 데이터선과 동일한 층에 형성된 배선을 포함시켜 도시한 도면이다. 도 8은 도 7의 VIII-VIIII 단면선을 따라 자른 단면도이다.

도 5 내지 도 7에서 도시하고 있는 바와 같이 부 게이트 구동부(550)는 유동 커패시터(Csc), 게이트 전압 배출 트랜지스터(Tr14), 게이트 전압 배출 트랜지스터(Tr14)의 출력 단자로 저전압(Vss)을 인가하는 배선(175-1), 유지 커패시터(Cst)에 인가되는 유지 전압(Vcst)을 인가하는 배선(131, 131-1)을 포함한다.

먼저 도 5를 살펴보면, 부 게이트 구동부(550)의 우측(외측)에는 식별 기호가 인쇄된 영역(A) 및 더미 패턴이 형성된 영역(B)이 위치하고 있다. A 영역은 눈으로 용이하게 배선의 위치를 찾을 수 있도록 하며, B 영역의 더미 패턴의 예로는 셀갭 유지 패턴, 도트 패턴 등이 있다.

이하에서는 도 6 내지 도 8을 통하여 본 실시예에 따른 부 게이트 구동부(550)의 구조에 대하여 상세하게 살펴본다.

도 6에서는 게이트선과 동일한 층에 형성된 구조만을 도시하고 있으며, 도 7 및 도 8에서는 도 6의 다음 단계로 데이터선과 동일한 층에 형성된 구조를 포함하여 도시하고 있다.

부 게이트 구동부(550)는 게이트선(121)에서 연장되며 두 개의 확장된 유동 커패시터 전극(125, 125-1)을 가지며, 상부 배선과 접촉하기 위하여 형성된 제1 확장 영역(122)을 포함한다. 한편, 다음 단의 제1 확장 영역(122)과 연결되기 위하여 형성된 제2 확장 영역(123)도 형성된다. 제2 확장 영역(123)은 게이트선의 연장 방향으로 돌출된 연장선(124-1)을 통하여 연장된다. 한편, 연장선(124-1)의 한 쪽 끝단은 확장되면서 게이트 전압 배출 트랜지스터(Tr14)의 게이트 전극(124)이 형성되어 있다.

한편, 부 게이트 구동부(550)에는 유지 커패시터(Cst)의 일단에 전압을 인가하기 위한 유지 전극선(131)도 형성되어 있으며, 유지 전극선(131)은 유동 커패시터 전극(125, 125-1)의 외각을 따라 꺾이면서 연장된다. 또한, 부 게이트 구동부(550)에는 유지 전극선(131)이 서로 전기적으로 연결되도록 하는 쇼팅바(131-1)도 형성되어 있다.

이상과 같은 게이트선(121), 유동 커패시터 전극(125, 125-1), 제1 및 제2 확장 영역(122, 123) 및 게이트 전압 배출 트랜지스터(Tr14)의 게이트 전극(124)의 위에는 게이트 절연막(140)이 형성되며, 특히 게이트 전압 배출 트랜지스터(Tr14)의 게이트 전극(124)의 위에 형성된 게이트 절연막(140)의 위에는 게이트 전압 배출 트랜지스터(Tr14)의 채널을 형성하는 반도체층(150)이 형성되어 있다.

게이트 절연막(140)위에는 데이터선과 동일한 층으로 유동 커패시터 타단 전극(172, 172-1)이 게이트선의 연장방향에 수직한 방향으로 연장되면서 유동 커패시터 전극(125, 125-1)과 각각 중첩하도록 형성되어 있다. 유동 커패시터 전극(125, 125-1), 유동 커패시터 타단 전극(172, 172-1) 및 그 사이의 게이트 절연막(140)은 각각 두 개의 유동 커패시터(Csc)를 형성한다. 유동 커패시터 타단 전극(172, 172-1)에 전압이 인가되면 유동 커패시터(Csc)가 커패시턴스를 가지며, 유동 커패시터 타단 전극(172, 172-1)이 플로팅되면, 유동 커패시터(Csc)가 커패시터로 동작하지 않는다.

다음 단의 제1 확장 영역(122) 및 본 단의 제2 확장 영역(123)은 하나의 연결 부재(179)로 연결되어 있다. 그 결과 다음 단의 게이트온 전압이 전단의 게이트 전압 배출 트랜지스터(Tr14)의 게이트 전극(124)으로 인가된다.

게이트 전압 배출 트랜지스터(Tr14)의 게이트 전극(124)위이며, 반도체층(150)의 위에는 다수의 홈을 가지는 소스 전극(173)과 다수의 돌출부를 가지는 드레인 전극(175)이 형성되어 있다. 소스 전극(173)은 본단의 연결 부재(179)에서 돌출된 연장선(173-1)을 통하여 연결 부재(179)와 전기적으로 연결되어 있다. 드레인 전극(175)도 연장되어 저전압(Vss)을 인가하는 배선(175-1)과 연결되어 있다. 그 결과 다음 단의 게이트선에 게이트 온 전압이 인가되면 본 단의 게이트 전압 배출 트랜지스터(Tr14)가 턴 온되어 소스 전극(173)에서 드레인 전극(175)으로 전압이 배출되어 게이트선(121)은 저전압(Vss)을 가지게 된다.

도 6 내지 도 8의 실시예에서는 드레인 전극(175)이 돌출부를 가지도록 구성되어 있지만, 실시예에 따라서는 소스 전극(173)이 돌출부를 가질 수도 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 한 실시예에 따른 표시 패널의 평면도이고,

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이고,

도 3은 도 2에서 하나의 스테이지, 하나의 게이트선 및 하나의 유동 커패시터 및 하나의 게이트 전압 배출 트랜지스터를 확대하여 도시한 회로도이고,

도 4는 본 발명의 한 실시예에 따른 게이트 구동부에서 유동 커패시터(Csc)의 추가 전후의 게이트 전압을 도시하는 그래프이고,

Claims

게이트선을 포함하는 표시 영역,

게이트선의 일단에 연결되고, 게이트선에 게이트 온 전압을 인가하며, 기판위에 집적된 주 게이트 구동부,

게이트선의 타단에 연결되고 적어도 하나의 유동 커패시터를 포함하는 부 게이트 구동부를 포함하는 표시 패널
제1항에서,

상기 유동 커패시터는 게이트선의 타단에 연결되어 있는 표시 패널.
제2항에서,

상기 유동 커패시터의 일단은 상기 게이트선에 연결되며, 타단은 외부에서 전압을 인가받을 수 있도록 연결되어 있는 표시 패널
제3항에서,

상기 유동 커패시터는 상기 유동 커패시터의 타단에 인가되는 전압에 따라 변하는 커패시턴스를 가지는 표시 패널
제4항에서,

상기 유동 커패시터가 2 이상 포함되어 있는 경우 각 유동 커패시터는 병렬로 연결되어 있는 표시 패널.
제5항에서,

상기 표시 영역은 게이트선과 교차하는 데이터선을 더 포함하며,

상기 유동 커패시터의 일측 전극은 상기 게이트선과 동일한 물질로 형성되며, 타측 전극은 상기 데이터선과 동일한 물질로 형성되며, 그 사이에는 게이트선을 덮는 게이트 절연막을 포함하는 표시 패널.
제6항에서,

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함하는 표시 패널
제7항에서,

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가지는 표시 패널.
제8항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함 하는 표시 패널.
제9항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 유동 커패시터의 일단은 상기 게이트선에 연결되며, 타단은 외부에서 전압을 인가받을 수 있도록 연결되어 있는 표시 패널
제11항에서,

상기 유동 커패시터는 상기 유동 커패시터의 타단에 인가되는 전압에 따라 변하는 커패시턴스를 가지는 표시 패널.
제12항에서,

상기 유동 커패시터가 2 이상 포함되어 있는 경우 각 유동 커패시터는 병렬로 연결되어 있는 표시 패널.
제13항에서,

상기 표시 영역은 상기 게이트선과 교차하는 데이터선을 더 포함하며,

상기 유동 커패시터의 일측 전극은 상기 게이트선과 동일한 물질로 형성되며, 타측 전극은 상기 데이터선과 동일한 물질로 형성되며, 그 사이에는 게이트선을 덮는 게이트 절연막을 포함하는 표시 패널.
제14항에서,

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함하는 표시 패널
제15항에서,

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가지는 표시 패널.
제16항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함하는 표시 패널.
제17항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 유동 커패시터가 2 이상 포함되어 있는 경우 각 유동 커패시터는 병렬로 연결되어 있는 표시 패널.
제19항에서,

상기 표시 영역은 상기 게이트선과 교차하는 데이터선을 더 포함하며,

상기 유동 커패시터의 일측 전극은 상기 게이트선과 동일한 물질로 형성되며, 타측 전극은 상기 데이터선과 동일한 물질로 형성되며, 그 사이에는 게이트선을 덮는 게이트 절연막을 포함하는 표시 패널.
제20항에서,

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함하는 표시 패널
제21항에서,

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가지는 표시 패널.
제22항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함하는 표시 패널.
제23항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 표시 영역은 상기 게이트선과 교차하는 상기 데이터선을 더 포함하며,

상기 유동 커패시터의 일측 전극은 상기 게이트선과 동일한 물질로 형성되며, 타측 전극은 상기 데이터선과 동일한 물질로 형성되며, 그 사이에는 게이트선을 덮는 게이트 절연막을 포함하는 표시 패널.
제25항에서,

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함하는 표시 패널
제26항에서,

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본 단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가지는 표시 패널.
제27항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함하는 표시 패널.
제28항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 부 게이트 구동부는 상기 게이트선에 인가된 전압을 배출해주는 게이트 전압 배출 트랜지스터를 더 포함하는 표시 패널
제30항에서,

상기 게이트 전압 배출 트랜지스터는 후단 게이트선과 연결된 제어 전극, 본단 게이트선과 연결된 입력 전극 및 저전압과 연결된 출력 전극을 가지는 표시 패널.
제31항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함하는 표시 패널.
제32항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 주게이트 구동부는 비정질 실리콘을 포함하는 박막 트랜지스터를 포함하는 표시 패널.
제34항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.
제1항에서,

상기 주게이트 구동부는 입력부, 풀-업 구동부, 전달 신호 발생부, 출력부, 풀-다운 구동부를 포함하는 표시 패널.