KR100965152B1

KR100965152B1 - 게이트 구동회로 및 이를 갖는 표시장치

Info

Publication number: KR100965152B1
Application number: KR1020030093246A
Authority: KR
Inventors: 임승택; 나병선
Original assignee: 삼성전자주식회사
Priority date: 2003-12-18
Filing date: 2003-12-18
Publication date: 2010-06-23
Also published as: KR20050061131A

Abstract

게이트 구동회로에서, 각 스테이지는 출력신호를 제1 클럭으로 전환시키는 풀업부 및 다음 스테이지의 출력신호에 응답하여 출력신호를 접지전압으로 방전시키는 풀다운부를 구비한다. 풀업 구동부는 이전 스테이지의 출력신호에 응답하여 풀업부를 턴온시키고, 다음 스테이지의 출력신호에 응답하여 풀업부를 턴오프시킨다. 홀딩부는 출력신호를 접지전압 상태로 홀딩시키고, 스위칭부는 병렬 연결된 두 개 이상의 커패시터로 이루어져 제1 클럭을 충전하는 충전부와 제1 클럭과 위상이 다른 제2 클럭에 응답하여 충전부에 충전된 전하를 방전시키는 방전부로 이루어져 홀딩부의 구동을 제어한다. 따라서, 게이트 구동회로의 오동작을 방지할 수 있고 표시장치의 전체적인 사이즈를 감소시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVER CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 3은 도 2에 도시된 n번째 스테이지를 나타낸 회로도이다.

도 4는 도 3에 도시된 제2 충전부를 구체적으로 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 하부기판 200 : 상부기판

300 : 액정표시패널 351 : 풀업부

352 : 풀다운부 353 : 버퍼부

354 : 제1 충전부 355 : 제1 방전부

356 : 홀딩부 357 : 스위칭부

500 : 표시장치

본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상 세하게는 오동작을 방지할 수 있고 전체적인 사이즈를 감소시킬 수 있는 게이트 구동회로 및 표시장치에 관한 것이다

일반적으로, 표시장치는 표시패널, 표시패널을 구동하기 위한 게이트 구동신호를 출력하는 게이트 구동회로 및 표시패널로 영상신호를 출력하는 소오스 구동회로로 이루어진다. 게이트 구동회로 및 소오스 구동회로는 칩 형태로 표시패널에 실장될 수 있고, 게이트 구동회로는 표시패널에 직접적으로 형성된다.

게이트 구동회로가 표시패널에 형성되는 구조에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지를 갖는 하나의 쉬프트 레지스트로 이루어진다.

쉬프트 레지스트의 각 스테이지는 다수의 트랜지스터와 커패시터가 유기적으로 결합된 구성을 가진다. 다수의 트랜지스터와 커패시터의 결합 관계는 게이트 구동회로의 출력을 지연 또는 리플시키는 요인으로 작용할 수 있다. 게이트 구동회로의 출력이 왜곡되면, 게이트 구동회로는 오동작을 하게되고 결과적으로, 표시장치가 정상적으로 동작하지 못하게 된다.

따라서, 본 발명의 목적은 오동작을 방지하면서 전체적인 사이즈를 감소시키기 위한 게이트 구동회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 게이트 구동회로는 복수의 스테이지로 이루어지 고, 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 홀딩부 및 스위칭부를 포함한다.

상기 풀업부는 출력신호를 제1 클럭으로 전환시키고, 상기 풀다운부는 다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 출력신호를 접지전압으로 방전시킨다.

상기 풀업 구동부는 이전 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴온시키고, 다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴오프시킨다.

상기 홀딩부는 상기 출력신호를 상기 접지전압 상태로 홀딩시키고, 상기 스위칭부는 상기 홀딩부의 구동을 제어한다. 상기 스위칭부는 병렬 연결된 두 개 이상의 커패시터로 이루어져 상기 제1 클럭을 충전하는 제1 충전부 및 상기 제1 클럭과 위상이 다른 제2 클럭에 응답하여 상기 제1 충전부에 충전된 전하를 방전시키는 제1 방전부로 이루어진다.

본 발명의 다른 특징에 따른 표시장치는 다수의 게이트 라인과 다수의 데이터 라인이 구비되어 영상을 표시하는 표시패널, 상기 표시패널에 구비되고 복수의 스테이지들이 연결되어 상기 스테이지들의 출력신호를 상기 다수의 게이트 라인에 순차적으로 출력하는 게이트 구동회로, 및 상기 다수의 데이터 라인에 영상신호를 출력하는 데이터 구동회로를 포함한다.

상기 게이트 구동회로의 상기 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 홀딩부 및 스위칭부를 포함한다.

상기 홀딩부는 상기 출력신호를 상기 접지전압 상태로 홀딩시키고, 상기 스위칭부는 상기 홀딩부의 구동을 제어한다. 상기 스위칭부는 병렬 연결된 두 개 이상의 커패시터로 이루어져 상기 제1 클럭을 충전하는 제1 충전부와 상기 제1 클럭과 위상이 다른 제2 클럭에 응답하여 상기 제1 충전부에 충전된 전하를 방전시키는 제1 방전부로 이루어진다.

이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 홀딩부는 병렬 연결된 두 개 이상의 커패시터로 이루어져 제1 클럭을 충전하는 제1 충전부와 제1 클럭과 위상이 다른 제2 클럭에 응답하여 제1 충전부에 충전된 전하를 방전시키는 제1 방전부에 의해서 제어된다. 따라서, 게이트 구동회로의 오동작을 방지할 수 있고 표시장치의 전체적인 사이즈를 감소시킬 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(500)는 제1 기 판(100), 상기 제1 기판(100)과 마주보는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.

상기 액정표시패널(300)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 이루어진다.

상기 표시영역(DA)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비되어 매트릭스 형태의 화소영역이 정의된다.

상기 각 화소영역에는 TFT(110) 및 상기 TFT(110)에 연결된 액정 커패시터(Clc)로 이루어진 화소가 구비된다. 상기 TFT(110)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다.

상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 구동신호를 순차적으로 출력하기 위한 게이트 구동회로(350)가 형성된다. 상기 제2 주변영역(PA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이고, 상기 제2 주변영역(PA2)에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 영상신호를 출력하기 위한 데이터 구동칩(370)이 실장된다.

상기 제2 주변영역(PA2)의 일측에는 상기 액정표시패널(300)을 구동하기 위 한 외부장치(미도시)와 상기 액정표시패널(300)을 전기적으로 연결하기 위한 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 더 부착된다. 상기 FPC(400)는 상기 데이터 구동칩(370)과 전기적으로 연결된다. 상기 게이트 구동회로는 상기 데이터 구동칩(370)을 통해 상기 FPC(400)와 연결되거나, 상기 FPC(400)와 직접적으로 연결될 수 있다.

도 2를 참조하면, 게이트 구동회로(350)는 서로 종속적으로 연결된 복수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)는 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 출력단자(OUT) 및 접지전압단자(VSS)를 포함한다.

상기 복수의 스테이지 중 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2, SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2, SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 홀수번째 스테이지(SRC1, SRC3, SRCn+1)의 출력단자(OUT)는 상기 제1 클럭(CKV)을 출력하고, 상기 짝수번째 스테이지(SRC2, SRCn)의 출력단자(OUT)는 상 기 제2 클럭(CKVB)을 출력한다. 상기 n 개의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 상기 표시영역(DA, 도 1에 도시됨)에 구비된 n 개의 게이트 라인(GL1 ~ GLn) 중 대응하는 게이트 라인에 전기적으로 연결된다. 따라서, 상기 쉬프트 레지스터는 상기 n 개의 게이트 라인(GL1 ~ GLn)을 순차적으로 구동한다.

상기 제1 입력단자(IN1)에는 이전 스테이지의 상기 출력단자(OUT)로부터 출력된 신호가 인가되고, 상기 제2 입력단자(IN2)에는 다음 스테이지의 상기 출력단자(OUT)로부터 출력된 신호가 인가된다.

여기서, 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 아닌 개시신호(STV)가 제공된다. 또한, n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 출력신호를 제공하기 위하여 마련된 n+1번째 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 출력신호 대신에 상기 개시신호(STV)가 제공된다.

도 3은 도 2에 도시된 n번째 스테이지를 나타낸 회로도이다. 단, 도 3에 도시된 n번째 스테이지(SRCn)는 나머지 스테이지들과 동일한 구성을 가진다. 따라서, 도 3을 참조하여 상기 n번째 스테이지(SRCn)의 구성을 설명함으로써, 나머지 스테이지들에 대한 설명은 생략한다.

도 3을 참조하면, n번째 스테이지(SRCn)는 출력단자(OUTn)로부터 출력되는 출력신호를 제1 클럭(CKV)으로 풀-업시키는 풀업부(351) 및 n+1번째 스테이지(SRCn+1, 도 2에 도시됨)의 출력신호에 응답하여 풀업된 상기 출력신호를 풀다운시키는 풀다운부(352)를 포함한다.

상기 풀업부(351)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭단자(CK1)에 연결되며, 소오스 전극이 상기 출력단자(OUTn)에 연결된 제1 트랜지스터(NT1)로 이루어진다. 상기 풀다운부(352)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUTn)에 연결되며, 소오스 전극에 접지전압(VSS)이 제공되는 제2 트랜지스터(NT2)로 이루어진다.

상기 n번째 스테이지(SRCn)는 n-1번째 스테이지(SRCn-1, 도 2에 도시됨)의 출력신호(OUTn-1, 도 2에 도시됨)에 응답하여 상기 풀업부(351)를 턴온시키고, n+1번째 스테이지(SRCn+1)의 출력신호에 응답하여 상기 풀업부(351)를 턴오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(353), 제1 충전부(354) 및 제1 방전부(355)를 포함한다.

상기 버퍼부(353)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결된 제3 트랜지스터(NT3)로 이루어진다. 상기 제1 충전부(354)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 커패시터(C1)로 이루어진다. 상기 제1 방전부(355)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극에 상기 접지전압(VSS)이 제공되는 제4 트랜지스터(NT4)로 이루어진다.

상기 n-1 번째 스테이지(SRCn-1)의 출력신호에 응답하여 상기 제3 트랜지스터(NT3)가 턴온되면, n-1 번째 스테이지(SRCn-1)의 출력신호는 상기 제1 커패시터(C1)에 충전된다. 상기 제1 커패시터(C1)에 상기 제1 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 제1 트랜지스터(NT1)가 부트스트랩(BOOTSTRAP)되어 상기 제1 클럭단자(CK1)로 제공되는 제1 클럭(CKV, 도 1에 도시됨)을 상기 출력단자(OUTn)로 출력한다.

이후, n+1 번째 스테이지(SRCn+1)의 출력신호(OUTn+1)에 응답하여 상기 제4 트랜지스터(NT4)가 턴온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 접지전압(VSS)으로 방전된다.

상기 n번째 스테이지는 상기 출력신호(OUTn)를 상기 접지전압(VSS) 상태로 홀딩시키는 홀딩부(356) 및 상기 홀딩부(356)의 구동을 제어하는 스위칭부(357)를 더 포함한다.

상기 홀딩부(356)는 제5 및 제6 트랜지스터(NT5, NT6)로 이루어진다. 상기 제5 트랜지스터(NT5)의 게이트 전극은 제3 노드(N3)에 연결되고, 드레인 전극은 상기 제2 노드(N2)에 연결되며, 소오스 전극에는 상기 접지전압(VSS)이 제공된다. 상기 제6 트랜지스터(NT6)의 게이트 전극은 제2 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제2 노드(N2)에 연결되며, 소오스 전극에는 상기 접지전압(VSS)이 제공된다.

상기 스위칭부(357)는 제2 충전부 및 제2 방전부를 포함한다. 상기 제2 충전부는 병렬 연결된 제2 및 제3 커패시터(C2, C3)로 이루어진다. 상기 제2 및 제3 커패시터(C2)의 제1 전극(EL1, EL3)은 상기 제1 클럭단자(CK1)에 연결되고, 제2 전극(EL2, EL4)은 상기 제3 노드(N3)에 연결된다.

상기 제2 방전부는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 드레인 전 극이 상기 제3 노드(N3)에 연결되며, 소오스 전극에 상기 접지전압(VSS)이 제공되는 제7 트랜지스터(NT7)로 이루어진다.

상기 제1 클럭단자(CK1)로 제공되는 상기 제1 클럭(CKV)에 의해서 상기 제2 커패시터(C2)에 전하가 충전된 상태에서 상기 출력단자(OUTn)로 상기 제1 클럭(CKV)이 출력되면, 제2 노드(N2)의 전위를 하이 상태로 상승된다. 상기 제2 노드(N2)의 전위가 상승됨에 따라서, 상기 제7 트랜지스터(NT7)가 턴온되고, 상기 제2 커패시터(C2)에 충전된 전하는 상기 제7 트랜지스터(NT7)에 의해서 상기 접지전압(VSS)으로 방전된다. 따라서, 상기 제3 노드(N3)의 전위는 로우 상태로 유지되어 상기 제5 트랜지스터(NT5)는 턴오프 상태를 유지한다.

이후, 상기 출력단자(OUTn)의 출력신호가 n+1번째 스테이지(SRCn+1)의 출력신호(OUTn+1)에 의해서 상기 접지전압(VSS)으로 방전되면, 상기 제2 노드(N2)의 전위는 로우 상태로 점차 하락한다. 따라서, 상기 제2 및 제3 커패시터(C2, C3)에 충전된 전하는 상기 접지전압(VSS)으로 방전되지 못하여 상기 제3 노드(N3)의 전위는 점차 상승한다. 상기 제3 노드(N3)의 전위가 상승함에 따라서, 상기 제5 트랜지스터(NT5)가 턴온되고, 상기 제2 노드(N2)의 전위는 상기 제5 트랜지스터(NT5)를 거쳐 상기 접지전압(VSS)으로 다운된다.

이런 상태에서, 상기 제2 클럭단자(CK2)로 제공되는 상기 제2 클럭(CKVB)에 의해서 상기 제6 트랜지스터(NT6)가 턴-온되면, 상기 제2 노드(N2)의 전위는 상기 접지전압(VSS)으로 확실하게 방전된다. 즉, 상기 제5 및 제6 트랜지스터(NT5, NT6)는 상기 제2 노드(N2)의 전위를 상기 접지전압(VSS) 상태로 홀딩시킨다. 상기 제2 커패시터(C2)와 상기 제7 트랜지스터(NT7)는 상기 제5 트랜지스터(NT5)가 턴온되는 시점을 결정한다.

여기서, 상기 제2 및 제3 커패시터(C2, C3)는 상기 제3 노드(N3)의 전위와 상기 접지전압(VSS)과의 전위차가 상기 제5 트랜지스터(NT5)의 문턱전압(Vgs) 이상이 되도록 상기 제3 노드(N3)의 전위를 상승시킬 수 있는 크기를 가진다.

따라서, 상기 제2 및 제3 커패시터(C2) 각각에 충전된 전하의 합 만큼 상기 제3 노드(N3)의 전위가 상승하고, 상기 제3 노드의 전위(N3)와 상기 접지전압(VSS)과의 전위차가 상기 제5 트랜지스터(NT5)의 문턱전압(Vgs) 이상이 될 때, 상기 제5 트랜지스터(NT5)가 턴온된다.

여기서, 'V(N3)'는 상기 제3 노드(N3)의 전위이고, 'Ctotal'은 상기 제3 노드에 연결되는 모든 커패시턴스이고, 'Vck'는 상기 제1 클럭(CKV)의 전위를 나타낸다.

수학식 1에 따르면, 상기 제3 노드(N3)의 전위는 상기 제1 클럭(CKV)의 전위(Vck)에 상기 제3 노드(N3)에 연결되는 모든 커패시턴스(Ctotal)와 제2 커패시턴스(C2)와 제3 커패시턴스(C3)의 합의 비를 곱한 값으로 정의된다.

상기 n번째 스테이지(SRCn)는 리플 방지부(358) 및 제3 방전부(359)를 더 포함한다.

상기 리플 방지부(358)는 제8 및 제9 트랜지스터(NT8, NT9)로 이루어진다. 상기 제8 트랜지스터(NT8)의 게이트 전극은 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제9 트렌지스터(NT9)의 소오스 전극에 연결되며, 소오스 전극은 제2 노드(N2)에 연결된다. 상기 제9 트랜지스터(NT9)의 게이트 전극은 제2 클럭단자(CK2)에 연결되고, 드레인 전극은 제1 입력단자(IN2)에 연결되며, 소오스 전극은 상기 제8 트랜지스터(NT8)의 드레인 전극에 연결된다.

상기 제8 트랜지스터(NT8)는 상기 제1 클럭단자(CK1)로 제공되는 제1 클럭(CKV)에 의해서 턴온된 상태에서 상기 출력단자(OUTn)가 방전되기 시작하면, 상기 제1 노드(N1)에 걸리는 전위는 상기 제8 트랜지스터(NT8)를 거쳐 상기 출력단자(OUTn)를 통해 방전된다. 또한, 상기 제9 트랜지스터(NT9)가 상기 제2 클럭단자(CK2)로 제공되는 제2 클럭(CKVB)에 의해서 턴온되면, 상기 제1 노드(N2)에 걸리는 전위는 상기 제9 트랜지스터(NT9)를 거쳐 상기 제1 입력단자(IN1)를 통해 방전된다.

따라서, 상기 리플 방지부(358)는 상기 출력단자(OUTn)에 상기 접지전압(VSS)으로 방전된 이후에, 상기 제1 클럭(CK1)이 하이 상태로 상승되면 상기 제8 트랜지스터(NT8)를 통해 상기 제1 노드(N1)의 전위를 상기 접지전압(VSS)으로 유지시킨다. 또한, 상기 제1 클럭(CK1)이 로우 상태로 하강하면 상기 제9 트랜지스터(NT9)를 통해 상기 제1 노드(N1)의 전위를 상기 접지전압(VSS)으로 유지시킨다. 이처럼, 상기 출력신호가 로우 상태로 전환된 이후에도 상기 제1 노드(N1)의 전위가 상기 접지전압(VSS) 상태로 유지됨으로써, 상기 제1 및 제2 클럭(CK1, CK2) 의 상태 변화에 의해서 상기 출력신호가 리플(ripple)되는 것을 방지할 수 있다.

상기 n번째 스테이지(SRCn)가 표시영역(DA)에 구비되는 n번째 게이트 라인(GLn)의 제1 단에 연결된다면, 상기 제3 방전부(359)는 상기 제1 단과 마주하는 상기 n번째 게이트 라인(GLn)의 제2 단에 연결된다. 상기 표시영역(DA)에서 상기 n번째 게이트 라인(GLn)에는 m개의 저항(R1 ~ Rm)과 액정 커패시터(Clc1 ~ Clcm)가 연결된다.

상기 제3 방전부(359)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 출력단자(OUTn)에 연결되며, 소오스 전극에 상기 접지전압(VSS)이 제공되는 제10 트랜지스터(NT10)로 이루어진다.

상기 제2 입력단자(IN2)로 상기 n+1번째 스테이지(SRCn+1)의 출력신호가 제공되면, 상기 제10 트랜지스터(NT10)가 턴온되어 상기 n번째 게이트 라인(GLn)에 인가된 출력신호를 상기 접지전압(VSS)으로 방전시킨다.

도 4는 도 3에 도시된 제2 충전부 및 표시영역을 구체적으로 나타낸 단면도이다.

도 4를 참조하면, 표시영역(DA)에 대응하여 제1 기판(100) 상에는 TFT(110) 및 상기 TFT(110)에 전기적으로 연결된 화소전극(130)이 구비된다. 제1 주변영역(PA)에 대응하여 상기 제1 기판(100) 상에는 제2 및 제3 커패시터(C2, C3)가 구비된다.

먼저, 상기 제1 기판(100) 상에는 상기 TFT(110)의 게이트 전극(111) 및 상기 제2 커패시터(C2)의 제1 전극인 제1 도전막(115)이 형성된다. 이후, 게이트 절 연막(112)은 상기 게이트 전극(111) 및 상기 제1 도전막(115)이 형성된 상기 제1 기판(100) 상에 적층된다. 여기서, 상기 게이트 절연막(112)의 두께는 약 4500Å이다.

상기 표시영역(DA)에 대응하여 상기 게이트 절연막(112) 위로는 상기 TFT(110)의 소오스 및 드레인 전극(113, 114)이 형성된다. 이와 동시에, 상기 제1 주변영역(PA)에 대응하여 상기 게이트 절연막(112) 상에는 상기 제1 도전막(115)과 마주하고 상기 제2 커패시터(C2)의 제2 전극이면서 상기 제3 커패시터(C2)의 제1 전극인 제2 도전막(116)이 형성된다. 이로써, 상기 제1 기판(100) 상에는 상기 TFT(111) 및 제2 커패시터(C2)가 완성된다.

다음, 상기 TFT(111) 및 제2 커패시터(C2) 상에는 보호막(120)이 형성된다. 이후, 상기 보호막(120) 및 게이트 절연막(112)을 패터닝하여 상기 제1 도전막(115) 및 상기 드레인 전극(114)을 노출시킨다. 여기서, 상기 보호막(120)의 두께는 약 2000Å으로, 상기 게이트 절연막(112)의 두께보다 얇다.

상기 표시영역(DA)에 대응하여 상기 보호막(120) 및 노출된 드레인 전극(112) 상에는 인듐 징크 옥사이드(Incium Zinc Oxide; IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide; ITO)로 이루어진 화소전극(130)이 형성된다. 이와 동시에, 상기 제1 주변영역(PA)에 대응하여 노출된 상기 제1 도전막(115) 및 상기 보호막(120) 상에는 제3 도전막(117)이 형성된다.

상기 제3 도전막(117)은 상기 제3 커패시터(C3)의 제2 전극으로, 상기 제2 도전막(116)과 마주하여 상기 제3 커패시터(C3)를 형성한다. 또한, 상기 제3 도전 막(117)은 상기 제1 도전막(115)과 전기적으로 연결된다. 따라서, 상기 제2 및 제3 커패시터(C2, C3)는 서로 병렬 연결된다.

상기 제2 및 제3 커패시터(C2, C3)의 합성 용량(Ct)은 수학식 2와 같이 정의된다.

여기서, '4.5d'는 상기 제2 커패시터(C2)를 형성하는 상기 제1 도전막(115)과 제2 도전막(116)과의 제1 이격 거리이고, '2d'는 상기 제3 커패시터(C3)를 형성하는 상기 제2 도전막(116)과 제3 도전막(117)의 제2 이격 거리이다. 또한, 'A' 상기 제1 내지 제3 도전막(115, 116, 117)의 면적이다.

수학식 2에 따르면, 상기 합성 용량(Ct)은 약 '0.72A'이고, 상기 제2 커패시턴스(C2)는 약 '0.22A'이며, 상기 제3 커패시턴스(C3)는 약 '0.5A'이다. 상기 합성 용량(Ct)은 상기 제2 커패시턴스(C2)보다 약 3.25배, 상기 제3 커패시턴스(C3)보다 약 1.43배 정도 큰 것으로 나타난다.

즉, 상기 제2 충전부가 상기 제2 또는 제3 커패시터(C2, C3)만으로 이루어질 때의 커패시턴스보다, 병렬 연결된 제2 및 제3 커패시터(C2, C3)로 이루어질 때의 합성용량(Ct)이 더 크다.

또한, 상기 제1 및 제2 이격 거리(4.5d, 2d)가 일정한 수치로 정해진 상태에서 제1 내지 제3 도전막(115, 116, 117)의 면적(A)을 소정의 수치까지 감소시키더라도, 상기 제2 충전부는 상기 제2 또는 제3 커패시턴스(C2, C3)와 동일한 상기 합성용량(Ct)을 가질 수 있다.

이로써, 상기 제2 충전부가 차지하는 면적을 감소시킬 수 있고, 그로 인해서 표시장치의 전체적인 사이즈를 감소시킬 수 있다.

이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 홀딩부는 병렬 연결된 두 개 이상의 커패시터로 이루어져 제1 클럭을 충전하는 제1 충전부와 제1 클럭과 위상이 다른 제2 클럭에 응답하여 제1 충전부에 충전된 전하를 방전시키는 제1 방전부에 의해서 제어된다.

따라서, 홀딩부는 게이트 라인으로 제공되는 출력신호를 풀다운 상태에서 안정화시킬 수 있고, 그로 인해서 게이트 구동회로가 오동작 하는 것을 방지할 수 있다.

또한, 제1 충전부가 병렬 연결된 두 개 이상의 커패시터로 이루어짐으로써 상기 게이트 구동회로에서 커패시터들이 차지하는 면적이 감소되고, 그로 인해서 표시장치의 전체적인 사이즈를 감소시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims

복수의 스테이지로 이루어진 게이트 구동회로에 있어서,

상기 각 스테이지는,

출력신호를 제1 클럭으로 전환시키는 풀업부;

다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 출력신호를 접지전압으로 방전시키는 풀다운부;

이전 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴온시키고, 다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴오프시키는 풀업 구동부;

상기 출력신호를 상기 접지전압 상태로 홀딩시키는 홀딩부; 및

병렬 연결된 두 개 이상의 커패시터로 이루어져 상기 제1 클럭을 충전하는 제1 충전부 및 상기 제1 클럭과 위상이 다른 제2 클럭에 응답하여 상기 제1 충전부에 충전된 전하를 방전시키는 제1 방전부로 이루어져, 상기 홀딩부의 구동을 제어하는 스위칭부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 충전부는 서로 병결 연결되어 상기 제1 클럭을 충전하는 제1 및 제2 커패시터로 이루어진 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 방전부는 상기 출력신호에 응답하여 상기 제1 충 전부에 충전된 전하를 방전시키는 제2 트랜지스터 및 상기 제2 클럭에 응답하여 상기 제2 트랜지스터를 턴오프시키는 제3 트랜지스터로 이루어진 것을 특징으로 게이트 구동회로.
제1항에 있어서, 상기 홀딩부는 상기 제1 충전부에 충전된 전하에 응답하여 상기 출력신호를 상기 접지전압 상태로 홀딩시키는 제1 트랜지스터로 이루어진 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 풀업 구동부는,

상기 이전 스테이지들 중 하나의 스테이지의 출력신호에 수신하는 버퍼부;

상기 버퍼부를 통과한 상기 이전 스테이지들 중 하나의 스테이지의 출력신호를 충전하는 제2 충전부; 및

상기 다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 제2 충전부에 충전된 전하를 방전시키는 제2 방전부를 포함하는 것을 특징으로 하는 게이트 구동회로.
다수의 게이트 라인과 다수의 데이터 라인을 구비하고, 영상을 표시하는 표시패널;

상기 표시패널에 구비되고, 복수의 스테이지로 이루어져 상기 스테이지들의 출력신호를 상기 게이트라인들로 출력하는 게이트 구동회로; 및

상기 데이터 라인들에 영상신호를 출력하는 데이터 구동회로를 포함하고,

상기 각 스테이지는,

출력신호를 제1 클럭으로 전환시키는 풀업부;

다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 출력신호를 접지전압으로 방전시키는 풀다운부;

이전 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴온시키고, 다음 스테이지들 중 하나의 스테이지의 출력신호에 응답하여 상기 풀업부를 턴오프시키는 풀업 구동부;

상기 출력신호를 상기 접지전압 상태로 홀딩시키는 홀딩부; 및

병렬 연결된 두 개 이상의 커패시터로 이루어져 상기 제1 클럭을 충전하는 제1 충전부와 상기 제1 클럭과 위상이 다른 제2 클럭에 응답하여 상기 제1 충전부에 충전된 전하를 방전시키는 제1 방전부로 이루어져, 상기 홀딩부의 구동을 제어하는 스위칭부를 포함하는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 제1 충전부는,

제1 도전막, 상기 제1 도전막 상에 적층되는 제1 절연막, 및 상기 제1 절연막 상에 구비되어 상기 제1 도전막과 마주하는 제2 도전막으로 이루어진 제1 커패시터; 및

상기 제2 도전막, 상기 제2 도전막 상에 구비되는 제2 절연막 및 상기 제1 도전막과 전기적으로 연결되고, 상기 제2 절연막 상에 구비되어 상기 제2 도전막과 마주하는 제3 도전막으로 이루어진 제2 커패시터를 포함하는 것을 특징으로 표시장치.
제7항에 있어서, 상기 표시패널은,

상기 제1 도전막과 동일층에 구비되는 게이트 전극, 상기 제1 절연막에 의해서 상기 게이트 전극과 전기적으로 절연되고 상기 제1 절연막 상에 구비되는 소오스 전극 및 상기 소오스 전극과 소정 간격 이격된 드레인 전극으로 이루어진 화소 TFT; 및

상기 드레인 전극을 부분적으로 노출시키면서 상기 화소 TFT를 커버하는 상기 제2 절연막 상에 구비되고, 노출된 상기 드레인 전극과 전기적으로 연결되는 화소전극을 더 포함하는 것을 특징으로 하는 표시장치.