KR20070075788A

KR20070075788A - 게이트 구동부 및 이를 갖는 표시장치

Info

Publication number: KR20070075788A
Application number: KR1020060004436A
Authority: KR
Inventors: 이종혁; 안병재; 김범준; 서동욱; 강현호
Original assignee: 삼성전자주식회사
Priority date: 2006-01-16
Filing date: 2006-01-16
Publication date: 2007-07-24

Abstract

게이트 구동부 및 이를 갖는 표시장치에서, 각 스테이지의 풀업부는 현재단 게이트 신호를 출력하고, 캐리부는 현재단 캐리 신호를 출력한다. 풀다운부는 다음단 게이트 신호를 입력받아 현재단 게이트 신호를 방전시킨다. 풀업 구동부는 이전단 캐리 신호를 입력받아 풀업부와 캐리부를 턴-온시키고, 다음단 게이트 신호에 응답하여 풀업부와 캐리부를 턴-오프시킨다. 리플 방지부는 풀업부의 출력전극에 전기적으로 연결되어 현재단 게이트 신호의 리플을 방지하고, 리페어부는 풀업부의 출력전극을 통해 유입된 비정상적인 신호가 캐리부의 제어전극으로 제공되는 것을 차단한다. 따라서, 게이트 구동부의 오동작을 방지할 수 있다.

Description

게이트 구동부 및 이를 갖는 표시장치{GATE DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 게이트 구동부의 블럭도이다.

도 2는 도 1에 도시된 각 스테이지의 내부 회로도이다.

도 3은 본 발명의 다른 실시예에 따른 각 스테이지의 내부 회로도이다.

도 4는 도 3에 도시된 스테이지의 리페어된 상태를 나타낸 회로도이다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.

도 6은 도 5에 도시된 게이트 구동부의 각 스테이지의 내부 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 어레이 기판 110 : 박막 트랜지스터

150 : 게이트 구동부 151 : 풀업부

152 : 풀다운부 153 : 풀업 구동부

154, 154` : 리플 방지부 155, 155` : 리페어부

156 : 홀딩부 157 : 스위칭부

158 : 캐리부 159 : 리셋부

160 : 구동칩 200 : 컬러필터기판

300 : 액정표시패널 400 : 액정표시장치

본 발명은 게이트 구동부 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 리페어 기능을 갖는 게이트 구동부 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 영상을 표시하기 위한 액정표시패널을 구비한다. 액정표시패널은 영상을 표시하는 표시영역 및 표시영역에 인접하는 주변영역으로 이루어진다. 표시영역에는 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 화소가 구비된다. 화소 각각은 박막 트랜지스터 및 액정 커패시터로 이루어진다. 한편, 주변영역에는 게이트 라인들에 게이트 신호를 출력하는 게이트 구동부 및 데이터 라인들에 데이터 신호를 출력하는 데이터 구동부가 구비된다.

게이트 구동부는 박막 트랜지스터와 동일한 박막 공정을 통해 동시에 액정표시패널의 주변영역에 형성되고, 데이터 구동부는 칩 형태로 이루어져 주변영역 상에 실장된다.

게이트 구동부는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함하고, 스테이지 각각은 대응하는 게이트 라인에 연결되어 게이트 신호를 출력한다.

표시영역에서 특정 게이트 라인과 다른 신호라인(예를 들어, 데이터 라인, 스토리지 전극라인)이 전기적으로 단락되면, 다른 신호라인에 인가된 전압이 특정 게이트 라인을 통해 쉬프트 레지스터의 내부로 역류한다. 이때, 역류된 전압에 의 해서 특정 게이트 라인에 연결된 현 스테이지 뿐만 아니라, 현 스테이지의 출력에 의해서 제어되는 다음 스테이지들도 오동작을 일으킨다.

따라서, 특정 게이트 라인과 다른 신호라인의 전기적인 단락은 게이트 구동부의 구동 불량의 원인이되어, 결과적으로 액정표시장치를 오동작시킨다.

따라서, 본 발명의 목적은 리페어 기능을 갖는 게이트 구동부를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 게이트 구동부를 갖는 표시장치를 제공하는 것이다.

본 발명에 따른 게이트 구동부는 종속적으로 연결된 다수의 스테이지로 이루어진다. 각 스테이지는 풀업부, 캐리부, 풀다운부, 풀업 구동부, 리플 방지부 및 리페어부를 포함한다.

상기 풀업부는 현재단 게이트 신호를 출력하고, 상기 캐리부는 현재단 캐리 신호를 출력한다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 방전시킨다. 상기 풀업 구동부는 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 캐리부를 턴-온시킨다. 또한, 상기 풀업 구동부는 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 캐리부를 턴-오프시킨다. 상기 리플 방지부는 상기 풀업부의 출력전극에 전기적으로 연결되어 상기 현재단 게이트 신호의 리플을 방지한다. 상기 리페어부는 상기 풀업부의 출력전극을 통해 유입된 비정상적인 신호가 상기 캐리부의 제어전극으로 제공되는 것을 차단한다.

본 발명에 따른 표시장치는 표시부, 데이터 구동부, 게이트 구동부를 포함한다. 상기 표시부는 게이트 신호와 데이터 신호에 응답하여 영상을 표시하고, 상기 데이터 구동부는 상기 표시부에 상기 데이터 신호를 제공한다. 상기 게이트 구동부는 상종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시부에 상기 게이트 신호를 순차적으로 출력한다.

상기 게이트 구동부의 각 스테이지는 풀업부, 캐리부, 풀다운부, 풀업 구동부, 리플 방지부 및 리페어부를 포함한다. 상기 풀업부는 현재단 게이트 신호를 출력하고, 상기 캐리부는 현재단 캐리 신호를 출력한다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 방전시킨다. 상기 풀업 구동부는 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 캐리부를 턴-온시킨다. 또한, 상기 풀업 구동부는 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 캐리부를 턴-오프시킨다. 상기 리플 방지부는 상기 풀업부의 출력전극에 전기적으로 연결되어 상기 현재단 게이트 신호의 리플을 방지한다. 상기 리페어부는 상기 풀업부의 출력전극을 통해 유입된 비정상적인 신호가 상기 캐리부의 제어전극으로 제공되는 것을 차단한다.

이러한 게이트 구동부 및 이를 갖는 표시장치에 따르면, 리페어부는 현재단 게이트 신호가 비정상적인 신호으로 변화하더라도, 캐리단자에는 정상적으로 현재 단 캐리신호가 출력될 수 있도록 제어함으로써, 현재단 스테이지의 불량으로 인해서 다음단 스테이지가 오동작하는 것을 방지할 수 있고, 결과적으로, 게이트 구동부와 표시장치의 구동 불량을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 게이트 구동부(150)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호를 순차적으로 출력하는 하나의 쉬프트 레지스터로 이루어진다. 여기서, n은 2 이상의 짝수이다.

상기 다수의 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 입력단자(IN), 제어단자(CT), 접지전압단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.

상기 다수의 스테이지 중 홀수번째 스테이지(SRC1,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 입력단자(IN)에는 이전 스테이지의 캐리단자(OUT)로부터 출력된 이전단 캐리신호가 인가되고, 상기 제어단자(CT)에는 다음 스테이지의 출력단자(OUT)로부 터 출력된 다음단 게이트 신호가 인가된다.

여기서, 상기 첫 번째 구동 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지의 이전단 캐리신호가 아닌 개시신호(STV)가 제공된다. 도면에 도시하지는 않았지만, n번째 스테이지(SRCn)의 제어단자(CT)에는 다음단 게이트 신호 대신에 상기 개시신호(STV)가 제공될 수 있다.

상기 다수의 스테이지(SRC1 ~ SRCn+1)의 접지전압단자(Vin)에는 접지전압(VSS)이 제공되고, 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 상기 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 마지막단 캐리신호가 제공된다.

상기 홀수번째 스테이지(SRC1,...SRCn+1)는 상기 제1 클럭(CKV)과 이전단 캐리신호에 응답하여 현재단 캐리신호 및 현재단 게이트 신호를 출력하고, 상기 짝수번째 스테이지(SRC2,...SRCn)는 상기 제2 클럭(CKVB)과 이전단 캐리신호에 응답하여 현재단 캐리신호와 현재단 게이트 신호를 출력한다. 따라서, 상기 게이트 구동부(150)는 캐리신호와 게이트 신호를 순차적으로 출력할 수 있다.

도 2는 도 1에 도시된 각 스테이지의 내부 회로도이다.

도 2를 참조하면, 각 스테이지는 풀업부(151), 풀다운부(152), 풀업 구동부(153), 리플 방지부(154), 리페어부(155), 홀딩부(156), 스위칭부(157), 캐리부(158) 및 리셋부(159)를 포함한다.

상기 풀업부(151)는 상기 풀업 구동부(153)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업부(151)는 상기 출력단자(OUT) 로 출력되는 현재단 게이트 신호를 상기 제1 클럭만큼 풀-업시킨다.

상기 캐리부(158)는 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 캐리단자(CR)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT14)를 포함한다. 따라서, 상기 캐리부(158)는 상기 캐리단자(CR)로 출력되는 현재단 캐리신호를 상기 제1 클럭만큼 풀-업시킨다.

상기 풀다운부(151)는 제어단자(CT)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT2)를 포함한다. 따라서, 상기 풀다운부(152)는 이전단 캐리신호에 응답하여 상기 제1 클럭만큼 풀업된 상기 현재단 게이트 신호를 접지전압으로 풀다운시킨다.

상기 풀업 구동부(153)는 버퍼 트랜지스터(NT3), 제1 커패시터(C1), 제2 커패시터(C2) 및 방전 트랜지스터(NT4)를 포함한다. 상기 버퍼 트랜지스터(NT3)는 상기 입력단자(IN)에 연결된 입력전극과 제어전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 풀업 트랜지스터(NT1)의 제어전극과 출력전극 사이에 연결된다. 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT14)의 제어전극과 출력전극 사이에 연결된다. 상기 방전 트랜지스터(NT4)는 상기 버퍼 트랜지스터(NT3)의 출력전극에 연결된 입력전극, 상기 제어단자(CT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 버퍼 트랜지스터(NT3)가 이전단 캐리신호에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)가 충전된다. 상기 제1 및 제2 커패시터(C1, C2)에 상기 풀업 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 풀업 트랜지스터(NT1)와 상기 캐리 트랜지스터(NT14)가 턴온된다. 따라서, 상기 제1 클럭단자(CK1)로 제공되는 상기 제1 클럭이 상기 출력단자(OUT) 및 상기 캐리단자(CR)로 출력된다. 이후, 상기 방전 트랜지스터(NT4)가 다음단 게이트 신호에 응답하여 턴-온되면, 상기 제1 및 제2 커패시터(C1, C2)에 충전된 전하는 상기 방전 트랜지스터(NT4)를 통해 접지전압으로 방전된다. 따라서, 상기 풀업 트랜지스터(NT1)와 상기 캐리 트랜지스터(NT14)는 상기 다음단 게이트 신호에 의해서 턴-오프된다.

상기 리플 방지부(154)는 제1 내지 제3 리플 방지 트랜지스터(NT5, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력단에 연결된 입력전극 및 상기 리페어부(155)의 입력단에 연결된 출력전극으로 이루어진다. 상기 제2 리플 방지 트랜지스터(NT2)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 입력단자(IN)에 연결된 입력전극 및 상기 리페어부(155)의 입력단에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭단자(C2)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.

한편, 상기 리페어부(155)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제2 리플 방지 트랜지스터(NT6)의 출력전극에 연결된 입력전극 및 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 출력전극으로 이루어진 리페어 트랜지스터 (NT8)를 포함한다.

상기 제1 리플 방지 트랜지스터(NT5)는 상기 제1 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 신호를 상기 리페어 트랜지스터(NT8)의 입력전극으로 제공한다. 상기 제2 리플 방지 트랜지스터(NT6)는 상기 제2 클럭에 응답하여 상기 이전단 캐리신호를 상기 리페어 트랜지스터(NT8)의 입력전극으로 제공한다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 신호를 상기 접지전압으로 방전시킨다. 상기 리페어 트랜지스터(NT8)는 상기 제2 클럭에 응답하여 상기 풀업 트랜지스터(NT1)의 제어전극 및 상기 캐리 트랜지스터(NT14)의 제어전극으로 제공되는 신호를 스위칭한다.

본 발명의 일 예로, 액정표시장치의 액정표시패널에서 게이트 라인과 데이터 라인과의 단락 또는 게이트 라인과 스토리지 전극라인과의 단락이 발생하면, 상기 데이터 라인 또는 스토리지 전극라인에 인가된 전압이 상기 게이트 구동부(150) 측으로 역류한다. 이때, 역류된 전압에 의해서 상기 출력단자(OUT)의 전위는 정상 레벨보다 낮거나 높아질 수 있다.

상술한 이유로, 현재단 게이트 신호가 비정상적인 신호(예를 들어, 공통전압)으로 변화될 때, 상기 제1 클럭이 하이 상태로 유지되는 구간에서 상기 제1 리플 방지 트랜지스터(NT5)는 턴-온되고, 상기 리페어 트랜지스터(NT8)는 제2 클럭에 의해서 턴-오프된다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 여전히 턴-온 상태로 유지되어 될 수 있다.

또한, 상기 제2 클럭이 하이 상태로 유지되는 구간에서 상기 리페어 트랜지스터(NT8)는 턴-온되도, 상기 제1 클럭에 의해서 상기 제1 리플 방지 트랜지스터(NT5)는 턴-오프된다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 여전히 턴-온 상태로 유지될 수 있다.

결과적으로, 현재단 게이트 신호가 비정상적인 신호(예를 들어, 공통전압)으로 변화하더라도, 캐리단자(CR)에는 정상적으로 현재단 캐리신호가 출력될 수 있다. 그 결과, 현재단 스테이지의 불량으로 인해서 다음단 스테이지에 영향을 미치는 것을 방지하여, 게이트 구동부(150)의 오동작을 방지할 수 있다.

한편, 상기 제2 리플 방지 트랜지스터(NT6)는 상기 제2 클럭에 응답하여 이전단 캐리신호를 상기 풀업 트랜지스터(NT1)의 제어전극으로 제공함으로써, 상기 현재단 게이트 신호의 리플을 방지한다. 또한, 상기 제3 리플 방지 트랜지스터(NT7)는 상기 제2 클럭에 응답하여 상기 현재단 게이트 신호를 접지전압으로 방전시킴으로써, 상기 현재단 게이트 신호의 리플을 방지한다.

상기 홀딩부(156)는 상기 스위칭부(157)의 출력단에 연결된 제어전극, 상기 출려단자(OUT)에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT9)를 포함한다.

상기 스위칭부(157)는 제1 내지 제4 스위칭 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.

상기 제1 스위칭 트랜지스터(NT10)는 상기 제1 클럭단자에 연결된 입력전극 과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 스위칭 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 스위칭 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 스위칭 트랜지스터(NT12)는 상기 제1 스위칭 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 스위칭 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다.

상기 제1 및 제2 스위칭 트랜지스터(NT10, NT11)는 상기 제1 클럭에 응답하여 턴-온되어 상기 제1 클럭을 출력한다. 이때, 상기 제3 및 제4 스위칭 트랜지스터(NT12, NT13)는 상기 출력단자(OUT)로 출력되는 하이 상태의 현재단 게이트 신호에 응답하여 턴-온되어 상기 제1 클럭을 상기 접지전압으로 방전시킨다. 따라서, 상기 홀딩 트랜지스터(NT9)는 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 스위칭 트랜지스터(NT12, NT13)는 턴-오프되므로, 상기 제1 및 제2 스위칭 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭에 응답하여 상기 홀딩 트랜지스터(NT9)가 턴-온된다. 따라서, 상기 현재단 게이트 신호는 상기 홀딩 트랜지스터(NT9)에 의해서 접지전압으로 홀딩될 수 있다.

한편, 상기 리셋부(159)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT15)를 포함한다. 상기 리셋 트랜지스터(NT15)는 상기 리셋단자(RE)를 통해 입력된 마지막 트랜지스터의 캐리신호에 응답하여 상기 입력단자(IN)를 통해 입력된 노이즈를 상기 접지전압으로 방전시킨다. 따라서, 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT14)는 상기 마지막 스테이지의 마지막 캐리신호에 응답하여 턴-온된다. 결과적으로, 마지막 캐리신호는 이전단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT14)를 턴-오프시켜, 게이트 신호와 캐리신호를 리셋시킨다.

도 3은 본 발명의 다른 실시예에 따른 각 스테이지의 내부 회로도이고, 도 4는 도 3에 도시된 스테이지의 리페어된 상태를 나타낸 회로도이다. 단, 도 3 및 도 4에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 각 스테이지는 풀업부(151), 풀다운부(152), 풀업 구동부(153), 리플 방지부(154`), 리페어부(155`), 홀딩부(156), 스위칭부(157), 캐리부(158) 및 리셋부(159)를 포함한다.

상기 리플 방지부(154`)는 제1 내지 제3 리플 방지 트랜지스터(NT5`, NT6, NT7)로 이루어진다. 상기 제1 리플 방지 트랜지스터(NT5`)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 출력전극에 연결된 입력전 극 및 상기 풀업 및 캐리 트랜지스터(NT1, NT14)의 제어전극에 연결된 출력전극으로 이루어진다.

정상 동작시, 상기 제1 리플 방지 트랜지스터(NT5`)는 상기 제1 클럭에 응답하여 상기 출력단자(OUT)로부터 출력된 현재단 게이트 신호를 상기 풀업 및 캐리 트랜지스터(NT1, NT14)의 제어전극으로 제공한다. 따라서, 상기 제1 리플 방지 트랜지스터(NT5`)는 상기 현재단 게이트 신호가 로우 상태일 때 상기 입력단자를 통해 제공되는 노이즈에 의해서 상기 풀업 및 캐리 트랜지스터(NT1, NT14)가 턴온되는 것을 방지할 수 있다.

상기 리페어부(155`)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 제1 리플 방지 트랜지스터(NT5`)의 출력전극에 인접하여 구비된 입력전극 및 상기 풀업 및 캐리 트랜지스터(NT1, NT14)의 제어전극에 연결된 출력전극으로 이루어진 리페어 트랜지스터(NT8`)를 포함한다.

정상 동작시, 상기 리페어 트랜지스터(NT8`)의 출력전극과 상기 제1 리플 방지 트랜지스터(NT5`)의 입력전극은 전기적으로 분리된다.

이러한 불량이 발생하면, 도 4에 도시된 바와 같이, 상기 리페어 트랜지스터 (NT8`)의 출력전극과 상기 제1 리플 방지 트랜지스터(NT5`)의 입력전극을 전기적으로 연결시키면서, 상기 제1 리플 방지 트랜지스터(NT5`)의 입력전극과 상기 풀업 및 캐리 트랜지스터(NT1, NT14)의 제어전극을 오픈시키는 리페어 공정이 수행된다.

따라서, 상기한 이유로 현재단 게이트 신호가 비정상적인 신호(예를 들어, 공통전압)으로 변화될 때, 상기 제1 클럭이 하이 상태로 유지되는 구간에서 상기 제1 리플 방지 트랜지스터(NT5`)는 턴-온되고, 상기 리페어 트랜지스터(NT8`)는 제2 클럭에 의해서 턴-오프된다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 여전히 턴-온 상태로 유지되어 될 수 있다.

또한, 상기 제2 클럭이 하이 상태로 유지되는 구간에서 상기 리페어 트랜지스터(NT8`)는 턴-온되도, 상기 제1 클럭에 의해서 상기 제1 리플 방지 트랜지스터(NT5)는 턴-오프된다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT14)는 여전히 턴-온 상태로 유지될 수 있다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이고, 도 6은 도 5에 도시된 게이트 구동부의 각 스테이지의 내부 회로도이다.

도 5를 참조하면, 액정표시장치(400)는 어레이 기판(100), 상기 어레이 기판(100)과 마주보는 컬러필터기판(200) 및 상기 어레이 기판(100)과 상기 컬러필터기 판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.

상기 액정표시패널(300)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 이루어진다.

상기 표시영역(DA)에는 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 제1 내지 제m 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 제1 방향(D1)으로 연장되고, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 절연되도록 교차한다. 따라서, 상기 표시영역(DA)에는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 화소영역이 형성된다.

상기 각 화소영역에는 박막 트랜지스터(110), 상기 박막 트랜지스터(110)에 연결된 액정 커패시터(Clc) 및 상기 액정 커패시터에 병렬 연결된 스토리지 커패시터(Cst)로 이루어진 화소가 구비된다. 예를 들어, 상기 박막 트랜지스터(110)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)와 상기 스토리지 커패시터(Cst)에 결합된다.

상기 제1 주변영역(PA1)은 상기 표시영역(DA)을 감싸고 있는 영역이고, 상기 제1 주변영역(PA1)에는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동부(150)가 형성된다. 상기 게이트 구동부 (150)는 상기 표시영역(DA)에 형성된 상기 박막 트랜지스터(110)와 동일한 박막 공정을 통해 동시에 상기 제1 주변영역(PA1)에 형성된다.

한편, 상기 제2 주변영역(PA2)은 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이다. 상기 제2 주변영역(PA2)에 대응하여 상기 어레이 기판(100) 상에는 구동칩(160)이 실장된다. 상기 구동칩(160)에는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력하기 위한 데이터 구동부가 내장된다.

도 6에 도시된 바와 같이, 상기 게이트 구동부(150)의 각 스테이지의 출력단자는 대응하는 제2 게이트 라인(GL2)의 제1 단부와 전기적으로 연결된다. 여기서, 상기 각 스테이지는 상기 제2 게이트 라인(GL2)의 제2 단부와 전기적으로 연결된 방전 트랜지스터(NT16)를 더 포함한다. 상기 방전 트랜지스터(NT16)는 제3 게이트 라인(GL3)에 연결된 제어전극, 상기 제2 게이트 라인(GL2)의 제2 단부에 연결된 입력전극 및 상기 접지전압단자(Vin)에 연결된 출력전극으로 이루어진다. 따라서, 상기 방전 트랜지스터(NT16)는 상기 제3 게이트 라인(GL3)으로 인가된 다음단 게이트 신호에 응답하여 상기 제2 게이트 라인(GL2)에 인가된 현재단 게이트 신호를 상기 접지전압단자(Vin)를 통해 접지전압으로 방전시킨다. 그 결과, 상기 다음단 게이트 신호가 하이 상태로 출력된 이후에 상기 현재단 게이트 신호가 하이 상태로 전환되는 것을 방지할 수 있다.

이와 같은 게이트 구동부 및 이를 갖는 표시장치에 따르면, 리페어부는 현재 단 게이트 신호가 비정상적인 신호으로 변화하더라도, 캐리단자에는 정상적으로 현재단 캐리신호가 출력될 수 있도록 제어한다.

따라서, 현재단 스테이지의 불량으로 인해서 다음단 스테이지가 오동작하는 것을 방지할 수 있고, 결과적으로, 게이트 구동부와 표시장치의 구동 불량을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

종속적으로 연결된 다수의 스테이지로 이루어진 게이트 구동부에서,

각 스테이지는,

현재단 게이트 신호를 출력하는 풀업부;

현재단 캐리 신호를 출력하는 캐리부;

다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 방전시키는 풀다운부;

이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 캐리부를 턴-온시키고, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 캐리부를 턴-오프시키는 풀업 구동부;

상기 풀업부의 출력전극에 전기적으로 연결되어 상기 현재단 게이트 신호의 리플을 방지하는 리플 방지부; 및

상기 풀업부의 출력전극을 통해 유입된 비정상적인 신호가 상기 캐리부의 제어전극으로 제공되는 것을 차단하는 리페어부를 포함하는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 리플 방지부는,

외부로부터 제1 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력전극 및 상기 리페어부의 입력전극에 전기적으로 연결된 출력전 극으로 이루어진 제1 리플 방지 트랜지스터;

외부로부터 제2 클럭을 입력받는 제어전극, 상기 이전단 캐리신호를 입력받는 입력전극 및 상기 리페어부의 입력전극에 전기적으로 연결된 출력전극으로 이루어진 제2 리플 방지 트랜지스터; 및

상기 제2 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력전극 및 접지단자에 전기적으로 연결된 출력전극으로 이루어진 제3 리플 방지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제2항에 있어서, 상기 리페어부는,

상기 제2 클럭이 제공되는 제어전극, 상기 제1 리플 방지 트랜지스터의 출력전극에 전기적으로 연결된 입력전극 및 상기 풀업부와 상기 캐리부의 제어전극에 전기적으로 연결된 출력단으로 이루어진 리페어 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제2항에 있어서, 상기 제1 및 제2 클럭은 서로 반전된 위상을 갖는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 리플 방지부는,

외부로부터 제1 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력전극 및 상기 풀업부와 캐리부의 제어전극에 전기적으로 연결된 출력전극으로 이루어진 제1 리플 방지 트랜지스터;

외부로부터 제2 클럭을 입력받는 제어전극, 상기 이전단 게이트 신호를 입력받는 입력전극 및 상기 풀업부와 캐리부의 제어전극에 전기적으로 연결된 출력전극으로 이루어진 제2 리플 방지 트랜지스터; 및

상기 제2 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력전극 및 접지단자에 전기적으로 연결된 출력전극으로 이루어진 제3 리플 방지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제5항에 있어서, 상기 리페어부는,

상기 제2 클럭이 제공되는 제어전극, 상기 제2 리플 방지 트랜지스터의 출력전극과 전기적으로 분리된 입력전극 및 상기 풀업부와 캐리부의 제어전극과 전기적으로 연결된 출력전극으로 이루어진 리페어 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제6항에 있어서, 상기 풀업부의 출력전극에 비정상적인 신호가 유입될 때, 상기 리페어 트랜지스터의 입력전극은 상기 제2 리플 방지 트랜지스터의 출력전극과 전기적으로 연결되고,

상기 제1 리플 방지 트랜지스터의 출력저극은 상기 풀업부와 캐리부의 제어전극과 전기적으로 분리되는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 풀업부는,

상기 풀업 구동부에 연결된 제어전극, 외부로부터 제1 클럭을 입력받는 입력전극 및 상기 현재단 게이트 신호를 출력하는 출력전극으로 이루어진 풀업 트랜지스터를 포함하고,

상기 캐리부는,

상기 풀업 구동부에 연결된 제어전극, 외부로부터 제1 클럭을 입력받는 입력전극 및 상기 현재단 캐리신호를 출력하는 출력전극으로 이루어진 캐리 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 풀업 구동부는,

상기 이전단 캐리신호가 제공되는 제어저극과 입력전극 및 상기 풀업부와 캐리부의 제어전극에 연결된 출력전극으로 이루어진 버퍼 트랜지스터;

상기 다음단 게이트 신호가 제공되는 제어전극, 상기 버터 트랜지스터의 출력전극에 연결된 입력전극 및 접지단자에 연결된 출력전극으로 이루어진 방전 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
제1항에 있어서, 상기 현재단 게이트 신호를 방전 상태로 유지시키는 홀딩부; 및

외부로부터의 제1 클럭에 응답하여 상기 홀딩부의 구동을 제어하는 스위칭부 를 더 포함하는 것을 특징으로하는 게이트 구동부.
게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;

상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동부; 및

상종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동부를 포함하고,

상기 게이트 구동부의 각 스테이지는,

현재단 게이트 신호를 출력하는 풀업부;

현재단 캐리신호를 출력하는 캐리부;

다음단 스테이지들 중 어느 하나로부터 다음단 게이트 신호를 입력받아 상기 현재단 게이트 신호를 방전시키는 풀다운부;

이전단 스테이지들 중 어느 하나로부터 이전단 캐리 신호를 입력받아 상기 풀업부와 캐리부를 턴-온시키고, 상기 다음단 게이트 신호에 응답하여 상기 풀업부와 캐리부를 턴-오프시키는 풀업 구동부;

상기 풀업부의 출력전극에 전기적으로 연결되어 상기 현재단 게이트 신호의 리플을 방지하는 리플 방지부; 및

상기 풀업부의 출력전극을 통해 유입된 비정상적인 신호가 상기 풀업부와 캐리부의 제어전극으로 제공되는 것을 차단하는 리페어부를 포함하는 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 리플 방지부는,

외부로부터 제1 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력단 및 상기 풀업부와 캐리부의 제어전극에 전기적으로 연결된 출력전극으로 이루어진 제1 리플 방지 트랜지스터;

외부로부터 제2 클럭을 입력받는 제어전극, 상기 이전단 캐리신호를 입력받는 입력단 및 상기 풀업부와 캐리부의 제어전극에 전기적으로 연결된 출력전극으로 이루어진 제2 리플 방지 트랜지스터; 및

상기 제2 클럭을 입력받는 제어전극, 상기 풀업부의 출력전극에 전기적으로 연결된 입력전극 및 접지단자에 전기적으로 연결된 출력단으로 이루어진 제3 리플 방지 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 리페어부는,

상기 제2 클럭이 제공되는 제어전극, 상기 제2 리플 방지 트랜지스터의 출력전극과 전기적으로 분리된 입력전극 및 상기 풀업부와 캐리부의 제어전극에 전기적으로 연결된 출력전극으로 이루어진 리페어 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 풀업부의 출력전극에 비정상적인 신호가 유입될 때, 상기 리페어 트랜지스터의 입력전극은 상기 제2 리플 방지 트랜지스터의 출력전극에 전기적으로 연결되고,

상기 제1 리플 방지 트랜지스터의 출력전극은 상기 풀업부와 캐리부의 제어전극과 전기적으로 분리되는 것을 특징으로 하는 표시장치.