KR20060091465A - 게이트 구동회로 및 이를 갖는 표시장치 - Google Patents

게이트 구동회로 및 이를 갖는 표시장치 Download PDF

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KR20060091465A
KR20060091465A KR1020050012357A KR20050012357A KR20060091465A KR 20060091465 A KR20060091465 A KR 20060091465A KR 1020050012357 A KR1020050012357 A KR 1020050012357A KR 20050012357 A KR20050012357 A KR 20050012357A KR 20060091465 A KR20060091465 A KR 20060091465A
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이종환
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삼성전자주식회사
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Abstract

게이트 구동회로 및 이를 갖는 표시장치에서, 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력한다. 풀업부는 하이 구간보다 로우 구간이 긴 클럭을 입력받아 게이트 신호를 클럭으로 전환시킨다. 풀다운부는 다음 스테이지로부터의 후단 게이트 신호에 응답하여 구동신호를 오프전압으로 방전시킨다. 풀업 구동부는 이전 스테이지로부터의 전단 게이트 신호에 응답하여 풀업부를 턴온시키고, 후단 게이트 신호에 응답하여 풀업부를 턴오프시킨다. 홀딩부는 게이트 신호를 오프전압 상태로 홀딩시키고, 스위칭부는 클럭에 응답하여 홀딩부를 온/오프시킨다. 따라서, 게이트 구동회로의 출력 특성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 2는 도 1에 도시된 게이트 구동회로의 입/출력 파형도이다.
도 3은 도 1에 도시된 제n 스테이지의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭의 파형도이다.
도 5는 본 발명의 또 다른 실시예에 따른 제1 및 제2 클럭의 파형도이다.
도 6은 도 1에 도시된 게이트 구동회로를 구비하는 액정표시장치의 평면도이다.
도 7은 도 6에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 액정표시장치의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 게이트 구동회로 300 : 액정표시패널
310 : 박막 트랜지스터 기판 312a : 박막 트랜지스터
312b : 화소전극 320 : 컬러필터 기판
324 : 공통전극 330 : 액정층
340 : 실런트 400 : 인쇄회로기판
450 : 테이프 캐리어 패키지 451 : 데이터 구동칩
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 출력 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
표시패널은 게이트 신호를 입력받는 다수의 게이트 라인과 데이터 신호를 입력받는 다수의 데이터 라인이 구비된 어레이 기판, 어레이 기판과 마주하는 컬러필터기판 및 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층을 포함한다.
일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 액정패널에 실장된다. 그러나, 최근에는 액정표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동회로는 어레이 기판에 박막 공정을 통해 형성된다.
게이트 구동회로가 어레이 기판에 직접적으로 형성되는 구조에서, 게이트 구동회로는 서로 종속적으로 연결된 복수의 단위 스테이지를 갖는 하나의 쉬프트 레지스트로 이루어진다. 여기서, 복수의 단위 스테이지 각각은 다수의 트랜지스터와 커패시터를 포함한다.
게이트 구동회로는 외부로부터 클럭 및 구동전압을 입력받아 게이트 신호를 출력한다. 그러나, 게이트 구동회로가 동작하는 동안 클럭은 지속적으로 하이 구간 과 로우 구간을 반복하면서 스윙한다. 트랜지스터의 게이트 전극에 이러한 클럭이 지속적으로 제공되면, 제공된 시간에 상응하여 트랜지스터의 문턱전압이 쉬프트되는 현상이 발생한다.
특히, 문턱전압의 쉬프트 현상은 클럭의 로우 구간보다 하이 구간에서 더욱 심하게 발생한다.
따라서, 본 발명의 목적은 문턱 전압의 쉬프트 현상을 억제시켜 출력 특성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.
본 발명의 일 특징에 따른 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력한다. 상기 게이트 구동회로는 풀업부, 풀다운부, 풀업 구동부, 홀딩부 및 스위칭부를 포함한다.
상기 풀업부는 하이 구간보다 로우 구간이 긴 제1 클럭을 상기 게이트 신호로 출력한다. 상기 풀다운부는 다음 스테이지로부터의 후단 게이트 신호에 응답하여 상기 게이트 신호를 오프전압으로 방전시킨다.
상기 풀업 구동부는 이전 스테이지로부터의 전단 게이트 신호에 응답하여 상기 풀업부를 턴온시키고, 상기 후단 게이트 신호에 응답하여 상기 풀업부를 턴오프시킨다. 상기 홀딩부는 상기 게이트 신호를 상기 오프전압 상태로 홀딩시킨다. 상 기 스위칭부는 상기 제1 클럭에 응답하여 상기 홀딩부를 온/오프시킨다.
본 발명의 다른 특징에 따른 표시장치는 표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널은 표시영역에 게이트 신호와 데이터 신호를 입력받는 화소 어레이가 구비된다. 상기 게이트 구동회로는 상기 표시패널의 주변영역에 형성되고, 서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 게이트 신호를 순차적으로 출력한다. 상기 데이터 구동회로는 상기 데이터 신호를 출력한다.
상기 게이트 구동회로의 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 홀딩부 및 스위칭부를 포함한다. 상기 풀업부는 하이 구간보다 로우 구간이 긴 클럭을 상기 게이트 신호로 출력한다. 상기 풀다운부는 다음 스테이지로부터의 후단 게이트 신호에 응답하여 상기 게이트 신호를 오프전압으로 방전시킨다.
상기 풀업 구동부는 이전 스테이지로부터의 전단 게이트 신호에 응답하여 상기 풀업부를 턴온시키고, 상기 후단 게이트 신호에 응답하여 상기 풀업부를 턴오프시킨다. 상기 홀딩부는 상기 게이트 신호를 상기 오프전압 상태로 홀딩시키고, 상기 스위칭부는 상기 클럭에 응답하여 상기 홀딩부를 온/오프시킨다.
이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 클럭의 하이구간을 로우구간보다 감소시킴으로써 트랜지스터의 게이트 전극으로 제공되는 클럭에 의해서 트랜지스터의 문턱전압이 증가되는 것을 방지할 수 있고, 그 결과 게이트 구동회로의 출력 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이고, 도 2는 도 1에 도시된 게이트 구동회로의 입/출력 파형도이다.
도 1을 참조하면, 게이트 구동회로(100)는 하나의 쉬프트 레지스터(CS) 및 상기 쉬프트 레지스터(CS)에 각종 신호를 제공하는 배선부(LS)를 포함한다. 상기 쉬프트 레지스터(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다. 여기서, n은 짝수이다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE) 및 출력단자(OUT)를 포함한다.
상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
도 2에 도시된 바와 같이, 상기 제1 클럭(CKV)은 한 주기(T1)에서 제1 시간(t1)동안 유지되는 하이 구간과 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 시간(t2)은 상기 제1 시간(t1)보다 길고, 상기 제1 클럭(CKV)의 듀티 레시오(duty ratio)는 30% ~ 45% 이다. 여기서, 상기 듀티 레시오는 상기 제2 시간(t2)에 대한 상기 제1 시간(t1)을 백분율로 나타낸 값이다.
상기 제1 클럭(CKV)은 상기 제1 시간(t1)동안 제1 하이 전압(VH)을 갖고, 상기 제2 시간(t2)동안 제1 로우 전압(VL)을 갖는다. 본 발명의 일 예로, 상기 제1 하이 전압(VH)은 20V이고, 상기 제1 로우 전압(VL)은 -13V이다. 상기 제1 클럭(CKV)의 제1 진폭(A1)은 상기 제1 하이 전압(VH)과 상기 제1 로우 전압(VL)의 차이로 정의된다. 본 발명의 일 예로, 상기 제1 진폭(A1)은 33V이다.
상기 제1 클럭(CKV)과 다른 위상을 갖는 상기 제2 클럭(CKVB)은 상기 제1 클럭(CKV)과 동일한 주기를 갖는다. 또한, 상기 제2 클럭(CKVB)은 상기 제1 시간(t1)동안 유지되는 하이 구간과 상기 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 클럭(CKVB)의 듀티 레시오는 30% ~ 45% 이다. 본 발명의 일 예로, 도 2에서는 상기 제1 클럭(CKV)의 하강 에지가 상기 제2 클럭(CKVB)의 상승 에지와 일치한다. 그러나, 본 발명의 다른 일 예로 상기 제2 클럭(CKVB)의 하강 에지가 상기 제1 클럭(CKV)의 상승 에지와 일치할 수도 있다. 또한, 상기 제2 클럭(CKVB)은 상기 제1 클럭(CKV)과 동일한 제1 진폭(A1)으로 스윙한다.
다시 도 1을 참조하면, 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지로부터의 전단 게이트 신호가 아닌 개시신호(STV)가 제공된다. 또한, 제n 스테이지(SRCn)의 제2 입력단자(IN2)에 게이트 신호를 제공하기 위하여 더미로 마련된 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지로부터의 후단 게이트 신호 대신에 상기 개시신호(STV)가 제공된다.
한편, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 전압단자(V1)에는 오프전압(Voff)이 제공된다. 본 발명의 일 예로, 상기 오프전압(Voff)은 -5 ~ -7V의 전압레벨을 갖는다. 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 상기 리셋단자(RE)에는 상기 제n+1 스테이지(SRCn+1)로부터 출력된 더미 게이트 신호가 제공된다.
도 1 및 도 2에 도시된 바와 같이, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1) 각각의 출력단자(OUT)에서는 상기 제1 클럭(CKV)의 하이 구간이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 출력단자(OUT)에서는 상기 제2 클럭(CKVB)의 하이 구간이 출력된다. 따라서, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 출력할 수 있다.
상기 배선부(LS)는 상기 쉬프트 레지스터(CS)에 인접하여 구비되고, 외부로부터 각종 제어신호를 입력받아 상기 쉬프트 레지스터(CS)로 제공한다. 상기 배선부(LS)는 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배선(SL4) 및 리셋배선(SL5)을 포함한다. 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배선(SL4) 및 리셋배선(SL5)은 서로 평행한 방향으로 연장되고, 인접하는 배선과 소정의 간격으로 이격된다.
상기 개시신호배선(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입 력단자(IN2)로 제공한다. 여기서, 상기 개시신호(STV)는 상기 쉬프트 레지스터(CS)의 동작을 개시하는 신호이다.
상기 제1 클럭배선(SL2)은 외부로부터 상기 제1 클럭(CKV)을 입력받고, 상기 제2 클럭배선(SL3)은 외부로부터 상기 제2 클럭(CKVB)을 입력받는다. 또한, 상기 오프전압배선(SL4)은 외부로부터 상기 오프전압(Voff)을 입력받고, 상기 리셋배선(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 더미 게이트 신호를 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.
상기 리셋배선(SL5)은 상기 쉬프트 레지스터(CS)에 가장 인접하고, 상기 개시신호배선(SL1)은 상기 리셋배선(SL5) 다음으로 상기 쉬프트 레지스터(CS)에 인접한다. 상기 제1 클럭배선(SL2)은 상기 개시신호배선(SL1) 다음으로 상기 쉬프트 레지스터(CS)에 인접하고, 상기 제2 클럭배선(SL3)은 상기 제1 클럭배선(SL2) 다음으로 상기 쉬프트 레지스터(CS)에 인접한다. 상기 오프전압배선(SL4)은 상기 쉬프트 레지스터(CS)와 가장 멀리 이격되어 상기 배선부(DS)의 최외곽에 배치된다.
도 3은 도 1에 도시된 제n 스테이지의 회로도이다.
도 3을 참조하면, 제n 스테이지(SRCn)는 풀업부(101), 풀다운부(102) 및 풀업 구동부를 포함한다.
상기 풀업부(101)는 출력단자(OUT)로부터 출력되는 제n 게이트 신호를 제2 클럭(CKVB, 도 1에 도시됨)으로 풀-업시킨다. 상기 풀업부(101)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭단자(CK1)에 연결되며, 소오스 전극이 상기 출력단자(OUT)에 연결된 제1 트랜지스터(NT1)를 포함한다. 따라서, 상 기 제1 트랜지스터(NT1)의 드레인 전극은 상기 제1 클럭단자(CK1)을 통해 제2 클럭(CKVB)을 입력받는다.
상기 풀다운부(102)는 제n+1 스테이지(SRCn+1)로부터의 더미 게이트 신호에 응답하여 풀업된 상기 제n 게이트 신호를 풀다운시킨다. 상기 풀다운부(102)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUT)에 연결되며, 소오스 전극에 오프전압(Voff)이 제공되는 제2 트랜지스터(NT2)를 포함한다.
상기 풀업 구동부는 상기 제n 스테이지(SRCn)는 제n-1 스테이지(SRCn-1)의 제n-1 게이트 신호에 응답하여 상기 풀업부(101)를 턴온시키고, 제n+1 스테이지(SRCn+1)의 더미 게이트 신호에 응답하여 상기 풀업부(101)를 턴오프시킨다. 상기 풀업 구동부는 버퍼부(103), 충전부(104) 및 제1 방전부(105)를 포함한다.
상기 버퍼부(103)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결된 제3 트랜지스터(NT3)를 포함한다. 상기 충전부(104)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 커패시터(C1)를 포함한다. 상기 제1 방전부(105)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제4 트랜지스터(NT4)를 포함한다.
상기 제n-1 스테이지(SRCn-1)의 제n-1 게이트 신호에 응답하여 상기 제3 트랜지스터(NT3)가 턴온되면, 제n-1 게이트 신호는 상기 제1 커패시터(C1)에 충전된 다. 상기 제1 커패시터(C1)에 상기 제1 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 제1 트랜지스터(NT1)가 부트스트랩(BOOTSTRAP)되어 상기 제n-1 스테이지로부터 제공된 상기 제2 클럭(CKVB)의 하이 구간을 상기 출력단자(OUTn)로 출력한다. 이후, 상기 더미 게이트 신호에 응답하여 상기 제4 트랜지스터(NT4)가 턴온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 오프전압(Voff)으로 방전된다.
상기 제n 스테이지(SRCn)는 홀딩부(106) 및 스위칭부(107)를 더 포함한다. 상기 홀딩부(106)는 상기 제n 게이트 신호를 상기 오프전압(Voff) 상태로 홀딩시키고, 상기 스위칭부(107)는 상기 홀딩부(106)의 구동을 제어한다.
상기 홀딩부(106)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제5 트랜지스터(NT5)를 포함한다.
상기 스위칭부(107)는 제6 내지 제9 트랜지스터(NT6, NT7, NT8, NT9), 제2 및 제3 커패시터(C2, C3)를 포함한다. 상기 제6 트랜지스터(NT6)의 게이트 전극과 드레인 전극은 제1 클럭단자(CK1)에 연결되고, 소오스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(NT7)의 드레인 전극은 제1 클럭단자(CK1)에 연결되고, 게이트 전극은 상기 제2 커패시터(C2)를 통해 상기 제1 클럭단자(CK1)에 연결되며, 소오스 전극은 상기 제3 노드(N33)에 연결된다. 상기 제7 트랜지스터(NT7)의 게이트 전극과 소오스 전극과의 사이에는 상기 제3 커패시터(C3)가 연결된다. 상기 제6 및 제7 트랜지스터(NT6, NT7)의 게이트 전극은 상기 제1 클럭단자(CK1)를 통해 상기 제2 클럭(CKVB)을 입력받는다.
상기 제8 트랜지스터(NT8)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제6 트랜지스터(NT6)의 소오스 전극에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다. 상기 제9 트랜지스터(NT9)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다.
상기 제2 클럭(CKVB)에 의해서 상기 제6 및 제7 트랜지스터(NT6, NT7)가 턴온된 상태에서, 상기 출력단자(OUT)로 상기 제1 클럭(CKV)이 출력되면, 상기 제2 노드(N2)의 전위는 하이 상태로 상승된다. 상기 제2 노드(N2)의 전위가 상승됨에 따라서, 상기 제8 및 제9 트랜지스터(NT8, NT9)가 턴온되고, 상기 제6 및 제7 트랜지스터(NT6, NT7)로부터 출력된 전압은 상기 제8 및 제9 트랜지스터(NT8, NT9)를 통해 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 제3 노드(N3)의 전위는 로우 상태로 유지되어 상기 제5 트랜지스터(NT5)는 턴오프된다.
이후, 상기 제n 게이트 신호가 더미 게이트 신호에 의해서 상기 오프전압(Voff)으로 방전되면, 상기 제2 노드(N2)의 전위는 로우 상태로 점차 하락한다. 따라서, 상기 제8 및 제9 트랜지스터(NT8, NT9)는 턴오프 상태로 전환되고, 상기 제6 및 제7 트랜지스터(NT6, NT7)로부터 출력된 전압에 의해서 상기 제3 노드(N3)의 전위는 점차적으로 상승한다. 상기 제3 노드(N3)의 전위가 상승함에 따라서, 상기 제5 트랜지스터(NT5)는 턴온되고, 턴온된 상기 제5 트랜지스터(NT5)에 의해서 상기 제2 노드(N2)의 전위는 상기 오프전압(Voff)으로 더욱 빠르게 다운된다.
상기 제5 내지 제7 트랜지스터(NT5, NT6, NT7)의 게이트 전극에는 지속적으로 상기 제1 또는 제2 클럭(CKV, CKVB)이 제공된다. 특히, 상기 제1 및 제2 클럭(CKV, CKVB)의 하이 전압이 지속적으로 제공됨으로 인해서 상기 제5 내지 제7 트랜지스터(NT5, NT6, NT7)의 문턱전압이 증가한다. 본 발명의 일 예로, 도 2에 도시된 바와 같이 상기 제1 및 제2 클럭(CKV, CKVB)의 듀티 레시오를 30% ~ 45%로 유지시킴으로써, 상기 제5 내지 제7 트랜지스터(NT5, NT6, NT7)의 문턱전압의 증가율을 감소시킬 수 있다. 그 결과, 상기 게이트 구동회로(100)의 출력 특성이 향상될 수 있다.
한편, 상기 제n 스테이지(SRCn)는 리플 방지부(108) 및 리셋부(109)를 더 포함한다.
상기 리플 방지부(109)는 제10, 제11 및 제12 트랜지스터(NT10, NT11, NT12)를 포함한다. 상기 제10 트랜지스터(NT10)는 제2 클럭단자(CK2)에 연결된 게이트 전극, 상기 제2 노드(N2)에 연결된 드레인 전극 및 상기 오프전압(Voff)이 제공되는 소오스 전극으로 구비한다.
상기 제11 트랜지스터(NT11)의 게이트 전극은 상기 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제12 트렌지스터(NT12)의 소오스 전극에 연결되며, 소오스 전극은 제2 노드(N2)에 연결된다. 상기 제12 트랜지스터(NT12)의 게이트 전극은 상기 제2 클럭단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력단자(IN2)에 연결되며, 소오스 전극은 상기 제11 트랜지스터(NT11)의 드레인 전극에 연결된다.
상기 제10 트랜지스터(NT10)는 상기 제2 클럭단자(CK2)를 통해 제공되는 상 기 제1 클럭(CKV)에 응답하여 상기 제n 게이트 신호를 방전시킨다. 따라서, 상기 제n 게이트 신호의 오프 시간동안 상기 제2 노드의 전위를 상기 오프 전압(Voff)으로 다운될 수 있다. 또한, 상기 제12 트랜지스터(NT12)는 상기 제1 클럭(CKV)에 응답하여 상기 제3 트랜지스터(NT3)를 턴오프시킨다. 상기 제11 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)를 통해 제공되는 상기 제2 클럭(CKVB)에 응답하여 상기 제2 노드(N2)의 전위를 상기 제1 노드(N1)의 전위로 유지시킨다. 따라서, 상기 제11 트랜지스터(NT11)는 상기 제2 노드(N2)에 연결된 상기 제5 트랜지스터(NT5)는 상기 제n 게이트 신호의 오프 시간동안 턴온 상태로 유지될 수 있다.
따라서, 상기 리플 방지부(108)는 상기 제n 게이트 신호의 오프 시간동안 상기 제1 및 제2 클럭(CKV, CKVB)에 의해서 상기 제n 게이트 신호에 리플(ripple)이 발생하는 것을 방지할 수 있다.
상기 리플 방지부(108)에서 상기 제10 내지 제12 트랜지스터(NT10, NT11, NT12)의 게이트 전극에는 상기 제n 게이트 신호의 오프 시간동안 지속적으로 상기 제1 또는 제2 클럭(CKV, CKVB)이 제공된다. 특히, 상기 제1 및 제2 클럭(CKV, CKVB)의 하이 전압이 지속적으로 제공됨으로 인해서 상기 제10 내지 제12 트랜지스터(NT10, NT11, NT12)의 문턱전압이 증가한다. 본 발명의 일 예로, 도 2에 도시된 바와 같이 상기 제1 및 제2 클럭(CKV, CKVB)의 듀티 레시오를 30% ~ 45%로 유지시킴으로써, 상기 제10 내지 제12 트랜지스터(NT10, NT11, NT12)의 문턱전압의 증가율을 감소시킬 수 있다. 따라서, 상기 게이트 구동회로(100)의 출력 특성이 향상될 수 있다.
한편, 상기 리셋부(109)는 게이트 전극이 리셋단자(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제13 트랜지스터(NT13)를 포함한다. 상기 리셋단자(RE)로 상기 더미 게이트 신호가 제공되면, 상기 제13 트랜지스터(NT13)가 턴온되어 상기 제1 노드(N1)의 전위는 상기 오프전압(Voff)으로 방전된다. 따라서, 상기 제n 게이트 신호는 상기 더미 게이트 신호에 의해서 상기 오프전압(Voff)으로 더욱 확실하게 방전된다.
도 4는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭의 파형도이다.
도 4를 참조하면, 본 발명의 다른 실시예에서 제1 클럭(CKV)은 한 주기(T1)에서 제1 시간(t1)동안 유지되는 하이 구간과 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 시간(t2)은 상기 제1 시간(t1)보다 길고, 상기 제1 클럭(CKV)의 듀티 레시오(duty ratio)는 30% ~ 45% 이다.
상기 제1 클럭(CKV)은 상기 제1 시간(t1)동안 제1 하이 전압(VH)을 갖고, 상기 제2 시간(t2)동안 제2 로우 전압(VL`)을 갖는다. 여기서, 상기 제2 로우 전압(VL`)은 도 2에 도시된 제1 로우 전압(VL)보다 낮은 -14V ~ -18V를 갖는다. 따라서, 상기 제1 클럭(CKV)은 도 2에 도시된 제1 진폭(A1)보다 1V ~ 5V만큼 증가된 제2 진폭(A2)을 갖는다. 본 발명의 일 예로, 상기 제2 진폭(A2)은 34V ~ 38V이다.
상기 제1 클럭(CKV)과 다른 위상을 갖는 상기 제2 클럭(CKVB)은 상기 제1 클럭(CKV)과 동일한 주기를 갖는다. 또한, 상기 제2 클럭(CKVB)은 상기 제1 시간(t1)동안 유지되는 하이 구간과 상기 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 클럭(CKVB)의 듀티 레시오는 30% ~ 45% 이다.
이와 같이, 상기 제1 및 제2 클럭(CKV, CKVB)은 상기 제1 진폭(A1)보다 큰 제2 진폭(A2)을 갖고 스윙한다. 따라서, 상기 제1 및 제2 클럭(CKV, CKVB)의 하이 구간이 로우 구간보다 짧아지더라도, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn, 도 1에 도시됨)에 연결된 액정 커패시터(도 6에 도시됨)의 충전시간을 충분히 확보할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 제1 및 제2 클럭의 파형도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에서 제1 클럭(CKV)은 한 주기(T1)에서 제1 시간(t1)동안 유지되는 하이 구간과 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 시간(t2)은 상기 제1 시간(t1)보다 길고, 상기 제1 클럭(CKV)의 듀티 레시오(duty ratio)는 30% ~ 45% 이다.
상기 제1 클럭(CKV)은 상기 제1 시간(t1)동안 제2 하이 전압(VH`)을 갖고, 상기 제2 시간(t2)동안 제1 로우 전압(VL)을 갖는다. 여기서, 상기 제2 하이 전압(VH`)은 도 2에 도시된 제1 하이 전압(VH)보다 높은 21V ~ 25V를 갖는다. 따라서, 상기 제1 클럭(CKV)은 도 2에 도시된 제1 진폭(A1)보다 1V ~ 5V만큼 증가된 제2 진폭(A2)을 갖는다. 본 발명의 일 예로, 상기 제2 진폭(A2)은 34V ~ 38V이다.
상기 제1 클럭(CKV)과 다른 위상을 갖는 상기 제2 클럭(CKVB)은 상기 제1 클럭(CKV)과 동일한 주기를 갖는다. 또한, 상기 제2 클럭(CKVB)은 상기 제1 시간(t1)동안 유지되는 하이 구간과 상기 제2 시간(t2)동안 유지되는 로우 구간을 갖는다. 상기 제2 클럭(CKVB)의 듀티 레시오는 30% ~ 45% 이다.
이와 같이, 상기 제1 및 제2 클럭(CKV, CKVB)은 상기 제1 진폭(A1)보다 큰 제2 진폭(A2)을 갖고 스윙한다. 따라서, 상기 제1 및 제2 클럭(CKV, CKVB)의 하이 구간이 로우 구간보다 짧아지더라도, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn, 도 1에 도시됨)에 연결된 액정 커패시터(도 6에 도시됨)의 충전시간을 충분히 확보할 수 있다.
도 6은 도 1에 도시된 게이트 구동회로를 구비하는 액정표시장치의 평면도이고, 도 7은 도 6에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 액정표시장치의 단면도이다.
도 6 및 도 7을 참조하면, 액정표시장치(500)는 액정표시패널(300), 인쇄회로기판, 데이터 구동칩 및 테이프 캐리어 패키지(Tape Carrier Package)를 포함한다. 상기 액정표시패널은 박막 트랜지스터 기판(310), 컬러필터 기판(320), 액정층(330) 및 실런트(340)로 이루어진다.
상기 박막 트랜지스터 기판(310)은 제1 기판(311), 박막 트랜지스터(312a), 화소전극(312b), 다수의 게이트 라인(GL1 ~ GLn) 및 다수의 데이터 라인(DL1 ~ DLm)을 구비한다. 상기 제1 기판(311)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)을 감싸는 제1 주변영역(PA1) 및 상기 제1 주변영역(PA1)과 인접한 제2 주변영역(PA2)으로 구분된다.
상기 표시영역(DA)에 대응하여 상기 제1 기판(311)에는 상기 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 다수의 게이트 라인(GL1 ~ GLn)은 제1 방향(D1)으로 연장되고, 상기 다수의 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 다수의 게이트 라인(GL1 ~ GLn)과 상기 다수의 데이터 라인(DL1 ~ DLm)이 교차됨으로써, 상기 표시영역(DA)에는 매트릭스 형태의 화소영역이 형성된다.
상기 각 화소영역에는 상기 박막 트랜지스터(312a) 및 상기 박막 트랜지스터(312a)에 연결된 상기 화소전극(312b)으로 이루어진 화소가 구비된다. 상기 박막 트랜지스터(312a)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 화소전극(312b)에 결합된다. 따라서, 상기 표시영역(DA)에는 화소들이 매트릭스 형성된 화소 어레이가 구비된다.
상기 제1 주변영역(PA1)에 대응하여 상기 제1 기판(311)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하는 게이트 구동회로(100)가 형성된다. 상기 게이트 구동회로(100)는 상기 화소 어레이를 형성하는 박막 공정을 통해 상기 화소 어레이와 동시에 형성된다.
한편, 상기 컬러필터 기판(320)은 제2 기판(321), 블랙 매트릭스(322), 컬러필터(323) 및 공통전극(324)을 포함한다. 상기 블랙 매트릭스(322)는 상기 제2 기판(321)의 비유효 표시영역에 형성되고, 상기 컬러필터(323)는 비유효 표시영역에 인접한 유효 표시영역에 형성된다. 특히, 상기 블랙 매트릭스(322)는 상기 박막 트랜지스터(312a) 및 게이트 구동회로(100)에 대응하여 형성된다. 상기 컬러필터(323)는 레드, 그린 및 블루 색화소(R, G, B)로 이루어진다. 상기 블랙 매트릭스(322)와 상기 컬러필터(323) 상에는 상기 공통전극(324)이 균일한 두께로 형성된 다.
상기 박막 트랜지스터 기판(310)과 상기 컬러필터 기판(320)과의 사이에는 상기 액정층(330)이 개재된다. 상기 실런트(340)는 개재된 상기 액정층(330)이 흘러나오지 못하도록 상기 박막 트랜지스터 기판(310)과 상기 컬러필터 기판(320)을 밀봉시킨다. 또한, 상기 실런트(340)는 상기 액정층(330)보다 낮은 유전율을 갖는 물질로 이루어져, 상기 게이트 구동회로(100)의 일부분을 커버한다. 따라서, 상기 실런트(340)는 상기 게이트 구동회로(100)와 상기 공통전극(324)과의 사이에서 발생하는 기생 커패시턴스를 감소시킬 수 있다.
한편, 상기 박막 트랜지스터 기판(310)의 상기 제2 주변영역(PA2)에 인접하여 상기 인쇄회로기판(400)이 구비된다. 상기 인쇄회로기판(400)과 상기 박막 트랜지스터 기판(310)은 상기 테이프 캐리어 패키지(450)에 의해서 전기적으로 연결된다. 구체적으로, 상기 테이프 캐리어 패키지(450)의 제1 단부는 상기 인쇄회로기판(400)에 부착되고, 제2 단부는 상기 제2 주변영역(PA2)에 부착된다. 또한, 상기 테이프 캐리어 패키지(450) 상에는 상기 데이터 구동칩(451)이 실장된다. 따라서, 상기 데이터 구동칩(451)은 상기 인쇄회로기판(400)으로부터의 데이터 신호를 적절한 시간에 상기 박막 트랜지스터 기판(310)에 구비된 다수의 데이터 라인(DL1 ~ DLm)으로 제공한다.
이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 제1 및 제2 클럭은 하이 구간보다 로우 구간이 긴 상태로 스윙하므로, 게이트 구동회로를 구성하 는 트랜지스터 중 게이트 전극으로 클럭이 제공되는 트랜지스터의 문턱전압이 증가되는 것을 방지할 수 있다. 따라서, 게이트 구동회로의 출력 특성을 향상시킬 수 있고, 표시장치의 오동작을 방지할 수 있다.
또한, 하이 구간이 감소된 만큼 상기 제1 및 제2 클럭의 진폭을 증가시킴으로써, 게이트 라인에 연결된 액정 커패시터의 충전시간을 충분히 확보할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 서로 종속적으로 연결된 다수의 스테이지로 이루어져 게이트 신호를 순차적으로 출력하는 게이트 구동회로에 있어서,
    각 스테이지는,
    하이 구간보다 로우 구간이 긴 제1 클럭을 상기 게이트 신호로 출력하는 풀업부;
    다음 스테이지로부터의 후단 게이트 신호에 응답하여 상기 게이트 신호를 오프전압으로 방전시키는 풀다운부;
    이전 스테이지로부터의 전단 게이트 신호에 응답하여 상기 풀업부를 턴온시키고, 상기 후단 게이트 신호에 응답하여 상기 풀업부를 턴오프시키는 풀업 구동부;
    상기 게이트 신호를 상기 오프전압 상태로 홀딩시키는 홀딩부; 및
    상기 제1 클럭에 응답하여 상기 홀딩부를 온/오프시키는 스위칭부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제1 클럭의 듀티 레시오(duty ratio)는 30% ~ 45%인 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 제1 클럭의 진폭은 34V ~ 38V인 것을 특징으로 하는 게이트 구동회로.
  4. 제3항에 있어서, 상기 제1 클럭의 로우 전압은 -14V ~ -18V인 것을 특징으로 하는 게이트 구동회로.
  5. 제1항에 있어서, 상기 각 스테이지는,
    상기 제1 클럭에 응답하여 상기 풀업부를 턴오프시키는 제1 리플 방지부; 및
    상기 제1 클럭과 다른 위상을 갖고, 하이 구간보다 로우 구간이 긴 제2 클럭에 응답하여 상기 게이트 신호를 방전시키는 제2 리플 방지부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 제2 클럭의 듀티 레시오(duty ratio)는 30% ~ 45%인 것을 특징으로 하는 게이트 구동회로.
  7. 제6항에 있어서, 상기 제2 클럭의 진폭은 34V ~ 38V인 것을 특징으로 하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 제2 클럭의 로우 전압은 -14V ~ -18V인 것을 특징으로 하는 게이트 구동회로.
  9. 제1항에 있어서, 상기 풀업 구동부는,
    상기 풀업부에 연결되어 충전된 전하에 응답하여 상기 풀업부를 턴온시키는 충전부; 및
    상기 전단 게이트 신호에 응답하여 상기 충전부를 충전시키는 버퍼부; 및
    상기 후단 게이트 신호에 응답하여 상기 풀업부를 턴오프시키는 방전부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제1항에 있어서, 상기 다수의 스테이지 중 마지막 스테이지로부터의 더미 게이트 신호에 응답하여 상기 풀업부를 턴오프시키는 리셋부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 표시영역에 게이트 신호와 데이터 신호를 입력받는 화소 어레이가 구비되는 표시패널;
    상기 표시패널의 주변영역에 형성되고, 서로 종속적으로 연결된 다수의 스테이지로 이루어져 상기 게이트 신호를 순차적으로 출력하는 게이트 구동회로; 및
    상기 데이터 신호를 출력하는 데이터 구동회로를 포함하고,
    각 스테이지는,
    하이 구간보다 로우 구간이 긴 클럭을 상기 게이트 신호로 출력하는 풀업부;
    다음 스테이지로부터의 후단 게이트 신호에 응답하여 상기 게이트 신 호를 오프전압으로 방전시키는 풀다운부;
    이전 스테이지로부터의 전단 게이트 신호에 응답하여 상기 풀업부를 턴온시키고, 상기 후단 게이트 신호에 응답하여 상기 풀업부를 턴오프시키는 풀업 구동부;
    상기 게이트 신호를 상기 오프전압 상태로 홀딩시키는 홀딩부; 및
    상기 클럭에 응답하여 상기 홀딩부를 온/오프시키는 스위칭부를 포함하는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 클럭의 듀티 레시오(duty ratio)는 30% ~ 45%인 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 클럭의 진폭은 34V ~ 38V이고,
    상기 클럭의 로우 전압은 -14V ~ -18V인 것을 특징으로 하는 표시장치.
  14. 제11항에 있어서, 상기 게이트 구동회로는 아몰퍼스 실리콘 트랜지스터로 이루어지고, 상기 화소 어레이와 동시에 형성되는 것을 특징으로 하는 표시장치.
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