KR100976986B1

KR100976986B1 - 게이트 구동회로 및 이를 갖는 표시장치

Info

Publication number: KR100976986B1
Application number: KR1020030081525A
Authority: KR
Inventors: 전진; 김형걸; 김동환
Original assignee: 삼성전자주식회사
Priority date: 2003-11-18
Filing date: 2003-11-18
Publication date: 2010-08-19
Also published as: KR20050047744A

Abstract

동작 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치가 개시된다. 표시패널에는 다수의 게이트 라인 및 다수의 데이터 라인이 구비된다. 제1 게이트 구동회로는 서로 종속적으로 연결된 다수의 제1 스테이지로 이루어지고, 블랭크 구간을 두고 각 제1 스테이지로부터 출력되는 제1 게이트 구동신호를 홀수번째 게이트 라인으로 제공한다. 제2 게이트 구동회로는 서로 종속적으로 연결된 다수의 제2 스테이지로 이루어지고, 블랭크 구간에 대응하여 각 제2 스테이지로부터 출력되는 제2 게이트 구동신호를 짝수번째 게이트 라인으로 제공한다. 따라서, 표시장치의 동작 특성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVER CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1에 도시된 제1 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 3은 도 1에 도시된 제2 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 4는 도 2 및 도 3에 도시된 제1 및 제2 게이트 구동회로의 입/출력 파형도이다.

도 5는 도 2 및 도 3에 도시된 제1 및 제2 게이트 구동회로의 내부 회로도이다.

도 6은 본 발명의 다른 실시예에 따른 듀얼 액정표시장치를 나타낸 도면이다.

도 7은 본 발명의 다른 실시예에 따른 듀얼 액정표시장치를 나타낸 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 하부기판 200 : 상부기판

300 : 액정표시패널 350 : 제1 게이트 구동회로

360 : 제2 게이트 구동회로 370 : 구동칩

400 : 연성회로기판 500 : 액정표시장치

본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 동작 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.

표시장치의 하나인 액정표시장치는 제1 기판, 제1 기판과 대향하여 구비되는 제2 기판 및 제1 기판과 제1 기판과의 사이에 형성된 액정층으로 이루어진 액정표시패널을 구비한다.

액정표시패널은 표시영역 및 표시영역에 인접한 주변영역으로 이루어진다. 표시영역에는 제1 방향으로 연장된 다수의 게이트 라인, 제1 방향과 직교하는 제2 방향으로 연장된 다수의 데이터 라인이 구비된다. 상기 게이트 라인들 및 데이터 라인들 각각에는 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 연결된다.

상기 주변 영역에는 다수의 게이트 라인에 게이트 구동신호를 순차적으로 출력하기 위한 게이트 구동회로가 형성되고, 다수의 데이터 라인에 영상 신호를 출력하기 위한 데이터 구동칩이 실장된다.

일반적으로, 게이트 구동회로는 복수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다.

각 스테이지는 클럭단자, 출력단자, 입력단자 및 제어단자를 포함한다. 각 스테이지의 출력단자는 게이트 라인들 중 대응하는 게이트 라인과 전기적으로 연결됨과 동시에 이전 스테이지의 제어단자 및 다음 스테이지의 입력단자에 각각 연결된다. 따라서, 출력단자로부터 출력된 게이트 구동신호를 대응하는 게이트 라인에 인가될 뿐만 아니라, 이전 스테이지 및 다음 스테이지의 동작을 제어하는 역할을 수행한다.

그러나, 액정표시패널이 점차 대형화됨에 따라서 다수의 게이트 라인의 길이도 길어지고, 표시영역에 구비되는 TFT의 개수도 증가된다. 이러한 게이트 라인들의 길이의 증가 및 TFT의 개수의 증가는 게이트 구동회로로부터 출력되는 게이트 구동신호를 지연시키는 원인으로 작용한다.

그럼에도 불구하고, 지연된 게이트 구동신호가 각 스테이지의 구동을 제어하기 위하여 다시 다음 스테이지의 입력단자 및 이전 스테이지의 제어단자로 각각 제공된다. 이로써, 각 스테이지로부터 출력되는 게이트 구동신호가 더욱 지연되는 악순환이 반복된다.

따라서, 본 발명의 목적은 동작 특성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 게이트 구동회로는 복수의 스테이지가 연결되고, 각 스테이지로부터 출력되는 게이트 구동신호를 출력한다.

상기 각 스테이지는 입력단자, 클럭단자, 제어단자, 제1 및 제2 출력단자를 포함한다. 상기 입력단자는 이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하고, 상기 클럭단자는 하이 상태보다 로우 상태를 길게 유지하고 위상이 다른 복수의 클럭 중 어느 하나의 클럭을 수신한다. 상기 제어단자는 다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신한다.

상기 제1 출력단자는 상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하고, 상기 제2 출력단자는 상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력한다.

본 발명의 다른 특징에 따른 표시장치는 표시패널, 제1 게이트 구동회로, 제2 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널에는 다수의 게이트 라인 및 다수의 데이터 라인이 구비되고, 상기 데이터 구동부는 상기 다수의 데이터 라인에 데이터 신호를 출력한다.

상기 제1 게이트 구동회로는 서로 종속적으로 연결된 다수의 제1 스테이지로 이루어지고, 블랭크 구간을 두고 상기 각 제1 스테이지로부터 출력되는 제1 게이트 구동신호를 홀수번째 게이트 라인으로 제공한다. 상기 제2 게이트 구동회로는 서로 종속적으로 연결된 다수의 제2 스테이지로 이루어지고, 상기 블랭크 구간에 대응하여 상기 각 제2 스테이지로부터 출력되는 제2 게이트 구동신호를 짝수번째 게이트 라인으로 제공한다.

본 발명의 또 다른 특징에 따른 표시장치는 표시패널, 제1 게이트 구동회로, 제2 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 표시패널에는 다수의 게이트 라인 및 다수의 데이터 라인이 구비된다.

상기 제1 게이트 구동회로는 서로 종속적으로 연결된 다수의 제1 스테이지로 이루어진다. 상기 각 제1 스테이지는 제1 더미 구간과 상기 제1 더미구간과 인접하는 제1 액티브 구간을 갖는 제1 게이트 구동신호를 홀수번째 게이트 라인으로 제공한다.

상기 제2 게이트 구동회로는 서로 종속적으로 연결된 다수의 제2 스테이지로 이루어진다. 상기 각 제2 스테이지는 상기 제1 액티브 구간과 대응하는 제2 더미구간과 상기 제2 더미구간과 인접하는 제2 액티브 구간을 갖는 제2 게이트 구동신호를 짝수번째 게이트 라인으로 제공한다.

상기 데이터 구동회로는 상기 제1 및 제2 액티브 구간에 대응하여 상기 다수의 데이터 라인에 데이터 신호를 출력한다.

이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 홀수번째 게이트 라인에 제1 게이트 구동신호를 출력하는 제1 게이트 구동회로와 짝수번째 게이트 라인에 제2 게이트 구동신호를 출력하는 제2 게이트 구동회로가 개별적으로 동작함으로써 표시장치의 동작 특성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(500)는 하부기판(100), 상기 하부기판(100)과 마주보는 상부기판(200) 및 상기 하부기판(100)과 상기 상부기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 액정표시패널(300)을 포함한다.

상기 액정표시패널(300)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 제1 내지 제3 주변영역(SA1, SA2)으로 이루어진다.

상기 표시영역(DA)에는 다수의 화소가 매트릭스 형태로 구비되고, 상기 다수의 화소 각각은 제1 방향(D1)으로 연장된 게이트 라인(GL) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 게이트 라인(GL)과 절연되어 교차하는 데이터 라인(DL)을 구비한다. 상기 게이트 라인(GL)과 데이터 라인(DL)에는 TFT(110)가 연결되고, 상기 TFT(110)의 드레인 전극에는 액정 커패시터(Clc)가 결합된다. 따라서, 상기 표시영역(DA)에는 2n 개의 게이트 라인(GL1 ~ GL2n)과 m 개의 데이터 라인(DL1 ~ DLm)이 각각 구비된다. 여기서, 상기 n 및 m은 1 이상의 자연수이다.

상기 2n 개의 게이트 라인(GL1 ~ GL2n)의 제1 단부와 인접하는 상기 제1 주변영역(PA1)에는 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 제1 게이트 구동신호를 출력하기 위한 제1 게이트 구동회로(350)가 형성된다. 상기 2n 개의 게이트 라인(GL1 ~ GL2n)의 제2 단부와 인접하는 상기 제2 주변영역(PA2)에는 짝수번째 게이트 라인(GL2 ~ GL2n)에 제2 게이트 구동신호를 출력하기 위한 제2 게이트 구동회로(360)가 형성된다.

또한, 상기 m 개의 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 제3 주변영역(PA3)에는 상기 m 개의 데이터 라인(DL1 ~ DLm)에 영상 신호를 출력하기 위한 구동칩(370)이 실장된다.

상기 제3 주변영역(PA3)의 일측에는 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 부착된다. 상기 FPC(400)는 상기 액정표시패널(300)을 구동하기 위한 외부장치(미도시)와 상기 구동칩(370)을 전기적으로 연결한다. 따라서, 상기 구동칩(370)은 상기 외부장치로부터 제공되는 각종 신호에 응답하여 영상 신호, 제1 및 제2 게이트 제어신호를 출력한다.

상기 구동칩(370)은 상기 영상신호를 상기 m 개의 데이터 라인(DL1 ~ DLm)으로 출력하고, 상기 제1 게이트 제어신호를 상기 제1 게이트 구동회로(350)로 제공하며, 상기 제2 게이트 제어신호를 상기 제2 게이트 구동회로(360)로 제공한다. 상기 제1 게이트 구동회로(350)는 상기 제1 게이트 제어신호에 응답하여 상기 홀수번째 게이트 라인(GL1 ~ GL2n-1)에 제1 게이트 구동신호를 출력하고, 상기 제2 게이트 구동회로(360)는 상기 제2 게이트 제어신호에 응답하여 상기 짝수번째 게이트 라인(GL2 ~ GL2n)에 제2 게이트 구동신호를 출력한다.

도 2는 도 1에 도시된 제1 게이트 구동회로를 구체적으로 나타낸 도면이고, 도 3은 도 1에 도시된 제2 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 2를 참조하면, 제1 게이트 구동회로(350)는 서로 종속적으로 연결된 n+1개의 오드(Odd) 스테이지(SRC_O1 ~ SRC_On+1)로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다. 상기 복수의 오드 스테이지(SRC_O1 ~ SRC_On+1)는 n 개의 구동 스테이지(SRC_O1 ~ SRC_On)와 1 개의 더미 스테이지(SRC_On+1)로 이루어진다.

상기 각 오드 스테이지(SRC_O1 ~ SRC_On+1)는 입력단자(IN), 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.

상기 클럭단자(CK)에는 제1 클럭(CK_O) 또는 제2 클럭(CKB_O)이 제공된다. 즉, 상기 제1 클럭(CK_O)은 상기 복수의 오드 스테이지(SRC_O1 ~ SRC_On+1) 중 홀수번째 오드 스테이지(SRC_O1, SRC_O3, ... SRC_On+1)로 제공되고, 상기 제2 클럭(CKB_O)은 짝수번째 오드 스테이지(SRC2, SRC4, ... SRC_On)로 제공된다.

홀수번째 오드 스테이지(SRC_O1, SRC_O3, ... )의 제1 출력단자(GOUT)는 상기 제1 클럭(CK_O)을 제1 게이트 구동신호로써 출력하고, 짝수번째 오드 스테이지(SRC_O2, SRC_O4, ... SRC_On)의 제1 출력단자(GOUT)는 상기 제2 클럭(CKB_O)을 제1 게이트 구동신호로써 출력한다.

상기 n 개의 오드 스테이지(SRC_O1 ~ SRC_On)의 제1 출력단자(GOUT)는 상기 표시영역(DA)에 구비된 n 개의 홀수번째 게이트 라인(GL1, GL3, ... GL2n-1)에 일대일 대응하도록 연결된다. 따라서, 상기 n 개의 오드 스테이지(SRC_O1 ~ SRC_On)의 제1 출력단자(GOUT)로부터 출력된 제1 게이트 구동신호는 홀수번째 게이트 라인(GL1, GL3, ... GL2n-1)에 순차적으로 인가된다. 여기서, 상기 더미 스테이지(SRC_On+1)의 제1 출력단자(GOUT)는 대응하는 게이트 라인이 존재하지 않기 때문에 플로팅 상태로 유지된다.

홀수번째 오드 스테이지(SRC_O1, SRC_O3, ... SRC_On+1)의 제2 출력단자(SOUT)는 상기 제1 클럭(CK_O)을 스테이지 구동신호로써 출력하고, 짝수번 째 오드 스테이지(SRC2, SRC4, ... SRC_On)의 제2 출력단자(SOUT)는 상기 제2 클럭(CKB_O)을 스테이지 구동신호로써 출력한다.

상기 입력단자(IN)는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신하고, 상기 제어단자(CT)는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신한다.

여기서, 상기 첫 번째 오드 스테이지(SRC_O1)의 이전 스테이지가 존재하지 않기 때문에, 상기 첫 번째 오드 스테이지(SRC_O1)의 입력단자(IN)에는 제1 개시신호(ST_O)가 제공된다. 또한, 상기 더미 스테이지(SRC_On+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRC_On+1)의 제어단자(CT)에는 상기 제1 개시신호(ST_O)가 제공된다.

한편, 상기 각 오드 스테이지(SRC_O1 ~ SRC_On+1)는 접지전압이 제공되는 접지전압단자(VSS) 및 구동전압이 제공되는 구동전압단자(VDD)를 더 포함한다.

도 3을 참조하면, 제2 게이트 구동회로(360)는 서로 종속적으로 연결된 n+1개의 이븐(Even) 스테이지(SRC_E1 ~ SRC_En+1)로 이루어진 하나의 제2 쉬프트 레지스터를 포함한다. 상기 복수의 이븐 스테이지(SRC_E1 ~ SRC_En+1)는 n 개의 구동 스테이지(SRC_E1 ~ SRC_En)와 1 개의 더미 스테이지(SRC_En+1)로 이루어진다.

상기 각 이븐 스테이지(SRC_E1 ~ SRC_En+1)는 입력단자(IN), 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.

상기 클럭단자(CK)에는 제3 클럭(CK_E) 또는 제4 클럭(CKB_E)이 제공된다. 즉, 상기 제3 클럭(CK_E)은 상기 복수의 스테이지(SRC_E1 ~ SRC_En+1) 중 홀수번째 이븐 스테이지(SRC_E1, SRC_E3, ... SRC_En+1)로 제공되고, 상기 제4 클럭(CKB_E)은 짝수번째 이븐 스테이지(SRC_E2, SRC_E4, ... SRC_En)로 제공된다.

홀수번째 이븐 스테이지(SRC_E1, SRC_E3, ... )의 제1 출력단자(GOUT)는 상기 제3 클럭(CK_E)을 제2 게이트 구동신호로써 출력하고, 짝수번째 이븐 스테이지(SRC_E2, SRC_E4, ... SRC_En)의 제1 출력단자(GOUT)는 상기 제4 클럭(CKB_E)을 제2 게이트 구동신호로써 출력한다.

상기 n 개의 이븐 스테이지(SRC_E1 ~ SRC_En)의 제1 출력단자(GOUT)는 상기 표시영역(DA)에 구비된 n 개의 짝수번째 게이트 라인(GL2, GL4, ... GL2n)에 일대일 대응하도록 연결된다. 따라서, 상기 n 개의 이븐 스테이지(SRC_E1 ~ SRC_En)의 제1 출력단자(GOUT)로부터 출력된 제2 게이트 구동신호는 짝수번째 게이트 라인(GL2, GL4, ... GL2n)에 순차적으로 인가된다.

홀수번째 이븐 스테이지(SRC_E1, SRC_E3, ... )의 제2 출력단자(SOUT)는 상기 제3 클럭(CK_E)을 스테이지 구동신호로써 출력하고, 짝수번째 스테이지(SRC_E2, SRC_E4, ... SRC_En)의 제2 출력단자(SOUT)는 상기 제4 클럭(CKB_E)을 스테이지 구동신호로써 출력한다.

여기서, 상기 첫 번째 이븐 스테이지(SRC_E1)의 이전 스테이지가 존재하지 않기 때문에, 상기 첫 번째 오드 스테이지(SRC_E1)의 입력단자(IN)에는 제2 개시신 호(ST_E)가 제공된다. 또한, 상기 더미 스테이지(SRC_En+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRC_En+1)의 제어단자(CT)에는 상기 제2 개시신호(ST_E)가 제공된다.

도 2 내지 도 4를 참조하면, 위상이 다른 제1 내지 제4 클럭(CK_O, CKB_O, CK_E, CKB_E) 각각은 한 주기(T) 동안 하이 상태보다 로우 상태를 길게 유지한다. 즉, 상기 제1 내지 제4 클럭(CK_O, CKB_O, CK_E, CKB_E) 각각은 1/4 주기(1/4T)동안 하이 상태를 유지하고, 상기 3/4 주기(3/4T)동안 로우 상태를 유지한다.

상기 제2 클럭(CKB_O)은 상기 제1 클럭(CK_O)과 동일한 주기(T)를 가지면서 상기 제1 클럭(CK_O)보다 1/2 주기(1/2T)만큼 딜레이되고, 상기 제3 클럭(CK_E)은 상기 제1 클럭(CK_O)과 동일한 주기(T)를 가지면서 상기 제1 클럭(CK_O)보다 1/4 주기(1/4T)만큼 딜레이된다. 또한, 상기 제4 클럭(CKB_E)은 상기 제1 클럭(CK_O)과 동일한 주기(T)를 가지면서 상기 제1 클럭(CK_O)보다 3/4 주기(3/4T)만큼 딜레이되고, 상기 제3 클럭(CK_E)보다 1/2 주기(1/2T)만큼 딜레이된다.

제1 개시신호(ST_O)는 상기 제1 클럭(CK_O)이 하이 상태로 상승되기 직전에 하이 상태로 출력된다. 상기 제1 개시신호(ST_O)에 응답하여 첫 번째 오드 스테이지(SRC_O1)는 하이 상태의 상기 제1 클럭(CK_O)을 제1 게이트 구동신호로써 출력한다. 출력된 상기 제1 게이트 구동신호는 2n 개의 게이트 라인(GL1 ~ GL2n) 중 첫 번째 게이트 라인(GL1)으로 제공된다.

이후, 제2 개시신호(ST_E)가 상기 제3 클럭(CK_E)이 하이 상태로 상승되기 직전에 하이 상태로 출력된다. 상기 제2 개시신호(ST_E)에 응답하여 첫 번째 이븐 스테이지(SRC_E1)는 하이 상태의 제3 클럭(CK_E)을 제2 게이트 구동신호로써 출력한다. 출력된 상기 제2 게이트 구동신호는 두 번째 게이트 라인(GL2)으로 제공된다. 따라서, 첫 번째 이븐 스테이지(SRC_E1)로부터 제2 게이트 구동신호가 출력되는 시점은 상기 첫 번째 오드 스테이지(SRC_O1)의 출력이 로우 상태로 전환된 이후가 된다.

다음, 상기 제1 클럭(CK_O)이 로우 상태로 전환된 이후 상기 제2 클럭(CKB_O)이 하이 상태로 발생되면, 첫 번째 오드 스테이지(SRC_O1)로부터 출력된 스테이지 구동신호에 응답하여 두 번째 오드 스테이지(SRC_O2)는 하이 상태의 제2 클럭(CKB_O)을 제1 게이트 구동신호로써 출력한다. 출력된 상기 제1 게이트 구동신호는 세 번째 게이트 라인(GL3)으로 제공된다.

여기서, 상기 두 번째 오드 스테이지(SRC_O2)가 제1 게이트 구동신호를 출력하는 시점은 상기 첫 번째 이븐 스테이지(SRC_E1)의 출력이 로우 상태로 전환된 이후가 된다. 따라서, 상기 첫 번째 오드 스테이지(SRC_O1)로부터 출력된 제1 게이트 구동신호와 두 번째 오드 스테이지(SRC_O2)로부터 출력된 제1 게이트 구동신호와의 사이에는 제1 블랭크 구간(BL1)이 형성된다. 도 4에 도시된 바와 같이, 상기 제1 블랭크 구간(BL1)에 대응하여 상기 첫 번째 이븐 스테이지(SRC_E1)는 제2 게이트 구동신호를 출력한다.

이후, 상기 제3 클럭(CK_E)이 로우 상태로 전환된 이후 상기 제4 클럭(CKB_E)이 하이 상태로 발생되면, 첫 번째 이븐 스테이지(SRC_E1)로부터 출력된 스테이지 구동신호에 응답하여 두 번째 이븐 스테이지(SRC_E2)는 하이 상태의 제4 클럭(CKB_E)을 제2 게이트 구동신호로써 출력한다. 출력된 상기 제2 게이트 구동신호는 네 번째 게이트 라인(GL4)으로 제공된다.

여기서, 상기 두 번째 이븐 스테이지(SRC_E2)가 제2 게이트 구동신호를 출력하는 시점은 상기 두 번째 오드 스테이지(SRC_O2)의 출력이 로우 상태로 전환된 이후가 된다. 따라서, 상기 첫 번째 이븐 스테이지(SRC_E1)로부터 출력된 제2 게이트 구동신호와 두 번째 이븐 스테이지(SEC_E2)로부터 출력된 제2 게이트 구동신호와의 사이에는 제2 블랭크 구간(BL2)이 형성된다. 도 4에 도시된 바와 같이, 상기 제2 블랭크 구간(BL2)에 대응하여 상기 두 번째 오드 스테이지(SRC_O2)는 제2 게이트 구동신호를 출력한다.

이로써, n 개의 오드 스테이지(SRC_O1 ~ SRC_On)와 n 개의 이븐 스테이지(SRC_E1 ~ SRC_En)는 교호적으로 동작하여, 홀수와 짝수로 이분할된 2n 개의 게이트 라인(GL1 ~ GL2n)에 상기 제1 및 제2 게이트 구동신호가 교호적으로 인가된다.

도 5는 도 2 및 도 3에 도시된 제1 및 제2 게이트 구동회로의 입/출력 파형도이다.

도 2, 도 3 및 도 5를 참조하면, 제1 클럭(CK_O)은 1/2 주기(1/2T)동안은 하이 상태를 유지하고 나머지 1/2 주기(1/2T)동안은 로우 상태를 유지한다. 제2 클럭(CKB_O)은 상기 제1 클럭(CK_O)보다 1/2주기(1/2T)만큼 딜레이되어 상기 제1 클럭(CK_O)과 반전된 위상을 가진다.

제3 클럭(CK_E)은 1/2 주기(1/2T)동안은 하이 상태를 유지하고 나머지 1/2 주기(1/2T)동안은 로우 상태를 유지한다. 제4 클럭(CKB_E)은 상기 제3 클럭(CK_E)보다 1/2주기(1/2T)만큼 딜레이되어 상기 제3 클럭(CK_E)과 반전된 위상을 가진다.

또한, 상기 제3 클럭(CK_E)은 상기 제1 클럭(CK_O)보다 1/4 주기(1/4T)만큼 딜레이되고, 상기 제4 클럭(CKB_E)은 상기 제2 클럭(CKB_O)보다 1/4 주기(1/4T)만큼 딜레이된다.

이후, 상기 제1 클럭(CK_O)이 로우 상태로 전환된 이후 상기 제2 클럭(CKB_O)이 하이 상태로 발생되면, 첫 번째 오드 스테이지(SRC_O1)로부터 출력된 스테이지 구동신호에 응답하여 두 번째 오드 스테이지(SRC_O2)는 하이 상태의 제2 클럭(CKB_O)을 제1 게이트 구동신호로써 출력한다. 출력된 상기 제1 게이트 구동신호는 세 번째 게이트 라인(GL3)으로 제공된다.

제2 개시신호(ST_E)는 상기 제3 클럭(CK_E)이 하이 상태로 상승되기 직전에 하이 상태로 출력된다. 상기 제2 개시신호(ST_E)에 응답하여 첫 번째 이븐 스테이지(SRC_E1)는 하이 상태의 제3 클럭(CK_E)을 제2 게이트 구동신호로써 출력한다. 출력된 상기 제2 게이트 구동신호는 두 번째 게이트 라인(GL2)으로 제공된다.

도 5에 도시된 바와 같이, 상기 제1 게이트 구동신호는 제1 더미구간(D1) 및 제1 더미구간(D1)과 인접한 제1 액티브구간(A1)을 갖고, 상기 제2 게이트 구동신호는 상기 제1 액티브 구간(A1)에 대응하는 제2 더미구간(D2) 및 상기 제2 더미구간(D2)과 인접하는 제2 액티브 구간(A2)을 갖는다.

상기 제1 게이트 구동신호가 발생되는 1/2 주기(1/2T) 중 앞선 1/4 주기(1/4T)가 상기 제1 더미구간(D1)이고, 나머지 1/4 주기(1/4T)가 상기 제1 액티브 구간(A1)으로 정의된다. 또한, 상기 제2 게이트 구동신호가 발생되는 1/2 주기(1/2T) 중 앞선 1/4 주기(1/4T)가 상기 제2 더미구간(D2)이고, 나머지 1/4주기(1/4T)가 상기 제2 액티브 구간(A2)으로 정의된다.

여기서, 두 번째 게이트 라인(GL2)에 인가된 상기 제2 게이트 구동신호는 첫 번째 게이트 라인(GL1)에 인가된 상기 제1 게이트 구동신호보다 1/4 주기(1/4T)만큼 딜레이되고, 세 번째 게이트 라인(GL3)에 인가된 상기 제1 게이트 구동신호는 두 번째 게이트 라인(GL2)에 인가된 상기 제2 게이트 구동신호보다 1/4 주기(1/4T)만큼 딜레이된다.

따라서, 첫 번째 게이트 라인(GL1)에 인가된 상기 제1 게이트 구동신호의 제1 액티브 구간(A1)과 두 번째 게이트 라인(GL2)에 인가된 상기 제2 게이트 구동신호의 상기 제2 더미구간(D2)이 서로 오버랩된다. 또한, 두 번째 게이트 라인(GL2)에 인가된 상기 제2 게이트 구동신호의 제2 액티브 구간(A2)과 세 번째 게이트 라인(GL3)에 인가된 상기 제1 게이트 구동신호의 상기 제1 더미구간(A1)이 서로 오버랩된다.

이때, 구동칩(370, 도 1에 도시됨)은 상기 제1 액티브 구간(A1)에서 제1 데이터 구동신호(DATA1)를 출력하고, 상기 제2 액티브 구간(A2)에서 제2 데이터 구동신호(DATA2)를 출력한다. 이와 같은 과정이 반복되어, 홀수와 짝수로 이분할된 2n 개의 게이트 라인(GL1 ~ GL2n)에 상기 제1 및 제2 게이트 구동신호가 교호적으로 인가된다.

도 6은 도 2 및 도 3에 도시된 제1 및 제2 게이트 구동회로의 내부 회로도이다.

도 6을 참조하면, 오드 및 이븐 스테이지 각각은 제1 풀업부(351), 제2 풀업부(352), 제1 풀다운부(353), 제2 풀다운부(354), 풀업 구동부(355) 및 풀다운 구동부(356)를 포함한다.

상기 제1 풀업부(351)는 클럭단자(CK)로 제공되는 제1 내지 제4 클럭(CK_O, CKB_O, CK_E, CKB_E) 중 하나를 게이트 구동신호로써 상기 제1 출력단자(GOUT)로 출력한다. 상기 제2 풀업부(352)는 상기 클럭단자(CK)로 제공되는 제1 내지 제4 클럭(CK_O, CKB_O, CK_E, CKB_E) 중 하나를 스테이지 구동신호로써 상기 제2 출력단 자(SOUT)로 출력한다.

상기 제1 풀업부(351)는 게이트 전극이 제1 노드(N1)에 연결되고, 소오스 전극이 상기 클럭단자(CK)에 연결되며, 드레인 전극이 상기 제1 출력단자(GOUT)에 연결된 제1 트랜지스터(NT1)로 이루어진다. 상기 제2 풀업부(352)는 게이트 전극이 제1 노드(N1)에 연결되고, 소오스 전극이 상기 클럭단자(CK)에 연결되면, 드레인 전극이 상기 제2 출력단자(SOUT)에 연결된 제2 트랜지스터(NT2)로 이루어진다.

상기 제1 풀다운부(353)는 제1 풀업부(351)가 턴-오프된 이후에 턴-온되어 상기 제1 출력단자(GOUT)로부터 출력되는 게이트 구동신호를 방전시키고, 상기 제2 풀다운부(354)는 상기 제2 풀업부(352)가 턴-오프된 이후에 턴-온되어 상기 제2 출력단자(SOUT)로부터 출력되는 상기 스테이지 구동신호를 방전시킨다.

상기 제1 풀다운부(353)는 게이트 전극이 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제1 출력단자(GOUT)에 연결되며, 소오스 전극이 접지전압단자(VSS)에 연결된 제3 트랜지스터(NT3)로 이루어진다. 상기 제2 풀다운부(354)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제2 출력단자(SOUT)에 연결되면, 소오스 전극이 상기 접지전압단자(VSS)에 연결된 제4 트랜지스터(NT4)로 이루어진다.

상기 풀업 구동부(355)는 제5 내지 제7 트랜지스터(NT5, NT6, NT7)로 이루어져 상기 제1 및 제2 풀업부(351, 352)를 턴-온시킨다.

상기 제5 트랜지스터(NT5)는 게이트 전극이 상기 입력단자(IN)에 연결되고, 드레인 전극이 구동전압단자(VDD)에 연결되며, 소오스 전극이 제1 노드(N1)에 연결 된다. 상기 제6 트랜지스터(NT6)는 상기 게이트 전극과 드레인 전극이 상기 구동전압단자(VDD)에 연결되고, 소오스 전극이 제3 노드(N3)에 연결된다. 상기 제7 트랜지스터(NT7)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극이 제3 노드(N3)에 연결되며, 소오스 전극이 접지전압단자(VSS)에 연결된다.

상기 풀다운 구동부(356)는 제8 및 제12 트랜지스터(NT8, NT9, NT10, NT11, NT12)로 이루어져 상기 제1 및 제2 풀업부(351, 352)를 턴-오프시키면서 상기 제1 및 제2 풀다운부(353, 354)를 턴-온시킨다.

상기 제8 트랜지스터(NT8)는 게이트 전극이 상기 제3 노드(N3)에 연결되고, 드레인 전극이 상기 구동전압단자(VDD)에 연결되며, 소오스 전극이 상기 제2 노드(N2)에 연결된다. 상기 제9 트랜지스터(NT9)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다. 상기 제10 트랜지스터(NT10)는 게이트 전극이 상기 입력단자(IN)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다.

상기 제11 트랜지스터(NT11)는 게이트 전극이 상기 제2 노드(N2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다. 상기 제12 트랜지스터(NT12)는 게이트 전극이 상기 제어단자(CT)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극이 상기 접지전압단자(VSS)에 연결된다.

상기 입력단자(IN)로 이전 스테이지의 제2 출력단자(SOUT)로부터 출력된 스 테이지 구동신호가 제공되면, 상기 제5 트랜지스터(NT5)가 턴-온되어 상기 제1 노드(N1)의 전위가 점차 상승된다. 상기 제1 노드(N1)의 전위가 상승됨에 따라 상기 제1 및 제2 트랜지스터(NT1, NT2)가 턴-온되어 상기 제1 및 제2 출력단자(GOUT, SOUT)에는 게이트 구동신호 및 스테이지 구동신호가 각각 출력된다.

한편, 상기 제6 트랜지스터(NT6)는 항상 턴-온 상태를 유지하고있는 상태에서, 상기 제1 노드(N1)의 전위가 상승됨에 따라 상기 제7 트랜지스터(NT7)가 턴-온되면, 상기 제3 노드(N3)의 전위가 하락된다.

상기 제3 노드(N3)의 전위가 하락함으로써 상기 제8 트랜지스터(NT8)는 턴-오프 상태를 유지한다. 따라서, 상기 제2 노드(N2)에는 상기 구동전압(VDD)이 제공되지 못한다. 또한, 상기 제9 트랜지스터(NT9)는 상기 제1 노드(N1)의 전위가 상승할 때 턴-온되어 상기 제2 노드(N2)의 전위를 상기 접지전압(VSS)으로 유지시킴으로써, 상기 제3 및 제4 트랜지스터(NT3, NT4)를 턴-오프시킨다.

이후, 상기 제어단자(CT)를 통해 다음단 스테이지의 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 제공되면, 상기 제12 트랜지스터(NT12)가 턴-온되면서 상기 제1 노드(N1)의 전위를 상기 접지전압(VSS)으로 방전시킨다. 상기 제1 노드(N1)의 전위가 하락함에 따라 상기 제7 및 제9 트랜지스터(NT7, NT9)가 턴-오프된다.

따라서, 상기 제2 노드(N2)의 전위가 점차 상승되고, 그에 따라서 상기 제3 및 제4 트랜지스터(NT3, NT4)가 턴-온되어 상기 제1 및 제2 출력단자(GOUT, SOUT)로부터 출력된 상기 게이트 구동신호를 상기 접지전압(VSS)으로 방전시킨다.

이때, 상기 제10 및 제11 트랜지스터(NT10, NT11)는 상기 제2 노드(N2)의 전위가 상승됨에 따라 턴-온됨으로써, 상기 제1 노드(N1)의 전위를 빠르게 방전시킨다. 이러한 과정을 반복하면서, 상기 각 스테이지는 소정의 구간동안 하이 상태를 유지하는 게이트 구동신호 및 스테이지 구동신호를 출력한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 듀얼 액정표시장치(700)는 메인 액정표시패널(300), 서브 액정표시패널(600), 구동칩(370), 제1 및 제2 연성회로기판(400, 450)을 포함한다.

상기 메인 액정표시패널(300)은 메인 영상을 표시하는 메인 표시영역(DA1), 상기 메인 표시영역(DA1)에 인접한 제1 내지 제4 주변영역(PA1, PA2, PA3, PA4)으로 이루어진다. 상기 메인 표시영역(DA1)에는 2n개의 메인 게이트 라인(GL1-1 ~ GL1-2n) 및 상기 메인 게이트 라인들(GL1-1 ~ GL1-2n)과 직교하는 m개의 메인 데이터 라인(DL1-1 ~ DL1-m)이 구비된다.

상기 제1 주변영역(PA1)에는 제1 메인 게이트 구동회로(350)가 형성되고, 제2 주변영역(PA2)에는 제2 메인 게이트 구동회로(360)가 형성된다. 상기 제1 메인 게이트 구동회로(350)는 홀수번째 메인 게이트 라인(GL1-1 ~ GL1-2n-1)에 게이트 구동신호를 출력하고, 상기 제2 메인 게이트 구동회로(360)는 짝수번째 메인 게이트 라인(GL1-2 ~ GL1-2n)에 게이트 구동신호를 출력한다.

상기 제3 주변영역(PA3)에는 상기 구동칩(370)이 실장되고, 상기 제1 연성회 로기판(400)이 부착된다. 상기 제1 연성회로기판(400)은 상기 구동칩(370)에 전기적으로 연결되어 외부로부터 제공되는 각종 신호를 상기 구동칩(370)으로 인가한다.

상기 구동칩(370)은 상기 메인 데이터 라인(DL1-1 ~ DL1-m)에 메인 영상신호를 출력하고, 제1 및 제2 메인 게이트 구동회로(350, 360)에 제1 및 제2 게이트 제어신호를 출력한다. 또한, 상기 구동칩(370)은 서브 영상신호 및 제3 게이트 제어신호를 출력한다. 상기 서브 영상신호는 후술할 서브 데이터 라인(DL2-1 ~ DL2-j)으로 인가되고, 상기 제3 게이트 제어신호는 후술할 서브 게이트 구동회로(610)로 인가된다.

또한, 상기 제2 액정표시패널(600)은 서브 영상을 표시하기 위한 서브 표시영역(DA2), 상기 서브 표시영역(DA2)에 인접한 제5 및 제6 주변영역(PA5, PA6)으로 이루어진다. 상기 서브 표시영역(DA2)에는 i개의 서브 게이트 라인(GL2-1 ~ GL2-i) 및 상기 서브 게이트 라인들(GL2-1 ~ GL2-i)과 직교하는 j개의 데이터 라인(DL2-1 ~ DL2-j)이 구비된다. 여기서, i 및 n은 2 이상의 자연수이고, i는 n보다는 작거나 같은 수이다. 또한, j 및 m은 2 이상의 자연수이고, j는 m보다 작거나 같은 수이다.

상기 메인 및 서브 액정표시패널(300, 600)은 제2 연성회로기판(450)에 의해서 서로 전기적으로 연결된다. 상기 제2 연성회로기판(450)의 제1 단부는 상기 메인 액정표시패널(300)의 제4 주변영역(PA4)에 부착되고, 제2 단부는 상기 서브 액정표시패널(600)의 제5 주변영역(PA5)에 부착된다. 따라서, 상기 구동칩(400)이 상 기 제1 주변영역(PA1)에 실장되더라도, 상기 구동칩(400)은 상기 제2 연성회로기판(450)에 의해서 상기 제2 액정표시패널(600)과 전기적으로 연결된다.

즉, 상기 메인 데이터 라인의 일부(DL1-1 ~ DL1-j)는 제2 연성회로기판(450)에 구비되는 제1 연결 라인군(CL1-1 ~ CL1-j)을 통해 상기 서브 데이터 라인(DL2-1 ~ DL2-j)과 전기적으로 연결된다. 따라서, 상기 구동칩(370)으로부터 출력된 서브 영상신호는 상기 메인 데이터 라인의 일부(DL1-1 ~ DL1-j) 및 제1 연결 라인(CL1-1 ~ CL1-j)을 거쳐서 상기 서브 데이터 라인(DL2-1 ~ DL2-j)으로 인가된다.

상기 제6 주변영역(PA6)에는 서브 게이트 구동회로(610)가 형성된다. 상기 서브 게이트 구동회로(610)는 상기 구동칩(370)으로부터 수신한 제3 게이트 제어신호에 응답하여 상기 서브 게이트 라인(GL2-1 ~ GL2-i)에 게이트 구동신호를 순차적으로 출력한다.

이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 홀수번째 게이트 라인에 게이트 구동신호를 출력하는 제1 게이트 구동회로와 짝수번째 게이트 라인에 게이트 구동신호를 출력하는 제2 게이트 구동회로가 개별적으로 동작한다.

따라서, 제1 및 제2 게이트 구동회로가 게이트 라인을 통해 종속적으로 연결시키지 않음으로써, 게이트 라인에서 생성되는 라인 저항에 의해서 게이트 구동신호가 왜곡되는 것을 방지할 수 있고, 그로 인해서, 게이트 구동회로의 동작 특성을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

복수의 스테이지가 연결되고, 각 스테이지로부터 출력되는 게이트 구동신호를 출력하는 게이트 구동회로에서,

상기 각 스테이지는,

이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 입력단자;

하이 상태보다 로우 상태를 길게 유지하고 위상이 다른 복수의 클럭 중 어느 하나의 클럭을 수신하는 클럭단자;

다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 제어단자;

상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하는 제1 출력단자; 및

상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 복수의 클럭은,

주기의 1/4 시간동안 하이 상태를 유지하고, 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제1 클럭; 및

상기 제1 클럭과 동일한 주기를 가지면서 상기 제1 클럭보다 1/2 주기만큼 딜레이되고, 주기의 1/4시간동안 하이 상태를 유지하고, 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제2 클럭으로 이루어진 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 제1 클럭은 상기 복수의 스테이지 중 홀수번째 스테이지로 제공되고, 상기 제2 클럭은 상기 복수의 스테이지 중 짝수번째 스테이지로 제공되는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 각 스테이지는 바로 이전 스테이지로부터 출력된 게이트 구동신호보다 상기 주기의 1/4시간동안 딜레이된 게이트 구동신호를 출력하는 것을 특징으로 하는 게이트 구동회로.
다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시패널;

서로 종속적으로 연결된 다수의 제1 스테이지로 이루어지고, 블랭크 구간을 두고 상기 각 제1 스테이지로부터 출력되는 제1 게이트 구동신호를 홀수번째 게이트 라인으로 제공하는 제1 게이트 구동회로;

서로 종속적으로 연결된 다수의 제2 스테이지로 이루어지고, 상기 블랭크 구간에 대응하여 상기 각 제2 스테이지로부터 출력되는 제2 게이트 구동신호를 짝수번째 게이트 라인으로 제공하는 제2 게이트 구동회로; 및

상기 다수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동회로를 포함하고,

상기 각 제1 스테이지는,

이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 입력단자;

주기의 1/4 시간동안 하이 상태를 유지하고, 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제1 클럭 또는 상기 제1 클럭과 동일한 주기를 가지면서 상기 제1 클럭보다 1/2 주기만큼 딜레이되고, 주기의 1/4시간동안 하이 상태를 유지하고 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제2 클럭 중 어느 하나의 클럭을 수신하는 클럭단자;

다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 제어단자;

상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하는 제1 출력단자; 및

상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 표시장치.
삭제
제5항에 있어서, 상기 제1 클럭은 상기 복수의 제1 스테이지 중 홀수번째 스테이지로 제공되고, 상기 제2 클럭은 상기 복수의 제1 스테이지 중 짝수번째 스테이지로 제공되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 각 스테이지는 바로 이전 스테이지로부터 출력된 게이트 구동신호보다 상기 주기의 1/4시간동안 딜레이된 게이트 구동신호를 출력하는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 각 제2 스테이지는,

이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 입력단자;

주기의 1/4 시간동안 하이 상태를 유지하고, 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제3 클럭 또는 상기 제3 클럭과 동일한 주기를 가지면서 상기 제3 클럭보다 1/2 주기만큼 딜레이되고, 주기의 1/4시간동안 하이 상태를 유지하고 상기 주기의 3/4 시간동안 로우 상태를 유지하는 제4 클럭 중 어느 하나의 클럭을 수신하는 클럭단자;

다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 제어단자;

상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하는 제1 출력단자; 및

상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 제3 클럭은 상기 제1 클럭보다 1/4 주기만큼 딜레이 되고, 상기 제4 클럭은 상기 제2 클럭보다 1/4 주기만큼 딜레이된 것을 특징으로 하는 표시장치.
다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시패널;

서로 종속적으로 연결된 다수의 제1 스테이지로 이루어지고, 제1 더미 구간과 상기 제1 더미구간과 인접하는 제1 액티브 구간을 갖고 상기 각 제1 스테이지로부터 출력되는 제1 게이트 구동신호를 홀수번째 게이트 라인으로 제공하는 제1 게이트 구동회로;

서로 종속적으로 연결된 다수의 제2 스테이지로 이루어지고, 상기 제1 액티브 구간과 대응하는 제2 더미구간과 상기 제2 더미구간과 인접하는 제2 액티브 구간을 갖고 상기 각 제2 스테이지로부터 출력되는 제2 게이트 구동신호를 짝수번째 게이트 라인으로 제공하는 제2 게이트 구동회로; 및

상기 제1 및 제2 액티브 구간에 대응하여 상기 다수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동회로를 포함하는 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 각 제1 스테이지는,

이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 입력단자;

제1 클럭 또는 상기 제1 클럭과 반전된 위상을 가지는 제2 클럭 중 어느 하 나의 클럭을 수신하는 클럭단자;

다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 제어단자;

상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하는 제1 출력단자; 및

상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 제1 클럭은 상기 복수의 제1 스테이지 중 홀수번째 스테이지로 제공되고, 상기 제2 클럭은 상기 복수의 제1 스테이지 중 짝수번째 스테이지로 제공되는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 각 제2 스테이지는,

이전 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 입력단자;

상기 제1 클럭보다 1/4 주기만큼 딜레이된 제3 클럭 또는 상기 제3 클럭과 반전된 위상을 가지는 제4 클럭 중 어느 하나의 클럭을 수신하는 클럭단자;

다음 스테이지들 중 어느 하나의 스테이지로부터 출력된 스테이지 구동신호를 수신하는 제어단자;

상기 클럭단자로 수신된 상기 클럭을 상기 게이트 구동신호로써 출력하는 제1 출력단자; 및

상기 클럭단자로 수신된 상기 클럭을 스테이지 구동신호로써 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제3 클럭은 상기 복수의 제2 스테이지 중 홀수번째 스테이지로 제공되고, 상기 제4 클럭은 상기 복수의 제2 스테이지 중 짝수번째 스테이지로 제공되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 표시패널은 영상을 표시하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하고,

상기 제1 게이트 구동회로는 상기 주변영역에 형성된 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 표시패널은 영상을 표시하는 표시영역 및 상기 표시영역에 인접한 주변영역을 포함하고,

상기 제2 게이트 구동회로는 상기 주변영역에 형성된 것을 특징으로 하는 표시장치.