KR20030055845A - 쉬프트 레지스터 및 이를 갖는 액정표시장치 - Google Patents

쉬프트 레지스터 및 이를 갖는 액정표시장치 Download PDF

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Abstract

쉬프트 레지스터 및 이를 갖는 액정표시장치가 개시된다. 액정표시패널 상에 집적되어 복수의 게이트 라인들에 스캔 펄스를 순차적으로 인가하기 위한 게이트 구동회로는 하나의 쉬프트 레지스터로 구성된다. 상기 쉬프트 레지스터는 클럭신호를 상기 게이트 라인에 제공하기 위한 풀업부, 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 구동하기 위한 풀업구동부 및 다음 스테이지의 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운부로 이루어진다. 따라서, 상기 액정표시장치는 신뢰성을 확보할 수 있고, 크기 및 소비 전력을 최소화할 수 있다.

Description

쉬프트 레지스터 및 이를 갖는 액정표시장치{SHIFT RESISTER AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
본 발명은 쉬프트 레지스터 및 이를 갖는 액정표시장치에 관한 것으로, 더욱 상세하게는 상기 게이트 라인들에 순차적으로 스캔펄스를 인가함으로써 상기 게이트 라인들을 순차적으로 구동하기 위한 쉬프트 레지스터 및 이를 갖는 액정표시장치에 관한 것이다.
최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보 처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보 처리 장치에서 처리된 정보를 육안으로 확인하기 위하여는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.
최근에 액정표시장치가 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 잇점을 가지며 풀컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.
이러한, 액정 표시 장치는 크게 트위스트 네마틱(Twisted Nematic; 이하, TN) 방식과 슈퍼 트위스트 네마틱(Super-Twisted Nematic; 이하, STN)방식으로 나뉘고, 구동방식의 차이로 스위칭 소자 및 TN 액정을 이용한 액티브 매트릭스(Active matrix; 이하, AM) 표시방식과 STN 액정을 이용한 패시브 매트릭스(passive matrix; 이하, PM) 표시 방식으로 구분된다.
AM 표시 방식은 TFT-LCD에 사용되며, 이것은 TFT를 스위치로 이용하여 LCD를 구동하며, PM 표시방식은 트랜지스터를 사용하지 않기 때문에 이와 관련한 복잡한회로를 필요로 하지 않는다.
TFT-LCD는 a-Si 박막 트래지스터 액정표시장치(Thin film transistor liquid crystal display device; 이하, TFT-LCD)와, poly-Si TFT LCD로 구분된다. 상기 poly-Si TFT LCD는 소비 전력이 작고, 가격이 저렴하지만 a-Si TFT와 비교하여 TFT 제조 공정이 복잡한 단점이 있다. 그래서, 상기 poly-Si TFT LCD는 IMT-2000 폰의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다. 한편, 상기 a-Si TFT LCD는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.
도 1은 종래의 a-Si TFT LCD를 나타낸 도면이다.
도 1을 참조하면, a-Si TFT LCD는 연성회로기판(32) 상에 칩 온 필름(CHIP ON FILM; 이하, COF)방식으로 데이터 구동칩(34)을 형성하고, 상기 연성회로기판(32)을 통하여 데이터 인쇄회로기판(36)과 픽셀 어레이의 데이터 라인 단자부를 연결한다. 또한, 연성회로기판(38) 상에 COF 방식으로 게이트 구동칩(40)을 형성하고, 상기 연성회로기판(40)을 통하여 게이트 인쇄회로기판(42)과 픽셀 어레이의 게이트 라인 단자부를 연결한다.
상기 게이트 구동칩(40)은 상기 게이트 라인들을 차례로 선택하고 선택된 게이트 라인들에 연결된 TFT를 턴온(turn-on)시켜 동시에 각각의 신호를 인가한다.
이와 같은 a-Si TFT LCD는 복수의 연성회로기판들을 유리기판에 조립하는 공정을 수행하기 때문에 poly-Si TFT LCD 보다 아웃터 리드 본딩(OUTER LEAD BONING; 이하, OLB) 공정이 복잡하여 제조원가 비싸다. 또한, 상기 a-si TFT LCD에서 소비되는 전력, 구체적으로 구동회로에서 소비되는 전력을 낮추기 위한 기술이 요구되고 있다.
그러므로, 최근에는 a-Si TFT LCD에서도 poly-Si TFT LCD와 같이 유리기판 상에 데이터 구동회로 및 게이트 구동회로를 픽셀 어레이와 동시에 형성함으로써 조립공정의 수를 감소시키고, 구동회로에서 소비되는 전력을 최소화하고자 한다.
poly-Si TFT 방식으로 상기 액정표시패널에 집적된 상기 게이트 구동회로는 하나의 쉬프트 레지스터를 구비한다. 이때, 상기 쉬프트 레지스터를 구성하기 위해 사용되는 트랜지스터의 개수 및 외부연결단자들은 상기 액정표시장치의 신뢰성 및 소비 전력에 큰 영향을 미친다.
구체적으로, 상기 쉬프트 레지스터에 사용되는 트랜지스터의 개수가 많다는 것은 레이아웃 공정 상에서 신뢰성을 저하시킬 뿐만 아니라, 상기 트랜지스터가 차지하는 면적을 증가시킴으로써, 상기 액정표시장치의 크기가 증가된다.
또한, 상기 쉬프트 레지스터를 구동하기 위해 필요로 하는 외부연결단자의 수가 증가될수록 공정이 복잡해지고, 신뢰성이 저하될 뿐만 아니라 상기 액정표시장치의 크기가 증가된다.
따라서, 본 발명의 제1 목적은 신뢰성을 확보할 수 있고, 크기 및 소비 전력을 최소화할 수 있는 쉬프트 레지스터를 제공하는 것이다.
본 발명의 제2 목적은 신뢰성을 확보할 수 있고, 크기 및 소비 전력을 최소화할 수 있는 쉬프트 레지스터가 액정표시패널 내에 집적된 액정표시장치를 제공하는 것이다.
도 1은 종래의 액정표시장치를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 액정표시장치를 구체적으로 나타낸 사시도이다.
도 3은 도 2에 도시된 액정표시패널을 구체적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 게이트 구동회로의 쉬프트 레지스터를 나타낸 블록도이다.
도 5는 도 4에 도시된 쉬프트 레지스터의 내부 구성 회로도이다.
도 6은 도 4에 도시된 쉬프트 레지스터의 각 부의 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 액정표시패널을 구체적으로 나타낸 평면도이다.
도 8은 도 7에 도시된 게이트 구동회로의 쉬프트 레지스터를 나타낸 블록도이다.
도 9는 도 8에 도시된 쉬프트 레지스터의 각 부의 타이밍도이다.
상술한 제1 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들이 종속 연결되고, 각 스테이지들은 입력단자, 출력단자, 제어단자 및 클럭신호 입력단자를 포함한다. 이때, 상기 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호가 제공된다.
상기 쉬프트 레지스터의 각 스테이지는, 상기 클럭신호 입력단자로부터 제공되는 상기 제1 클럭신호 또는 상기 제2 클럭신호를 상기 출력단자로 제공하기 위한 풀업부, 상기 풀업부의 입력노드에 연결되고, 상기 입력단자로 제공되는 이전 스테이지의 제1 출력신호에 응답하여 상기 풀업부를 턴온시키기 위한 풀업구동부 및 상기 풀업부의 입력노드에 연결되고, 상기 제어단자로 제공되는 다음 스테이지의 제2 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운부를 포함한다.
상술한 제2 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된다.
이때, 상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 각 스테이지들은 입력단자, 출력단자, 제어단자 및 클럭신호 입력단자를 포함하는 쉬프트레지스터로 구성되고, 상기 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭신호가 제공되고, 짝수 번째 스테이지들에는 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호가 제공된다.
상기 쉬프트 레지스터의 각 스테이지는, 상기 클럭신호 입력단자로부터 제공되는 상기 제1 클럭신호 또는 상기 제2 클럭신호를 상기 출력단자로 제공하기 위한 풀업부, 상기 풀업부의 입력노드에 연결되고, 상기 입력단자로부터 제공되는 이전 스테이지의 제1 출력신호에 응답하여 상기 풀업부를 턴온시키기 위한 풀업구동부 및 상기 풀업부의 입력노드에 연결되고, 상기 제어단자로부터 제공되는 다음 스테이지의 제2 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운부를 포함한다.
본 발명에 따르면, 상기 쉬프트 레지스터는 클럭신호를 상기 게이트 라인에 제공하기 위한 풀업부, 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 구동하기 위한 풀업구동부 및 다음 스테이지의 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운부로 이루어진다. 따라서, 상기 액정표시장치는 신뢰성을 확보할 수 있고, 크기 및 소비 전력을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 액정표시장치를 구체적으로 나타낸 사시도이다.
도 2를 참조하면, 액정표시장치(500)는 크게 영상을 표시하기 위한 디스플레이 유닛(100) 및 상기 디스플레이 유닛(100)의 하부에서 상기 디스플레이유닛(100)에 광을 제공하기 위한 백라이트 어셈블리(200)를 구비한다.
상기 디스플레이 유닛(100)은 영상을 표시하기 위한 액정표시패널(110)과 상기 액정표시패널(110)의 일측에 연결된 연성회로기판(190)을 포함한다.
상기 액정표시패널(110)은 TFT 및 화소전극을 갖는 TFT 기판(120)과 RGB 화소 및 공통 전극이 형성된 컬러 필터 기판(130) 및 상기 TFT 기판(120)과 상기 컬러 필터 기판(130)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 TFT 기판(120)에는 a-Si TFT 공정에 의해 표시셀 어레이 회로, 데이터 구동회로, 게이트 구동회로 및 외부연결단자들이 형성되고, 상기 TFT 기판(120) 상에는 다수의 데이터 구동칩이 장착된다.
상기 연성회로기판(190)은 상기 액정표시패널(110)의 외부로부터 제공되는 구동 신호 및 영상 데이터 신호를 상기 액정표시패널(110)로 공급한다. 상기 연성회로기판(190)은 상기 액정표시패널(110)에 장착된 다수의 데이터 구동칩과 연결되어 상기 TFT 기판(120)의 회로들과 전기적으로 연결된다. 구체적으로, 상기 연성회로기판(190)은 데이터 신호 및 데이터 타이밍 신호를 상기 데이터 구동회로로 제공하고, 게이트 타이밍 신호 및 게이트 구동전압을 상기 게이트 구동회로로 제공한다.
한편, 상기 백라이트 어셈블리(200)는 제1 광을 발생하는 램프 어셈블리(220), 상기 제1 광을 상기 액정표시패널(110) 측으로 가이드하기 위한 도광판(240)을 포함한다. 또한, 상기 도광판(240)의 상측에 구비되어 상기 액정표시패널(110) 측으로 가이드된 제2 광을 확산시켜 상기 제2 광의 균일도를 향상시키기위한 광학 시트들(260) 및 상기 도광판(240)의 하측에 구비되어 상기 도광판(240)으로부터 누설된 제3 광을 반사시켜 상기 제2 광의 양을 증가시키기 위한 반사판(280)을 더 구비한다.
상기 백라이트 어셈블리(200) 및 디스플레이 유닛(100)은 몰드 프레임(290)에 수납된다. 또한, 상기 몰드 프레임(290)과 대향하여 결합되고, 상기 백라이트 어셈블리(200) 및 디스플레이 유닛(100)을 상기 몰드 프레임(290)에 고정하기 위한 샤시(300)가 제공된다.
도 3은 도 2에 도시된 액정표시패널을 구체적으로 나타낸 평면도이다.
도 3을 참조하면, 상기 TFT 기판(120)은 영상을 표시하는 표시영역(A) 및 상기 표시영역(A)의 주변영역(B, C)으로 구분된다. 상기 표시영역(A)에는 TFT 공정에 의해 표시 셀 어레이 회로(미도시)가 형성된다. 구체적으로, 상기 표시영역(A)에는 매트릭스 형태로 TFT(미도시)가 형성되고, 컬럼방향으로 연장된 m 개의 데이터 라인들(DLm) 및 로우방향으로 연장된 n 개의 게이트 라인들(GLn)이 형성된다. 이때, 컬럼방향으로 배열된 상기 TFT들의 소오스 전극은 컬럼방향으로 연장된 상기 데이터 라인(DLm)에 공통적으로 연결되고, 상기 로우방향으로 배열된 상기 TFT들의 게이트 전극은 로우방향으로 연장된 상기 게이트 라인(GLn)에 공통적으로 연결된다. 또한, 상기 TFT의 드레인 전극은 화소전극(미도시)에 연결된다.
상기 주변영역(B, C)은 상기 데이터 라인들(DLm)의 일단이 연장하여 형성된 제1 영역(B) 및 상기 게이트 라인들(GLn)의 일단이 연장하여 형성된 제2 영역(C)으로 구분된다. 상기 제1 영역(B)에는 상기 데이터 라인들(DLm)의 일단과 결합된 다수의 데이터 구동칩(140)이 장착된다. 상기 다수의 데이터 구동칩(140)은 상기 연성회로기판(190)과 연결된 제1 외부연결단자(191)와도 연결된다.
상기 제2 영역(C)에는 상기 게이트 라인들(GLn)의 일단과 연결되어 상기 게이트 라인들(GLn)에 순차적으로 스캔펄스를 인가하기 위한 게이트 구동회로(150)가 상기 표시 셀 어레이 회로와 동일 공정에 의해 형성된다. 이때, 상기 게이트 구동회로(150)는 상기 연성회포기판(190)과 연결된 제2 외부연결단자(192)와 연결된다. 상기 제2 외부연결단자(192)는 이후에 설명될 개시신호 입력단자(ST), 제1 클럭신호 입력단자(CK), 제2 클럭신호 입력단자(CKB) 및 전원전압단자(VSS)를 포함한다.
도 4는 도 3에 도시된 게이트 구동회로를 구성하는 쉬프트 레지스터를 구체적으로 나타낸 블록도이다.
도 4를 참조하면, 상기 게이트 구동회로(150)는 하나의 쉬프트 레지스터로 이루어진다. 이때, 상기 쉬프트 레지스터는 종속 연결된 n 개의 스테이지(SRC1~SRCn)와 하나의 더미 스테이지(SRCn+1)를 포함하는 n+1 개의 스테이지(SRC1~SRCn+1)들로 구성된다. 즉, 각 스테이지(SRC)의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결되고 또한, 이전 스테이지의 제어단자(CT)에 연결된다. 상기 n 개의 스테이지들(SRC1~SRCn)의 출력단자(OUT)는 상기 n 개의 게이트 라인들(GLn)에 각각 대응한다.
구체적으로, 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호 입력단자(CK) 및 전원전압단자(VSS)를 갖는다.
상기 쉬프트 레지스터의 홀수 번째 스테이지들(SRC2i-1)에는 제1클럭신호(CK)가 제공되고, 짝수 번째 스테이지들(SRC2i)에는 제2 클럭신호(CKB)가 제공된다. 이때, 상기 제1 클럭신호(CK)와 제2 클럭신호(CKB)는 서로 반대되는 위상을 가진다.
각 스테이지들의 각 제어단자(CT)에는 다음 스테이지의 출력신호가 제어신호로 입력된다. 따라서, 상기 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 게이트 라인이 인에이블된다.
첫 번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지의 출력신호 대신 개시신호(ST)가 제공된다. 또한, 상기 더미 스테이지(SRCn+1)는 이전 스테이지(SRCn)의 제어단자(CT)에 제어신호를 제공한다.
도 5는 도 4에 도시된 쉬프트 레지스터의 각 스테이지의 구체적인 내부 구성 회로도이다. 도 6은 도 4에 도시된 쉬프트 레지스터의 각 스테이지의 출력 파형도이다.
도 5를 참조하면, 상기 쉬프트 레지스터의 각 스테이지는 풀업부(151), 풀업구동부(152) 및 풀다운부(153)를 포함한다.
상기 풀업부(151)는 클럭신호 입력단자(CK)에 드레인이 연결되고, 노드(N)에 게이트가 연결되며, 출력단자(OUT)에 소오스가 연결된 제1 NMOS 트랜지스터(NT11)로 구성된다.
상기 풀업구동부(152)는 입력단자(IN)에 소오스 및 게이트가 연결되고, 상기 노드(N)에 소오스가 연결된 제2 NMOS 트랜지스터(NT2)와 상기 노드(N)와 출력단자(OUT) 사이에 연결된 캐퍼시터(C)를 포함한다.
상기 풀다운부(153)는 상기 노드(N)에 소오스가 연결되고, 제어단자(CT)에 게이트가 연결되며, 전원전압(VSS)에 드레인이 연결된 제3 NMOS 트랜지스터(NT3)로 이루어진다.
도 6에 도시된 바와 같이, 제1 및 제2 클럭신호(CK, CKB)와 개시신호(ST)가 상기 쉬프트 레지스터에 공급되면, 첫 번째 스테이지(SRC1)에서는 상기 개시신호(ST)의 선단에 응답하여 제1 클럭신호(CK)의 하이레벨구간을 상기 출력단자(OUT)에 출력신호(OUT1)로 발생한다.
이때, 상기 개시신호(ST)의 액티브구간은 상기 제1 클럭신호(CK)의 하이레벨구간에 비하여 약 1/2주기 앞선 위상을 가진다. 상기 출력신호(OUT1)의 선단은 상기 개시신호(ST)의 시작점으로부터 소정시간 지연되어 나타난다.
이와 같은 지연특성은 상기 풀업구동부(194)의 상기 캐패시터(C)가 개시신호(ST)의 선단에서 상기 제2 NMOS 트랜지스터(NT2)를 통하여 충전되기 시작하고, 상기 캐패시터(C)의 충전전압이 상기 제1 NMOS 트랜지스터(NT1)의 게이트 소오스간 문턱전압 이상으로 충전된 이후에 상기 제1 NMOS 트랜지스터(NT1)가 턴온되고, 상기 제1 클럭신호(CK)의 하이레벨구간이 상기 출력단자(OUT)에 나타나기 때문이다.
상기 출력단자(OUT)에 클럭신호의 하이레벨구간이 나타나기 시작하면, 이 출력전압이 캐패시터(C)에 부트스트랩(BOOTSTRAP)되어 상기 제1 NMOS 트랜지스터(NT1)의 게이트 전압이 턴온전압 이상으로 상승하게 된다. 따라서, 상기 제1 NMOS 트랜지스터(NT1)가 완전(FULL) 도통상태를 유지하게 된다.
이어서, 상기 제어단자(CT)에 제공되는 다음 스테이지의 출력신호가 턴온전압으로 상승하면, 상기 제3 NMOS 트랜지스터(NT3)가 턴온된다. 이때, 상기 노드(N)에서의 전위가 전원전압(VSS)으로 다운됨으로써 상기 제1 NMOS 트랜지스터(NT11)가 턴오프된다. 따라서, 상기 출력단자(OUT)는 턴온전압에서 전원전압(VSS)으로 다운된다.
상기 제어단자(CT)에 인가되는 다음 스테이지의 출력신호가 로우 레벨로 하강되어 트랜지스터(NT3)가 턴오프되더라도, 상기 입력단자(IN)에 턴온 전압이 인가되기 전까지는 상기 제1 NMOS 트랜지스터(NT1)는 항상 턴오프 상태를 유지하게 된다.
도 6에 도시된 바와 같이, 상술한 동작에 의해 각 스테이지들이 동작하여 출력신호(OUT1~OUT4)가 순차적으로 안정되게 발생된다.
상술한 바와 같이, 본 발명의 실시예에서는 상기 쉬프트 레지스터의 각 스테이지에 사용되는 트랜지스터의 개수를 최소화하고, 상기 게이트 구동회로(150)와 연결되는 상기 제2 외부연결단자(192)의 수를 줄임으로써 상기 액정표시패널(110) 내에서 쉬프트 레지스터가 차지하는 면적을 감소시킬 수 있고, 신뢰성을 증가시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 액정표시패널을 구체적으로 나타낸 평면도이다. 단, 도 7을 설명하는데 있어서, 도 3과 동일한 구성요소에 대해서는 동일한 참조번호를 병기하고, 그 구성요소에 대한 설명은 생략한다.
도 7을 참조하면, 액정표시패널(120)은 영상을 표시하는 표시영역(A) 및 상기 표시영역(A)의 주변영역(B, C, D)으로 이루어진다. 상기 표시영역(A)은 표시 셀 어레이 회로가 TFT 공정에 의해 형성된 영역이다. 상기 주변영역(B, C, D)은 m 개의 데이터 라인들(DLm)의 일단이 연장된 제1 영역(B), n 개의 게이트 라인들의 일단이 연장된 제2 영역(B) 및 상기 n 개의 게이트 라인들의 타단이 연장된 제3 영역(D)으로 구분된다. 여기서, 상기 'n'은 짝수이다.
상기 제1 영역(B)에는 데이터 구동회로(140)와 상기 제1 외부연결단자(191)가 형성되고 상기 제1 외부연결단자(191)에는 상기 연성회로기판(190)의 일단이 부착된다. 상기 연성회로기판(190)의 타단은 미도시된 통합인쇄회로기판에 부착된다.
상기 제2 영역(C)에는 상기 n 개의 게이트 라인들 중 홀수 번째 게이트 라인들(GLn-1)을 순차적으로 구동하기 위한 제1 게이트 구동회로(160)가 TFT 공정에 의해 형성되고, 상기 제3 영역(D)에는 상기 n 개의 게이트 라인들 중 짝수 번째 게이트 라인들(GLn)을 순차적으로 구동하기 위한 제2 게이트 구동회로(170)가 TFT 공정에 의해 형성된다. 즉, 상기 제1 및 제2 게이트 구동회로(160, 170)는 상기 액정표시패널(120)의 좌우에 대칭적으로 각각 배치된다. 상기 제1 게이트 구동회로(160)는 상기 연성회로기판(190)과 연결된 제2 외부연결단자(193)와 연결되고, 상기 제2 게이트 구동회로(170)는 상기 연성회로기판(190)과 연결된 제3 외부연결단자(194)와 연결된다.
도 8은 도 7에 도시된 제1 및 제2 게이트 구동회로를 구체적으로 나타낸 도면이고, 도 9는 도 8에 도시된 쉬프트 레지스터의 각 스테이지의 타이밍도이다.
도 8을 참조하면. 상기 제1 게이트 구동회로(160)는 하나의 제1 쉬프트 레지스터로 이루어지고, 상기 제2 게이트 구동회로(170)는 하나의 제2 쉬프트 레지스터로 이루어진다.
상기 제1 게이트 구동회로(160)는 개시신호 입력단자(ST), 제1 클럭신호 입력단자(CK) 및 전원전압단자(VSS)의 3개의 단자들을 포함하는 상기 제1 외부연결단자(193)에 연결된다. 상기 제2 게이트 구동회로(170)는 제2 클럭신호 입력단자(CKB) 및 전원전압단자(VSS)의 2개의 단자들을 포함하는 상기 제2 게이트 구동회로(170)에 연결된다.
상기 제1 게이트 구동회로(160)는 홀수 번째 게이트 라인들(GLn-1)이 연장된 표시영역(A)의 좌측 주변영역 즉, 상기 제2 영역(C)에 배치되고 각각 출력단자(OUT)가 연결된 복수의 쉬프트 레지스터(SRC1~SRCn+1)로 구성된다. 상기 제2 게이트 구동회로(170)는 짝수 번째 게이트 라인들(GLn)이 연장된 상기 표시영역(A)의 우측 주변영역 즉, 상기 제3 영역(D)에 배치되고 각각 출력단자(OUT)가 연결된 복수의 쉬프트 레지스터(SRC2~SRCn)로 구성된다.
홀수 번째 쉬프트레지스터(SRCn-1)의 출력은 홀수 번째 게이트 라인(GLn-1)을 통하여 표시영역(A) 건너편에 배치된 다음 짝수 번째 쉬프트 레지스트(SRCn)의 입력단자(IN)에 입력신호로 제공되고, 동시에 이전 짝수 번째 쉬프트 레지스터(SRCn)의 제어단자(CT)에 제어신호로 제공된다. 마찬가지로, 짝수 번째 쉬프트 레지스터(SRCn)의 출력신호는 다음 홀수 번째 쉬프트 레지스터(SRCn+1)의 입력단자(IN)에 입력신호로 제공되고, 동시에 이전 홀수 번째 쉬프트 레지스터(SRCn-1)의 제어단자(CT)에 제어신호로 제공된다.
마지막 홀수 번째 쉬프트 레지스터(SRCn+1)는 더미 레지스터로 마지막 짝수 번째 쉬프트 레지스터(SRCn)의 제어단자(CT)에 제어신호를 제공하기 위하여 부가된다.
도 9를 참조하면, 홀수 번째 게이트라인들(GLn-1)과 짝수 번째 게이트 라인들(GLn)이 개시신호(ST)에 의해 순차적으로 시프트되면서 상기 제1 및 제2 클럭신호(CK, CKB)에 동기되어 서로 교호로 액티브되면서 스캔되는 것을 알 수 있다.
하나의 수평라인을 이루는 복수의 픽셀들 중 홀수 번째 픽셀들은 대응되는 홀수 번째 게이트 라인(GLn-1)에 의해 구동되고, 짝수 번째 픽셀들은 대응하는 짝수 번째 게이트 라인(GLn)에 의해 구동된다.
본 발명에 따르면, 액정표시패널 상에 집적되어 복수의 게이트 라인들에 스캔 펄스를 순차적으로 인가하기 위한 게이트 구동회로는 하나의 쉬프트 레지스터로 구성된다. 상기 쉬프트 레지스터는 클럭신호를 상기 게이트 라인에 제공하기 위한 풀업부, 이전 스테이지의 출력신호에 응답하여 상기 풀업부를 구동하기 위한 풀업구동부 및 다음 스테이지의 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운부로 이루어진다.
따라서, 액정표시장치는 상기 쉬프트 레지스터에 사용되는 트랜지스터의 개수를 최소화하고, 외부연결단자수를 줄임으로써, 신뢰성을 확보할 수 있고, 크기 및 소비 전력을 최소화할 수 있다.
또한, 본 발명에 따른 액정표시장치는 액정표시패널의 좌우 주변영역에 제1 및 제2 게이트 구동회로가 형성된다. 이때, 상기 제1 게이트 구동회로는 홀수 번째 게이트 라인들을 구동하고, 상기 제2 게이트 구동회로는 짝수 번째 게이트 라인들을 구동한다. 따라서, 액정표시장치는 좌우 대칭적으로 형성될 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 복수의 스테이지들이 종속 연결되고, 각 스테이지들은 입력단자, 출력단자, 제어단자 및 클럭신호 입력단자를 포함하는 쉬프트 레지스터에 있어서,
    상기 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭신호가 제공되고, 짝수 번째 스테이지들에는 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호가 제공되며,
    상기 각 스테이지는
    상기 클럭신호 입력단자로부터 제공되는 상기 제1 클럭신호 또는 상기 제2 클럭신호를 상기 출력단자로 제공하기 위한 풀업수단;
    상기 풀업수단의 입력노드에 연결되고, 상기 입력단자로 제공되는 이전 스테이지의 제1 출력신호에 응답하여 상기 풀업수단을 턴온시키기 위한 풀업구동수단; 및
    상기 풀업수단의 입력노드에 연결되고, 상기 제어단자로 제공되는 다음 스테이지의 제2 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운수단을 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 풀업구동수단은,
    상기 입력단자에 드레인 및 게이트가 연결되고, 상기 풀업수단의 입력노드에 소오스가 연결된 제1 트랜지스터; 및
    상기 입력노드와 상기 출력단자와의 사이에 연결되는 캐퍼시터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기 풀다운수단은,
    상기 풀업수단의 입력 노드에 드레인이 연결되고, 상기 제어단자에 게이트가 연결되며, 전원전압 단자에 소오스가 연결된 제2 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제1항에 있어서, 첫 번째 스테이지의 입력단자에는 개시신호가 제공되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제1항에 있어서, 상기 쉬프트 레지스터는,
    마지막 스테이지의 제어단자에 다음 스테이지의 제2 출력신호를 제공하기 위한 더미 스테이지를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,
    상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 각 스테이지들은 입력단자, 출력단자, 제어단자 및 클럭신호 입력단자를 포함하는 쉬프트 레지스터로 구성되고, 상기 쉬프트 레지스터의 홀수 번째 스테이지들에는 제1 클럭신호가 제공되고, 짝수 번째 스테이지들에는 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호가 제공되며,
    상기 각 스테이지는
    상기 클럭신호 입력단자로부터 제공되는 상기 제1 클럭신호 또는 상기 제2 클럭신호를 상기 출력단자로 제공하기 위한 풀업수단;
    상기 풀업수단의 입력노드에 연결되고, 상기 입력단자로부터 제공되는 이전 스테이지의 제1 출력신호에 응답하여 상기 풀업수단을 턴온시키기 위한 풀업구동수단; 및
    상기 풀업수단의 입력노드에 연결되고, 상기 제어단자로부터 제공되는 다음 스테이지의 제2 출력신호에 응답하여 상기 출력단자에 전원전압을 제공하기 위한 풀다운수단을 포함하는 것을 특징으로 하는 액정표시장치.
  7. 제6항에 있어서, 상기 게이트 구동회로에 연결되는 외부연결단자는 제1 클럭신호 입력단자, 제2 클럭신호 입력단자, 개시신호 입력단자 및 전원전압 입력단자의 4 단자를 포함하는 것을 특징으로 하는 액정표시장치.
  8. 제6항에 있어서, 상기 표시셀 어레이 회로, 데이터 구동회로, 게이트 구동회로의 트랜지스터들은 a-Si NMOS TFT로 구성한 것을 특징으로 하는 액정표시장치.
  9. 제6항에 있어서, 상기 게이트 구동회로는 상기 표시 셀 어레이 회로의 좌측 주변 영역에 배치되어 상기 제1 클럭신호에 의해 상기 홀수 번째 게이트 라인들을 구동하기 위한 제1 게이트 구동회로 및 상기 표시 셀 어레이 회로의 우측 주변 영역에 배치되어 상기 제2 클럭신호에 의해 상기 짝수 번째 게이트 라인들을 구동하기 위한 제2 게이트 구동회로로 이루어진 것을 특징으로 하는 액정표시장치.
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