KR100745404B1 - 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 - Google Patents

쉬프트 레지스터와 이를 구비하는 액정 표시 장치 Download PDF

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Abstract

고정세, 대화면에 적합한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치를 개시한다. 복수의 스테이지들이 배치되어 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서, 각 스테이지의 풀업부는 제1 및 제2 클럭 중 대응되는 클럭을 출력하고, 풀다운부는 제1 전원전압을 출력하며, 풀업구동부는 이전 스테이지의 출력신호의 선단에 응답하여 풀업부를 턴-온시키고, 제1 또는 제2 제어신호의 선단에 응답하여 풀업부를 턴-오프시키며, 풀다운구동부는 입력신호의 선단에 응답하여 풀다운부를 턴-오프시키고, 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 풀다운부를 턴-온시킨다. 이때 마지막 스테이지의 리셋을 위해 더미 스테이지를 더 구비하고, 더미 스테이지는 더미 스테이지의 출력신호에 응답하여 리셋된다. 이에 따라, 마지막 스테이지를 리셋하기 위한 더미 스테이지의 리셋 신호를 마지막 스테이지로부터 제공되는 컨트롤 신호 또는 더미 스테이지로부터 제공되는 출력 신호를 근거로 리셋되므로써, 디스플레이 블랭킹 구간이 길어지더라도 소비 전력을 절감할 수 있고, 배선 공간을 절약할 수 있다.
액정, 시프트 레지스터, 대화면, 더미, 리셋

Description

쉬프트 레지스터와 이를 구비하는 액정 표시 장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY WITH THE SAME}
도 1은 poly-TFT LCD의 TFT 기판의 구성을 나타낸 개략도이다.
도 2는 종래의 a-Si LCD의 TFT 기판의 구성을 나타낸 개략도이다.
도 3은 본 발명에 의한 a-Si TFT 액정 표시 장치의 분해 사시도를 나타낸다.
도 4는 본 발명에 의한 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면이다.
도 5는 상기한 도 4의 데이터 구동회로의 쉬프트 레지스터의 블록도이다.
도 6은 상기한 도 4의 게이트 구동회로에 채용되는 쉬프트 레지스터를 설명하기 위한 블록도이다.
도 7은 상기한 도 6에 도시된 쉬프트 레지스터의 각 스테이지의 구체적인 회로 구성을 나타낸 것이다.
도 8은 상기한 도 7에 의한 출력 파형도이다.
도 9는 상기한 도 6에 의한 구동 파형을 설명하기 위한 파형도이다.
도 10은 상기한 도 7에 따른 시프트 레지스터를 설명하기 위한 도면이다.
도 11은 상기한 도 7에서 개시한 스테이지가 5개이고, 종단에 1개의 더미 스테이지를 갖는 시프트 레지스터에 의한 시뮬레이션 결과를 설명하기 위한 파형도이다.
도 12는 본 발명의 일실시예에 따른 시프트 레지스터를 설명하기 위한 도면이다.
도 13은 상기한 도 12에 의한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시예에 따른 시프트 레지스터를 설명하기 위한 도면이다.
도 15는 상기한 도 14에 의한 시뮬레이션 결과를 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 액정표시패널 어셈블리 120: 백라이트 어셈블리
130 : 샤시 140 : 커버
150 : 표시 셀 어레이 회로 160 : 데이터 구동회로
162, 163, 169 : 외부연결단자 170 : 게이트 구동회로
171 : 풀업부 172 : 풀다운부
173 : 풀업구동부 174 : 풀다운구동부
본 발명은 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 관한 것으로, 보다 상세하게는 고정세, 대화면에 적합한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 관한 것이다.
최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보처리 장치에서 처리된 정보를 육안으로 확인하기 위해서는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.
최근에 액정 표시 장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 잇점을 가지며 풀 컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.
액정 표시 장치는 액정의 특정한 분자배열에 전압을 인가하여 다른 분자배열로 변환시키고, 이러한 분자 배열에 의해 발광하는 액정셀의 복굴절성, 선광성, 2색성 및 광산란특성 등의 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정셀에 의한 빛의 변조를 이용한 디스플레이이다.
액정 표시 장치는 크게 TN(Twisted Nematic) 방식과 STN(Super-Twisted Nematic)방식으로 나뉘고, 구동방식의 차이로 스위칭 소자 및 TN액정을 이용한 액티브 매트릭스(Active matrix)표시방식과 STN 액정을 이용한 패시브 매트릭스(passive matrix)표시 방식이 있다.
이 두 방식의 큰 차이점은 액티브 매트릭스 표시 방식은 TFT-LCD에 사용되며, 이것은 TFT를 스위치로 이용하여 LCD를 구동하는 방식이며, 패시브 매트릭스 표시방식은 트랜지스터를 사용하지 않기 때문에 이와 관련한 복잡한 회로를 필요로 하지 않는다.
TFT-LCD는 a-Si TFT LCD와, poly-Si TFT LCD로 구분된다. poly-Si TFT LCD는 소비전력이 작고, 가격이 저렴하지만 a-Si TFT와 비교하여 TFT 제조 공정이 복잡한 단점이 있다. 그래서, poly-Si TFT LCD는 IMT-2000 폰의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다.
a-Si TFT LCD는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.
도 1은 poly-TFT LCD의 TFT 기판의 구성을 나타낸 개략도이고, 도 2는 종래의 a-Si LCD의 TFT 기판의 구성을 나타낸 개략도이다.
도 1에 도시한 바와 같이, poly-Si TFT LCD는 픽셀 어레이가 형성된 유리기판(10) 상에 데이터 구동회로(12) 및 게이트 구동회로(14)를 형성하고, 단자부(16)와 통합 인쇄 회로 기판(20)을 필름 케이블(18)로 연결한다. 이와 같은 구조는 제조 원가를 절감하고 구동회로의 일체화로 전력손실을 최소화할 수 있다.
그러나, 도 2에 도시한 바와 같이, a-Si TFT LCD는 연성 인쇄회로기판(32) 상에 COF(CHIP ON FILM)방식으로 데이터 구동칩(34)을 형성하고, 연성 인쇄 회로 기판(32)을 통하여 데이터 인쇄회로기판(36)과 픽셀 어레이의 데이터 라인 단자부를 연결한다. 또한, 연성 인쇄 회로 기판(38) 상에 상기한 COF 방식으로 게이트 구동칩(40)을 형성하고, 연성 인쇄 회로 기판(40)을 통하여 게이트 인쇄 회로 기판(42)과 픽셀 어레이의 게이트 라인 단자부를 연결한다.
즉, a-Si TFT LCD에서는 a-Si 공정의 장점인 높은 생산성에도 불구하고, poly Si-TFT LCD에서의 코스트 측면과 슬림(Slim)한 구조 측면에서 불리한 위치에 있다.
이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고정세, 대화면에 적합하고, 소비 전력을 절감하면서 레이아웃 공간을 줄이기 위한 시프트 레지스터를 제공하는 것이다.
또한 본 발명의 다른 목적은 상기한 시프트 레지스터를 갖는 액정 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 시프트 레지스터는, 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며, 상기 각 스테이지는, 출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하며, 상기 복수의 스테이지중 마지막 스테이지의 리셋을 위해 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 더미 스테이지의 출력신호에 응답하여 리셋되는 것을 특징으로 한다.
또한, 상기한 본 발명의 목적을 실현하기 위한 다른 하나의 특징에 따른 시프트 레지스터는, 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며, 상기 각 스테이지는, 출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하며, 마지막 스테이지의 리셋을 위해 상기 마지막 스테이지에 종속되는 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 마지막 스테이지로부터 제공되는 컨트롤 신호에 응답하여 리셋되는 것을 특징으로 한다.
또한, 상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징에 따른 액정 표시 장치는, 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서, 상기 게이트 구동회로는 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며, 상기 각 스테이지는, 출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하며, 상기 복수의 스테이지중 마지막 스테이지의 리셋을 위해 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 더미 스테이지의 출 력신호에 응답하여 리셋되는 것을 특징으로 한다.
또한, 상기한 본 발명의 다른 목적을 실현하기 위한 다른 하나의 특징에 따른 액정 표시 장치는, 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서, 상기 게이트 구동회로는 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며, 상기 각 스테이지는, 출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하며, 마지막 스테이지의 리셋을 위해 상기 마지막 스테이지에 종속 되는 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 마지막 스테이지로부터 제공되는 컨트롤 신호에 응답하여 리셋되는 것을 특징으로 한다.
이러한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 의하면, 마지막 스테이지를 리셋하기 위한 더미 스테이지의 리셋 신호를 마지막 스테이지로부터 제공되는 컨트롤 신호 또는 더미 스테이지로부터 제공되는 출력 신호를 근거로 리셋되므로써, 디스플레이 블랭킹 구간이 길어지더라도 소비 전력을 절감할 수 있고, 배선 공간을 절약할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 a-Si TFT 액정 표시 장치의 분해 사시도를 나타낸다.
도 3을 참조하면, 액정 표시장치(100)는 크게 액정표시패널 어셈블리(110), 백라이트 어셈블리(120), 샤시(130) 및 커버(140)를 포함한다.
액정표시패널 어셈블리(110)는 액정표시패널(112), 연성 인쇄회로기판(116), 통합 제어 및 데이터 구동칩(118)을 포함한다. 액정표시패널(112)은 TFT 기판(112a)과 칼라필터기판(112b)을 포함한다. TFT 기판(112a)에는 a-Si TFT 공정에 의해 표시셀 어레이 회로, 데이터 구동회로, 게이트 구동회로 및 외부연결단자들이 형성된다. 칼라필터기판(112b)에는 칼라필터 및 투명공통전극들이 형성된다. TFT 기판(112a)과 칼라필터기판(112b)은 서로 대향되고 이들 사이에 액정이 주입된 다음에 봉입된다.
연성 인쇄회로기판(116)에 설치된 통합 제어 및 데이터 구동칩(118)과 TFT 기판(112a)의 회로들은 연성인쇄회로기판(116)에 의해 전기적으로 연결된다. 연성인쇄회로기판(116)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 TFT 기판(112a)의 데이터 구동회로 및 게이트 구동회로에 제공한다.
백라이트 어셈블리(120)는 램프 어셈블리(122), 도광판(124), 광학시트들(126), 반사판(128) 및 몰드 프레임(129)을 포함하여 이루어진다.
도 4는 본 발명에 의한 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 TFT 기판(112a) 위에는 표시 셀 어레이 회로(150), 데이터 구동회로(160), 게이트 구동회로(170), 데이터 구동회로 외부연결단자(162, 163), 게이트 구동회로 외부연결단자부(169)가 TFT 공정시 함께 형성된다.
표시 셀 어레이 회로(150)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 로우방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 포함한다.
본 발명의 실시예는 2인치 액정표시패널에서 데이터 라인 및 게이트 라인의 수는 525(즉, 176×3)×192 해상도를 가진다.
데이터 라인들과 게이트 라인들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소오스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(112b)에 형성된 투명공통 전극(CE)의 사이에 액정(LC)이 위치하게 된다.
그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
데이터 구동회로(160)는 쉬프트 레지스터(164)와 528개의 스위칭 트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 66개씩 8개의 데이터 라인블록(BL1~BL8)을 형성한다.
각 데이터 라인블록(BLi)은 66개의 데이터 입력단자로 구성된 외부입력단자(163)에 66개의 입력단자들이 공통으로 연결되고, 대응하는 66개의 데이터 라인들에 66개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(164)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록선택단자가 연결된다.
528개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소오스가 연결되고, 66개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, 528개의 데이터 라인들은 66개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(164)의 8개의 블록선택신호에 의해 순차적으로 각 블록들이 선택된다.
쉬프트 레지스터(164)는 3단자의 외부연결단자(162)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블록선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(164)의 출력단자들은 각각 대응하는 라인 블록들의 블록선택단자에 연결된다.
도 5는 상기한 도 4의 데이터 구동회로의 쉬프트 레지스터의 블록도이다.
도 5를 참조하면, 본 발명에 의한 쉬프트 레지스터(164)는 9개의 스테이지(SRH1~SRH9)들이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들의 수는 데이터 라인 블록들에 대응하는 8개의 스테이지(SRH1~SRH8)와 하나의 더미 스테이지(SRH9)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭 입력단자(CK), 제1 전원전압단자(VSS), 제2 전원전압단자(VDD)를 가진다. 8개의 스테이지들(SRH1~SRH8)은 각 데이터 라인 블록들(BL1~BL8)의 블록선택단자에 블록선택 개시신호(DE1~DE8)들을 각각 제공한다. 블록선택 개시신호는 각 라인 블록들의 인에이블 신호이다.
홀수번째 스테이지들(SRH1, SRH3, SRH5, SRH7, SRH9)에는 제1 클럭(CKH)이 제공되고, 짝수번째 스테이지들(SRC2, SRC4, SRH6, SRH8)에는 제2 클럭(CKHB)이 제공된다. 제1 클럭(CKH)과 제2 클럭(CKHB)은 서로 반대되는 위상을 가진다. 클럭 CKH, CKHB의 듀티 기간은 1/66ms 이하로 한다.
각 스테이지들의 각 제어단자(CT)에는 다음 스테이지의 출력신호가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(즉, 하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 데이터 라인 블록들이 선택되어 인에이블되게 된다.
더미 스테이지(SRH9)는 이전 스테이지(SRH8)의 제어단자(CT)에 제어신호를 제공하기 위한 것이다.
도 6은 상기한 도 4의 게이트 구동회로에 채용되는 쉬프트 레지스터를 설명하기 위한 블록도이다.
도 6을 참조하면, 상기한 도 4의 게이트 구동회로(170)는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC1~SRC193)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 192개의 스테이지들(SRC1~SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭 입력단자(CK), 제1 전원전압단자(VSS), 제2 전원전압단자(VDD)를 가진다.
첫 번째 스테이지(SRC1)의 입력단자(IN)에는 스캔개시신호(STV)가 입력된다. 여기서 스캔개시신호(STV)는 수직동기신호(Vsync)에 동기된 펄스이다.
각 스테이지의 출력신호(GOUT1~GOUT192)는 대응되는 각 게이트 라인에 연결된다. 홀수번째 스테이지들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공된다. 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/192ms의 기간이 될 것이다.
그러므로, 데이터 구동회로의 쉬프트 레지스터(164)의 클럭의 듀티기간에 비하여 게이트 구동회로의 쉬프트 레지스터(170)의 클럭의 듀티기간이 약 8배 이상이 된다.
각 스테이지(SRC1, SRC2, SRC3, ...)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4, ...)의 출력신호(GOUT2, GOUT3, GOUT4)가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.
도 7은 상기한 도 6에 도시된 쉬프트 레지스터의 각 스테이지의 구체적인 회로 구성을 나타낸 것이고, 도 8은 상기한 도 7에 의한 출력 파형도이다.
도 7을 참조하면, 쉬프트 레지스터(170)의 각 스테이지는 풀업부(171), 풀다운부(172), 풀업구동부(173) 및 풀다운구동부(174)를 포함한다.
풀업부(171)는 파워 클럭 입력단자(CKV)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 출력단자(GOUT[N])에 소오스가 연결된 제1 NMOS 트랜지스터(M1)로 구성된다.
풀다운부(172)는 출력단자(GOUT[N])에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된 제2 NMOS 트랜지스터(M2)로 구성된다.
풀업구동부(173)는 캐패시터(C), 제3 내지 제5 NMOS 트랜지스터(M3~M5)로 구성된다. 캐패시터(C)는 제3 노드(N3)와 출력단자(GOUT[N]) 사이에 연결된다. 제3 트랜지스터(M3)는 드레인이 제2 전원 전압(VON)에 연결되고, 게이트가 입력단자(IN), 즉 이전 스테이지의 출력 신호(GOUT[N-1])에 연결되며, 소오스가 제3 노드(N3)에 연결된다. 제4 트랜지스터(M4)는 드레인이 제3 노드(N3)에 연결되고, 게이트가 제4 노드(N4)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 제5 트랜지스터(NT5)는 드레인이 제3 노드(N3)에 연결되고, 게이트가 제4 노드(N4)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 이때, 제3 트랜지스터(M3)의 사이즈는 제5 트랜지스터(M5)의 사이즈보다 2배정도 크게 형성된다.
풀다운구동부(174)는 제6 및 제7 NMOS 트랜지스터들(M6, M7)로 구성된다. 제6 트랜지스터(M6)는 드레인과 게이트가 공통되어 제2 전원전압(VON)에 연결되고, 소오스가 제4 노드(N4)에 연결된다. 제7 트랜지스터(M7)는 드레인이 제4 노드(N4)에 연결되고, 게이트가 제3 노드(N3)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 이때, 제6 트랜지스터(M6)의 사이즈는 제7 트랜지스터(M7)의 사이즈보다 16배정도 크게 형성된다.
도 8에 도시한 바와 같이, 제1 및 제2 파워 클럭(CKV, CKVB)과 스캔개시신호(ST)가 쉬프트 레지스터에 공급되면, 첫 번째 스테이지(SRC1)에서는 스캔개시신호(ST)의 선단에 응답하여 제1 파워 클럭(CKV)의 하이 레벨 구간을 소정 시간(Tdr1) 지연시켜서 출력단자(OUT)에 출력신호(GOUT1)로 발생한다.
이상에서 설명한 바와 같이, 어레이 기판이 배치되는 글라스상의 쉬프트 레지스터에는 스캔개시신호(STV)와 함께 제1 및 제2 파워 클럭(CKV, CKVB)이 공급되어 어레이 기판에 구비되는 TFT의 게이트를 구동하기 위한 게이트 구동 회로로서 동작을 수행한다.
도 9는 상기한 도 6에 의한 구동 파형을 설명하기 위한 파형도이다.
도 9를 참조하면, 상기한 쉬프트 레지스터는 입력되는 2H를 1주기로 하여 제1 파워 클럭(CKV) 또는 상기 제1 파워 클럭(CKV)에 위상이 반전하는 제2 파워 클럭(CKVB) 중 어느 하나를 인가받아 복수의 게이트 신호(GOUT1, GOUT2, GOUT3, ...)를 TFT-LCD 게이트 라인에 순차적으로 출력한다. 이때 상기한 제1 및 제2 파워 클럭(CKV, CKVB)은 a-TFT를 구동하기 위해 타이밍 컨트롤러(미도시)의 출력인 0 내지 3V 진폭의 신호를, 예를 들어, -8 내지 24V 진폭의 신호로 증폭된 신호이다.
이상에서 설명한 바와 같이, 전단 스테이지의 출력 신호에 의해 캐패시터가 충전된 후 풀업부 또는 풀다운부에 연결된 파워 클럭이 하이 레벨이 되면 상기한 전압이 스테이지의 출력 전압이 되고, 상기한 출력전압에 의해 다음 스테이지의 게이트 라인에 인가 파형이 발생되는 순간 다음 스테이지 출력은 방전 트랜지스터를 동작시켜 캐패시터 전압을 방전시켜 시프트 레지스터의 한 동작 사이클을 종료하게 된다.
이러한 구조의 시프트 레지스터는 다음 스테이지의 출력에 의해 현재 스테이지가 리셋되기 때문에 마지막 스테이지를 리셋시키기 위해 반드시 하나 이상의 더미 스테이지가 추가되어야 한다. 하지만, 상기한 더미 스테이지를 리셋시킬 수단이 역시 문제가 된다.
이러한 리셋 수단으로 하기하는 도 10과 같이 스캔 개시 신호(STV)를 더미 스테이지의 방전 트랜지스터에 마저 연결하는 구조를 채택한다.
도 10은 상기한 도 7에 따른 시프트 레지스터를 설명하기 위한 도면으로, 특히, TFT 게이트 구동 스테이지의 마지막 스테이지와 더미 스테이지의 배선을 설명 하기 위한 도면이다.
도 10에 도시한 바와 같이, 더미 스테이지에 구비되는 캐패시터를 방전시키는 트랜지스터는 첫 번째 스테이지에 입력되는 스캔 개시신호(STV)에 의해 방전 동작, 즉 리셋 동작이 수행된다.
하기하는 도 11의 시뮬레이션 결과는 게이트 신호를 출력하는 스테이지를 5개로 하고, 마지막 6번째 스테이지를 더미 스테이지로 구성한 시프트 레지스터의 출력 파형을 설명한다. 물론 마지막 6번째 스테이지의 출력 전압은 디스플레이 동작과 연계되는 게이트 신호를 의미하지는 않는다.
도 11은 상기한 도 7에서 개시한 스테이지가 5개이고, 종단에 1개의 더미 스테이지를 갖는 시프트 레지스터에 의한 시뮬레이션 결과를 설명하기 위한 파형도이다.
도 11을 참조하면, 스캔 개시신호(STV)의 상승 에지에 응답하여 일정 시간 지연후 제1 클럭 신호(CKV)가 하이 레벨로 변경되고, 제1 클럭(CKV)이 하이 레벨로 변경된 후 첫 번째 스테이지의 출력단자에 제1 게이트 신호(GOUT[1])가 발생됨을 알 수 있다.
이어서 두번째, 세번째, 네번째, 다섯번째 스테이지의 출력단자에 각각 제2 내지 제5 게이트 신호(GOUT[2], GOUT[3], GOUT[4] 및 GOUT[5])가 순차적으로 발생되는 것을 확인할 수 있다. 여기서, 스캔 개시신호(STV)는 첫 번째 스테이지와 더미 스테이지인 제6 스테이지로 입력되므로 제6 스테이지의 출력은 다음 스캔 개시신호(STV)가 발생되어 리셋되기 전까지는 입력되는 제2 클럭(CKVB)을 출력한다.
하지만, 더미 스테이지를 리셋시킬 때, 스캔 개시신호(STV)를 이용하면 고정세, 대화면의 TFT LCD에서는 하기하는 문제가 발생한다.
즉, 스캔 개시신호(STV)의 배선을 시프트 레지스터 전체에 걸쳐 연장하여야 하므로 레이아웃 공간이 손실되는 문제점이 있다.
또한, 스캔 개시신호(STV)의 배선을 세로로 배치하기 때문에 가로 라인들과의 오버랩으로 인해 기생 용량이 증가하고, 증가된 기생 용량에 의해 신호 왜곡 가능성이 높다는 문제점이 있다.
또한, 소비 전력면에서도 기생 용량을 충/방전시켜야 하는 큰 진폭의 제1 클럭(CKV)과 제2 클럭(CKVB)의 소비 전력증가와 함께 디스플레이 블랭킹 시간에 발생되게 되는 더미 스테이지의 출력으로 인하여 소비 전력이 증가하는 문제점이 있다.
그러면, 이러한 문제점을 해결하기 위한 구조를 첨부하는 도면들을 참조하여 설명한다.
도 12는 본 발명의 일실시예에 따른 시프트 레지스터를 설명하기 위한 도면이고, 도 13은 상기한 도 12에 의한 시뮬레이션 결과를 설명하기 위한 도면이다. 특히, 설명의 편의를 위해 마지막 게이트 신호인 제N 게이트 신호(GOUT[N])를 출력하는 N번째 스테이지와 이에 연결된 하나의 더미 스테이지만을 도시한다.
도 12를 참조하면, 본 발명의 일실시예에 따른 시프트 레지스터의 각 스테이지는 풀업부(171), 풀다운부(172), 풀업구동부(173) 및 풀다운구동부(174)를 포함한다. 상기한 도 7과 비교할 때 풀업부(171), 풀다운부(172), 풀업구동부(173) 및 풀다운구동부(174)는 동일하므로 동일한 도면번호를 부여하고, 그 상세한 설명은 생략한다.
마지막 스테이지에 구비되는 풀다운구동부(174)의 출력신호는 풀다운부(172)에 인가됨과 함께 더미 스테이지의 풀업구동부(173)에 인가된다.
보다 상세히는, 마지막 스테이지의 제6 트랜지스터(M6)의 소오스는 더미 스테이지의 제5 트랜지스터(M5)의 게이트에 연결된다.
이러한 연결을 통해 동작시, 마지막 게이트 신호를 출력하는 N번째 스테이지가 동작되는 동안 로우 상태인 인버터 출력 전압이 N+1번째 출력신호에 의해 리셋됨과 동시에 하이 상태로 천이된다. 상기 천이된 하이 상태는 더미 스테이지의 풀업구동부(171)에 구비되어 방전 동작을 수행하는 제5 트랜지스터(M5)를 동작시켜 더미 스테이지를 리셋시킨다.
도 13을 참조하면, 디스플레이되는 게이트 구동 전압을 발생시키는 5개의 스테이지의 출력신호(GOUT(1), GOUT(2), GOUT(3), GOUT(4), GOUT(5))는 정상적으로 발생되고, 더미 스테이지의 출력신호(GOUT(6))는 마지막 스테이지를 리셋시킨 후 곧바로 자신도 리셋됨을 확인할 수 있다.
따라서, 디스플레이 블랭킹 시간이 길어지더라도 더미 스테이지의 출력은 없으므로 소비전력을 절감할 수 있다. 즉, 상기한 도 11에서는 블랭킹 시간 동안에도 더미 스테이지로부터 출력되는 게이트 신호가 존재하였으나, 상기한 도 13에서는 더미 스테이지로부터 출력되는 게이트 신호가 존재하지 않으므로 더미 스테이지의 출력에 의한 소비 전력을 절감할 수 있다.
또한, 스캔 개시신호(STV)를 이용한 리셋이 아니므로 스캔 개시신호(STV)를 제공받기 위한 별도의 배선 공간을 절약할 수 있고, 스캔 개시신호(STV)와의 기생 용량으로 인한 제1 클럭(CKV) 및 제2 클럭(CKVB)의 소비 전력 증가 문제를 해결할 수 있다.
즉, 상기한 도 10에서는 더미 스테이지를 리셋시키기 위해 첫 번째 스테이지에 인가되는 스캔 개시신호(STV)를 연장시키므로 별도의 배선 공간이 필요했고, 각 스테이지에 인가되는 배선들과의 오버랩을 회피할 수 없었다. 하지만, 상기한 도 12에 의한 시프트 레지스터에 의하면 마지막 게이트 신호를 출력하는 스테이지로부터 더미 스테이지를 리셋하기 위한 신호를 공급받을 수 있으므로 배선 공간을 절약할 수 있을 뿐만 아니라, 각 스테이지에 인가되는 배선들과의 오버랩을 회피할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 시프트 레지스터를 설명하기 위한 도면이고, 도 15는 상기한 도 14에 의한 시뮬레이션 결과를 설명하기 위한 도면이다. 특히, 설명의 편의를 위해 마지막 게이트 신호인 제N 게이트 신호(GOUT[N])를 출력하는 N번째 스테이지와 이에 연결된 하나의 더미 스테이지만을 도시한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 시프트 레지스터의 각 스테이지는 풀업부(171), 풀다운부(172), 풀업구동부(173) 및 풀다운구동부(174)를 포함한다. 상기한 도 7과 비교할 때 풀업부(171), 풀다운부(172), 풀업구동부(173) 및 풀다운구동부(174)는 동일하므로 동일한 도면번호를 부여하고, 그 상세한 설명은 생략한다.
더미 스테이지에 구비되는 풀다운부(172)의 출력신호는 마지막 스테이지에 구비되는 풀업구동부(173)에 인가되어 마지막 스테이지를 리셋시킴과 함께 더미 스테이지의 풀업구동부(173)에 인가되어 더미 스테이지를 리셋시킨다.
보다 상세히는, 더미 스테이지의 제1 트랜지스터(M1)의 소오스 또는 제2 트랜지스터(M2)의 드레인은 마지막 스테이지의 제5 트랜지스터(M5)의 게이트에 연결되고, 또한 더미 스테이지의 제5 트랜지스터(M5)의 게이트에 연결된다.
이러한 연결을 통해 동작시, 마지막 게이트 신호를 출력하는 N번째 스테이지가 동작되는 동안 로우 상태인 인버터 출력 전압이 N+1번째 출력신호에 의해 리셋됨과 동시에 하이 상태로 천이된다. 상기 천이된 하이 상태는 더미 스테이지의 풀업구동부(171)에 구비되어 방전 동작을 수행하는 제5 트랜지스터(M5)를 동작시켜 더미 스테이지를 리셋시킨다.
도 15를 참조하면, 디스플레이되는 게이트 구동 전압을 발생시키는 5개의 스테이지의 출력신호(GOUT(1), GOUT(2), GOUT(3), GOUT(4), GOUT(5))는 정상적으로 발생되고, 더미 스테이지의 출력신호(GOUT(6))는 마지막 스테이지를 리셋시킨 후 곧바로 자신도 리셋됨을 확인할 수 있다. 특히 본 발명의 일 실시예에서 설명한 상기한 도 13과 비교할 때 더미 스테이지의 출력 레벨이 낮은 것만 상이할 뿐 동일한 동작 결과를 디스플레이한다.
따라서, 디스플레이 블랭킹 시간이 길어지더라도 더미 스테이지의 출력은 없으므로 소비전력을 절감할 수 있다. 즉, 상기한 도 11에서는 블랭킹 시간 동안에도 더미 스테이지로부터 출력되는 게이트 신호가 존재하였으나, 상기한 도 13에서는 더미 스테이지로부터 출력되는 게이트 신호가 존재하지 않으므로 더미 스테이지의 출력에 의한 소비 전력을 절감할 수 있다.
또한, 스캔 개시신호(STV)를 이용한 리셋이 아니므로 스캔 개시신호(STV)를 제공받기 위한 별도의 배선 공간을 절약할 수 있고, 스캔 개시신호(STV)와의 기생 용량으로 인한 제1 클럭(CKV) 및 제2 클럭(CKVB)의 소비 전력 증가 문제를 해결할 수 있다.
즉, 상기한 도 10에서는 더미 스테이지를 리셋시키기 위해 첫 번째 스테이지에 인가되는 스캔 개시신호(STV)를 연장시키므로 별도의 배선 공간이 필요했고, 각 스테이지에 인가되는 배선들과의 오버랩을 회피할 수 없었다. 하지만, 상기한 도 12에 의한 시프트 레지스터에 의하면 마지막 게이트 신호를 출력하는 스테이지로부터 더미 스테이지를 리셋하기 위한 신호를 공급받을 수 있으므로 배선 공간을 절약할 수 있을 뿐만 아니라, 각 스테이지에 인가되는 배선들과의 오버랩을 회피할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 복수의 스테이지와 상기 스테이지들 중 마지막 스테이지를 리셋하기 위한 하나의 더미 스테이지를 갖는 쉬프트 레지스터에 있어서, 더미 스테이지의 리셋 신호를 마지막 스테이지, 보다 상세히는 인버터 동작을 수행하는 풀다운구동부로부터 제공받음으로써 디스플레이 블랭킹 구간이 길어지더라도 소비 전력을 절감할 수 있고, 배선 공간을 절약할 수 있으며, 스캔 개시신호(STV)의 배선에 의한 기생용량으로 인한 제1 클럭(CKV) 및 제2 클럭(CKVB)의 소비 전력 증가를 해결할 수 있다.
또한, 본 발명에 따르면 복수의 스테이지와 하나의 더미 스테이지를 갖는 쉬프트 레지스터에 있어서, 더미 스테이지의 리셋 신호를 더미 스테이지의 출력신호를 이용하므로써 디스플레이 블랭킹 구간이 길어지더라도 소비전력을 절감할 수 있고, 배선 공간을 절약할 수 있으며, STV 신호의 배선에 의한 기생용량으로 인한 제1 클럭(CKV) 및 제2 클럭(CKVB)의 소비 전력 증가를 해결할 수 있다.

Claims (8)

  1. 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서,
    상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며,
    상기 각 스테이지는,
    출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업수단;
    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;
    상기 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및
    상기 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하며,
    상기 복수의 스테이지중 마지막 스테이지의 리셋을 위해 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 더미 스테이지의 출력신호에 응답하여 리셋되는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 더미 스테이지는,
    더미 출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 더미 풀업수단;
    상기 더미 출력단자에 제1 전원전압을 제공하는 더미 풀다운수단;
    상기 더미 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 더미 풀업수단을 턴-온시키고, 상기 더미 풀업수단으로부터 제공되는 상기 제1 및 제2 클럭중 대응되는 클럭에 응답하여 상기 더미 풀업수단을 턴-오프시키는 더미 풀업구동수단; 및
    상기 더미 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 더미 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 더미 풀다운수단을 턴-온시키는 더미 풀다운구동수단을 구비하는 것을 특징으로 하는 시프트 레지스터.
  3. 제2항에 있어서, 상기 더미 풀업구동수단은,
    상기 더미 풀업수단의 입력노드와 상기 출력단자에 연결된 캐패시터;
    드레인이 제1 전원전압을 제공받고, 게이트가 상기 이전 스테이지의 출력신호를 제공받으며, 소오스가 상기 더미 풀업수단의 입력노드에 연결된 제1 트랜지스터;
    드레인이 상기 더미 풀업수단의 입력노드에 연결되고, 게이트가 상기 더미 풀다운수단의 입력노드에 연결되며, 소오스가 제1 전원전압에 연결된 제2 트랜지스터; 및
    드레인이 상기 더미 풀업수단의 입력노드에 연결되고, 게이트가 상기 더미 풀업수단의 출력단자에 연결되며, 소오스가 상기 제1 전원전압에 연결된 제3 트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터.
  4. 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서,
    상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며,
    상기 각 스테이지는,
    출력단자에 상기 제1 및 제2 클럭중 대응되는 클럭을 제공하는 풀업수단;
    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;
    상기 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및
    상기 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하며,
    마지막 스테이지의 리셋을 위해 상기 마지막 스테이지에 종속되는 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 마지막 스테이지로부터 제공되는 컨트롤 신호에 응답하여 리셋되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제4항에 있어서, 상기 더미 스테이지는,
    더미 출력단자에 상기 제1 및 제2 클럭중 대응되는 클럭을 제공하는 더미 풀업수단;
    상기 더미 출력단자에 제1 전원전압을 제공하는 더미 풀다운수단;
    상기 더미 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 더미 풀업수단을 턴-온시키고, 이전 스테이지의 풀다운구동수단의 턴-오프 동작에 응답하여 상기 더미 풀업수단을 턴-오프시키는 더미 풀업구동수단; 및
    상기 더미 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 더미 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 더미 풀다운수단을 턴-온시키는 더미 풀다운구동수단을 구비하는 것을 특징으로 하는 시프트 레지스터.
  6. 제5항에 있어서, 상기 더미 풀업구동수단은,
    상기 더미 풀업수단의 입력노드와 상기 출력단자에 연결된 캐패시터;
    드레인이 제1 전원전압을 제공받고, 게이트가 상기 이전 스테이지의 출력신호를 제공받으며, 소오스가 상기 더미 풀업수단의 입력노드에 연결된 제1 트랜지스터;
    드레인이 상기 더미 풀업수단의 입력노드에 연결되고, 게이트가 상기 더미 풀다운수단의 입력노드에 연결되며, 소오스가 제1 전원전압에 연결된 제2 트랜지스터; 및
    드레인이 상기 더미 풀업수단의 입력노드에 연결되고, 게이트가 이전 스테이지의 풀다운구동부의 출력단자에 연결되며, 소오스가 상기 제1 전원전압에 연결된 제3 트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터.
  7. 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,
    상기 게이트 구동회로는 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프 트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며,
    상기 각 스테이지는,
    출력단자에 상기 제1 및 제2 클럭중 대응되는 클럭을 제공하는 풀업수단;
    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;
    상기 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및
    상기 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하며, 상기 복수의 스테이지중 마지막 스테이지의 리셋을 위해 하나 이상의 더미 스테이지를 더 구비하고, 상기 더미 스테이지는 상기 더미 스테이지의 출력신호에 응답하여 리셋되는 것을 특징으로 하는 액정 표시 장치.
  8. 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연 결된 액정표시장치에 있어서,
    상기 게이트 구동회로는 복수의 스테이지들이 배치되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 출력을 제거하기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 출력을 제거하기 위한 제2 제어신호가 제공되며,
    상기 각 스테이지는,
    출력단자에 상기 제1 및 제2 클럭중 대응되는 클럭을 제공하는 풀업수단;
    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;
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