KR20030006791A - 액정표시장치 및 액티브 매트릭스 장치 - Google Patents
액정표시장치 및 액티브 매트릭스 장치 Download PDFInfo
- Publication number
- KR20030006791A KR20030006791A KR1020010042705A KR20010042705A KR20030006791A KR 20030006791 A KR20030006791 A KR 20030006791A KR 1020010042705 A KR1020010042705 A KR 1020010042705A KR 20010042705 A KR20010042705 A KR 20010042705A KR 20030006791 A KR20030006791 A KR 20030006791A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- selection
- column
- lines
- pull
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 45
- 239000011159 matrix material Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 239000010409 thin film Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 40
- 230000008569 process Effects 0.000 claims description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000002265 prevention Effects 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 9
- 230000000644 propagated effect Effects 0.000 claims description 3
- 239000011521 glass Substances 0.000 abstract description 12
- 230000007613 environmental effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 14
- 239000002184 metal Substances 0.000 description 8
- 239000010408 film Substances 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 101000974356 Homo sapiens Nuclear receptor coactivator 3 Proteins 0.000 description 3
- 101000912503 Homo sapiens Tyrosine-protein kinase Fgr Proteins 0.000 description 3
- 102100037226 Nuclear receptor coactivator 2 Human genes 0.000 description 3
- 102100022883 Nuclear receptor coactivator 3 Human genes 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 210000002858 crystal cell Anatomy 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 101000602926 Homo sapiens Nuclear receptor coactivator 1 Proteins 0.000 description 1
- 101000651467 Homo sapiens Proto-oncogene tyrosine-protein kinase Src Proteins 0.000 description 1
- 101000668165 Homo sapiens RNA-binding motif, single-stranded-interacting protein 1 Proteins 0.000 description 1
- 101000647095 Homo sapiens Transcriptional protein SWT1 Proteins 0.000 description 1
- 102100027384 Proto-oncogene tyrosine-protein kinase Src Human genes 0.000 description 1
- 102100039692 RNA-binding motif, single-stranded-interacting protein 1 Human genes 0.000 description 1
- 102100025094 Transcriptional protein SWT1 Human genes 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002292 fluorescence lifetime imaging microscopy Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134336—Matrix
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
본 발명은 액정표시장치에 관한 것으로서, 특히 본 발명의 장치는 제 1 기판 상의 표시영역에 복수의 박막 트랜지스터들과, 픽셀전극들과, 복수의 로우라인들과, 복수의 컬럼라인들을 포함한다. 표시영역에 인접하고, 복수의 컬럼라인들의 일단이 연장된 제 1 주변영역에 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 복수의 컬럼라인들 중 대응하는 컬럼라인의 일단에 각각 제 1 전류전극이 연결되는 복수의 선택 트랜지스터들과, 제 1 주변영역의 주변에 부착되고, 복수의 선택 트랜지스터들의 인접 쌍들에 각각 픽셀 데이터를 제공하는 컬럼라인 구동 칩과, 제 1 주변영역에 제공되고, 복수의 선택 트랜지스터들의 각 인접 쌍 중 어느 하나의 선택 트랜지스터의 제어전극에 공통으로 연결된 제 1 제어라인과, 제 1 주변영역에 제공되고, 복수의 선택 트랜지스터들의 각 인접 쌍 중 다른 하나의 선택 트랜지스터의 제어전극에 공통으로 연결된 제 2 제어라인과, 표시영역에 인접하고, 복수의 로우라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 로우라인들을 순차적으로 스캔하기 위한 로우라인 구동회로를 포함한다.
Description
본 발명은 액정표시장치에 관한 것으로서, 특히 a-Si(아몰퍼스 실리콘) AM-LCD(Active Matrix Liquid Crystal Display)의 글라스 기판 상에 표시영역의 박막트랜지스터들과 동시에 주변영역에 데이터 구동회로 및 게이트 구동회로를 집적시킨 액정표시장치에 관한 것이다.
최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보처리 장치에서 처리된 정보를 육안으로 확인하기 위하여는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.
최근에 액정표시장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 잇점을 가지며 풀컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.
액정 표시 장치는 액정의 특정한 분자배열에 전압을 인가하여 다른 분자배열로 변환시키고, 이러한 분자 배열에 의해 발광하는 액정셀의 복굴절성, 선광성, 2색성 및 광산란특성 등의 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정셀에 의한 빛의 변조를 이용한 디스플레이이다.
TFT-LCD는 a-Si TFT LCD와, poly-Si TFT LCD로 구분된다. poly-Si TFT LCD는 소비전력이 작고, 가격이 저렴하지만 a-Si TFT와 비교하여 TFT 제조공정이 복잡한 단점이 있다. 그래서, poly-Si TFT LCD는 IMT-2000 폰의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다.
a-Si TFT LCD는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.
도 1에 도시한 바와 같이, poly-Si TFT LCD는 픽셀 어레이가 형성된 유리기판(10) 상에 데이터 구동회로(12) 및 게이트 구동회로(14)를 형성하고, 단자부(16)와 통합 인쇄회로기판(20)을 필름 케이블(18)로 연결한다. 이와 같은 구조는 제조 원가를 절감하고 구동회로의 일체화로 전력손실을 최소화할 수 있다.
그러나, 도 2에 도시한 바와 같이, a-Si TFT LCD는 연성 인쇄회로기판(32) 상에 COF(CHIP ON FLIM)방식으로 데이터 구동칩(34)을 형성하고, 연성 인쇄회로기판(32)을 통하여 데이터 인쇄회로기판(36)과 픽셀 어레이의 데이터 라인 단자부를 연결한다. 또한, 연성 인쇄회로기판(38) 상에 COF방식으로 게이트 구동칩(40)을 형성하고, 연성 인쇄회로기판(40)을 통하여 게이트 인쇄회로기판(42)과 픽셀 어레이의 게이트 라인 단자부를 연결한다.
또한, 최근에는 게이트 전원공급부를 데이터 인쇄회로기판에 실장하는 통합 인쇄회로기판 기술을 채용하여 게이트 인쇄회로기판을 제거하는 기술이 소개되고 있다. 본 출원인이 선출원한 한국특허 공개번호 2000-66493호에서는 게이트 인쇄회로기판을 제거한 통합 인쇄회로기판을 채용한 LCD 모듈을 개시한다.
그러나, 통합 인쇄회로 기판을 채용하더라도 게이트 구동회로가 형성된 연성인쇄회로기판은 그대로 사용한다. 따라서, 복수의 연성 인쇄회로기판들을 유리기판에 조립하는 공정을 수행하기 때문에 a-Si TFT LCD는 poly-Si TFT LCD에 비하여 OLB(OUTER LEAD BONING) 공정이 복잡하여 제조원가 비싸지게 된다.
한편, poly-Si TFT LCD는 4매 5매의 마스크가 요구되는 a-Si TFT LCD에 비하여 최소 7 내지 8매 이상의 마스크 수가 요구되므로 제조공정이 복잡하고, 글라스 기판 상에 도포된 폴리실리콘을 다결정화시키기 위한 열처리 공정이 매우 까다롭고 어려워 아몰퍼스 TFT LCD에 비하여 전체적으로 생산비용이 더 들게 되므로 제품원가가 비싸지는 문제점이 있다.
그러므로, 최근에는 a-Si TFT LCD에서도 poly-Si TFT LCD와 같이 유리기판 상에 데이터 구동회로 및 게이트 구동회로를 픽셀 어레이와 동시에 형성함으로써 조립공정의 수를 감소하고자 하는 기술 개발에 힘쓰고 있다.
미국특허 5,517,542호에서는 유리기판 위에 형성된 a-Si TFT 게이트 구동회로에 대한 기술을 개시하고 있다.
상기 특허에서는 스레쉬홀드 전압(threshold voltage)상승으로 인한 오동작을 보완하기 위하여 a-Si TFT의 스레쉬 홀드 전압의 상승에 비례하여 VDD 전원전압을 상승시키는 전원공급회로를 채용하고 있다.
이와 같이, 아몰퍼스 실리콘 TFT는 폴리 실리콘 TFT에 비하여 전기적 특성이 상대적으로 떨어지므로 글라스 기판 상에 집적하기 위한 많은 노력이 요구된다.
본 발명의 제 1 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 글래스 기판의 표시영역의 주변영역에 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성된 데이터 및 게이트 구동회로를 형성한 액정표시장치를 제공하는 데 있다.
본 발명의 제 2 목적은 컬럼라인(데이터 라인)이 연장된 표시영역의 주변영역에 데이터 라인 선택회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성하고, 1라인분의 컬럼 데이터를 데이터 선택회로를 통해 시분할하여 구동함으로써 외부회로와 기판 상에 집적된 회로와의 데이터 연결 단자수를 줄일 수 있는 액정표시장치를 제공하는 데 있다.
본 발명의 제 3 목적은 게이트라인이 연장된 표시영역의 좌우 주변영역에 게이트 라인 구동회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 지그재그로 배치되도록 형성함으로써, 표시영역의 좌우 대칭적 배치가 가능하고, 기판 상에서 게이트 구동회로의 충분한 형성공간을 확보할 수 있으므로 높은 수직 해상도를 가진 장치에도 적용이 가능한 액정표시장치를 제공하는 데 있다.
도 1은 poly-TFT LCD의 TFT 기판의 구성을 나타낸 개략도.
도 2는 종래의 a-Si LCD의 TFT 기판의 구성을 나타낸 개략도.
도 3은 본 발명에 의한 a-Si TFT LCD의 액정표시장치의 분해 사시도.
도 4는 본 발명에 의한 바람직한 일 실시예의 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면.
도 5는 도 4의 외부연결단자의 배치도.
도 6은 도 4의 데이터 선택회로의 바람직한 일 실시예의 회로도.
도 7은 도 4의 게이트 구동회로의 바람직한 일 실시예의 블록도.
도 8은 도 7의 쉬프트 레지스터의 각 스테이지의 구체 회로도.
도 9는 도 8의 각 부 타이밍도.
도 10은 도 8의 각 스테이지들의 시뮬레이션 출력 파형도.
도 11은 도 8의 출력신호의 클럭신호에 대한 지연특성 시뮬레이션 파형도.
도 12는 도 6의 각부 타이밍도.
도 13은 도 4의 데이터 선택회로의 변형된 다른 실시예의 회로도.
도 14는 도6의 일 실시예에 의한 컬럼 인버젼 모드 구동시 픽셀 상태도.
도 15는 도 13의 다른 실시예에 의한 컬럼 인버젼 모드 구동시 픽셀 상태도.
도 16은 본 발명에 의한 다른 실시예의 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면.
도 17은 도 16의 외부연결단자의 배치도.
도 18은 도 16의 게이트 구동회로의 바람직한 일 실시예의 블록도.
도 19는 도 16의 각 부 타이밍도.
도 20은 본 발명에 의한 게이트 구동회로의 일부 레이아웃도.
도 21 내지 도 25는 도 20d의 각 층 레이아웃도.
<도면의 주요부분에 대한 부호의 설명>
100 : 액정표시장치110 : 액정표시패널 어셈블리
112 : 액정표시패널112a : TFT 기판
112b : 칼라필터기판116 : 통합 인쇄회로기판
118 : 통합 제어 및 데이터 구동칩120 : 백라이트 어셈블리
130 : 샤시140 : 커버
150 : 표시 셀 어레이 회로부160 : 데이터 구동회로
162, 163, 172, 176, 178 : 외부연결단자
170, 170A, 170B : 게이트 구동회로
180 : 풀업수단182 : 풀다운수단
184 : 풀업구동수단186 : 풀다운구동수단
188 : 플로팅 방지수단190 : 턴온방지수단
상기한 본 발명의 제 1 목적을 달성하기 위하여 본 발명의 장치는 제 1 및 제 2 기판들과, 상기 제 1 및 제 2 기판들 사이에 제공되는 액정층과, 상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되는 복수의 박막 트랜지스터들과, 상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 박막 트랜지스터들 중 대응하는 박막 트랜지스터의 제 1 전류전극에 연결되는 복수의 픽셀전극들과, 상기 복수의 박막 트랜지스터들의 각 로우의 박막 트랜지스터들의 제어전극에 공통으로 연결되는 복수의 로우라인들과, 상기 복수의 박막 트랜지스터들의 각 컬럼의 박막 트랜지스터들의 제 2 전류전극에 공통으로 연결되는 복수의 컬럼라인들을 구비한다.
또한, 본 발명의 장치는 상기 제 1 기판 상의 표시영역에 인접하고, 상기 복수의 컬럼라인들의 일단이 연장된 제 1 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 컬럼라인들 중 대응하는 컬럼라인의 일단에 각각 제 1 전류전극이 연결되는 복수의 선택 트랜지스터들과, 상기 제 1 기판의 제 1 주변영역의 주변에 부착되고, 상기 복수의 선택 트랜지스터들의 인접 쌍들에 각각 픽셀 데이터를 제공하는 컬럼라인 구동 칩과, 상기 제 1 주변영역에 제공되고, 상기 복수의 선택 트랜지스터들의 복수의 선택 군들 중 대응하는 각 선택 군의 선택 트랜지스터의 제어전극에 공통으로 연결된 복수의 제어라인들을 구비한다.
본 발명의 장치는 상기 제 1 기판 상의 표시영역에 인접하고, 상기 복수의 로우라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 로우라인들을 순차적으로 스캔하기 위한 로우라인 구동회로를 구비한다.
로우라인 구동회로는 상기 제 1 기판 상의 표시영역 일측 인접하고, 상기 복수의 로우라인들의 홀수번째 라인들의 일단이 연장된 제 1 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 홀수번째 라인들을 순차적으로 스캔하기 위한 제 1 로우라인 구동회로와, 상기 제 1 기판 상의 표시영역 타측에 인접하고, 상기 복수의 로우라인들의 짝수번째 라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 짝수번째 라인들을 순차적으로 스캔하기 위한 제 2 로우라인 구동회로로 구성된다.
상기 제 1 및 제 2 로우라인 구동회로는 복수의 로우라인을 통하여 전파된 시프트신호에 응답하여 서로 지그재그로 복수의 로우라인들을 순차 스캔한다.
본 발명의 장치는 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 선택트랜지스터들은 1,2, 5, 6, ...순번들이다.
본 발명의 장치는 표시영역과 제 1 및 제 2 주변영역을 가진 기판과, 기판 상의 표시영역에 형성된 박막 트랜지스터들의 매트릭스와, 상기 기판 상의 제 1 주변영역에 상기 박막 트랜지스터와 동일 공정에 의해 형성되고, 상기 매트릭스의 각 컬럼들을 각각 선택하기 위한 컬럼 선택 트랜지스터들과, 상기 제 1 주변영역에 제공되고, 상기 컬럼 선택 트랜지스터들의 복수의 선택 군들 중 대응하는 각 선택 군의 선택 트랜지스터의 제어전극에 공통으로 연결된 복수의 제어라인들과, 상기 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 형성되고, 상기 매트릭스의 각 로우들을 순차적으로 스캔하기 위한 스캔회로를 구비하고, 1라인분의 픽셀 데이터를 상기 복수의 선택 군으로 분할하여 상기 복수의 컬럼라인들에 제공한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 a-Si TFT 액정표시장치의 분해 사시도를 나타낸다.
도 3을 참조하면, 액정 표시장치(100)는 크게 액정표시패널 어셈블리(110),백라이트 어셈블리(120), 샤시(130), 커버(140)를 포함한다.
액정표시패널 어셈블리(110)는 액정표시패널(112), 연성 인쇄회로기판(116), 통합제어 및 데이터 구동칩(118)을 포함한다. 액정표시패널(112)은 TFT 기판(112a)과 칼라필터기판(112b)을 포함한다. TFT 기판(112a)에는 a-Si TFT 공정에 의해 표시셀 어레이 회로, 데이터 선택회로, 게이트 구동회로 및 외부연결단자들이 형성된다. TFT 기판(112a) 상에 통합제어 및 데이터 구동칩(118)이 부착된다. 칼라필터기판(112b)에는 칼라필터 및 투명공통전극들이 형성된다. TFT 기판(112a)과 칼라필터기판(112b)은 서로 대향되고 이들 사이에 액정이 주입된 다음에 봉입된다.
통합 제어 및 데이터 구동칩(118)은 연성인쇄회로기판(116)에 의해 외부 회로부와 전기적으로 연결된다. 통합제어 및 데이터 구동칩(118)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 TFT 기판(112a)의 데이터 선택회로 및 게이트 구동회로에 제공한다.
백라이트 어셈블리(120)는 램프 어셈블리(122), 도광판(124), 광학시트들(126), 반사판(128), 몰드 프레임(129)을 포함한다.
도 4 및 도 5를 참조하면, 본 발명의 TFT 기판(112a) 위에는 표시 셀 어레이 회로(150), 데이터 선택회로(160), 게이트 구동회로(170), 데이터 선택회로 외부연결단자(162, 163), 게이트 구동회로 외부연결단자부(172)가 표시셀 어레이 회로(150)의 TFT 공정시 기판(112a) 상에 동일 공정에 의해 함께 형성된다.
도면에 나타난 바와 같이, 본 발명에서는 데이터 선택회로(160)를 위하여 264개의 데이터 채널단자들(162)과 블록선택 제어신호단자(DE1, DE2)가 필요하고,게이트 구동회로(170)를 위하여 5개의 외부연결단자, 개시신호 입력단자(ST), 제 1 클럭신호 입력단자(CK), 제 2 클럭신호 입력단자(CKB), 제 1 전원전압단자(VOFF or VSS), 제 2 전원전압단자(VON or VDD)만을 필요로 한다.
따라서, 구동칩(118)과 연성회로기판(116) 사이의 연결단자 수는 게이트 구동회로용 5개의 연결단자, 데이터 선택회로용 2개의 연결단자, 1개의 공통전극, 구동칩의 데이터 및 제어신호 입력단자들이 필요하다. 그러므로, 구동칩에 264개의 데이터신호를 4회로 나누어 입력하는 경우에는 구동칩 입력단자의 수는 최소 66개가 요구된다. 이 경우에 구동칩은 66개씩 4회에 걸쳐서 외부로부터 데이터를 입력하고 입력된 4회 입력된 데이터를 264개의 병렬 데이터로 조합하여 데이터 선택회로에 제공한다.
그러므로, 연성회로기판과 글래스 기판 사이의 단자수는 최소 74개 내지 80여개로 줄일 수 있다.
도 6을 참조하면, 표시 셀 어레이 회로(150)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1∼DLm)과 로우방향으로 연장된 n 개의 게이트 라인들(GL1∼GLn)을 포함한다.
도 6의 본 발명의 실시예는 1.85인치 액정표시패널에서 데이터 라인 및 게이트 라인의 수는 528(176 ×3) ×160 해상도를 가진다.
데이터 라인들과 게이트 라인들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소오스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(112b)에 형성된 투명공통전극(CE)의 사이에 액정(LC)이 위치하게 된다.
그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
데이터 선택회로(160)는 528개의 스위칭 트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 홀수번째와 짝수번째 각각 264개씩 2개의 데이터 라인블록(BL1, BL2)을 형성한다.
각 데이터 라인블록(BL1, BL2)은 264개의 데이터 입력단자를 가지고 외부입력단자(162)에 대응하여 각각 연결된다. 즉, 짝홀 한 쌍의 스위칭 트랜지스터들(SWT1, SWT2)은 대응하는 데이터 입력단자에 공통으로 연결된다.
데이터 라인 블록(BL1)에는 블록선택 제어신호(DE1)가 연결되고, 데이터 라인 블록(BL2)에는 블록선택 제어신호(DE2)가 연결된다.
528개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소오스가 연결되고, 264개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 대응하는 블록선택 제어신호에 게이트가 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, 528개의 데이터 라인들은 264개씩 2개의 블록으로 분할되고, 블록선택 제어신호(DE1, DE2)에 의해 교호로 선택된다.
도 7을 참조하면, 게이트 구동회로(170)는 쉬프트 레지스터로 구성된다. 도 7의 쉬프트 레지스터(170)는 복수의 스테이지들(SRC1∼SRC4)이 종속 연결된다. 즉,각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 192개의 스테이지들(SRC1∼SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호 입력단자(CK), 제 1 전원전압단자(VSS), 제 2 전원전압단자(VDD)를 가진다.
첫 번째 스테이지의 입력단자(IN)에는 도 8에 도시한 개시신호(ST)가 입력된다. 여기서 개시신호는 수직동기신호에 동기된 펄스신호이다.
각 스테이지의 출력신호(OUT1∼OUT160)는 대응되는 각 게이트 라인에 연결된다. 홀수번째 스테이지들(SRC1, SRC3)에는 제 1 클럭신호(CK)가 제공되고, 짝수번째 스테이지들(SRC2, SRC4)에는 제 2 클럭신호(CKB)가 제공된다. 제 1 클럭신호(CK)와 제 2 클럭신호(CKB)는 서로 반대되는 위상을 가진다. 클럭신호 CK, CKB의 듀티 기간은 16.6/192ms의 기간이 될 것이다.
각 스테이지(SRC1, SRC2, SRC3)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4)의 출력신호(OUT2, OUT3, OUT4)가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.
상술한 게이트 구동회로의 쉬프트 레지스터들의 각 스테이지의 구체적인 회로 구성을 도 8을 참조하여 설명한다.
쉬프트 레지스터(164, 170)의 각 스테이지는 풀업수단(180), 풀다운수단(182), 풀업구동수단(184), 풀다운 구동수단(186), 플로팅 방지수단(188), 턴온방지수단(190)을 포함한다.
풀업수단(180)은 클럭신호 입력단자(CK)에 드레인이 연결되고, 제 1 노드(N1)에 게이트가 연결되고, 출력단자(OUT)에 소오스가 연결된 풀업 NMOS 트랜지스터(NT1)로 구성된다.
풀다운수단(182)은 출력단자(OUT)에 드레인이 연결되고, 제 2 노드(N2)에 게이트가 연결되고 소오스가 제 1 전원전압(VSS)에 연결된 풀다운 NMOS 트랜지스터(NT2)로 구성된다.
풀업구동구단(184)은 캐패시터(C), NMOS 트랜지스터(NT3∼NT5)로 구성된다. 캐패시터(C)는 제 1 노드(N1)와 출력단자(OUT) 사이에 연결된다. 트랜지스터(NT3)는 입력단자(IN)에 드레인 및 게이트가 공통으로 결합되고, 제 1 노드에 소오스가 연결된다. 트랜지스터(NT4)는 제 1 노드(N1)에 드레인이 연결되고, 제 2 노드(N2)에 게이트가 연결되고 소오스가 제 1 전원전압(VSS)에 연결된다. 트랜지스터(NT5)는 제 1 노드(N1)에 드레인이 연결되고, 제어단자(CT)에 게이트가 연결되고 소오스가 제 1 전원전압(VSS)에 연결된다.
풀다운구동수단(186)은 두 개의 NMOS 트랜지스터들(NT6, NT7)로 구성된다. 트랜지스터(NT6)는 제 2 전원전압(VDD)에 드레인이 결합되고, 제어단자(CT)에 게이트가 연결되고, 제 2 노드(N2)에 소오스가 연결된다. 트랜지스터(NT7)는 제 2노드(N2)에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되고, 소오스가 제 1 전원전압(VSS)에 결합된다.
플로팅 방지수단(188)은 제 2 전원전압(VDD)에 드레인 및 게이트가 공통 연결되고, 제 2 노드(N2)에 소오스가 연결된 NMOS 트랜지스터(NT8)로 구성된다. 트랜지스터(NT8)는 상기 트랜지스터(NT7)의 사이즈에 비해 상대적으로 충분히 작은 사이즈, 예컨대 1 : 20 정도의 사이즈 비로 구성된다.
턴온 방지수단(190)은 제 2 노드(N2)에 드레인이 연결되고, 출력단자(OUT)에 게이트가 연결되고, 제 1 전원전압(VSS)에 소오스가 연결된 NMOS 트랜지스터(NT9)로 구성된다. 트랜지스터(NT9)의 사이즈는 트랜지스터(NT7)의 사이즈에 비해 약 1 : 2의 비를 가진다.
도 9에 도시한 바와 같이, 제 1 및 제 2 클럭신호(CK, CKB)와 스캔개시신호(ST)가 쉬프트 레지스터(170)에 공급되면, 첫 번째 스테이지(SRC1)에서는 스캔개시신호(ST)의 선단에 응답하여 제 1 클럭신호(CK)의 하이레벨구간을 소정 시간(Tdr1) 지연시켜서 출력단자에 출력신호(OUT1)로 발생한다.
스캔개시신호(ST)의 액티브구간은 제 1 클럭신호(CK)의 하이레벨구간에 비하여 약 1/4주기 앞선 위상을 가진다. 개시신호(ST)의 액티브구간은 펄스 선단, 즉 상승 에지로부터의 셋업타임(Ts1)과 펄스 후단, 즉 하강 에지까지의 홀드타임(Ts2)으로 분할된다.
따라서, 출력신호(OUT1)의 선단은 홀드타임(Ts2)의 시작시점으로부터 소정시간 약 2∼4㎲ 지연된 선단, 즉 상승 에지를 가진다. 즉, 제 1 클럭신호(CK)의 액티브구간, 하이레벨구간이 Tdr1 시간만큼 지연되어 출력단자(OUT)에 나타나게 된다.
이와 같은 지연특성은 풀업구동수단(184)의 캐패시터(C)가 개시신호(ST)의 선단에서 트랜지스터(NT4)가 턴오프된 상태에서부터 트랜지스터(NT3)를 통하여 충전되기 시작하고, 캐패시터(NT3)의 충전전압이 풀업 트랜지스터(NT1)의 게이트 소오스 간 문턱전압 이상으로 충전된 이후에 풀업 트랜지스터(NT1)가 턴온되고, 제 1 클럭신호(CK)의 하이레벨구간이 출력단자에 나타나기 시작하기 때문이다.
출력단자(OUT)에 클럭신호의 하이레벨구간이 나타나기 시작하면, 이 출력전압이 캐패시터(C)에 부트스트랩(BOOTSTRAP)되어 풀업 트랜지스터(NT1)의 게이트 전압이 턴온전압(VDD) 이상으로 상승하게 된다. 따라서, NMOS 트랜지스터인 풀업 트랜지스터(NT1)가 완전(FULL) 도통상태를 유지하게 된다.
한편, 풀다운구동수단(186)은 트랜지스터(NT6)가 턴오프된 상태에서 개시신호(ST)의 선단에서 트랜지스터(NT7)가 턴온되므로, 제 2 노드(N2)의 전위가 제 1 전원전압(VSS)으로 다운된다. 이 때, 플로팅 방지수단(188)의 트랜지스터(NT8)는 턴온상태를 유지하지만, 턴온된 트랜지스터(NT7)의 사이즈가 트랜지스터(NT8)의 사이즈 보다 약 20 배정도 크기 때문에 제 2 노드(N2)는 제 2 전원전압(VDD) 상태에서 제 1 전원전압(VSS)으로 다운되게 된다. 그러므로, 풀다운 트랜지스터(NT2)는 턴온상태에서 턴오프상태로 천이된다.
출력단자(OUT)에 턴온전압(VON=VDD)이 나타나게 되면, 턴온방지수단(190)의 트랜지스터(NT9)가 턴온되어, 제 2 노드(N2)를 제 1 전원전압(VSS)으로 구동하는 능력이 대략 50% 정도 더 증가되게 된다. 그러므로, 출력신호의 상승천이 시에 풀다운 트랜지스터의 드레인 소오스 간 기생 캐패시터에 의해 제 2 노드(N2)의 전압이 상승하게 되는 것을 방지할 수 있다. 따라서, 출력신호의 상승천이 시 풀다운 트랜지스터가 턴온되는 오동작을 확실하게 방지할 수 있다.
출력단자(OUT)의 출력신호(OUT1)는 제 1 클럭신호(CK)의 듀티 기간만큼 지연되어 나타나게 된다.
출력단자(OUT)의 출력신호의 전압이 턴오프전압(VOFF=VSS)상태로 떨어지게 되면, 트랜지스터(NT9)가 턴오프되므로 이에, 트랜지스터(NT8)를 통하여 제 2 노드에 제 2 전원전압(VDD)만 공급되는 상태이므로 제 2 노드(N2)의 전위는 제 1 전원전압(VSS)에서 제 2 전원전압(VDD)으로 상승되기 시작한다. 제 2 노드(N2)의 전위가 상승되기 시작하면, 트랜지스터(NT4)가 턴온되기 시작하고, 이에 캐패시터의 충전전압은 트랜지스터(NT4)를 통하여 방전되기 시작한다. 그러므로, 풀업 트랜지스터(NT1)도 턴오프되기 시작한다.
이어서, 제어단자(CT)에 제공되는 다음 스테이지의 출력신호가 턴온전압으로 상승하게 되므로 이에, 트랜지스터(NT5, NT6)가 턴온된다. 그러므로, 제 2 노드(N2)의 전위는 트랜지스터(NT6, NT8)에 의해 제공되는 제 2 전원전압(VDD)으로 빠르게 상승되기 시작하고, 제 1 노드(N1)의 전위는 트랜지스터(NT4, NT5)를 통하여 빠르게 제 1 전원전압(VSS)으로 다운되게 된다.
그러므로, 풀업 트랜지스터(NT1)는 턴오프되고, 풀다운 트랜지스터(NT2)는 턴온되어 출력단자(OUT)는 턴온전압(VON)에서 제 2 전원전압(VDD)의 턴오프전압(VOFF)으로 다운된다.
제어단자(CT)에 인가되는 다음 스테이지의 출력신호가 로우 레벨로 하강되어 트랜지스터(NT6)가 턴오프되더라도 제 2 노드(N2)는 트랜지스터(NT8)를 통하여 제 2 전원전압(VDD)으로 바이어스된 상태를 유지하게 되고, 제 1 노드(N1)는 턴온상태를 유지하는 트랜지스터(NT4)를 제 1 전원전압(VSS)으로 바이어스된 상태를 유지한다. 그러므로, 장시간 사용으로 트랜지스터(NT2, NT4)의 스레쉬홀드 전압이 상승되더라도 제 2 노드(N2)의 전위가 제 2 전원전압(VDD)으로 유지되므로 풀다운 트랜지스터(NT2)가 턴오프되는 오동작의 우려가 없이 안정된 동작이 확보된다.
상술한 바와 동일한 동작으로 각 스테이지들(SRC1∼SRC4)이 동작하여 출력신호(OUT1∼OUT4)가 도 10에 도시한 바와 같이 순차적으로 안정되게 발생하게 된다.
상술한 본 발명의 쉬프트 레지스터에 1.85인치 패널의 게이트 라인 로드 30pF을 연결하고 시뮬레이션한 결과, 도 11의 클럭신호(CK, CKB)에 대한 출력신호의 지연특성을 보였다. 도 11에서, 출력신호의 상승시간(Tr) 및 하강시간(Tf)은 약 1.5㎲이고, 클럭신호로부터 지연상승시간(Tdr) 및 지연하강시간(Tdf)은 약 0.3㎲임을 알 수 있다.
도 12는 본 발명에 의한 바람직한 일 실시예의 각 신호들의 타이밍 관계를 나타낸다. 즉, 게이트 구동신호(OUT)의 액티브 구간에 블록선택신호(DE1, DE2)는 교호로 액티브 구간을 가짐으로써 1 수평라인분의 528 데이터들이 하나의 게이트 라인 액티브 구간에 두 번에 걸쳐서 264개씩 인가됨을 알 수 있다.
도 13은 본 발명에 의한 데이터 선택회로의 변형된 다른 실시예를 나타낸다. 도 13의 다른 실시예의 데이터 선택회로(160A)는 528개의 스위칭트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 상술한 일 실시예의 짝홀구분방식과는 다르게 1, 4, 5, 8, ... 순번들이 제 1 데이터 라인 블록(BL1)을 구성하고, 2, 3, 6, 7, ...순번들이 제 2 데이터 라인 블록(BL2)을 구성한다.
본 발명의 일 실시예에 컬럼 인버젼 방식을 적용할 경우에는 도 14에 도시한 바와 같이 픽셀상태가 표시되므로 플리커 발생의 문제가 있다. 그러므로, 컬럼 인버젼 방식으로 구동시에 플리커 문제를 해결하기 위해서는 본 발명의 다른 실시예에 도시한 바와 같이 데이터를 공급하게 되면, 도 15에 도시한 바와 같이 픽셀상태가 되므로 플리커 문제를 해결할 수 있다.
도 16은 본 발명에 의한 액티브 매트릭스 장치 다른 실시예를 나타낸다.
본 발명의 다른 실시예는 상술한 일실시예와 비교하면 게이트 구동회로(170A, 170B)가 표시영역(150)의 좌우에 각각 배치된 점이 다르다.
표시영역(150)의 좌측에만 게이트 회로가 배치될 경우에 표시패널 전체의 좌우 비대칭으로 인하여 설치공간의 확보가 곤란할 경우가 있다. 특히 휴대폰과 같은 소형제품에서는 표시창이 세트의 정중앙에 배치되어 좌우 대칭적으로 설치된다. 그러므로, 액정패널이 좌우 비대칭일 경우에는 세트에서 액정패널이 정 중앙에 설치될 충분한 공간이 확보되어야 하므로 일측은 비좁고 타측은 불필요하게 공간이 남게 되는 등의 문제가 있다.
따라서, 액정 패널의 좌우 대칭을 위하여 게이트 구동회로를 2분할하여 표시영역의 좌우에 각각 배치할 필요가 있다. 본 발명의 다른 실시예는 이와 같은 요구에 대응하기 위해 안출된 것이다.
또한, 수직 해상도가 증가되게 되면, 쉬프트 레지스터의 단수가 증가하게 되고, 이에 각 스테이지를 구성하는 a-Si TFT의 충분한 설치 공간의 확보가 문제될 수 있다. 왜냐하면, 폴리실리콘 박막트랜지스터에 비해 전기적 특성이 열악하므로, 충분한 전류구동능력을 확보하기 위해서는 폴리실리콘에 비해 상대적으로 큰 트랜지스터 면적이 요구된다.
그러나, 해상도가 증가하게 되면 동일 면적 내에 보다 많은 스테이지가 집적되어야 하므로 결국 트랜지스터의 면적이 축소되게 될 것이고 이에 충분한 면적이 확보되 않을 경우에는 수직 해상도를 만족하는 쉬프트 레지스터의 구현이 글래스 상에 불가능하게 된다.
따라서, 본 발명의 다른 실시예처럼 좌우 영역에 분할하여 분산 배치할 경우에는 동일 면적 내에서 수직 해상도가 2배로 증가되어도 동일 사이즈로 전류구동능력을 가진 게이트 구동회로의 구현이 가능하게 된다.
도 16에 도시한 바와 같이, 게이트 구동회로(170A)는 홀수번째 게이트 라인들을 구동하고, 게이트 구동회로(170B)는 짝수번째 게이트 라인들을 구동하므로 관련된 외부연결단자의 배치도 좌우로 나누어 배치된다.
도 17에 도시한 바와 같이, 개시신호 입력단자(ST), 제 1 클럭신호 입력단자(CK), 제 1 전원전압단자(VOFF or VSS), 제 2 전원전압단자(VON or VDD)의 4개의 단자들(176)은 제 1 게이트 구동회로(170A)에 연결되고, 제 2 클럭신호 입력단자(CKB), 제 1 전원전압단자(VOFF or VSS), 제 2 전원전압단자(VON or VDD)의 3개의 단자들(178)은 제 2 게이트 구동회로(170B)에 연결된다. 이들 게이트 구동회로(170A, 170B)의 외부연결단자들 사이에 데이터 선택회로(160)와 통합제어 및 데이터 구동칩(118) 사이를 연결하기 위한 연결단자들이 배치된다.
도 18을 참조하면, 게이트 구동회로(170A)는 홀수번째 게이트 라인들(GL1∼GLn+1)이 연장된 표시영역의 좌측영역에 배치되고 각각 출력단자가 연결된 복수의 쉬프트 레지스터(SRC1∼SRCn+1)로 구성된다. 게이트 구동회로(170B)는 짝수번째 게이트 라인들(GL2∼GLn)이 연장된 표시영역의 우측영역에 배치되고 각각 출력단자가 연결된 복수의 쉬프트 레지스터(SCR2∼SCRn)로 구성된다.
홀수번째 쉬프트 레지스터(SRCi)의 출력은 홀수번째 게이트 라인을 통하여 표시영역 건너편에 배치된 다음 짝수번째 쉬프트 레지스트(SRCj)의 입력단자에 개시신호로 제공되고, 동시에 이전 짝수번째 쉬프트 레지스터(SRCj-1)의 제어단자에 제어신호로 제공된다. 마찬가지로, 짝수번재 쉬프트 레지스터(SCRj)의 출력은 다음 홀수번째 쉬프트 레지스터(SRCi+1)의 입력단자에 개시신호로 제공되고, 동시에 이전 홀수번째 쉬프트 레지스터(SRCi)의 제어단자에 제어신호로 제공된다.
마지막 홀수번째 쉬프트 레지스터(SRCn+1)는 더미 레지스터로 마지막 짝수번째 쉬프트 레지스터(SRCn)의 제어단자에 제어신호를 제공하기 위하여 부가된다.
이와 같은 듀얼 게이트 구동회로방식에서는 두 게이트 구동회로가 게이트 라인을 통하여 서로 신호를 주고받기 때문에 게이트 라인의 공정불량에 대처하기 위하여 게이트 라인을 듀얼라인구조로 가져가는 것이 바람직하다.
도 19에는 도 18의 각 회로의 타이밍관계를 나타낸다. 즉, 홀수번째 게이트라인들과 짝수번째 게이트 라인들이 개시신호(ST)에 의해 순차적으로 시프트되면서 클럭신호(CK, CKB)에 동기되어 서로 교호로 액티브되면서 스캔되는 것을 알 수 있다.
하나의 수평라인을 이루는 복수의 픽셀들 중 홀수번째 픽셀들은 대응되는 홀수번째 게이트 라인(GL1)에 의해 구동되고, 짝수번째 픽셀들은 대응하는 짝수번째 게이트 라인(GL2)에 의해 구동된다. 그러므로, 하나의 수평라인의 모든 픽셀들이 표시되기 위해서는 2개의 게이트 라인들(GL1, GL2)이 구동된다. 그러므로, 게이트 라인수는 2배로 증가되어 수직해상도가 160 수평라인인 경우에는 320 게이트 라인들이 배치된다.
도 20은 본 발명에 의한 게이트 구동회로의 일부 레이아웃도이고, 도 21 내지 도 25는 도 20의 각 층의 레이아웃도를 나타낸다.
도 20의 레이아웃의 각 부분은 도 8의 게이트 구동회로와 동일한 부분은 동일 부호로 처리한다. 표시영역에 인접한 부분에 게이트 라인 구동트랜지스터(NT1, NT2)를 배치하고, 가장 멀리 떨어진 부분에 외부신호라인들(CKB, 차, VDD, VSS, ST)이 배치된다.
구동트랜지스터 배치영역과 신호라인 배치영역 사이에 제어용 트랜지스터들(NT3, NT4, NT5, NT6, NT7, NT8, NT9)등이 배치된다.
캐패시터(C)는 구동트랜지스터(NT1, NT2)들의 사이에 배치되고, 구동 트랜지스터(NT1)의 게이트 전극 하부 연장부로 제공된 하부전극과, 구동트랜지스터(NT2)의 드레인 전극의 상부 연장부로 제공된 상부전극과 이들 사이에 제공된 게이트 절연막(SiNx)을 포함한다.
유리기판 상에 도 21의 게이트 금속패턴이 배치된다. 게이트 금속패턴은 표시영역의 게이트 라인(GL)과 게이트 구동회로영역의 각 트랜지스터의 게이트 전극과, 캐패시터의 하부전극, 신호라인들, 쉬프트 레지스터의 각 스테이지를 상호 연결하기 위한 일부 신호라인들을 구성한다.
게이트 금속패턴은 게이트 절연층인 SiNx 물질로 도포된다. 도포된 SiNx 물질층 상에 도 22의 아몰퍼스 실리콘 재질의 액티브 패턴이 하부 패턴과 얼라인되어 배치된다. 도 22에서 액티브 패턴 중 SP 표시된 조각들은 하부의 게이트 패턴과 교차되는 소스 패턴을 보호하기 위해 부가되는 더미 패턴들이다. 이러한 부가패턴들은 상부 구조물인 소스패턴이 형성될 표면의 기울기를 완화시킴으로써 상부 소스 금속라인이 끊어지는 것을 방지한다.
도 22의 액티브 패턴 상에 도 23의 소스패턴이 얼라인되어 배치된다. 소스패턴은 표시영역에서 데이터라인 및 화소전극 콘택영역, 게이트 구동영역에서 트랜지스터의 소스 및 드레인전극, 신호라인 일부, 캐패시터의 상부전극을 구성한다.
구동 트랜지스터의 소스 및 드레인 전극은 각각 빗살형으로 서로 마주보며 빗살들이 서로 사이사이에 배치되도록 형성된다.
이와 같은 구동 트랜지스터(NT1, NT2)의 소스 드레인 전극구조는 한정된 면적 내에서 구동 트랜지스터의 채널폭을 증가시킴으로 아몰퍼스 실리콘으로 제작된 트랜지스터의 구동능력을 충분히 확보할 수 있도록 한다.
도 24의 레이아웃은 게이트 금속패턴과 소스패턴을 전기적으로 상호 연결하기 위하여 각 패턴의 콘택홀 영역을 나타낸다. 본 발명에서는 게이트 구동회로영역에서는 서로 대응하는 게이트 콘택영역과 소스 콘택영역을 서로 인접하여 형성한다.
이와 같이 인접하여 형성된 콘택쌍(CA, CB)은 도 25에 도시한 바와 같이 표시영역에 제공되는 화소전극패턴(PE)와 동시에 제공되는 콘택 패턴(CP)에 의해 상호 전기적으로 연결된다.
즉, 본 발명에서는 게이트 금속패턴과 소스패턴으로 이루어진 신호라인들을 서로 전기적으로 연결하기 위하여 콘택홀을 형성하고 이 콘택홀을 통하여 화소전극 패턴과 동일 재질의 도전물질로 콘택패턴을 형성하여 연결한다.
통상적으로 투과형 액정표시장치에서는 화소전극이 투명도전막(ITO)로 구성되고, 반사형 액정표시장치에서는 금속 반사막으로 구성된다.
그러므로, 투과형인 경우에는 투명 도전막이 콘택패턴으로 제공되므로 금속패턴에 비하여 상태적으로 전기전도도가 떨어진 투명도전막을 사용하더라도 콘택저항으로 인한 게이트 구동회로의 전기적 특성 영향을 최소화하기 위하여 서로 연결되는 콘택홀들을 최재한 인접하여 배치하는 것이 바람직하다.
또한, 미스 얼라인먼트로 인한 콘택저항 증가나 접촉 불량을 방지하기 위하여 콘택홀을 충분히 커버할 수 있도록 콘택 패턴의 사이즈에 충분한 마진을 확보하는 것이 바람직하다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상, 설명한 바와 같이 본 발명에서는 아몰퍼스 TFT-LCD 패널의 유리기판 상에 데이터 선택회로 및 게이트 구동회로를 집적함으로써 외부회로와의 연결구조를 단순화시키고, 수평 및 수직 해상도의 증가에 적응적으로 대처할 수 있다. 또한, 표시영역의 박막 트랜지스터와 동일 공정으로 주변영역에 회로를 집적할 수 있다.
Claims (28)
- 제 1 및 제 2 기판들;상기 제 1 및 제 2 기판들 사이에 제공되는 액정층;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되는 복수의 박막 트랜지스터들;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 박막 트랜지스터들 중 대응하는 박막 트랜지스터의 제 1 전류전극에 연결되는 복수의 픽셀전극들;상기 복수의 박막 트랜지스터들의 각 로우의 박막 트랜지스터들의 제어전극에 공통으로 연결되는 복수의 로우라인들;상기 복수의 박막 트랜지스터들의 각 컬럼의 박막 트랜지스터들의 제 2 전류전극에 공통으로 연결되는 복수의 컬럼라인들;상기 제 1 기판 상의 표시영역에 인접하고, 상기 복수의 컬럼라인들의 일단이 연장된 제 1 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 컬럼라인들 중 대응하는 컬럼라인의 일단에 각각 제 1 전류전극이 연결되는 복수의 선택 트랜지스터들;상기 제 1 기판의 제 1 주변영역의 주변에 부착되고, 상기 복수의 선택 트랜지스터들의 인접 쌍들에 각각 픽셀 데이터를 제공하는 컬럼라인 구동 칩;상기 제 1 주변영역에 제공되고, 상기 복수의 선택 트랜지스터들의 복수의선택 군들 중 대응하는 각 선택 군의 선택 트랜지스터의 제어전극에 공통으로 연결된 복수의 제어라인들; 및상기 제 1 기판 상의 표시영역에 인접하고, 상기 복수의 로우라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 로우라인들을 순차적으로 스캔하기 위한 로우라인 구동회로를 구비하고,1라인분의 픽셀 데이터를 상기 복수의 선택 군으로 분할하여 상기 복수의 컬럼라인들에 제공하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액정표시장치.
- 표시영역과 제 1 및 제 2 주변영역을 가진 기판;상기 기판 상의 표시영역에 형성된 박막 트랜지스터들의 매트릭스;상기 기판 상의 제 1 주변영역에 상기 박막 트랜지스터와 동일 공정에 의해형성되고, 상기 매트릭스의 각 컬럼들을 각각 선택하기 위한 컬럼 선택 트랜지스터들;상기 제 1 주변영역에 제공되고, 상기 컬럼 선택 트랜지스터들의 복수의 선택 군들 중 대응하는 각 선택 군의 선택 트랜지스터의 제어전극에 공통으로 연결된 복수의 제어라인들; 및상기 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 형성되고, 상기 매트릭스의 각 로우들을 순차적으로 스캔하기 위한 스캔회로를 구비하고,1라인분의 픽셀 데이터를 상기 복수의 선택 군으로 분할하여 상기 복수의 컬럼라인들에 제공하는 것을 특징으로 하는 액티브 매트릭스장치.
- 제 4 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 4 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 컬럼 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 1 및 제 2 기판들;상기 제 1 및 제 2 기판들 사이에 제공되는 액정층;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되는 복수의 박막 트랜지스터들;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 박막 트랜지스터들 중 대응하는 박막 트랜지스터의 제 1 전류전극에 연결되는 복수의 픽셀전극들;상기 복수의 박막 트랜지스터들의 각 로우의 박막 트랜지스터들의 제어전극에 공통으로 연결되는 복수의 로우라인들;상기 복수의 박막 트랜지스터들의 각 컬럼의 박막 트랜지스터들의 제 2 전류전극에 공통으로 연결되는 복수의 컬럼라인들;상기 제 1 기판 상에 제공되고, 상기 복수의 컬럼라인들을 구동하기 위한 컬럼구동회로;상기 제 1 기판 상의 표시영역 일측 인접하고, 상기 복수의 로우라인들의 홀수번째 라인들의 일단이 연장된 제 1 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 홀수번째 라인들을 순차적으로 스캔하기 위한 제 1 로우라인 구동회로;상기 제 1 기판 상의 표시영역 타측에 인접하고, 상기 복수의 로우라인들의 짝수번째 라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 짝수번째 라인들을 순차적으로 스캔하기 위한 제 2 로우라인 구동회로;상기 제 1 및 제 2 로우라인 구동회로는 복수의 로우라인을 통하여 전파된 시프트신호에 응답하여 서로 지그재그로 복수의 로우라인들을 순차 스캔하는 것을 특징으로 하는 액정표시장치.
- 제 7 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액정표시장치.
- 제 7 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 컬럼 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액정표시장치.
- 제 7 항에 있어서, 상기 각 로우라인은 이중 라인인 것을 특징으로 하는 액정표시장치.
- 표시영역과 제 1, 제 2 및 제 3 주변영역을 가진 기판;상기 기판 상의 표시영역에 형성된 박막 트랜지스터들의 매트릭스;상기 기판 상의 제 1 주변영역에 형성되어 상기 매트릭스의 컬럼들을 구동하기 위한 컬럼 구동회로;상기 제 2 주변영역에 상기 박막 트랜지스터와 동일 공정으로 형성되고, 상기 매트릭스의 로우들의 홀수번째 로우들을 순차적으로 스캔하기 위한 제 1 스캔회로;상기 제 3 주변영역에 상기 박막 트랜지스터와 동일 공정으로 형성되고, 상기 매트릭스 로우들의 짝수번째 로우들을 순차적으로 스캔하기 위한 제 2 스캔회로;상기 제 1 및 제 2 스캔회로는 서로 지그재그로 상기 매트릭스의 로우들을 순차 스캔하는 것을 특징으로 하는 액티브 매트릭스장치.
- 제 11 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 11 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 컬럼 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 11 항에 있어서,상기 제 1 및 제 2 스캔회로들은 서로 지그재그로 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제 1 클럭신호가 제공되고, 짝수번째 스테이지들에는 상기 제 1 클럭신호와 위상이 반전된 제 2 클럭신호가 제공되며,상기 각 스테이지는,이전 스테이지의 출력단자가 연결된 입력단자;대응하는 게이트 라인이 연결된 출력단자;다음 스테이지의 출력단자가 연결된 제어단자;대응하는 클럭신호가 입력되는 클럭단자;상기 클럭단자와 상기 출력단자 사이에 연결되고, 턴온시에 클럭신호의 듀티 기간동안 상기 대응하는 게이트 라인을 풀업시키는 풀업수단;상기 출력단자와 제 1 전원전압 사이에 연결되고, 턴온시에 상기 대응하는 게이트 라인을 상기 제 1 전원전압으로 풀다운시키는 풀다운수단;상기 풀업수단의 입력노드에 연결되고, 상기 입력단자에 공급되는 입력신호의 선단에 응답하여 상기 풀업수단을 턴온시키고, 상기 제어단자에 공급되는 제어신호의 선단에 응답하여 상기 풀업수단을 턴오프시키는 풀업구동수단;상기 풀다운수단의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운수단을 턴오프시키고, 상기 제어신호의 선단에 응답하여 상기 풀다운수단을 턴온시키는 풀다운구동수단; 및상기 풀다운수단의 입력노드와 제 2 전원전압 사이에 연결되고, 상기 풀다운수단의 입력노드에 항상 제 2 전원전압을 연결하여 상기 풀다운 수단의 입력노드가플로팅되는 것을 방지하는 플로팅 방지수단을 구비한 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 14 항에 있어서, 상기 제 1 스캔회로의 스테이지와 제 2 스캔회로의 스테이지 사이의 연결은 게이트 라인을 통하여 연결된 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 11 항에 있어서, 상기 각 스테이지는상기 풀다운수단의 입력노드와 제 1 전원전압 사이에 연결되고, 상기 출력단자의 출력신호에 응답하여 상기 풀다운수단의 입력노드에 상기 제 1 전원전압을 연결하여 상기 풀다운수단이 턴온되는 것을 방지하는 턴온방지수단을 더 구비한 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 16 항에 있어서, 상기 턴온방지수단은상기 풀다운수단의 입력노드에 드레인이 연결되고, 상기 출력단자에 게이트가 연결되고, 소오스가 제 1 전원전압에 연결된 NMOS 트랜지스터로 구성한 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 17 항에 있어서, 상기 풀업구동수단은상기 풀업수단의 입력노드와 상기 출력단자 사이에 연결된 캐패시터;상기 입력단자에 드레인 및 게이트가 공통으로 연결되고, 상기 풀업수단의 입력노드에 소오스가 연결된 제 1 트랜지스터;상기 풀업수단의 입력노드에 드레인이 연결되고, 상기 풀다운수단의 입력노드에 게이트가 연결되고 소오스가 제 1 전원전압에 연결된 제 2 트랜지스터; 및상기 풀업수단의 입력노드에 드레인이 연결되고, 상기 제어단자에 게이트가 연합되고 소오스가 제 1 전원전압에 연결된 제 3 트랜지스터를 구비한 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 18 항에 있어서, 상기 풀다운구동수단은제 2 전원전압에 드레인이 결합되고, 상기 제어단자에 게이트가 연결되고, 상기 풀다운수단의 입력노드에 소오스가 결합된 제 4 트랜지스터; 및상기 풀다운수단의 입력노드에 드레인이 연결되고, 상기 입력단자에 게이트가 결합되고, 소오스가 제 1 전원전압에 연결된 제 5 트랜지스터를 구비한 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 19 항에 있어서, 상기 플로팅 방지수단은상기 제 2 전원전압에 드레인 및 게이트가 연결되고, 상기 풀다운수단의 입력노드에 소오스가 연결된 제 6 트랜지스터로 구성되고,상기 제 6 트랜지스터는 상기 제 5 트랜지스터의 사이즈에 비해 상대적으로 충분히 작은 사이즈로 구성된 것을 특징으로 하는 액티브 매트릭스장치.
- 제 20 항에 있어서, 상기 제 5 트랜지스터와 제 6 트랜지스터의 사이즈 비는 약 20 : 1 정도인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 14 항에 있어서, 상기 각 스캔회로에 연결되는 외부연결단자는 클럭신호 입력단자, 개시신호 입력단자, 제 1 전원전압 입력단자 및 제 2 전원전압 입력단자의 4단자를 포함하는 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 1 및 제 2 기판들;상기 제 1 및 제 2 기판들 사이에 제공되는 액정층;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되는 복수의 박막 트랜지스터들;상기 제 1 기판 상의 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 박막 트랜지스터들 중 대응하는 박막 트랜지스터의 제 1 전류전극에 연결되는 복수의 픽셀전극들;상기 복수의 박막 트랜지스터들의 각 로우의 박막 트랜지스터들의 제어전극에 공통으로 연결되는 복수의 로우라인들;상기 복수의 박막 트랜지스터들의 각 컬럼의 박막 트랜지스터들의 제 2 전류전극에 공통으로 연결되는 복수의 컬럼라인들;상기 제 1 기판 상의 표시영역에 인접하고, 상기 복수의 컬럼라인들의 일단이 연장된 제 1 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 복수의 컬럼라인들 중 대응하는 컬럼라인의 일단에 각각 제 1 전류전극이 연결되는 복수의 선택 트랜지스터들;상기 제 1 기판의 제 1 주변영역의 주변에 부착되고, 상기 복수의 선택 트랜지스터들의 인접 쌍들에 각각 픽셀 데이터를 제공하는 컬럼라인 구동 칩;상기 제 1 주변영역에 제공되고, 상기 복수의 선택 트랜지스터들의 각 인접 쌍 중 어느 하나의 선택 트랜지스터의 제어전극에 공통으로 연결된 제 1 제어라인;상기 제 1 주변영역에 제공되고, 상기 복수의 선택 트랜지스터들의 각 인접 쌍 중 다른 하나의 선택 트랜지스터의 제어전극에 공통으로 연결된 제 2 제어라인;상기 제 1 기판 상의 표시영역 일측 인접하고, 상기 복수의 로우라인들의 홀수번째 라인들의 일단이 연장된 제 2 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 홀수번째 라인들을 순차적으로 스캔하기 위한 제 1 로우라인 구동회로; 및상기 제 1 기판 상의 표시영역 타측에 인접하고, 상기 복수의 로우라인들의 짝수번째 라인들의 일단이 연장된 제 3 주변영역에 상기 복수의 박막 트랜지스터와 동일 공정에 의해 제공되고, 상기 짝수번째 라인들을 순차적으로 스캔하기 위한 제 2 로우라인 구동회로를 구비하고,상기 제 1 및 제 2 로우라인 구동회로는 복수의 로우라인을 통하여 전파된 시프트신호에 응답하여 서로 지그재그로 복수의 로우라인들을 순차 스캔하면서 상기 어느 한 로우라인의 액티브 구간동안 1라인분의 픽셀 데이터를 2분할하여 상기복수의 컬럼라인들에 제공하는 것을 특징으로 하는 액정표시장치.
- 제 23 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액정표시장치.
- 제 23 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 컬럼 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액정표시장치.
- 표시영역과 제 1, 제 2 및 제 3 주변영역을 가진 기판;상기 기판 상의 표시영역에 형성된 박막 트랜지스터들의 매트릭스;상기 기판 상의 제 1 주변영역에 상기 박막 트랜지스터와 동일 공정에 의해 형성되고, 상기 매트릭스의 각 컬럼들을 각각 선택하기 위한 컬럼 선택 트랜지스터들;상기 제 1 주변영역에 제공되고, 상기 컬럼 선택 트랜지스터들의 복수의 선택 군들 중 대응하는 각 선택 군의 선택 트랜지스터의 제어전극에 공통으로 연결된 복수의 제어라인들;상기 제 2 주변영역에 상기 박막 트랜지스터와 동일 공정으로 형성되고, 상기 매트릭스의 로우들의 홀수번째 로우들을 순차적으로 스캔하기 위한 제 1 스캔회로; 및상기 제 3 주변영역에 상기 박막 트랜지스터와 동일 공정으로 형성되고, 상기 매트릭스 로우들의 짝수번째 로우들을 순차적으로 스캔하기 위한 제 2 스캔회로를 구비하고,상기 제 1 및 제 2 스캔회로는 서로 지그재그로 상기 매트릭스의 로우들을 순차 스캔하고, 한 로우의 액티브 구간동안 1라인분의 픽셀 데이터를 복수 군으로 분할하여 제공하는 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 26 항에 있어서, 상기 각 트랜지스터들은 아몰퍼스 실리콘 또는 폴리 실리콘 TFT 트랜지스터인 것을 특징으로 하는 액티브 매트릭스 장치.
- 제 26 항에 있어서, 상기 장치는 상기 복수의 선택 군이 2개이고, 컬럼 인버젼모드에서는 하나의 선택 군에 포함된 선택 트랜지스터들은 0, 3, 4, 7, ... 순번들이고, 다른 하나의 선택군에 포함된 컬럼 선택트랜지스터들은 1,2, 5, 6, ...순번들인 것을 특징으로 하는 액티브 매트릭스 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010042705A KR100799313B1 (ko) | 2001-07-16 | 2001-07-16 | 액정표시장치 및 액티브 매트릭스 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010042705A KR100799313B1 (ko) | 2001-07-16 | 2001-07-16 | 액정표시장치 및 액티브 매트릭스 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030006791A true KR20030006791A (ko) | 2003-01-23 |
| KR100799313B1 KR100799313B1 (ko) | 2008-01-30 |
Family
ID=27715246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010042705A KR100799313B1 (ko) | 2001-07-16 | 2001-07-16 | 액정표시장치 및 액티브 매트릭스 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100799313B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100917019B1 (ko) * | 2003-02-04 | 2009-09-10 | 삼성전자주식회사 | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 |
| CN113688594A (zh) * | 2020-05-18 | 2021-11-23 | 元太科技工业股份有限公司 | 电子装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210022217A (ko) | 2019-08-19 | 2021-03-03 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100195276B1 (ko) * | 1995-12-01 | 1999-06-15 | 윤종용 | 구동회로를 내장한 액정 표시장치 및 그 구동방법 |
| KR19980057644A (ko) * | 1996-12-30 | 1998-09-25 | 손욱 | 액정표시장치 및 그 제조방법 |
| JPH11326932A (ja) * | 1998-05-19 | 1999-11-26 | Fujitsu Ltd | 液晶表示装置 |
| JP2000267590A (ja) * | 1999-03-19 | 2000-09-29 | Sharp Corp | 画像表示装置 |
-
2001
- 2001-07-16 KR KR1020010042705A patent/KR100799313B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100917019B1 (ko) * | 2003-02-04 | 2009-09-10 | 삼성전자주식회사 | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 |
| CN113688594A (zh) * | 2020-05-18 | 2021-11-23 | 元太科技工业股份有限公司 | 电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100799313B1 (ko) | 2008-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100803163B1 (ko) | 액정표시장치 | |
| KR100752602B1 (ko) | 쉬프트 레지스터와, 이를 이용한 액정 표시 장치 | |
| EP1231594B1 (en) | Shift register and liquid crystal display using the same | |
| KR100745406B1 (ko) | 양방향 쉬프트 기능을 가지는 비정질-실리콘 박막트랜지스터 게이트 구동 쉬프트 레지스터 | |
| KR100853720B1 (ko) | 비정질-실리콘 박막 트랜지스터 게이트 구동 쉬프트레지스터 및 이를 가지는 액정 표시 장치 | |
| US8564523B2 (en) | Shift register and liquid crystal display having the same | |
| JP4263445B2 (ja) | オンガラスシングルチップ液晶表示装置 | |
| US8102340B2 (en) | Liquid crystal display device | |
| JP5049400B2 (ja) | オンガラスシングルチップ液晶表示装置 | |
| KR100804038B1 (ko) | 쉬프트 레지스터 및 이를 갖는 액정표시장치 | |
| KR100860239B1 (ko) | 액정표시장치 | |
| JP3305259B2 (ja) | アクティブマトリクス型液晶表示装置およびそれに用いる基板 | |
| KR100745404B1 (ko) | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 | |
| KR20040070537A (ko) | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 | |
| KR100830903B1 (ko) | 쉬프트 레지스터 및 이를 갖는 액정표시장치 | |
| KR100799313B1 (ko) | 액정표시장치 및 액티브 매트릭스 장치 | |
| JP3352944B2 (ja) | アクティブマトリクス型液晶表示装置およびそれに用いる基板 | |
| KR100846461B1 (ko) | 클럭 발생 회로와 이를 구비하는 액정 표시 장치 | |
| JP3433022B2 (ja) | 液晶表示装置 | |
| KR100813017B1 (ko) | 액정표시장치 | |
| CN220731152U (zh) | 电子纸显示装置、显示面板和显示装置 | |
| KR100956341B1 (ko) | 박막 트랜지스터 표시판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20130115 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20151230 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |