KR100789153B1 - 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 - Google Patents

Abstract

줄어든 펄스폭의 게이트 신호를 출력하기 위한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치가 개시된다. 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 제1 클럭의 충전 시간을 줄이기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 제1 클럭에 위상 반전된 제2 클럭과, 제2 클럭의 충전 시간을 줄이기 위한 제2 제어신호가 제공되어 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력한다. 그 결과, 변형된 펄스 형상을 갖는 클럭들을 게이트 드라이버 IC로 동작하는 쉬프트 레지스터의 각각의 스테이지들에 제공하므로써, 쉬프트 레지스터로부터 출력되어 액정 패널의 게이트 라인에 순차적으로 인가되는 게이트 신호의 펄스폭을 1H 미만으로 줄일 수 있다.

액정, 쉬프트 레지스터, 클럭, 펄스폭, 충전

Description

쉬프트 레지스터와 이를 구비하는 액정 표시 장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY WITH THE SAME}

도 1은 poly-TFT LCD의 TFT 기판의 구성을 나타낸 개략도이다.

도 2는 a-Si LCD의 TFT 기판의 구성을 나타낸 개략도이다.

도 3은 본 발명에 의한 a-Si TFT 액정 표시 장치의 분해 사시도이다.

도 4는 본 발명에 의한 바람직한 일 실시예의 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면이다.

도 5는 상기한 도 4의 데이터 구동회로의 쉬프트 레지스터의 블록도이다.

도 6은 상기한 도 4의 게이트 구동회로의 시프트 레지스터의 블록도이다.

도 7은 상기한 쉬프트 레지스터의 각 스테이지의 구체 회로도이다.

도 8은 제1 및 제2 클럭과 스캔개시신호에 따라 출력되는 게이트 신호를 설명하기 위한 파형도이다.

도 9는 상기한 도 6에 의한 구동 파형을 설명하기 위한 도면이다.

도 10은 일반적인 파워 클럭 발생 회로를 설명하기 위한 도면이다.

도 11은 본 발명에 따른 쉬프트 레지스터의 스테이지를 설명하기 위한 도면이다.

도 12는 상기한 도 11에 의한 게이트 구동 회로를 설명하기 위한 도면이다.

도 13은 본 발명의 제1 실시예에 따른 구동 파형을 설명하기 위한 파형도이다.

도 14는 본 발명의 제2 실시예에 따른 구동 파형을 설명하기 위한 도면이다.

도 15는 상기한 도 14를 게이트 구동회로에 인가했을 때 각 스테이지들의 동작을 설명하기 위한 도면이다.

도 16은 본 발명의 제3 실시예에 따른 구동 파형을 설명하기 위한 파형도이다.

도 17은 본 발명의 제4 실시예에 따른 구동 파형을 설명하기 위한 파형도이다.

도 18는 상기한 도 17을 게이트 구동회로에 인가했을 때 각 스테이지의 출력 파형을 설명하기 위한 파형도이다.

도 19a는 본 발명의 제4 실시예에 따른 제1 및 제2 파워 클럭을 시뮬레이션한 파형도이고, 도 19b는 상기한 제1 및 제2 파워 클럭에 의해 쉬프트 레지스터로부터 출력되는 게이트 신호들을 시뮬레이션한 파형도이다.

도 20은 게이트 신호 지연에 따른 게이트 펄스의 시뮬레이션 결과를 설명하기 위한 파형도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 유리기판 12 : 데이터 구동회로

14 : 게이트 구동회로 16 : 단자부

18 : 필름 케이블 20 : 인쇄 회로 기판

100 : 액정 표시 장치 110 : 액정 표시 패널 어셈블리

120 : 백라이트 어셈블리 130 : 샤시

140 : 커버 112 : 액정표시패널

120 : 백이트 어셈블리 164 : 쉬프트 레지스터

190 : 풀업부 192 : 풀다운부

194 : 풀업구동부 196 : 풀다운 구동부

210 : 버퍼부 220 : 충전부

230 : 구동부 240 : 반전부

250 : 방전부 260 : 홀딩부

본 발명은 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 관한 것으로, 보다 상세하게는 줄어든 펄스폭의 게이트 신호를 출력하기 위한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 관한 것이다.

최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 사용자가 정보처리 장치에서 처리된 정보를 육안으로 확인하기 위해서는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.

최근에 액정 표시 장치가 대표적인 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 잇점을 가지며 풀 컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다.

액정 표시 장치는 액정의 특정한 분자배열에 전압을 인가하여 다른 분자배열로 변환시키고, 이러한 분자 배열에 의해 발광하는 액정셀의 복굴절성, 선광성, 2색성 및 광산란특성 등의 광학적 성질의 변화를 시각 변화로 변환하는 것으로, 액정셀에 의한 빛의 변조를 이용한 디스플레이이다.

액정 표시 장치는 크게 TN(Twisted Nematic) 방식과 STN(Super-Twisted Nematic)방식으로 나뉘고, 구동방식의 차이로 스위칭 소자 및 TN액정을 이용한 액티브 매트릭스(Active matrix)표시방식과 STN 액정을 이용한 패시브 매트릭스(passive matrix)표시 방식이 있다.

이 두 방식의 큰 차이점은 액티브 매트릭스 표시 방식은 TFT-LCD에 사용되며, 이것은 TFT를 스위치로 이용하여 LCD를 구동하는 방식이며, 패시브 매트릭스 표시방식은 트랜지스터를 사용하지 않기 때문에 이와 관련한 복잡한 회로를 필요로 하지 않는다.

TFT-LCD는 a-Si TFT LCD와, poly-Si TFT LCD로 구분된다. poly-Si TFT LCD는 소비전력이 작고, 가격이 저렴하지만 a-Si TFT와 비교하여 TFT 제조공정이 복잡한 단점이 있다. 그래서, poly-Si TFT LCD는 IMT-2000 폰의 디스플레이와 같이 소형 디스플레이 장치에 주로 적용된다.

a-Si TFT LCD는 대면적이 용이하고 수율이 높아서 주로 노트 북 PC, LCD 모 니터, HDTV 등의 대화면 디스플레이 장치에 적용된다.

도 1은 poly-TFT LCD의 TFT 기판의 구성을 나타낸 개략도이고, 도 2는 종래의 a-Si LCD의 TFT 기판의 구성을 나타낸 개략도이다.

도 1에 도시한 바와 같이, poly-Si TFT LCD는 픽셀 어레이가 형성된 유리기판(10) 상에 데이터 구동회로(12) 및 게이트 구동회로(14)를 형성하고, 단자부(16)와 통합 인쇄 회로 기판(20)을 필름 케이블(18)로 연결한다. 이와 같은 구조는 제조 원가를 절감하고 구동회로의 일체화로 전력손실을 최소화할 수 있다.

그러나, 도 2에 도시한 바와 같이, a-Si TFT LCD는 연성 인쇄회로기판(32) 상에 COF(CHIP ON FILM)방식으로 데이터 구동칩(34)을 형성하고, 연성 인쇄 회로 기판(32)을 통하여 데이터 인쇄회로기판(36)과 픽셀 어레이의 데이터 라인 단자부를 연결한다. 또한, 연성 인쇄 회로 기판(38) 상에 상기한 COF 방식으로 게이트 구동칩(40)을 형성하고, 연성 인쇄 회로 기판(40)을 통하여 게이트 인쇄 회로 기판(42)과 픽셀 어레이의 게이트 라인 단자부를 연결한다.

또한, 최근에는 게이트 전원 공급부를 데이터 인쇄 회로 기판에 실장하는 통합 인쇄 회로 기판 기술을 채용하여 게이트 인쇄 회로 기판을 제거하는 기술이 소개되고 있다.

이에 본 발명의 기술과 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 a-Si TFT 액정 표시 장치에 있어서, 1H 미만으로 줄어든 펄스폭의 게이트 신호를 출력하는 쉬프트 레지스터를 제공하는 것이다.

또한 본 발명의 다른 목적은 상기한 쉬프트 레지스터를 구비하는 액정 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 쉬프트 레지스터는, 복수의 스테이지들이 종속 연결되고, 첫번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 충전 시간을 줄이기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 충전 시간을 줄이기 위한 제2 제어신호가 제공되며,

상기 각 스테이지는

출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 한다.

또한 상기한 본 발명의 목적을 실현하기 위한 다른 하나의 특징에 따른 쉬프 트 레지스터는, 복수의 스테이지들이 종속 연결되고, 첫번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭이 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭이 제공되며,

상기 각 스테이지는

출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 한다.

또한 상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징에 따른 액정 표시 장치는, 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,

상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테 이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 충전 시간을 줄이기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 충전 시간을 줄이기 위한 제2 제어신호가 제공되며,

상기 각 스테이지는

출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운수단의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 한다.

또한 상기한 본 발명의 다른 목적을 실현하기 위한 다른 하나의 특징에 따른 액정 표시 장치는, 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,

상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭이 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭이 제공되며,

상기 각 스테이지는

출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업부; 상기 출력단자에 제1 전원전압을 제공하는 풀다운부; 상기 풀업부의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀업부를 턴-온시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀업부를 턴-오프시키는 풀업구동부; 및 상기 풀다운부의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운부를 턴-오프시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀다운부를 턴-온시키는 풀다운구동부를 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 한다.

이러한 쉬프트 레지스터와 이를 구비하는 액정 표시 장치에 의하면, 변형된 펄스 형상을 갖는 클럭들을 게이트 드라이버 IC로 동작하는 쉬프트 레지스터의 각각의 스테이지들에 제공하므로써, 쉬프트 레지스터로부터 출력되어 액정 패널의 게이트 라인에 순차적으로 인가되는 게이트 신호의 펄스폭을 1H 미만으로 줄일 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 3은 본 발명에 의한 a-Si TFT 액정 표시 장치의 분해 사시도를 나타낸다.

도 3을 참조하면, 액정 표시장치(100)는 크게 액정표시패널 어셈블리(110), 백라이트 어셈블리(120), 샤시(130) 및 커버(140)를 포함한다.

액정표시패널 어셈블리(110)는 액정표시패널(112), 연성 인쇄회로기판(116), 통합 제어 및 데이터 구동칩(118)을 포함한다. 액정표시패널(112)은 TFT 기판(112a)과 칼라필터기판(112b)을 포함한다. TFT 기판(112a)에는 a-Si TFT 공정에 의해 표시셀 어레이 회로, 데이터 구동회로, 게이트 구동회로 및 외부연결단자들이 형성된다. 칼라필터기판(112b)에는 칼라필터 및 투명공통전극들이 형성된다. TFT 기판(112a)과 칼라필터기판(112b)은 서로 대향되고 이들 사이에 액정이 주입된 다음에 봉입된다.

연성 인쇄회로기판(116)에 설치된 통합 제어 및 데이터 구동칩(118)과 TFT 기판(112a)의 회로들은 연성인쇄회로기판(116)에 의해 전기적으로 연결된다. 연성인쇄회로기판(116)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 TFT 기판(112a)의 데이터 구동회로 및 게이트 구동회로에 제공한다.

백라이트 어셈블리(120)는 램프 어셈블리(122), 도광판(124), 광학시트들(126), 반사판(128) 및 몰드 프레임(129)을 포함하여 이루어진다.

도 4는 본 발명에 의한 바람직한 일 실시예의 a-Si TFT LCD의 TFT 기판의 구성을 나타낸 도면이다.

도 4를 참조하면, 본 발명의 TFT 기판(112a) 위에는 표시 셀 어레이 회로(150), 데이터 구동회로(160), 게이트 구동회로(170), 데이터 구동회로 외부연결단자(162, 163), 게이트 구동회로 외부연결단자부(172)가 TFT 공정시 함께 형성된다.

표시 셀 어레이 회로(150)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 로우방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 포함한다.

본 발명의 실시예는 2인치 액정표시패널에서 데이터 라인 및 게이트 라인의 수는 525(176 ×3) ×192 해상도를 가진다.

데이터 라인들과 게이트 라인들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소오스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(112b)에 형성된 투명공통전극(CE)의 사이에 액정(LC)이 위치하게 된다.

그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.

데이터 구동회로(160)는 쉬프트 레지스터(164)와 528개의 스위칭 트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 66개씩 8개의 데이터 라인블록(BL1~BL8)을 형성한다.

각 데이터 라인블록(BLi)은 66개의 데이터 입력단자로 구성된 외부입력단자(163)에 66개의 입력단자들이 공통으로 연결되고, 대응하는 66개의 데 이터 라인들에 66개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(164)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록선택단자가 연결된다.

528개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소오스가 연결되고, 66개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.

따라서, 528개의 데이터 라인들은 66개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(164)의 8개의 블록선택신호에 의해 순차적으로 각 블록들이 선택된다.

쉬프트 레지스터(164)는 3단자의 외부연결단자(162)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블록선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(164)의 출력단자들은 각각 대응하는 라인 블록들의 블록선택단자에 연결된다.

도 5는 상기한 도 4의 데이터 구동회로의 쉬프트 레지스터의 블록도이다.

도 5를 참조하면, 본 발명에 의한 쉬프트 레지스터(164)는 9개의 스테이지(SRH1~SRH9)들이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들의 수는 데이터 라인 블록들에 대응하는 8개의 스테이지(SRH1~SRH8)와 하나의 더미 스테이지(SRH9)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭 입력단자(CK), 제1 전원전압단자(VSS), 제2 전원전압단자(VDD)를 가진다. 8개의 스테이지들(SRH1~SRH8)은 각 데이터 라인 블록들(BL1~BL8)의 블록선택단자에 블록선택 개시신호(DE1~DE8)들을 각각 제공한다. 블록선택 개시신호는 각 라인 블록들의 인에이블신호이다.

홀수번째 스테이지들(SRH1, SRH3, SRH5, SRH7, SRH9)에는 제1 클럭(CKH)이 제공되고, 짝수번째 스테이지들(SRC2, SRC4, SRH6, SRH8)에는 제2 클럭(CKHB)이 제공된다. 제1 클럭(CKH)과 제2 클럭(CKHB)은 서로 반대되는 위상을 가진다. 클럭 CKH, CKHB의 듀티 기간은 1/66ms 이하로 한다.

각 스테이지들의 각 제어단자(CT)에는 다음 스테이지의 출력신호가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.

따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 데이터 라인 블록들이 선택되어 인에이블되게 된다.

더미 스테이지(SRH9)는 이전 스테이지(SRH8)의 제어단자(CT)에 제어신호를 제공하기 위한 것이다.

도 6은 상기한 도 4의 게이트 구동회로의 시프트 레지스터의 블록도이다.

도 6을 참조하면, 상기한 도 4의 게이트 구동회로(170)는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC1~SRC193)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 192개의 스테이지들(SRC1~SRC192)과 하나의 더미 스테이지(SRC193)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭 입력단자(CK), 제1 전원전압단자(VSS), 제2 전원전압단자(VDD)를 가진다.

첫 번째 스테이지(SRC1)의 입력단자(IN)에는 스캔개시신호(STV)가 입력된다. 여기서 스캔개시신호(STV)는 수직동기신호(Vsync)에 동기된 펄스이다.

각 스테이지의 출력신호(GOUT1~GOUT192)는 대응되는 각 게이트 라인에 연결된다. 홀수번째 스테이지들(SRC1, SRC3, ...)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지들(SRC2, SRC4, ...)에는 제2 클럭(CKVB)이 제공된다. 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/192ms의 기간이 될 것이다.

그러므로, 데이터 구동회로의 쉬프트 레지스터(164)의 클럭의 듀티기간에 비하여 게이트 구동회로의 쉬프트 레지스터(170)의 클럭의 듀티기간이 약 8배 이상이 된다.

각 스테이지(SRC1, SRC2, SRC3, ...)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4, ...)의 출력신호(GOUT2, GOUT3, GOUT4)가 제어신호로 제어단자(CT)에 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.

따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.

도 7은 상기한 쉬프트 레지스터를 구성하는 각 스테이지의 구체 회로도로서, 특히 상기한 도 4의 데이터 구동회로 및 게이트 구동회로의 쉬프트 레지스터들에 구비되는 각 스테이지의 구체적인 회로 구성을 나타낸 도면이다.

도 7을 참조하면, 쉬프트 레지스터(164, 170)의 각 스테이지는 풀업부(190), 풀다운부(192), 풀업구동부(194) 및 풀다운 구동부(196)을 포함한다.

풀업부(190)는 클럭 입력단자(CK)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 출력단자(OUT)에 소오스가 연결된 풀업 NMOS 트랜지스터(NT11)로 구성된다.

풀다운부(192)는 출력단자(OUT)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된 풀다운 NMOS 트랜지스터(NT12)로 구성된다.

풀업구동부(194)는 캐패시터(C), NMOS 트랜지스터(NT13~NT15)로 구성된다. 캐패시터(C)는 제3 노드(N3)와 출력단자(OUT) 사이에 연결된다. 트랜지스터(NT13)는 제2 전원 전압(VDD)에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되고, 제3 노드(N3)에 소오스가 연결된다. 트랜지스터(NT14)는 제3 노드(N3)에 드레인이 연결되고, 제어단자(CT)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. 트랜지스터(NT15)는 제3 노드(N3)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. 이때, 트랜지스터(NT13)의 사이즈는 트랜지스터(NT15)의 사이즈보다 약 2배 정도 크게 형성된다.

풀다운구동부(196)는 두 개의 NMOS 트랜지스터들(NT16, NT17)로 구성된다. 트랜지스터(NT16)는 제2 전원전압(VDD)에 드레인과 게이트가 공통으로 결합되고, 제4 노드(N4)에 소오스가 연결된다. 트랜지스터(NT17)는 제4 노드(N4)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 결합된다. 이때, 트랜지스터(NT16)의 사이즈는 트랜지스터(NT17)의 사이즈보다 약 16배 정도 크게 형성된다.

도 8에 도시한 바와 같이, 제1 및 제2 클럭(CKV, CKVB)과 스캔개시신호(ST)가 쉬프트 레지스터(170)에 공급되면, 첫번째 스테이지에서는 스캔개시신호(STV)의 선단에 응답하여 제1 클럭(CKV)의 하이레벨구간을 소정 시간(Tdr1) 지연시켜서 출력단자에 게이트 신호(GOUT1)로 발생한다.

스캔개시신호(ST)의 액티브구간은 제1 클럭(CKV)의 하이레벨구간에 비하여 약 1/4주기 앞선 위상을 가진다. 스캔개시신호(ST)의 액티브구간은 펄스 선단, 즉 상승 에지로부터의 셋업타임(Ts1)과 펄스 후단, 즉 하강 에지까지의 홀드타임(Ts2)으로 분할된다.

따라서, 출력신호(GOUT1)의 선단은 홀드타임(Ts2)의 시작시점으로부터 소정시간 약 2~4㎲ 지연된 선단, 즉 상승 에지를 가진다. 즉, 제1 클럭(CKV)의 액티브구간, 하이 레벨 구간이 Tdr1 시간만큼 지연되어 출력단자(GOUT)에 나타나게 된다.

이와 같은 지연 특성은 풀업구동부(194)의 캐패시터(C)가 스캔개시신호(ST)의 선단에서 트랜지스터(NT13)를 통하여 충전되기 시작하고, 캐패시터(C)의 충전전압이 풀업 트랜지스터(NT11)의 게이트 소오스간 문턱전압 이상으로 충전된 이후에 풀업 트랜지스터(NT11)가 턴-온되고, 제1 클럭(CKV)의 하이레벨구간이 출력단자에 나타나기 시작하기 때문이다.

출력단자(GOUT)에 클럭의 하이레벨구간이 나타나기 시작하면, 이 출력전압이 캐패시터(C)에 부트스트랩(BOOTSTRAP)되어 풀업 트랜지스터(NT11)의 게이트 전압이 턴-온 전압(VDD) 이상으로 상승하게 된다. 따라서, NMOS 트랜지스터인 풀업 트랜지스터(NT11)가 완전(FULL) 도통상태를 유지하게 된다. 이때, 트랜지스터(NT13)의 사이즈는 트랜지스터(NT15)의 사이즈보다 약 2배 정도 크기 때문에 스캔개시신호(ST)에 의해 트랜지스터(NT15)가 턴-온되더라도 트랜지스터(NT11)를 턴-온 상태로 천이시킨다.

한편, 풀다운구동부(196)는 입력신호에 의하여 트랜지스터(NT17)가 턴-오프되어 제4 노드(N4)가 제2 전원전압(VDD)으로 상승되어 트랜지스터(NT12)를 턴-온시킨다. 따라서 출력단자(OUT)의 출력신호의 전압이 제1 전원전압(VSS) 상태에 있다. 이때, 개시신호에 의하여 트랜지스터(NT17)가 턴-온되므로 제4 노드(N4)의 전위가 제1 전원전압(VSS)으로 다운된다. 이후 트랜지스터(N16)가 턴-온되더라도, 트랜지스터(N17)의 사이즈가 트랜지스터(N16)의 사이즈 보다 약 16배 정도 크기 때문에 제4 노드(N4)는 제1 전원전압(VSS) 상태로 계속 유지된다. 따라서, 풀다운 트랜지스터(NT12)는 턴-온상태에서 턴-오프상태로 천이된다.

출력단자(GOUT)의 출력신호(OUT1)는 제1 클럭(CK)의 듀티 기간만큼 지연되어 나타나게 된다.

출력단자(GOUT)의 출력신호의 전압이 턴-오프전압(VOFF=VSS)상태로 떨어지게 되면, 트랜지스터(NT17)가 턴-오프되므로 이에, 트랜지스터(NT16)를 통하여 제4 노드(N4)에 제2 전원전압(VDD)만 공급되는 상태이므로 제4 노드(N4)의 전위는 제1 전원전압(VSS)에서 제2 전원전압(VDD)으로 상승되기 시작한다. 제4 노드(N4)의 전위 가 상승되기 시작하면, 트랜지스터(NT15)가 턴-온되기 시작하고, 이에 캐패시터의 충전전압은 트랜지스터(NT15)를 통하여 방전되기 시작한다. 그러므로, 풀업 트랜지스터(NT11)도 턴-오프되기 시작한다.

이어서, 제어단자(CT)에 제공되는 다음 스테이지의 출력신호가 턴-온 전압으로 상승하게 되므로 이에, 트랜지스터(NT14)가 턴-온된다. 이때, 트랜지스터(NT14)의 사이즈는 트랜지스터(NT15)보다 약 2배 정도 크기 때문에 제3 노드(N3)의 전위는 트랜지스터(NT15)만 턴-온되었을 때보다 더욱 빠르게 제1 전원전압(VSS)으로 다운되게 된다.

그러므로, 풀업 트랜지스터(NT11)는 턴-오프되고, 풀다운 트랜지스터(NT12)는 턴-온되어 출력단자(GOUT)는 턴-온 전압(VON)에서 제2 전원전압(VDD)의 턴-오프전압(VOFF)으로 다운된다.

제어단자(CT)에 인가되는 다음 스테이지의 출력신호가 로우 레벨로 하강되어 트랜지스터(NT14)가 턴-오프되더라도 제4 노드(N4)는 트랜지스터(NT16)를 통하여 제2 전원전압(VDD)으로 바이어스된 상태를 유지하게 되고, 제3 노드(N3)는 턴-온상태를 유지하는 트랜지스터(NT15)를 제1 전원전압(VSS)으로 바이어스된 상태를 유지한다.

그러므로, 제4 노드(N4)의 전위가 제2 전원전압(VDD)으로 유지되므로 풀다운 트랜지스터(NT12)가 턴-오프되는 오동작의 우려가 없이 안정된 동작이 확보된다.

이러한 동작에 의해 각 스테이지들이 동작하여 출력신호(GOUT1~GOUT4)가 도 8에 도시한 바와 같이 순차적이고 안정적으로 발생한다.

도 9는 상기한 도 6에 의한 구동 파형을 설명하기 위한 파형도이다.

도 9를 참조하면, 상기한 쉬프트 레지스터는 입력되는 2H를 1주기로 하여 제1 파워 클럭(CKV) 또는 상기 제1 파워 클럭(CKV)에 위상이 반전하는 제2 파워 클럭(CKVB) 중 어느 하나를 인가받아 복수의 게이트 신호를 TFT-LCD 게이트 라인에 순차적으로 출력한다. 이때 상기한 제1 및 제2 파워 클럭(CKV, CKVB)은 a-TFT를 구동하기 위해 타이밍 컨트롤러(미도시)의 출력인 0 내지 3V 진폭의 신호를, 예를 들어, -8 내지 24V 진폭의 신호로 증폭된 신호이다.

이처럼 증폭된 제1 및 제2 파워 클럭(CKV 또는 CKVB)을 발생하기 위해서는 일반적으로 연산증폭기(OP AMP)를 포함하는 클럭 발생 회로를 통해 이루어진다.

도 10은 일반적인 파워 클럭 발생 회로를 설명하기 위한 도면이다.

도 10을 참조하면, 일반적으로 연산증폭기(OP AMP)의 비반전 입력단에 인가되는 V1은 타이밍 콘트롤러(미도시)로부터 출력된 2H 주기의 50% 듀티를 갖는 0 내지 3V 신호이다. 연산증폭기는 비반전 입력단에 연결된 저항비(R1/R2)로서 그 출력 신호(CKV-opamp)의 진폭을 결정한다.

이처럼 증폭된 제1 및 제2 파워 클럭(CKV 또는 CKVB)은 서로 반대인 위상을 갖고, 쉬프트 레지스터에 구비되는 각각의 스테이지들에 공급된다.

즉, 전단 스테이지의 출력 신호(GOUT[N-1])에 의해 캐패시터(C)가 충전된 후 드라이브 트랜지스터(192, 194)에 연결되어 있는 파워 클럭(CKV)이 하이 레벨이 되면 이 전압이 스테이지의 출력 전압이 되고, 이 출력 전압에 의해 다음 게이트 라인의 인가 파형이 발생되는 순간, 다음 스테이지의 출력은 방전 트랜지스터(NT14) 를 동작시켜 캐패시터(C) 전압을 방전시켜 쉬프트 레지스터의 한 동작 사이클을 끝내게 된다.

상기한 과정에서 두개의 파워 클럭(CKV 또는 CKVB)은 반드시 역위상 관계를 가져야 한다. 이는 스테이지가 다수 배치되는 고해상도 액정 패널에서 드라이버 트랜지스터의 게이트 기생용량이 결합용량으로 작용하여 파워 클럭이 1 프레임 시간동안 거의 턴-온 상태인 홀드 트랜지스터(NT15)의 경로를 통해 게이트 오프(VOFF) 전위를 흔들어 쉬프트 레지스터의 오동작을 유발시킬 수 있고, 결합용량과 해상도의 곱이 수 nF 이상이 되는 경우 과전류가 흘러서 VOFF 배선을 단선시킬 수 있기 때문이다.

따라서, 두개의 파워 클럭을 역위상 관계로 인가하여 결합용량에 의한 게이트 오프(VOFF) 왜곡이 반대 위상으로 상쇄되도록 하고 있다.

하지만, 구형파 형태를 갖는 파워 클럭의 고전위 유지 시간을 1H 이하로 줄일 수 없기 때문에 게이트 라인의 지연시간 만큼 쉬프트 레지스터로부터 출력되는 파형의 고전위 유지 시간을 1H 이하로 만들 수 없다는 어려움 점이 있다. 또한, 대형화되는 액정 패널에 상기한 도 6, 7에 의한 쉬프트 레지스터를 적용하기에는 어려운 점이 있다.

이에 하기하는 본 발명의 다양한 실시예들에서는 쉬프트 레지스터로부터 출력되는 게이트 신호 파형의 고전위 유지 시간을 1H 이하로 만들 수 있는 방법을 제공한다.

먼저, 본 발명의 제1 실시예는 도 6에서 언급한 바와 같은 다음 단 스테이지 의 출력 신호 (Gout[n+1])에 의해 방전 트랜지스터가 동작되도록 하는 것을 외부에서 별도로 인가되는 제어신호(DCON)에 의해 방전 동작을 수행하도록 하는 방법이다.

도 11은 본 발명에 따른 쉬프트 레지스터의 스테이지를 설명하기 위한 도면으로, 특히 게이트 드라이버 IC로 동작하는 쉬프트 레지스터의 스테이지를 설명한다.

도 11을 참조하면, 본 발명에 따른 쉬프트 레지스터의 스테이지는 버퍼부(210), 충전부(220), 구동부(230), 반전부(240), 방전부(250) 및 홀딩부(260)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다.

이때 스테이지가 쉬프트 레지스터의 첫번째 스테이지인 경우에는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV)를 근거로 게이트 신호를 출력하고, 나머지 스테이지인 경우에는 이전 스테이지로부터 출력되는 게이트 신호를 근거로 게이트 신호를 출력한다.

한편, 상기한 도 11과 상기한 도 7과 비교할 때 쉬프트 레지스터를 구성하는 스테이지의 구분을 다르게 구성하였으나, 도 11에서 도시한 구동부(230)는 도 7에서 도시한 풀업부(190)와 풀다운부(192)에 대칭시킬 수 있고, 도 11에서 도시한 버퍼부(210), 충전부(220), 방전부(250) 및 홀딩부(260)는 도 7에서 도시한 풀업구동부(194)에 대칭시킬 수 있고, 도 11에서 도시한 반전부(240)는 도 7에서 도시한 풀다운구동부(196)에 대칭시킬 수 있다.

버퍼부(210)는 이전 스테이지의 출력단자에 게이트가 연결되고, 소오스를 통해 게이트 온 전압(VON)을 공급받으며, 드레인이 충전부(220), 구동부(230), 방전부(250) 및 홀딩부(260)에 연결된다.

충전부(220)는 일단이 버퍼부(210)에 연결되고, 타단이 출력단자에 연결된 캐패시터(C)로 이루어진다.

구동부(230)는 클럭 입력단자(CK)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 출력단자(OUT)에 소오스가 연결된 풀업 NMOS 트랜지스터(Q2)와, 출력단자(OUT)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된 풀다운 NMOS 트랜지스터(Q3)로 구성된다. 이때 클럭 입력단자에는 홀수번째 스테이지라면 제1 파워 클럭(CKV)이 입력되고, 짝수번째 스테이지라면 제1 파워 클럭과는 위상이 반전하는 제2 파워 클럭(CKVB)이 입력된다.

반전부(240)는 두개의 트랜지스터(Q5, Q6)로 구성되어, 홀딩부(260)로부터 출력되는 신호를 반전시켜 구동부(230)의 트랜지스터(Q3)의 게이트에 제공한다. 이때 트랜지스터(Q5)는 게이트와 드레인이 공통 연결되어, 게이트 온 전압(VON)을 제공받는다. 또한 트랜지스터(Q6)는 드레인이 트랜지스터(Q5)의 소오스에 연결되고, 게이트가 버퍼부(210)의 출력단에 연결되며, 드레인이 게이트 오프 전압(VOFF)에 연결된다.

방전부(250)는 드레인이 버퍼부(210)의 캐패시터의 일단에 연결되고, 게이트가 제어 신호(DCON)에 연결된 트랜지스터(Q4)로 이루어져, 제어 신호(DCON)에 응답하여 캐패시터에 충전된 전하를 드레인을 통해 게이트 오프 전압(VOFF)단으로 방전 한다. 여기서, 제어 신호(DCON)는 타이밍 콘트롤러(미도시)로부터 제공되는 것이 바람직하다.

홀딩부(260)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 반전부(240)의 입력단에 연결되며, 소오스가 게이트 오프 전압(VOFF)단에 연결된 트랜지스터(Q7)로 이루어진다.

이러한 쉬프트 레지스터를 구성하는 스테이지의 동작은 후술하는 도 11과 도 12를 참조하여 보다 상세히 설명한다.

도 12는 상기한 도 11에 의한 게이트 구동 회로를 설명하기 위한 도면이다.

도 11과 도 12를 참조하면, N개의 게이트 신호(또는 주사 신호)(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 게이트 구동 회로(174)에는 N개의 스테이지들이 구비된다.

첫번째 스테이지는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV), 게이트 온/오프 전압(VON/VOFF), 제1 파워 클럭(CKV) 및 제1 제어신호(DCON1)를 각각 제공받아 첫번째 게이트 라인의 선택을 위한 제1 게이트 신호(GOUT[1])를 출력함과 함께 두번째 스테이지의 입력단(IN)에 출력한다.

두번째 스테이지는 이전 스테이지로부터 제공되는 제1 게이트 신호(GOUT[1])와, 타이밍 제어부(미도시)로부터 제공되는 게이트 온/오프 전압(VON/VOFF), 제2 파워 클럭(CKVB) 및 제2 제어신호(DCON2)를 각각 제공받아 두번째 게이트 라인의 선택을 위한 제2 게이트 신호(GOUT[2])를 출력함과 함께 세번째 스테이지의 입력단(IN)에 출력한다.

이러한 방식으로 진행하여 N번째 스테이지는 N-1번째 스테이지로부터 제공되는 제(N-1) 게이트 신호(GOUT[N-1])와, 타이밍 제어부(미도시)로부터 제공되는 게이트 온/오프 전압(VON/VOFF), 제2 파워 클럭(CKVB) 및 제2 제어신호(DCON2)를 각각 제공받아 N번째 게이트 라인의 선택을 위한 제N 게이트 신호(GOUT[N])를 출력단자(OUT)를 통해 출력한다.

이처럼, 게이트 드라이버 IC로 동작하는 쉬프트 레지스터를 구동하기 위해서는 2H 주기의 방전 제어신호인 두개의 제어신호(DCON1, DCON2)가 각각 필요하며, 제1 제어신호(DCON1)가 홀수번째 스테이지에 입력되면, 제2 제어 신호(DCON2)는 짝수번째 스테이지에 입력된다.

도 13은 본 발명의 제1 실시예에 따른 구동 파형을 설명하기 위한 파형도로서, 특히 상기한 도 11과 12에 의한 구동 파형을 설명하기 위한 파형도이다.

도 11 내지 도 13을 참조하면, 이전의 게이트 신호(GOUT[N-1])는 고전위 레벨 유지 시간이 1H인 제2 파워 클럭(CKVB)과 제2 제어신호(DCON2)에 의해 정의되며, 현재의 스테이지에 구비되는 캐패시터(C)에 충전된다. 이때 제2 제어신호(DCON2)는 일종의 OE(OUTPUT ENABLE)신호로서 제2 파워 클럭(CKVB)의 고전위 유지 시간을 차단하는 역할을 수행하며, 이러한 고전위 유지 시간의 차단을 통해 액정 패널의 게이트 라인에 인가되는 주사 신호의 펄스폭은 줄어든다.

또한, 현재의 게이트 신호(GOUT[N])는 고전위 레벨 유지 시간이 1H인 제1 파워 클럭(CKV)과 제1 제어신호(DCON1)에 의해 정의되며, 캐패시터(C1)에 충전된다. 이때 제1 제어신호(DCON1)는 일종의 OE(OUTPUT ENABLE)신호로서 제1 파워 클럭(CKV)의 고전위 레벨 유지 시간을 차단하는 역할을 수행하며, 이러한 고전위 레벨 유지 시간의 차단을 통해 액정 패널의 게이트 라인에 인가되는 주사 신호의 펄스폭은 줄어든다.

상술한 본 발명의 제1 실시예에 따르면, 각 캐패시터(C)의 고전위 레벨 충전 시간을 제어신호에 응답하여 줄일 수 있고, 줄어든 고전위 레벨 충전 시간에 따라 해당 게이트 신호의 펄스폭을 1H 미만으로 줄일 수 있다. 도면상에서는 제어신호의 펄스폭(1D) 만큼 줄어든 게이트 신호를 도시하였다.

이상의 본 발명의 제1 실시예에서 설명한 바와 같이, 2H 주기의 방전 제어신호인 제1 제어신호(DCON1)와 제2 제어신호(DCON2)를 쉬프트 레지스터를 구성하는 각각의 스테이지에 인가하여 각 신호가 고전위인 시간 동안 쉬프트 레지스터 출력의 고전위 유지 시간을 1H 이하로 하여 게이트 라인의 신호 지연 시간만큼 TFT 턴-온 펄스폭을 조정할 수 있게 되어 대화면 액정 표시 장치에서 유발되는 게이트 라인의 신호 지연 현상으로 인한 표시불량을 제거할 수 있다.

또한 다음 스테이지의 출력에 의해 현재 스테이지의 캐패시터(C)가 방전되는 기술에서는 마지막 스테이지에 구비되는 캐패시터(C)를 방전시키기 위해 별도의 더미 스테이지를 필요하였으나, 본 발명의 제1 실시예에 따르면 현재 스테이지의 캐패시터를 방전시키기 위한 제어 신호를 외부로부터 인가받게 되므로 더미 스테이지를 구비하지 않아도 되는 장점이 있다. 각 캐패시터(C)의 고전위 레벨 충전 시간을 제어신호

이상의 본 발명의 제1 실시예에서는 1H 미만의 펄스폭을 갖는 게이트 신호를 생성하기 위해 쉬프트 레지스터를 구성하는 각 스테이지에 구비되는 캐패시터의 고전위 레벨 충전 시간을 제어하는 외부 제어 신호를 별도로 인가하는 방식을 설명하였다. 그러나, 상기한 도 6, 7에서 도시한 도면에 대응하여 파워 클럭의 파형을 다양하게 유도할 수 있다.

도 14는 본 발명의 제2 실시예에 따른 구동 파형을 설명하기 위한 도면이다.

도 6, 7 및 14를 참조하면, 제1 파워 클럭(CKV)은 게이트 오프 전압(VOFF)에서 게이트 온 전압(VON)으로 천이되기 이전에 일정 레벨의 제1 전압(V1)을 경유하여 천이되고, 게이트 온 전압(VON)에서 게이트 오프 전압(VOFF)으로 천이되기 이전에 일정 레벨의 제2 전압(V2)을 경유하여 천이된다. 여기서, 제1 전압(V1)과 게이트 오프 전압(VOFF)간의 전압차는 방전 트랜지스터(Q4)의 문턱전압(Vth) 보다 큰 것이 바람직하다.

또한, 제2 파워 클럭(CKVB)은 게이트 온 전압(VON)에서 게이트 오프 전압(VOFF)으로 천이되기 이전에 일정 레벨의 제2 전압(V2)을 경유하여 천이되고, 게이트 오프 전압(VOFF)에서 게이트 온 전압(VON)으로 천이되기 이전에 일정 레벨의 제1 전압(V1)을 경유하여 천이된다. 여기서, 제1 전압(V1)과 게이트 오프 전압(VOFF)간의 전압차는 방전 트랜지스터(Q4)의 문턱전압(Vth) 보다 큰 것이 바람직하다. 또한 제1 파워 클럭(CKV)과 제2 파워 클럭(CKVB)의 대칭성을 최대화하기 위해 게이트 온 전압(VON)과 제2 전압(V2)간의 전압차가 방전 트랜지스터(Q4)의 문턱전압(Vth)보다 크도록 설정하는 것이 바람직하다.

도 14에 의한 제1 및 제2 파워 클럭을 인가하였을 때 쉬프트 레지스터의 동 작을 첨부하는 도 15를 참조하여 설명한다.

도 15는 상기한 도 14를 게이트 구동회로에 인가했을 때 각 스테이지들의 동작을 설명하기 위한 도면이다.

도 6, 7, 14 및 15를 참조하면, 현재 스테이지에 구비되는 캐패시터(C)는 파워 클럭(CKVB)에 응답하여 이전 스테이지에서 출력되는 게이트 신호(GOUT[N-1])를 충전하고, 풀업부(190)를 통해 상기 파워 클럭(CKVB)과는 위상이 반전하는 하이 레벨의 파워 클럭(CKV)이 인가되면 상기 파워 클럭(CKV)을 충전한다.

이어, 다음 스테이지에서 출력되는 게이트 신호(Gout[N+1])의 제1 전압(V1)에 의해 현재 스테이지의 방전 트랜지스터(NT14, NT15)가 동작하여 현재 스테이지의 캐패시터(C)에 충전된 전하를 방전한다.

이러한 결과로 인해 현재 스테이지에서 출력되는 게이트 신호(Gout[N])는 제1 전압(V1)의 펄스폭 만큼 게이트 온 전압(VON)의 지속 시간이 감소되어 게이트 라인의 지연 현상으로 인한 액정 표시 장치의 디스플레이 불량 문제를 해결할 수 있다.

이상의 본 발명의 제2 실시예에서는 서로 다른 레벨의 제1 및 제2 전압을 경유하여 천이하여 게이트 온/오프 전압에서 게이트 오프/온 전압으로 천이하는 제1 및 제2 파워 클럭의 일례를 설명하였다.

하지만, 동일 레벨의 제1 및 제2 전압을 경유하여 게이트 온/오프 전압 또는 게이트 오프/온 전압으로 천이하는 제1 및 제2 파워 클럭을 인가할 수도 있을 것이다.

도 16은 본 발명의 제3 실시예에 따른 구동 파형을 설명하기 위한 파형도이다.

도 6, 7 및 16을 참조하면, 게이트 드라이버 IC로 동작하는 쉬프트 레지스터에 구비되는 각 스테이지에 인가되는 제1 및 제2 파워 클럭(CKV, CKVB)이 동일 레벨의 제1 및 제2 전압(V1, V2(=V1))을 경유하여 게이트 온/오프 전압(VON/VOFF) 또는 게이트 오프/온 전압(VOFF/VON)으로 천이하며, 이에 대한 상세한 설명은 상기한 도 14와 도 15와 유사하므로 생략한다. 물론, 상기한 본 발명의 제3 실시예에 의한 효과 역시 상기한 본 발명의 제2 실시예에 의한 효과와 동일하다.

도 17은 본 발명의 제4 실시예에 따른 구동 파형을 설명하기 위한 파형도이고, 도 18는 상기한 도 17을 게이트 구동회로에 인가했을 때 각 스테이지의 출력 파형을 설명하기 위한 파형도이다.

도 6, 7, 17 및 18을 참조하면, 다음 스테이지의 출력전압(Gout[N+1])이 제1 전압(V1) 레벨에 이르렀을 때 현재 스테이지에 구비되는 방전 트랜지스터(NT14, NT15)가 동작하여 현재 스테이지에 구비되는 캐패시터(C)를 방전시킨다. 이 결과로 인해 현재 게이트 신호(Gout[N])는 제1 전압(V1)의 시간 폭 만큼 하이 레벨 유지 시간이 감소된다.

이때 캐패시터(C)가 방전되기 이전에 파워 클럭(CKV)은 제2 전압(V2) 레벨에 도달하여 게이트 온 전압(VON)과 제2 전압(V2)간의 전압차에 비례하는 크기로 킥백 전압이 감소하게 된다.

그리고, 각 파워 클럭(CKV, CKVB)의 T1+T2 = 1H로서, T2 시간 동안에 위상이 다른 제1 및 제2 파워 클럭(CKV, CKVB)을 충전 공유(CHARGE SHARING)하게 되면 파워 클럭 발생회로에서는 종래의 파형에서 보다 절반 가량의 전압 천이를 시키게 되므로 파워 클럭 발생회로에서의 소비 전력을 절반 가량으로 줄일 수 있다.

여기서, 상기한 충전 공유 동작은 T2 시간 동안 턴 온되는 스위칭 소자를 통해 위상이 서로 다른 두개의 파워 클럭(CKV, CKVB)이 서로 연결되도록 하면 된다.

상기한 본 발명의 제4 실시예에 따르면, 쉬프트 레지스터의 각 스테이지에 제1 및 제2 파워 클럭(CKV, CKVB)을 인가하면 각 스테이지, 즉 쉬프트 레지스터로부터 출력되는 파형의 하이 레벨 유지 시간을 조절함과 함께 킥백 보상용 게이트 펄스를 발생할 수 있고, 또한 파워 클럭을 발생할 때의 소비 전력을 줄일 수 있다.

도 19a는 본 발명의 제4 실시예에 따른 제1 및 제2 파워 클럭을 시뮬레이션한 파형도이고, 도 19b는 상기한 제1 및 제2 파워 클럭에 의해 쉬프트 레지스터로부터 출력되는 게이트 신호들을 시뮬레이션한 파형도이며, 도 20은 게이트 신호 지연에 따른 게이트 펄스의 시뮬레이션 결과를 설명하기 위한 파형도이다.

도 19a, b의 시뮬레이션 결과에 의하면, 킥백 보상 파형 구조의 게이트 온 전압(VON)의 펄스를 발생시킬 수 있고, 쉬프트 레지스터로부터 출력되는 게이트 신호의 하이 레벨 펄스폭의 축소가 가능한 것을 볼 수 있다.

이 결과 도 20과 같은 게이트 신호 지연이 발생하는 경우에도 게이트 펄스를 1H 폭의 데이터 파형이 천이되기 이전에 인가할 수 있어 대화면의 액정 표시 장치와 같이 게이트 라인의 신호 지연이 크더라도 대응이 가능하므로 디스플레이 특성이 양호한 게이트 드라이버용 쉬프트 레지스터를 내장하는 TFT LCD 모듈을 제공할 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따르면 변형된 펄스 형상을 갖는 클럭들을 게이트 드라이버 IC로 동작하는 쉬프트 레지스터의 각각의 스테이지에 제공하므로써 게이트 신호의 펄스폭을 1H 이하로 줄일 수 있다.

특히, 본 발명의 일 실시예에 따르면 별도의 방전 제어 신호를 쉬프트 레지스터를 구성하는 복수의 스테이지 각각에 구비되는 캐패시터의 방전 동작을 수행하므로써, 게이트 드라이버 IC의 동작을 수행하는 쉬프트 레지스터내에 구비되는 복수의 스테이지의 수를 게이트 라인의 수와 동일하게 유지할 수 있다.

또한 일반적인 파워 클럭에 의해 발생되는 게이트 온 신호의 펄스폭에 비해 본 발명의 파워 클럭에 의해 발생되는 게이트 온 신호의 펄스폭을 줄일 수 있다.

또한, 본 발명의 다른 실시예에 따르면 액정 표시 장치의 게이트 드라이버 IC로 동작하는 쉬프트 레지스터를 구성하는 각각의 스테이지에 선단과 종단이 각각 서로 다른 레벨의 계단파를 갖는 파워 클럭 또는, 선단과 종단이 동일한 레벨의 계단파를 갖는 파워 클럭을 인가함으로써, 선단에 계단파를 갖고 종단의 시점은 줄어든 게이트 신호를 출력할 수 있다.

또한 충전 공유를 이용하여 선단에 일정 기울기를 갖는 파형과, 종단에도 일정 기울기를 갖는 파형을 갖는 파워 클럭을 인가함으로써, 선단과 종단에 일정 기울기를 갖고, 종단의 시점이 줄어든 게이트 신호를 출력할 수 있다.

Claims (11)

1. 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서,

   상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 충전 시간을 줄이기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 충전 시간을 줄이기 위한 제2 제어신호가 제공되며,

   상기 각 스테이지는

   출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업수단;

   상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;

   상기 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및

   상기 풀다운수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
2. 제1항에 있어서, 상기 풀업구동수단은

   상기 풀업수단의 입력노드와 상기 출력단자에 연결된 캐패시터;

   드레인이 제1 전원전압을 제공받고, 게이트가 상기 이전 스테이지의 출력신호를 제공받으며, 소오스가 상기 풀업수단의 입력노드에 연결된 제1 트랜지스터;

   드레인이 상기 풀업수단의 입력노드에 연결되고, 게이트가 상기 풀다운수단의 입력노드에 연결되며, 소오스가 제1 전원전압에 연결된 제2 트랜지스터; 및

   드레인이 상기 풀업수단의 입력노드에 연결되고, 게이트가 상기 제1 제어신호 또는 제2 제어신호를 제공받으며, 소오스가 상기 제1 전원전압에 연결된 제3 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
3. 제1항에 있어서, 상기 게이트 신호는 상기 캐패시터의 충전 전하에 의해 하이 레벨을 유지하고, 상기 제1 또는 제2 제어신호에 의해 로우 레벨을 유지하는 것을 특징으로 하는 쉬프트 레지스터.
4. 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에 있어서,

   상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭이 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭이 제공되며,

   상기 각 스테이지는

   출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업수단;

   상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;

   상기 풀업수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및

   상기 풀다운수단의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
5. 제4항에 있어서, 상기 제1 클럭은 선단이 제1 레벨의 계단파를 갖고, 종단이 상기 제1 레벨과는 상이한 제2 레벨의 계단파를 구비하고, 상기 제2 클럭은 상기 제1 클럭과는 동기하며, 선단이 상기 제2 레벨의 계단파를 갖고, 종단이 상기 제1 레벨의 계단파를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
6. 제4항에 있어서, 상기 제1 클럭과 제2 클럭의 선단과 종단은 각각 동일 레벨의 계단파를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
7. 제4항에 있어서,

   상기 제1 클럭의 선단은 제1 극성의 일정 기울기를 갖고, 종단은 상기 제1 극성과 위상이 반전하는 제2 극성의 일정 기울기를 갖고,

   상기 제2 클럭은 상기 제1 클럭과는 동기하며, 상기 제2 클럭의 종단은 상기 제2 극성의 일정 기울기를 갖고, 선단은 상기 제1 극성의 일정 기울기를 갖는 것을 특징으로 하는 쉬프트 레지스터.
8. 제7항에 있어서, 상기 제1 및 제2 극성의 일정 기울기는 상기 제1 클럭과 상기 제2 클럭의 충전 공유를 통해 구해지는 것을 특징으로 하는 쉬프트 레지스터.
9. 제7항에 있어서, 현재 스테이지의 출력신호는 다음 스테이지의 출력전압이 제1 전압레벨에 이르렀을 때 상기 현재 스테이지가 방전동작을 수행하여 상기 제1 전압의 시간폭 만큼 하이 레벨 유지시간이 감소되는 것을 특징으로 하는 쉬프트 레지스터.
10. 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,

    상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭과, 상기 제1 클럭의 충전 시간을 줄이기 위한 제1 제어신호가 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭과, 상기 제2 클럭의 충전 시간을 줄이기 위한 제2 제어신호가 제공되며,

    상기 각 스테이지는

    출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업수단;

    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;

    상기 풀업수단의 입력노드에 연결되고, 이전 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및

    상기 풀다운수단의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 상기 제1 제어신호 또는 제2 제어신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 하는 액정표시장치.
11. 투명기판 상에 형성된 표시 셀 어레이 회로, 데이터 구동회로, 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인을 포함하고, 각 표시 셀회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 액정표시장치에 있어서,

    상기 게이트 구동회로는 복수의 스테이지들이 종속 연결되고, 첫 번째 스테 이지에는 개시신호가 입력단자에 결합되고, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고, 상기 쉬프트 레지스터의 홀수번째 스테이지들에는 제1 클럭이 제공되고, 짝수번째 스테이지들에는 상기 제1 클럭에 위상 반전된 제2 클럭이 제공되며,

    상기 각 스테이지는

    출력단자에 상기 제1 및 제2 클럭 중 대응되는 클럭을 제공하는 풀업수단;

    상기 출력단자에 제1 전원전압을 제공하는 풀다운수단;

    상기 풀업수단의 입력노드에 연결되고, 입력신호의 선단에 응답하여 상기 풀업수단을 턴-온시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀업수단을 턴-오프시키는 풀업구동수단; 및

    상기 풀다운수단의 입력노드에 연결되고, 상기 입력신호의 선단에 응답하여 상기 풀다운수단을 턴-오프시키고, 다음 스테이지의 출력신호의 선단에 응답하여 상기 풀다운수단을 턴-온시키는 풀다운구동수단을 구비하여 1H 보다 작은 펄스폭을 갖는 게이트 신호를 출력하는 것을 특징으로 하는 액정표시장치.

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