KR101899994B1

KR101899994B1 - 게이트 구동 회로 및 이를 포함하는 디스플레이 장치

Info

Publication number: KR101899994B1
Application number: KR1020160134279A
Authority: KR
Inventors: 김진호; 오종수; 왕사함; 김용상
Original assignee: 성균관대학교산학협력단
Priority date: 2016-10-17
Filing date: 2016-10-17
Publication date: 2018-09-18
Also published as: KR20180041913A

Abstract

본 실시예에 의한 게이트 구동회로는:일 단에 클록 신호가 제공되고, 타 단에 제1 기준 전위가 제공되며, 제1 입력 노드로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 출력 노드로게이트 구동 신호를 제공하는 출력부와, 일 단에 클록 신호가 제공되고, 타 단에 제2 기준 전위가 제공되며, 제1 입력 노드로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호를 제공하는 부트스트랩 신호 제공부와, 프리 차지 신호로 프리 차지되고, 부트스트랩 신호를 제공받아 승압되어 제1 입력 노드의 전압 강하를 방지하도록 방전 억제하는 방전 억제부를 포함한다.

Description

게이트 구동 회로 및 이를 포함하는 디스플레이 장치{Gate Driver and Display Apparatus including the same}

본 발명은 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.

액티브 매트릭스 LCD(AMLCD) 디스플레이 패널을 구동하는 게이트 드라이버는비정질 실리콘 박막 트랜지스터 또는 산화물 박막 트랜지스터(Oxide TFT)로 형성될 수 있다. 비정질 실리콘 박막 트랜지스터로 게이트 드라이버를 형성하는 경우에 트랜지스터의 열화에 의한 문턱 전압 변화에 대응하도록 설계한다. 이에 비하여 산화물 박막 트랜지스터 경우 비정질 실리콘 박막 트랜지스터와 달리 전자 이동도가 우수하고, 소자 열화에 기인한 문턱 전압 이동에 따른 구동 전류 부족에 문제없이 마진 설계가 가능하다.

산화물 박막 트랜지스터는 게이트 전극에 전압을 제공하지 않아도 채널이 형성된 디플리션 모드(depletion mode)로 동작하는 특성을 가지므로 게이트 전극과 소스 전극 사이 전압인 VGS가 0V인 조건에서도 채널이 형성된다.

종래 기술에 의한 산화물 박막 트랜지스터로 구현된 게이트 구동 회로에서, 출력 트랜지스터의 게이트 전극에 연결된 노드를 프리 차지 후, 부트스트랩(bootstrap) 하여 출력 트랜지스터의 게이트 전극에 승압된 전압을 제공하였다. 게이트 전극에 승압된 전압이 제공된 출력 트랜지스터는 게이트 구동 신호를 출력하였다.

그러나, 출력 트랜지스터의 게이트 전극노드에 연결된 스위치가 부트스트랩 과정에서 충분히 턴 오프 되지 않아 충전된 전하가 스위치로 누설되어 결과적으로 부트스트랩된 전압이 급격히 감소하였다.

본 실시예는 상기한 종래 기술의 문제점을 해소하기 위한 것으로, 출력 트랜지스터의 게이트 전극을 부트스트랩하는 과정에서 출력 트랜지스터의 게이트 전극이 연결된 노드에 충전된 전하가 누설되는 것을 감소시켜 게이트 전극이 부트스트랩되어 형성되는 전압의 감소하는 것을 늦추기 위한 것이다.

본 실시예에 의한 게이트 구동 회로는 프리 차지 신호를 제공받고, 게이트 구동신호를 제공하는 게이트 구동회로로, 게이트 구동회로는: 일 단에 클록 신호가 제공되고, 타 단에 제1 기준 전위가 제공되며, 프리 차지 신호로 프리 차지된 제1 입력 노드가 클록 신호로 부트스트랩(bootstrap)되어 출력 노드로 게이트 구동 신호를 제공하는 출력부와, 일 단에 클록 신호가 제공되고, 타 단에 제2 기준 전위가 제공되며, 제1 입력 노드로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호를 제공하는 부트스트랩 신호 제공부와, 프리 차지 신호로 프리 차지되고, 부트스트랩 신호를 제공받아 승압되어 제1 입력 노드의 전압 강하를 억제하는 방전 억제부를 포함한다.

본 실시예에 의한 디스플레이 장치는, 프리 차지 신호를 제공받아 출력 노드로게이트 구동신호를 제공하는 게이트 구동회로를 포함하는 디스플레이 장치로, 게이트 구동회로는:일 단에 클록 신호가 제공되고, 타 단에 제1 기준 전위가 제공되며, 제1 입력 노드로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 출력 노드로게이트 구동 신호를 제공하는 출력부와, 일 단에 클록 신호가 제공되고, 타 단에 제2 기준 전위가 제공되며, 제1 입력 노드로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호를 제공하는 부트스트랩 신호 제공부와, 프리 차지 신호로 프리 차지되고, 부트스트랩 신호를 제공받아 승압되어 제1 입력 노드의 전압 강하를 방지하도록 방전 억제하는 방전 억제부를 포함한다.

본 실시예에 의한 게이트 구동회로는 입력 노드에 충전된 전압 및 전하에 대한 방전이 억제되므로 부트스트랩 과정에서 입력 노드의 전압이 감소하는 것을 막을 수 있다는 장점이 제공된다.

도 1은 본 실시예에 의한 디스플레이 장치의 개요를 도시한 도면이다.
도 2는 본 실시예에 의한 게이트 드라이버 중 어느 한 채널인 n 번째 채널을 구동하는 게이트 구동 회로를 개요적으로 도시한 회로도이다.
도 3은 본 실시예에 의한 게이트 구동 회로의 개요적 타이밍 도이다.
도 4(a)는 종래 기술에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이고, 도 4(b)는 본 실시예에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이다.
도 5는 본 실시예에 의한 게이트 구동 회로의 개요적 타이밍도이다.
도 6(a)는 종래 기술에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이고, 도 6(b)와 도 6(c)는 각각 제1 실시예와 제2 실시예에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이다.
도 7(a)는 종래 기술에 의한 게이트 구동회로와 본 실시예에 의한 게이트 구동 회로의 문턱 전압 용인도(threshold voltage tolerance)를 비교하기 위한 도면이고, 도 7(b)는 종래 기술에 의한 게이트 구동 회로와 본 실시예에 의한 게이트 구동 회로의 전력 소모를 비교하기 위한 도면이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

본 명세서는 신호 선로의 종류를 구분하지 않는다. 따라서, 데이터 버스는 단일단 신호(single ended signal)를 전송하는 단일 선로일 수 있으며, 차동 신호(differential signal)를 전송할 수 있는 선로쌍일 수 있다. 또한 도면으로 도시된 각 선로는 단일 신호 또는 하나 이상의 아날로그 신호 또는 디지털 신호로 구성된 버스 신호로 해석될 수 있으며, 필요한 경우에는 그 설명을 부가할 수 있다.

제1 실시예

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 설명한다. 도 1은 본 실시예에 의한 디스플레이 장치의 개요를 도시한 도면이다. 도 1을 참조하면, 본실시예에 의한 디스플레이 시스템은 디스플레이 패널(display panel), 게이 트드라이버(gate driver), 소스 드라이버(source driver)를 포함하며, 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 콘트롤러(timing controller)를 포함한다. 디스플레이 패널의 특성에 따라 타이밍 콘트롤러(timing controller)와 소스 드라이버(source driver)는 별개의 칩으로 형성될 수 있으며, 예시된 도면과 같이 타이밍 제어부(timing controller)와 소스 드라이버(source driver)는 원 칩(one chip)으로 구현될 수 있다.

디스플레이 패널은 복수의 픽셀들(Pixel)을 포함하며, 각각의 픽셀은 드라이버(gate driver)와 게이트 라인(gl)을 통하여 연결되고, 소스 라인(sl)을 통하여 소스 드라이버(source driver)와 전기적으로 연결된다. 소스 라인은 각각의 픽셀이 표시하여야 하는 계조 신호를 픽셀들에 전달된다. 소스 라인(sl) 및 게이트 라인(gl)은 도전성 선로로 구성된다.

도 2는 본 실시예에 의한 게이트 드라이버 중 어느 한 채널인 n 번째 채널을 구동하는 게이트 구동 회로(1)를 개요적으로 도시한 회로도이다. 도 2를 참조하면, 본 실시예에 의한 게이트 구동 회로(1)는, 프리차지 신호(PRC)를 제공받고, 게이트 구동신호를 제공하는 게이트 구동회로로, 게이트 구동회로는: 일 단에 클록 신호(CLK)가 제공되고, 타 단에 제1 기준 전위(VSS)가 제공되며, 프리 차지 신호(PRC)로 프리 차지된 제1 입력 노드(Q)가 클록 신호(CLK)로 부트스트랩(bootstrap)되어 출력 노드(O)로 게이트 구동 신호(VOUTn)를 제공하는 출력부(100)와, 일 단에 클록 신호(CLK)가 제공되고, 타 단에 제2 기준 전위(VSSL)가 제공되며, 제1 입력 노드(Q)로 제공된 프리 차지 신호가 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호(BST)를 제공하는 부트스트랩 신호 제공부(200)와, 프리 차지 신호(PRC)로 프리 차지되고, 부트스트랩 신호(BST)를 제공받아 승압되어 제1 입력 노드(Q)의 전압 강하를 억제하는 방전 억제부(300)를 포함한다.

출력부(100)는 클록 신호(CLK)가 일 전극으로 제공되고, 타 전극에 출력 노드(O)가 연결되며 제어 전극이 제1 입력 노드(Q)에 연결된 제1 출력 트랜지스터(T6)와, 일 전극이출력 노드(O)와 연결되고, 타 전극에 제1 기준 전위(VSS)가 연결되며, 제어 전극이 제2 입력 노드(QB)에 연결된 제2 출력 트랜지스터(T7)를 포함한다.

부트스트랩 신호 제공부(200)는, 클록 신호(CLK)가 일 전극으로 제공되고, 타 전극에 상기 출력 노드(O)가 연결되며, 제어 전극이 상기 제1 입력 노드(Q)에 연결된 트랜지스터 T6c와, 상기 출력 노드(O)가 일 전극에 연결되고, 상기 제2 기준 전위(VSSL)가 타 전극에 제공되며, 제어 전극이 상기 제2 입력 노드(QB)에 연결된 트랜지스터 T7c를 포함한다.

방전 억제부(300)는 프리 차지 신호(PRC)를 제공받아 펌프 업 커패시터(C2)를 충전하는 충전 경로와, 일 전극으로 프리 차지 신호(PRC)가 제공되어 프리 차지되고, 타 전극으로 부트스트랩 신호(BST)가 제공되어 승압되는 펌프 업 커패시터(C2)와, 펌프 업 커패시터(C2)에 충전된 전하를 플러시(flush)하는 플러시 경로를 포함한다.

일 실시예로, 충전 경로(charge path)는 도 2로 예시된 바와 같이 펌프 업 커패시터(C2)에 충전된 전하가 역류하는 것을 방지하기 위하여 다이오드 결선된 트랜지스터(Ta)를 포함한다. 도시되지 않은 실시예에 의하면 충전 경로는 다이오드를 포함한다. 플러시 경로(flush path)는 펌프 업 커패시터(C2)에 충전된 전하를 제2 기준 전위(VSSL)로 플러시한다. 일 실시예로, 플러시 경로는 제어 전극에 제공된 리셋 신호(RST)에 의하여 턴 온되어 펌프 업 커패시터(C2)에 충전된 전하를 제2 기준 전위(VSSL)로플러시하는플러시 트랜지스터(Tb)를 포함한다.

프리 차지 신호전달부는 프리 차지 신호(PRC)를 제공받아 제1 입력 노드(Q)를 프리 차지(pre-charge)하는 프리 차지 경로를 포함한다. 일 예로, 프리 차지 경로는 도 2로 예시된 바와 같이 프리 차지소자(pre-charge device, T1)를 포함한다. 프리 차지 소자는 도시된 바와 같이 다이오드 결선된 트랜지스터로 구현될 수 있으며, 도시되지 않은 예에 의하면 프리 차지 소자는 다이오드로 구현될 수 있다.

일 실시예에서, 게이트 구동 회로(1)는 리셋 신호(RST)를 제공받아 게이트 구동 회로를 리셋하는 리셋 트랜지스터(T2)를 포함한다. 리셋 트랜지스터(T2)는 제어 전극에 제공된 리셋 신호(RST)로 턴 온되어 제1 입력 노드(Q)에 충전된 전하를 플러시 트랜지스터(Tb)를 통하여 제2 기준 전위(VSSL)로 방전한다.

일 실시예로, 제1 기준 전위(VSS) 및 제2 기준 전위(VSSL)은 모두 음 전위이다. 또한, 제1 기준 전위(VSS) 및 제2 기준 전위(VSSL)는 모두 같은 값을 가질 수 있으며, 후술할 바와 같이 서로 다른 값을 가질 수 있다.

본 실시예에 의한 게이트 구동 회로는 박막 트랜지스터(TFT)로 구현될 수 있으며, 일 실시예로, 채널이 형성되는 액티브 패턴은 산화물 계열의 물질로 구현될 수 있다.

본 실시예에 의한 게이트 드라이버는 순차적으로 구동되는 복수의 게이트 구동 회로들을 포함할 수 있다. k개의 게이트 라인(gl, 도 1 참조)들이 1, 2, ..., n-1, n, n+1, ..., k의 순서로 순차적으로 구동되고, 도 2로 도시된 게이트 구동 회로(1)가 n 번째로 구동될 때, 프리 차지 신호(PRC)는 n-1 번째로 구동되는 게이트 구동 회로의 부트스트랩 신호로 구현될 수 있으며, 리셋 신호(RST)는 n+1번째로 구동되는 게이트 구동 회로의 부트스트랩 신호로 구현될 수 있다.

도 3은 본 실시예에 의한 게이트 구동 회로의 개요적 타이밍 도이다. 이하에서는 도 2와 도 3을 참조하여 본 실시예에 의한 게이트 구동 회로의 동작을 설명한다. 본 실시예에 의한 게이트 구동 회로는 디스플레이 패널(도 1, display panel 참조)의 게이트 라인(gl, 도 1 참조)을 따라 순차적으로 구동된다. 준비 페이즈(P1)에서, 제1 입력 노드(Q)는 제2 기준 전압(VSSL)의 전압값을 가지고, 제2 입력 노드(QB)는 구동 전압(VDD)값을 가진다.

프리 차지 페이즈(pre-charge phase, P2)에서 프리 차지 신호(PRC)가 제공됨에 따라 제1 입력 노드(Q)는 하이(high) 상태의 전압으로 프리 차지된다. 프리차지 소자(T1)은 제1 입력 노드(Q)에 충전된 전하가 유출되는 것을 차단한다.

프리 차지 페이즈(P2)에서 제1 입력 노드(Q)가 하이 상태로 프리 차지됨에 따라 트랜지스터 T5는 턴 온되고, 제2 입력 노드(QB)의 전압은 제1 기준 전위(VSS)로 유지된다. 리플 제거 트랜지스터(T3), 리셋 트랜지스터(T2) 및 플러시 트랜지스터 (Tb)는 모두 턴 오프된 상태이므로 프리 차지 페이즈(P1)에서 제1 입력 노드(Q)의 전압은 프리 차지 신호(PRC)로 충전된 상태를 유지한다.

또한, 프리 차지 페이즈(P2)에서 프리 차지 신호(PRC)는 프리 차지 트랜지스터(Ta)를 거쳐 펌프 업 커패시터(C2)에 제공되어 펌프 업 커패시터(C2)를 프리 차지한다.

부트스트랩 페이즈(boot strap phase, P3)에서 리셋트랜지스터(T2), 리플 제거 트랜지스터(T3)는 턴 오프된 상태이므로 제1 입력 노드(Q)는 하이(high) 전압으로 프리 차지(pre-charge)되어 전기적 플로팅(floating) 상태에 있다. 부트스트랩페이즈(P3)에서 제1 입력 노드(Q)의 전위는 하이 상태의 클록 신호(CLK)가 제1 출력 트랜지스터(T6)의 드레인 전극에 제공됨에 따라 부트스트랩되어 상승한다. 제1 출력 트랜지스터(T6)의 게이트 전극에는 부트스트랩되어 상승된 전압이 제공되므로, 제1 출력 트랜지스터(T6)는 턴 온 되어 출력 노드(O)를 통하여 하이 상태의 게이트 구동 신호(VOUT n)를 출력한다.

부트스트랩 페이즈(P3)에서, 부트스트랩 신호 제공부(200)는 제1 입력 노드(Q)의 전압에 클록 신호(CLK)가 부트스트랩 되어 형성된 부트스트랩 신호(BST)를펌프 업 커패시터(C2)의 타 전극에 제공한다. 펌프 업 커패시터(C2)에 프리 차지된 전하는 플러시 트랜지스터(Tb)만을 거쳐 기준 전위로 누출되나, 제1 입력 노드(Q)에 충전된 전하는 리플 제거 트랜지스터(T3)와 플러시 트랜지스터(Tb)를 거쳐 기준 전위로 누출된다. 제1 입력 노드(Q)에 충전된 전하가 누출되는 경로는 리플 제거 트래지스터(T3)와플러시 트랜지스터(Tb)가 턴 온 되어 형성된 두 개의 턴 온 저항을 거쳐야 하나, 펌프 업 커패시터(C2)에 충전된 전하는 플러시 트랜지스터(Tb)의 턴 온 저항만을 거쳐 방전된다. 따라서, 제1 입력 노드(Q)에 충전된 전하의 누출량은 펌프 업 커패시터(C2)에 충전된 전하가 누출되는 양에 비하여 상대적으로 적어 전하의 누출이 억제된다. 따라서 펌프 업 커패시터(C2)의 희생방전을 통하여 제1 입력 노드(Q)에 충전된 전하의 누출양을 감소시켜 시간에 따른 제1 입력 노드의 전압 하강율을 감소시킬 수 있다.

종래의 게이트 구동 회로에서, 리플 제거 트랜지스터(T3)의 드레인 전극은 제1 입력 노드(Q1)에 연결되어 있으나, 소스 전극은 기준 전위에 직접 연결되어 있다. 부트 스트랩 페이즈(P3)에서 제1 입력 노드(Q)의 전압이 상승하면 T5 트랜지스터가 턴 온 되어 제2 입력 노드(QB)에는 기준 전위의 전압이 제공되어야 한다. 그러나, 제2 입력 노드(QB)에는 T4의 턴 온 저항과 T5의 턴 온 저항의 저항비에 따라 구동 전압(VDD)이 분압된 전압이 형성되고 리플 제거 트랜지스터 T3의 게이트 전극에 제공되어 턴 온 된다. 그에 따라 제1 입력 노드(Q)에 충전된 전하를 기준 전위로 흘려 제1 입력 노드(Q)의 전위가 유지되지 않는다는 문제점이 있었다. 그러나, 본 실시예에 의하면 방전 억제부(300)의 펌프 업 커패시터(C2)로 방전 억제를 수행하고, 플러시트랜지스터(Tb)에 의하여 제1 입력 노드(Q)에 충전된 전하가 누출되는 것을 막아서 제1 입력 노드(Q)의 전압 감소를 저지할 수 있다.

리셋페이즈(reset phase, P4)에서, 리셋 신호(RST)가 리셋 트랜지스터(T2)의 제어 전극과 플러시 트랜지스터(Tb)의 제어 전극에 제공된다. 리셋 트랜지스터(T2)와 플러시 트랜지스터(Tb)는 리셋 신호(RST)가 게이트 전극에 제공되어 턴 온되므로 제1 입력 노드(Q)에 충전된 전하를 제2 기준 전위(VSSL)로 방전하고, 펌프 업 커패시터(C2)에 충전된 전하도 플러시 트랜지스터(VSSL)을 통하여 제2 기준 전위로 방전된다. 따라서, 제1 입력 노드(Q)의 전압은 제2 기준 전압(VSSL)의 전압값으로 유지된다.

제2 입력 노드(QB)에는 다이오드 결선된 트랜지스터 T4를 통하여 구동 전압(VDD)이 제공된다. 제2 입력 노드(QB)에 구동 전압이 제공됨에 따라 제2 출력 트랜지스터(T7)가 턴 온 되며, 출력 노드(O)에 형성되는 리플을 제1 기준 전위(VSS)로 흘려 출력 노드(O)의 전위를 안정적으로 유지할 수 있다. 또한, 리플 제거 트랜지스터(T3)가 턴 온 되어 제1 입력 노드(Q)에 형성되는 리플을 제2 기준 전위(VSSL)로 흘릴 수 있다.

이어지는 준비 페이즈(P1)에서, 제1 입력 노드(Q)의 전압과 제2 입력 노드(QB)의 전압은 리셋 페이즈(P4)와 마찬가지로 각각 제2 기준 전압값을 가지는 로우 상태와 하이 상태를 유지된다. 제2 기준 전압(VSSL)값으로 유지되는 제1 입력 노드(Q)에 상승 스파이크(spike) 형태의 리플 전압이 형성될 수 있다. 일 실시예로, 제2 기준 전압(VSSL) 값은 제1 기준 전압(VSS) 값에 비하여 더 낮은 값일 수 있다. 제1 입력 노드(Q)에 상승 스파이크 형태를 가지는 리플(ripple)이 형성되어도 트랜지스터 T5의 게이트 전극에는 트랜지스터 T5가 턴 온 되기에 충분한 전압이 제공되지 않는다. 따라서, 제1 입력 노드(Q)에 상승 스파이크(spike) 형태의 리플 전압이 형성되어도 T5 트랜지스터를 통하여 기준 전위로 전류 누설이 발생하지 않으므로 전력 소모를 막을 수 있다.

제2 입력 노드(QB)는 구동 전압(VDD)값을 가지는 하이 상태로 유지되므로, 제2 입력 노드에 게이트 전극이 연결된 리플 제거 트랜지스터(T3)는 턴 온 된다. 따라서 제1 입력 노드(Q)에서 음의 전압값을 가지는 리플은 다이오드 결선된 프리 차지 트랜지스터(Ta)를 거쳐 제거된다. 또한, 제2 입력 노드(QB)에 형성되는 리플 전압은 제2 출력 트랜지스터(T7)을 통하여 제1 기준 전위(VSS)로 흘려 제거된다.

제2 실시예

이하에서는 도 4 내지 도 5를 참조하여 본 발명의 제2 실시예에 의한 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 설명한다. 다만, 혼동을 피하고, 간결하고 명확한 설명을 위하여 위에서 설명된 실시예와 동일하거나 유사한 부분에 대한 설명은 생략한다.

본 실시예는 프리 차지 신호(PRC)와 스타트 신호(PRC)를 달리 할 수 있다. 본 실시예에 의한 게이트 드라이버는 순차적으로 구동되는 복수의 게이트 구동 회로들을 포함할 수 있다. k 개의 게이트 라인(gl, 도 1 참조)들이 1, 2, ..., n-1, n, n+1, ..., k의 순서로 순차적으로 구동되고, 도 4로 도시된 게이트 구동 회로(1)가 n 번째로 구동될 때, 프리 차지 신호(PRC)는 n-1 번째로 구동되는 게이트 구동 회로의 출력 신호(Vout n-1) 구현될 수 있으며, 스타트 신호(VST)는 n-1 번째로 구동되는 게이트 구동 회로의 부트스트랩 신호(BST n-1)로 구현될 수 있고, 리셋 신호(RST)는 n+1번째로 구동되는 게이트 구동 회로의 부트스트랩 신호(BST n+1)로 구현될 수 있다.

도 4는 본 실시예에 의한 게이트 구동 회로의 개요를 도시한 회로도이고, 도 5는 본 실시예에 의한 게이트 구동 회로의 개요적 타이밍도이다. 도 4 및 도 5를 참조하면, 프리 차지 페이즈(P2)에서, 프리 차지 트랜지스터의 제어 전극에 제공되는 스타트 신호(VST)가 논리 하이 상태로 상승함에 따라 프리 차지 트랜지스터(T1)가 턴 온 되고, 프리 차지 트랜지스터(T1)의 일 전극에 제공된 프리 차지 신호(PRC)가 제1 입력 노드(Q)에 제공되어 제1 입력 노드(Q)의 전압을 논리 하이 상태로 충전한다.

부트스트랩 페이즈(P3)에서, 출력부(100)의 일전극으로 제공된 클록 신호(CLK)에 의하여 제1 입력 노드(Q)의 전압이 부트스트랩되어 상승한다. 따라서, 제1 출력 트랜지스터(T6)는 턴 온되고, 출력 노드(O)로 게이트 구동 신호를 출력한다.

부트스트랩 페이즈(P3)에서, 프리 차지 트랜지스터(T1)의 게이트 전극에 제공되는 스타트 신호(VST)는 제1 기준 전압(VSS) 보다 낮은 전압값을 가지는 제2 기준 전압(VSSL) 값을 가지며, 프리 차지 트랜지스터(T1)의 소스 전극과 연결된 제1 입력 노드(Q)의 전압은 부트스트랩에 의하여 큰 전압값을 가진다. 따라서, 프리 차지 트랜지스터(T1)의게이트 전극 - 소스 전극간 전압은 종래 기술에 비하여 더 낮은 전압값을 가진다. 따라서, 프리 차지 트랜지스터(T1)은 충분히 턴 오프되어 제1 입력 노드에 충전된 전하를 누설하지 않는다.

또한, 부트스트랩 페이즈(P3)에서, 부트스트랩신호(BST n)가 플러시 트랜지스터(Tb)의 소스 전극에 제공된다. 부트스트랩 페이즈(P3)에서, 플러시 트랜지스터의 게이트 전극에는 로우 상태의 제2 입력 노드(QB)의 전압이 제공되며, 소스 전극에는 부트스트랩 신호 형성부(200)가 부트스트랩하여 형성한 부트스트랩 신호가 제공된다. 따라서, 플러시 트랜지스터의 게이트 전극 - 소스 전극간 전압은 플러시 트랜지스터(Tb)가 충분히 턴 오프 되어 펌프 업 커패시터(C2)에 충전된 전하가 누설되지 않도록 낮은 전압값을 가진다.

또한, 프리차지 트랜지스터(Ta)의 소스 전극에는 게이트 전극보다 더 높은 전압인 프리 차지 신호가 제공된다. 따라서 프리 차지 트랜지스터(Ta)도 부트스트랩 페이즈(P3)에서 턴 오프되어 펌프 업 커패시터(C2)에 충전된 전하가 누설되지 않도록 한다.

모의 시험예

도 6(a)는 종래 기술에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이고, 도 6(b)와 도 6(c)는 각각 제1 실시예와 제2 실시예에 의한 게이트 구동 회로를 모의 시험한 결과를 도시한 도면이다.

도 6(a)를 참조하면, 부트스트랩 페이즈(P3)에서 리플 제거 트랜지스터가 충분히 턴 오프되지 않아 부트스트랩된 제1 입력 노드(Q)의 전압이 급격하게 감소하는 것을 확인할 수 있다. 또한, 준비 페이즈(P1)에서 제1 입력 노드(Q)에 형성된 리플에 의하여 제2 입력 노드(QB)에 충전된 전하가 누출되어 제2 입력 노드(QB)의 전압이 감소하는 것을 확인할 수 있다.

도 6(b)를 참조하면, 부트스트랩 페이즈(P3)에서 펌프 업 커패시터가 방전 억제를 수행하여 제1 입력 노드(Q)에 충전된 전하의 누출양을 상대적으로 감소시킨다. 따라서, 부트스트랩 페이즈(P3)에서 제1 입력 노드(Q)의 전압 감소가 억제되는 것을 확인할 수 있다. 또한, 준비 페이즈(P1)에서 제1 입력 노드(Q)에 리플이 형성되어도 제2 입력 노드(QB)의 전압이 일정하게 유지되는 것을 확인할 수 있다.

도 6(c)를 참조하면, 부트스트랩 페이즈(P3)에서 프리 차지 소자와 리플 제거 트랜지스터 및 플러시 트랜지스터를 충분히 턴 오프 시켜 펌프 업 커패시터에 충전된 전하가 누설되지 않아 제1 입력 노드의 전압이 프리 차지 페이즈 동안 일정하게 유지되는 것을 확인할 수 있다. 나아가, 제2 입력 노드에서의 전압 리플도 종래 기술에 비하여 감소된 것을 확인할 수 있다.

도 7(a)는 종래 기술에 의한 게이트 구동회로와 본 실시예에 의한 게이트 구동 회로의 문턱 전압 용인도(threshold voltage tolerance)를 비교하기 위한 도면이다. 게이트 구동 회로의 출력 신호는 디스플레이 매트릭스에 제공되어 디스플레이를 구동할 뿐만 아니라, 다음으로 구동되는 게이트 구동 회로에 프리 차지 전압으로 제공된다. 따라서, 게이트 구동 회로의 출력 신호가 도 6(a)와 같이 크게 감소하면 게이트 구동 신호가 마지막 게이트 구동 회로까지 전파되지 못할 수 있다. 이를 방지하기 위하여 출력부의 출력 트랜지스터에 커패시터(C1)를 전기적으로 연결하였다.

도 7(a)를 참조하면, 종래 기술에 의한 게이트 구동 회로의 출력 트랜지스터에 연결된 커패시터의 커패시턴스를 3pF에서 50pF까지 바꾸면서 모의 시험한 결과, 트랜지스터의 문턱 전압은 대략 -0.5V ~ 2.9V 까지 감소하였다. 그러나, 본 실시예에 의한 게이트 구동 회로는 출력 커패시터와 펌프 업 커패시터의 커패시턴스의 합을 3pF으로 형성하여도 트랜지스터의 문턱 전압을 -7.2V로 형성할 수 있어 제1 입력 노드에서 전압 및 전하 누설을 막을 수 있다는 장점이 제공되는 것을 확인할 수 있다.

도 7(b)는 종래 기술에 의한 게이트 구동 회로와 본 실시예에 의한 게이트 구동 회로의 전력 소모를 비교하기 위한 도면이다. 도 7(b)에서, 흑색으로 도시한 종래 기술에 의한 게이트 구동 회로를 살펴보면 문턱 전압이 대략 -2.9V일 때 대략 0.43mW 의 전력 소모를 보이는 것을 볼 수 있으나, 적색으로 도시된 본 실시예에 의한 게이트 구동 회로는 문턱 전압이 -6.6V일 때 0.43mW의 전력 소모를 보이는 것을 확인할 수 있다. 또한 낮은 전력 대에서는 대략 3.5V의 문턱 전압 차이를 가지는 것을 확인할 수 있다.

위에서 설명된 바와 같이 본 실시예에 의한 게이트 구동 회로는 큰 문턱 전압 용인도와, 낮은 전력 소모를 가지는 것을 확인할 수 있다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

100: 출력부 200: 부트스트랩 신호 제공부
300: 방전 억제부

Claims

프리 차지 신호를 제공받고, 게이트 구동 신호를 제공하는 게이트 구동회로로, 상기 게이트 구동회로는:
일 단에 클록 신호가 제공되고, 타 단에 제1 기준 전위가 제공되며, 상기 프리 차지 신호로 프리 차지된 제1 입력 노드가 상기 클록 신호로 부트스트랩(bootstrap)되어 출력 노드로 상기 게이트 구동 신호를 제공하는 출력부;
일 단에 상기 클록 신호가 제공되고, 타 단에 제2 기준 전위가 제공되며, 상기 제1 입력 노드로 제공된 상기 프리 차지 신호가 상기 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호를 제공하는 부트스트랩 신호 제공부;
상기 프리 차지 신호로 프리 차지되고, 상기 부트스트랩 신호를 제공받아 승압되어 상기 제1 입력 노드의 전압 강하를 억제하는 방전 억제부;
상기 제1 입력 노드와 상보적 레벨로 유지되는 제2 입력 노드; 및
상기 제1 입력 노드에 형성되는 리플을 제거하는 리플 제거 트랜지스터를 포함하고,
상기 방전 억제부는,
일 전극과 타 전극을 갖는 펌프 업 커패시터;
상기 프리 차지 신호를 상기 펌프 업 커패시터에 제공하는 프리 차지 경로; 및
상기 펌프 업 커패시터가 방전하는 경로를 형성하는 방전 경로를 포함하며,
상기 프리 차지 경로 및 상기 방전 경로는 상기 펌프 업 커패시터의 상기 일 전극에 전기적으로 연결되고, 상기 부트스트랩 신호는 상기 타 전극을 통해 상기 펌프 업 커패시터에 제공되고,
상기 리플 제거 트랜지스터는 일 단이 상기 제1 입력 노드에 연결되고, 타 단이 상기 방전 억제부의 상기 프리 차지 경로, 상기 방전 경로 및 상기 펌프 업 커패시터에 전기적으로 연결되고, 게이트 전극은 상기 제2 입력 노드에 연결되는, 게이트 구동 회로.
삭제
제1항에 있어서,
상기 프리 차지 경로는 다이오드, 다이오드 결선된 트랜지스터로 이루어진 그룹에서 선택된 어느 하나 이상을 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 프리 차지 경로는 프리 차지 트랜지스터를 포함하며,
상기 프리 차지 트랜지스터는 프리 차지 신호가 제공되는 드레인 전극과 상기 펌프 업 커패시터의 상기 일 전극과 연결된 소스 전극 및 스타트 신호가 제공되는 게이트 전극을 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 방전 경로는 플러시(flush) 트랜지스터를 포함하며,
상기 플러시(flush) 트랜지스터의 일 전극과 타 전극은 각각 상기 펌프 업 커패시터의 상기 일 전극과 상기 타 전극에 전기적으로 연결되며,
상기 플러시 트랜지스터가 턴 온되면 상기 펌프 업 커패시터에 충전된 전압은 상기 펌프 업 커패시터의 턴 온 저항에 의하여 방전되는 게이트 구동 회로.
제1항에 있어서,
상기 출력부는,
상기 클록 신호가 일 전극으로 제공되고, 타 전극에 상기 출력 노드가 연결되며, 제어 전극이 상기 제1 입력 노드에 연결된 제1 출력 트랜지스터와,
상기 출력 노드가 일 전극에 연결되고, 상기 제1 기준 전위가 타 전극에 제공되며, 제어 전극이 상기 제2 입력 노드에 연결된 제2 출력 트랜지스터를 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 부트스트랩 신호 제공부는,
상기 클록 신호가 일 전극으로 제공되고, 타 전극에 상기 부트스트랩 신호가 출력되는 부트스트랩 신호 출력 노드가 연결되며, 제어 전극이 상기 제1 입력 노드에 연결된 제1 부트스트랩 신호 출력 트랜지스터와,
상기 부트스트랩 신호 출력 노드가 일 전극에 연결되고, 상기 제2 기준 전위가 타 전극에 제공되며, 제어 전극이 상기 제2 입력 노드에 연결된 제2 부트스트랩 신호 출력 트랜지스터를 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 게이트 구동 회로는,
상기 제1 입력 노드에 충전된 전압을 리셋하는 리셋 트랜지스터를 더 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 제1 입력 노드의 전위는 상기 방전 억제부와 함께 리셋되는 게이트 구동회로.
제1항에 있어서,
상기 제1 기준 전위와 상기 제2 기준 전위는 모두 음의 전압값을 가지며, 상기 제2 기준 전위의 전압값은 상기 제1 기준 전위의 전압값에 비하여 더 낮은 값을 가지는 게이트 구동 회로.
프리 차지 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로를 포함하는 디스플레이 장치로, 상기 게이트 구동 회로는:
일 단에 클록 신호가 제공되고, 타 단에 제1 기준 전위가 제공되며, 제1 입력 노드로 제공된 상기 프리 차지 신호가 상기 클록 신호로 부트스트랩(bootstrap)되어 상기 출력 노드로 상기 게이트 구동 신호를 제공하는 출력부;
일 단에 상기 클록 신호가 제공되고, 타 단에 제2 기준 전위가 제공되며, 상기 제1 입력 노드로 제공된 상기 프리 차지 신호가 상기 클록 신호로 부트스트랩(bootstrap)되어 형성된 부트스트랩 신호를 제공하는 부트스트랩 신호 제공부;
상기 프리 차지 신호로 프리 차지되고, 상기 부트스트랩 신호를 제공받아 승압되어 상기 제1 입력 노드의 전압 강하를 방지하도록 방전 억제하는 방전 억제부;
상기 제1 입력 노드와 상보적 레벨로 유지되는 제2 입력 노드; 및
상기 제1 입력 노드에 형성되는 리플을 제거하는 리플 제거 트랜지스터를 포함하고,
상기 방전 억제부는,
일 전극과 타 전극을 갖는 펌프 업 커패시터;
상기 프리 차지 신호를 상기 펌프 업 커패시터에 제공하는 프리 차지 경로; 및
상기 펌프 업 커패시터가 방전하는 경로를 형성하는 방전 경로를 포함하며,
상기 프리 차지 경로 및 상기 방전 경로는 상기 펌프 업 커패시터의 상기 일 전극에 전기적으로 연결되고, 상기 부트스트랩 신호는 상기 타 전극을 통해 상기 펌프 업 커패시터에 제공되고,
상기 리플 제거 트랜지스터는 일 단이 상기 제1 입력 노드에 연결되고, 타 단이 상기 방전 억제부의 상기 프리 차지 경로, 상기 방전 경로 및 상기 펌프 업 커패시터에 전기적으로 연결되고, 게이트 전극은 상기 제2 입력 노드에 연결되는, 디스플레이 장치.
삭제
제11항에 있어서,
상기 프리 차지 경로는 다이오드, 다이오드 결선된 트랜지스터로 이루어진 그룹에서 선택된 어느 하나 이상을 포함하는 디스플레이 장치.
제11항에 있어서,
상기 출력부는,
상기 클록 신호가 일 전극으로 제공되고, 타 전극에 상기 출력 노드가 연결되며, 제어 전극이 상기 제1 입력 노드에 연결된 제1 출력 트랜지스터와,
상기 출력 노드가 일 전극으로 제공되고, 상기 제1 기준 전위가 타 전극에 제공되며, 제어 전극이 상기 제2 입력 노드에 연결된 제2 출력 트랜지스터를 포함하는 디스플레이 장치.
제11항에 있어서,
상기 부트스트랩 신호 제공부는,
상기 클록 신호가 일 전극으로 제공되고, 타 전극에 상기 부트스트랩 신호가 출력되는 부트스트랩 신호 출력 노드가 연결되며, 제어 전극이 상기 제1 입력 노드에 연결된 제1 부트스트랩 신호 출력 트랜지스터와,
상기 부트스트랩 신호 출력 노드가 일 전극으로 제공되고, 상기 제2 기준 전위가 타 전극에 제공되며, 제어 전극이 상기 제2 입력 노드에 연결된 제2 부트스트랩 신호 출력 트랜지스터를 포함하는 디스플레이 장치.
제11항에 있어서,
상기 게이트 구동 회로는,
상기 제1 입력 노드의 전위를 상기 방전 억제부를 통하여 리셋하는 리셋 트랜지스터를 더 포함하는 디스플레이 장치.
제11항에 있어서,
상기 제1 입력 노드의 전위는 상기 방전 억제부와 함께 리셋되는 디스플레이 장치.
제11항에 있어서,
상기 제1 기준 전위와 상기 제2 기준 전위는 모두 음의 전압값을 가지며, 상기 제2 기준 전위의 전압값은 상기 제1 기준 전위의 전압값에 비하여 더 낮은 값을 가지는 디스플레이 장치.