KR101967378B1 - 게이트 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR101967378B1
KR101967378B1 KR1020180005037A KR20180005037A KR101967378B1 KR 101967378 B1 KR101967378 B1 KR 101967378B1 KR 1020180005037 A KR1020180005037 A KR 1020180005037A KR 20180005037 A KR20180005037 A KR 20180005037A KR 101967378 B1 KR101967378 B1 KR 101967378B1
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김용상
오종수
김진호
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성균관대학교산학협력단
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    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Abstract

스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로를 제안한다. 상기 게이트 구동 회로는, 상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터; 레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 구동 회로에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부; 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및 레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함한다.

Description

게이트 구동 회로 및 이를 포함하는 디스플레이 장치{Gate Drive Circuit and Display Device including the same}
본 발명은 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 효과적으로 멀티출력을 제어할 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 구동에 사용되는 게이트 구동 회로는 각 픽셀로 안정적인 전압을 공급하기 위해 풀-업(pull-up) 트랜지스터에 부트스트래핑 기법을 적용한다. 일반적인 게이트 구동 회로는 부트스트래핑 기법이 적용되는 노드인 Q node와 이를 제어하기 위한 인버터 구조의 노드인 QB node를 포함한다. 박막 트랜지스터(Thin film transistor; TFT)의 게이트 전압은 부트스트래핑 기법이 적용됨으로써 상승하며, 이로써 출력단으로 전압을 전달한다.
일반적으로 게이트 구동 회로는 Q node를 방전시키기 위해 QB node 전압을 항상 충전시킨다. 따라서 풀-다운(pull-down) 유닛에 대해 지속적으로 게이트 바이어스 스트레스(gate bias stress)가 가해진다. 이는 박막 트랜지스터의 열화와 직결되어 박막 트랜지스터의 전기적 특성 (문턱전압 이동, 온 전류 감소 등)의 변화를 일으키며, 회로의 안정성에 직접적인 영향을 미친다.
본 발명은 이와 같은 문제점을 해결하기 위하여, QB node를 제거하여 풀-다운 유닛에 대한 게이트 바이어스 스트레스를 최소화하고, 2개의 리플 제어부를 통해 출력 노드로 전달될 수 있는 리플을 차단하며, 게이트 구동 신호를 출력하지 않는 경우에는 출력 노드를 100% duty로 방전시킴으로써 멀티 출력을 방지할 수 있는 고신뢰성 게이트 구동 회로를 제안한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른, 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는, 상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터; 레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 구동 회로에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부; 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및 레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되, 상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용한다.
바람직하게, 상기 입력 노드는 상기 스타트 신호를 입력 받아 프리차지(pre-charge)되고, 상기 프리차지된 입력 노드가 상기 제1 리플 제어부의 일단을 통해 제공된 하이(high) 상태의 전압에 의해 부트스트랩(bootstrap)되고, 상기 부트스트랩된 입력 노드에 의해 상기 출력 트랜지스터가 턴-온 됨으로써, 상기 게이트 구동 신호가 상기 출력 노드로 출력된다.
바람직하게, 상기 제1 리플 제어부는, 상기 스타트 신호가 상기 게이트 구동 회로에 인가되면, 상기 제1 리플 제어부에 포함된 제1 부트스트랩 노드가 부트스트랩되는 것을 이용하여 상기 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공하되, 상기 제1 부트스트랩 노드는 상기 스타트 신호와 제1 클록 신호에 의해 프리차지된 후 제2 클록 신호에 의해 부트스트랩된다.
바람직하게, 상기 제1 리플 제어부는, 게이트로 상기 스타트 신호를 제공받고 드레인이 제1 클록 신호에 연결되고 소스가 제1 부트스트랩 노드에 연결되는 제1 트랜지스터; 게이트가 상기 제1 부트스트랩 노드에 연결되고 드레인이 제2 클록 신호에 연결되고 소스가 제1 노드에 연결되는 제2 트랜지스터; 게이트가 제3 클록 신호에 연결되고 드레인이 상기 제1 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제3 트랜지스터; 게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제4 트랜지스터; 및 일단이 상기 제1 부트스트랩 노드에 연결되고 타단이 상기 제1 노드에 연결되는 제1 커패시터를 포함하되, 상기 제1 노드는 상기 출력 트랜지스터의 드레인에 연결된다.
바람직하게, 상기 제1 트랜지스터는 상기 스타트 신호가 인가되면 상기 제1 클록 신호에 따라 상기 제1 부트스트랩 노드를 충전하고, 상기 제3 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 부트스트랩 노드의 전하를 상기 기준 전위로 방전하고, 상기 제4 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 노드의 전하를 상기 기준 전위로 방전한다.
바람직하게, 상기 제2 리플 제어부는, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하되, 상기 제1 풀-다운 트랜지스터 및 상기 제2 풀-다운 트랜지스터는 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 교대로 동작함으로써 상기 출력 노드의 전하를 상기 기준 전위로 방전한다.
바람직하게, 상기 제1 풀-다운 트랜지스터는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되고, 상기 제2 풀-다운 트랜지스터는, 제3 클록 신호에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되되, 상기 제1 풀-다운 트랜지스터는, 제1 클록 신호에 의해 프리차지된 상기 제2 부트스트랩 노드가 제2 클록 신호에 의해 부트스트랩됨으로써 턴-온된다.
바람직하게, 상기 풀-다운 트랜지스터 제어부는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 발생하는 부트스트래핑을 이용하여 상기 제1 풀-다운 트랜지스터의 동작을 제어한다.
바람직하게, 상기 풀-다운 트랜지스터 제어부는, 상기 제1 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 프리차지하고, 상기 제2 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 부트스트랩함으로써 상기 제1 풀-다운 트랜지스터를 턴-온시킨다.
바람직하게, 상기 풀-다운 트랜지스터 제어부는, 게이트가 상기 제1 클록 신호에 연결되고 일단이 상기 제1 클록 신호에 연결되고 타단이 제2 부트스트랩 노드에 연결됨으로써, 상기 제1 클록 신호에 따라 상기 제2 부트스트랩 노드를 충전하는 제5 트랜지스터; 게이트가 상기 제2 부트스트랩 노드에 연결되고 드레인이 상기 제2 클록 신호에 연결되고 소스가 제2 노드에 연결되는 제6 트랜지스터; 게이트가 제3 클록 신호에 연결되고 드레인이 상기 제2 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 부트스트랩 노드의 전하를 상기 기준 전위로 방전하는 제7 트랜지스터; 게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제2 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 노드의 전하를 상기 기준 전위로 방전하는 제8 트랜지스터; 및 일단이 제2 부트스트랩 노드에 연결되고 타단이 제2 노드에 연결되는 제2 커패시터(C2);를 포함한다.
바람직하게, 하이 상태의 상기 제1 클록 신호가 상기 제5 트랜지스터에 인가됨으로써 상기 제2 부트스트랩 노드가 프리차지(pre-charge)된 후, 상기 제6 트랜지스터에 연결된 상기 제2 클록 신호가 하이 상태가 됨에 따라 상기 제2 부트스트랩 노드가 부트스트랩되며, 상기 부트스트랩된 제2 부트스트랩 노드로 인해 상기 제1 풀-다운 트랜지스터가 턴-온됨으로써 상기 출력 노드의 전하가 상기 기준 전위로 방전된다.
바람직하게, 상기 게이트 구동 회로는, 상기 입력 노드에 충전된 전하를 방전함으로써 상기 게이트 구동 회로를 리셋하는 리셋 트랜지스터를 더 포함한다.
바람직하게, 상기 게이트 구동 회로는, 산화물 박막 트랜지스터(oxide TFT), 유기물 박막 트랜지스터(organic TFT), 수소화 비정질 박막 트랜지스터(a-Si:H), 또는 폴리실리콘 박막 트랜지스터(Poly-Si TFT)를 이용하여 구현된다.
본 발명의 일 실시예에 따르면, 복수의 픽셀들을 포함하는 디스플레이 패널; 상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서, 상기 게이트 드라이버는, 상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터; 레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 드라이버에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부; 상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및 레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되, 상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용한다.
본 발명의 일 실시예에 따르면, QB node를 제거하여 풀-다운 유닛에 대한 게이트 바이어스 스트레스를 최소화할 수 있다.
또한, 본 발명은 두개의 리플 제어부를 통해 누설 전류를 발생시키는 리플을 효과적으로 차단할 수 있다.
또한, 본 발명은 픽셀 구동에 관여하는 출력 전압을 100% duty로 방전시킴으로써 멀티 출력을 방지하여 게이트 구동 회로의 신뢰성과 안정성을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 개요를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른, 게이트 구동 회로의 회로도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 5는 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 CLK2와 P 노드의 파형을 나타낸다.
도 6은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 게이트 드라이버의 서로 다른 스테이지에서 각각 출력된 게이트 구동 신호의 시뮬레이션 결과를 나타낸다.
도 7은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 게이트 구동 신호의 파형을 나타낸다.
이하 설명하는 기술은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 이하 설명하는 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 이하 설명하는 기술의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 단지 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 이하 설명하는 기술의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서에서 사용되는 용어에서 단수의 표현은 문맥상 명백하게 다르게 해석되지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함한다" 등의 용어는 설시된 특징, 개수, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 단계 동작 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다.
도면에 대한 상세한 설명을 하기에 앞서, 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.
또, 방법 또는 동작 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 설명한다. 이하에서 언급되는 구성요소간의 연결은 특별한 언급이 없는 한 전기적 연결을 의미할 수 있다. 또한, 이하에서, 게이트(또는 제어단), 드레인 및 소스는 각각 게이트 전극, 드레인 전극 및 소스 전극을 의미한다.
도 1은 본 발명의 일 실시예에 따른, 디스플레이 장치의 개요를 도시한 도면이다.
도 1을 참조하면, 본 실시예에 의한 디스플레이 시스템은 디스플레이 패널(display panel, 1010), 게이트 드라이버(gate driver, 1020), 소스 드라이버(source driver, 1030)를 포함한다. 디스플레이 시스템은 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 컨트롤러(timing controller, 1040)를 포함할 수 있다.
타이밍 컨트롤러(1040)와 소스 드라이버(1030)는 디스플레이 패널의 특성에 따라 별개의 칩으로 형성될 수 있다. 또한, 예시된 도면과 같이 타이밍 컨트롤러(1040)와 소스 드라이버(1030)는 원 칩(one chip)으로 구현될 수 있다.
디스플레이 패널(1010)은 복수의 픽셀들(Pixels)을 포함한다. 각각의 픽셀은 게이트 라인(gl, 1050)을 통하여 게이트 드라이버(1020)와 전기적으로 연결되고, 소스 라인(sl, 1060)을 통하여 소스 드라이버(1030)와 전기적으로 연결된다. 소스 라인(1060)은 각각의 픽셀이 표시하여야 하는 계조 신호를 픽셀들에 전달한다. 소스 라인(1060) 및 게이트 라인(1050)은 도전성 선로로 구성된다.
이하에서는, 도 2 및 도 3을 참조하여 본 명세서에서 제안하는 게이트 구동 회로에 관해 설명한다.
도 2는 본 발명의 일 실시예에 따른, 게이트 구동 회로의 회로도를 나타낸다. 또한, 도 3은 본 발명의 일 실시예에 따른, 도 2에 개시된 게이트 구동 회로의 타이밍 다이어그램을 나타낸다.
본 명세서에서, 게이트 드라이버를 구성하는 각 스테이지에 구현될 수 있는 회로를 게이트 구동 회로로 지칭한다. 또한, 도 2에 개시된 게이트 구동 회로는 게이트 드라이버의 어느 한 스테이지(또는 채널)를 개요적으로 도시한 것이다.
도 2를 참조하면, 본 실시예에 따른 게이트 구동 회로(이하, 편의를 위해 ‘회로’로 지칭한다)는, 스타트 신호(VST)를 입력 받는 입력 노드(Q node), 게이트 구동 신호(VOUT)를 출력하는 출력 노드(O node)를 포함한다. 회로는 클록 신호로써 제1 클록 신호(이하, CLK1), 제2 클록 신호(이하, CLK2) 및 제3 클록 신호(이하, CLK3)를 제공받으며, 타단에 기준 전위(VSS)가 연결된다. 클록 신호(CLK1, CLK2 및 CLK3)는 33% duty ratio를 갖는다.
회로는 레벨 쉬프터(level-shifter)의 구조를 갖고 부트스트랩(bootstrap)을 통해 멀티 출력을 발생시킬 수 있는 리플을 일차적으로 방지(또는 차단)하는 제1 리플 제어부(2010)를 포함한다. 제1 리플 제어부(2010)는 스타트 신호(VST)가 게이트 구동 회로에 인가된 경우에만 출력 트랜지스터(T7)가 턴-온 되도록 함으로써 출력 노드(O)에 리플(ripple)이 발생하는 것을 방지한다. 이 과정에서, 제1 리플 제어부(2010)는 부트스트랩(bootstrap) 기법을 이용한다.
회로는 레벨 쉬프터와 풀-다운 트랜지스터를 이용하여 이차적으로 리플을 방지(또는 차단)하는 제2 리플 제어부(2020)를 포함한다. 제2 리플 제어부(2020)는 스타트 신호가 인가되어 게이트 구동 신호(VOUT)가 출력되는 시간 이외의 시간 동안 출력 노드의 전하를 기준 전위(VSS)로 방전함으로써 출력 노드에 리플이 발생하는 것을 방지한다.
또한, 회로는 레벨 쉬프터의 구조를 갖고 부트스트래핑을 통해 제2 리플 제어부의 일부인 풀-다운 트랜지스터의 동작을 제어함으로써 회로의 멀티출력을 방지하는 풀-다운 트랜지스터 제어부(2030)를 포함한다. 이 과정에서, 풀-다운 트랜지스터 제어부(2030)는 부트스트랩(bootstrap) 기법을 이용한다.
이하에서, 구체적으로 설명한다.
먼저, 회로는 프리차지 트랜지스터(T3)를 통해 스타트 신호(VST)를 입력 받아 입력 노드(Q)를 하이(high) 상태의 전압(또는 구동 전압)으로 프리차지(pre-charge)한다. 하이 상태의 전압으로 프리차지된 입력 노드(Q)의 전하는 전기적 플로팅(floating) 상태에 있다. 이후, 출력 트랜지스터(T7)의 드레인 전극(즉, P 노드)에 하이 상태의 전압이 제공되면, 입력 노드(Q)의 전위는 드레인 전극의 전위에 따라 부트스트랩되어 상승한다. 출력 트랜지스터(T7)는 게이트 전극에 부트스트랩되어 상승된 전압이 제공됨으로써 턴-온 되고, 출력 노드(o)를 통하여 하이 상태의 게이트 구동 신호를 출력한다.
제1 리플 제어부(2010)는, T1 트랜지스터, T2 트랜지스터, T4 트랜지스터, T5 트랜지스터 및 제1 커패시터(C1)를 포함하며, 레벨 쉬프터의 구조를 갖는다.
도2를 참조하면, 제1 부트스트랩 노드(또는 S 노드)는 T1 트랜지스터의 소스, T2 트랜지스터의 게이트, T4 트랜지스터의 드레인, 제1 커패시터 일단, 및 T14 트랜지스터의 게이트가 전기적으로 연결된 노드이다. P 노드는 제1 커패시터(C1)의 타단, T5 트랜지스터의 게이트, T2 트랜지스터의 소스 및 출력 트랜지스터(T7)의 드레인이 전기적으로 연결된 노드이다.
구체적으로, T1 트랜지스터는 게이트(gate)가 스타트 신호에 연결됨으로써 스타트 신호(VST)에 의해 제어되고, 드레인(drain)은 CLK1에 연결되며, 소스(source)는 S 노드에 연결된다. T2 트랜지스터는 S 노드에 의해 제어되고, 드레인이 CLK2에 연결되고, 소스가 P 노드에 연결된다. T4 트랜지스터는 CLK3에 의해 제어되고, 드레인이 S 노드에 연결되고, 소스가 기준 전위(VSS)에 연결된다. T5 트랜지스터는 CLK3에 의해 제어되고, 드레인이 P 노드에 연결되고, 소스가 기준 전위에 연결된다. T5 트랜지스터의 게이트는 T12 트랜지스터의 게이트, 제2 출력 트랜지스터(T8)의 게이트와도 전기적으로 연결된다. 제1 커패시터(C1)의 일단은 S 노드에 연결되고, 타단은 P 노드에 연결된다.
T1 트랜지스터는 스타트 신호가 인가되면 제1 클록 신호(CLK1)에 따라 제1 부트스트랩 노드(S 노드)를 충전한다. T4 트랜지스터는 제3 클록 신호(CLK3)에 따라 제1 부트스트랩 노드(S 노드)의 전하를 기준 전위로 방전한다. T5 트랜지스터는 제3 클록 신호에 따라 P 노드의 전하를 기준 전위로 방전한다.
제1 리플 제어부(2010)는, 스타트 신호가 게이트 구동 회로에 인가되면, 제1 리플 제어부에 포함된 제1 부트스트랩 노드(또는 S 노드)가 부트스트랩되는 것을 이용하여 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공한다.
제1 리플 제어부(2010)는 스타트 신호를 제공받고, 출력 트랜지스터(T7)의 드레인에 연결된 P 노드로 하이 상태의 전압을 전달한다. 구체적으로, T1 트랜지스터에 하이(high) 상태의 스타트 신호(VST)가 인가되면 T1 트랜지스터가 턴-온되고, CLK1의 하이 상태의 전압이 T1 트랜지스터를 통해 S 노드로 인가된다. 즉, S 노드가 프리차지된다. CLK1으로 인해 S 노드의 전위가 상승함으로써 T2 트랜지스터가 턴-온 되고, T2 트랜지스터의 드레인에 연결된 CLK2가 하이 상태가 됨으로 인해 T2 트랜지스터의 게이트 전압이 부트스트랩된다. 즉, S 노드의 전위가 부트스트랩되어 더욱 상승한다(도 3 참조). T2 트랜지스터의 게이트 전압(S 노드의 전위)이 부트스트랩됨으로 인해, P 노드로 하이 상태의 전압이 인가된다.
상술한 바와 같이, T1 트랜지스터의 게이트는 스타트 신호(VST)에 의해 제어되고, T2 트랜지스터의 게이트는 T1 트랜지스터의 소스가 연결된 S 노드에 의해 제어된다. 따라서, T2 트랜지스터는 스타트 신호가 인가되지 않는 구간에서는 동작하지 않는다. 제1 리플 제어부(2010)는 스타트 신호의 인가로 인해 게이트 구동 신호(VOUT)가 출력되는 구간(즉, 출력 구간)에서만 제2 클록 신호(CLK2)에 의해 P 노드로 전압이 인가될 수 있게 함으로써 일차적으로 P 노드와 출력 노드에 리플이 발생하는것을 방지한다. 이로써 제1 리플 제어부(2010)는 멀티 출력을 유발할 수 있는 리플을 일차적으로 제어한다.
다만, 스타트 신호(VST)가 인가되어 게이트 구동 신호(VOUT)가 출력되는 구간(즉, 출력 구간) 이외의 구간에서, T2 트랜지스터의 게이트와 소스/드레인이 오버랩(overlap)되어 발생되는 제1 기생 커패시턴스로 인해 제1 커플링 효과가 발생될 수 있다. 일 예로, 일반적으로 많이 사용되는 staggerd 구조의 TFT의 경우, 게이트와 소스/드레인 사이에 상당 부분의 면적이 오버랩됨으로써 기생 커패시턴스가 발생된다. 이러한 제1 커플링 효과로 인해 T2 트랜지스터의 게이트 전압이 상승할 수 있으며, 이 경우 T2 트랜지스터는 S 노드의 전위가 로우(low) 상태임에도 불구하고 턴-온될 수 있다. 이는 T2의 드레인에 인가되는 CLK2가 문턱 전압(V_H) 이상의 전압을 갖는 구간에서 발생될 수 있다(도 5 참조).
즉, P 노드에 리플이 발생할 수 있으며, 이 리플은 출력 트랜지스터(T7)의 게이트/드레인 사이의 제2 기생 커패시턴스로 인해 제2 커플링 효과를 발생시킨다. 제2 커플링 효과가 발생함으로써 출력 트랜지스터(T7)의 게이트 전압이 상승하며, 이로 인해 출력 트랜지스터(T7)가 턴-온되고, 출력 노드(O)로 전압이 인가될 수 있다. 즉, 스타트 신호가 인가되지 않았음에도 출력 노드(O)로 원치 않는 전압이 출력되는 멀티 출력이 발생될 수 있다. 도 3을 참조하면, 게이트 구동 신호(VOUT)가 출력된 이후, CLK2가 하이 상태인 구간에서 P 노드에 리플이 발생하는 것을 확인할 수 있다.
이 같은 현상을 방지하기 위하여, 회로는 제2 리플 제어부(2020) 및 풀-다운 트랜지스터 제어부(2030) 통해 2차적으로 멀티 출력을 방지한다.
제2 리플 제어부(2020)는 제1 풀-다운 트랜지스터(T13)와 제2 풀-다운 트랜지스터(T8)를 포함한다. 제1 풀-다운 트랜지스터(T13)의 드레인은 출력 노드(O)에 연결되고, 소스는 기준 전위(VSS)에 연결된다. 제2 풀-다운 트랜지스터(T8)는 CLK3에 의해 제어되며, 드레인이 출력 노드(O)에 연결되고 소스는 기준 전위(VSS)에 연결된다.
제1 풀-다운 트랜지스터(T13)와 제2 풀-다운 트랜지스터(T8)는 출력 노드의 전위를 낮추는 pull-down을 수행한다. 제1 풀-다운 트랜지스터(T13) 및 제2 풀-다운 트랜지스터(T8)는 게이트 구동 신호가 출력되는 시간(즉, 출력 구간) 이외의 시간 동안 교대로 동작함으로써 출력 노드(O)의 전하를 기준 전위(VSS)로 방전한다. 이로써 제2 리플 제어부(2020)는 멀티 출력을 유발할 수 있는 리플을 이차적으로 제어한다.
풀-다운 트랜지스터 제어부(2030)는 제2 리플 제어부(2020)와 관련된다. 풀-다운 트랜지스터 제어부(2030)는, 제2 부트스트랩 노드(또는 A 노드)에 발생하는 부트스트래핑을 통해 제1 풀-다운 트랜지스터(T13)의 동작을 제어하며, 제1 리플 제어부(2010)와 마찬가지로 레벨 쉬프터의 구조를 갖는다.
풀-다운 트랜지스터 제어부(2030)는 T9 트랜지스터, T10 트랜지스터, T11 트랜지스터, T12 트랜지스터 및 제2 커패시터(C2)를 포함한다.
도 2를 참조하면, 제2 부트스트랩 노드(또는 A 노드)는 T9 트랜지스터의 소스, T10 트랜지스터의 게이트, T11 트랜지스터의 드레인, T13 트랜지스터의 게이트, T14 트랜지스터의 드레인 및 제2 커패시터(C2)의 일단이 전기적으로 연결된 노드이다. 또한, B 노드는 T10 트랜지스터의 소스, 제2 커패시터(C2)의 타단, T12 트랜지스터의 드레인이 전기적으로 연결된 노드이다.
T9 트랜지스터의 게이트와 드레인은 CLK1에 연결되고, 소스는 A 노드와 연결된다. T9 트랜지스터는 CLK1에 따라 A 노드를 충전한다. T10 트랜지스터는 A 노드에 의해 제어되고, 드레인에 CLK2가 연결되며, 소스는 B 노드 일단이 연결된다. T11 트랜지스터는 CLK3에 의해 제어되고, 드레인은 A 노드에 연결되고 소스는 기준 전위(VSS)에 연결된다. T11 트랜지스터는 CLK3에 따라 턴-온 되어 A 노드의 전하를 기준 전위로 방전한다. T12 트랜지스터는 CLK3에 의해 제어되고, 드레인은 B 노드에 연결되고, 소스는 기준 전위(VSS)에 연결된다. 제2 커패시터(C2)의 일단은 A 노드에 연결되고, 타단은 B 노드에 연결된다. T12 트랜지스터는 CLK3에 따라 턴-온되어 B 노드의 전하를 기준 전위로 방전한다.
풀-다운 트랜지스터 제어부(2030)는 CLK1를 제공받아 A 노드를 프리차지하고, CLK2를 제공받아 A 노드를 부트스트랩함으로써 제1 풀-다운 트랜지스터(T13)를 턴-온 시킨다. 제1 풀-다운 트랜지스터(T13)는, CLK1에 의해 프리차지된 A 노드가 CLK2에 의해 부트스트랩됨으로써 턴-온되어 상기 출력 노드(O)의 전하를 기준 전위(VSS)로 방전한다.
구체적으로, CLK1이 하이 상태가 되어 T9 트랜지스터가 턴-온 되면, A 노드의 전위가 상승한다. 이후, A 노드의 전위가 상승함으로써 T10 트랜지스터가 턴-온되며, T10 트랜지스터의 드레인에 연결된 CLK2로 인해 T10 트랜지스터의 게이트 전압이 부트스트랩된다. 즉, A 노드의 전위가 부트스트랩되어 더욱 상승한다(도3 참조). A노드의 전위가 부트스트랩되면 제1 풀-다운 트랜지스터(T13)가 턴-온되고, 출력 노드(O)의 전하가 기준 전위(VSS)로 방전된다.
다만, CLK1이 하이 상태가 되어도, 스타트 신호(VST)가 인가된 때에는 S 노드의 전위가 상승함에 따라 T14 트랜지스터가 턴-온되므로, A 노드의 전위가 상승하지 않는다(도 3의 맨왼쪽 구간 참조).
도 3을 참조하면, A 노드가 부트스트랩되는 구간과 P 노드에 리플이 발생하는 구간이 같은 것을 확인할 수 있다. 따라서, 제1 풀-다운 트랜지스터(T13)는 P 노드에 리플이 발생하는 구간에 풀-다운 트랜지스터 제어부(2030)에 의해 턴-온됨으로써 효과적으로 출력 노드(O)를 pull-down 한다.
제2 풀-다운 트랜지스터(T8)는 출력 노드로 출력되는 게이트 구동 신호에 대해 추가적으로 pull-down을 수행한다. 구체적으로, 제2 풀-다운 트랜지스터(T8)는 제1 풀-다운 트랜지스터(T13)가 동작하지 않을 때, 하이 상태의 전압을 인가받아 출력 노드를 방전시킨다. CLK3이 하이 상태가 되면 제2 풀-다운 트랜지스터(T8)가 턴-온 된다. 이때, CLK1과 CLK2는 로우 상태이므로 A 노드의 전위가 낮다(도 3 참조). 따라서, 회로는 제1 풀-다운 트랜지스터(T13)와 함께 제2 풀-다운 트랜지스터(T8)를 이용함으로써 출력 노드를 100% duty로 방전한다.
출력 트랜지스터(T7)는 입력 노드(Q)에 의해 제어되고, 드레인은 P 노드에 연결되고 소스는 출력 노드(O)에 연결된다. 출력 노드(O)는 출력 트랜지스터(T7)의 소스, 제2 풀-다운 트랜지스터(T8)의 드레인, 및 제1 풀-다운 트랜지스터(T13)의 드레인에 전기적으로 연결된다. 출력 트랜지스터(T7)는 스타트 신호(VST)에 의해 프리차지된 입력 노드(Q)의 전압이 CLK2에 따라 부트스트랩됨으로써 턴-온되어 게이트 구동 신호(VOUT)를 출력 노드(O)로 출력한다.
게이트 구동 회로는 리셋 신호(RESET)를 제공받아 입력 노드(Q)에 충전된 전하를 방전(flush)함으로써 게이트 구동 회로를 리셋하는 리셋 트랜지스터(T6)를 포함한다. 리셋 트랜지스터(T6)는 리셋 신호에 의해 제어되며, 드레인이 입력 노드(Q)에 연결되고, 소스가 기준 전위(VSS)에 연결된다. 리셋 트랜지스터(T6)는 리셋 신호가 인가되면 턴-온 됨으로써 입력 노드(Q)의 전하를 기준 전위로 방전한다.
리셋 신호는, 이후 스테이지의 게이트 구동 회로에서 출력된 게이트 구동 신호(VOUT)에 해당한다. 즉, 이후 스테이지에서 게이트 구동 신호가 출력되면, 이전 스테이지의 게이트 구동 회로가 리셋된다. 자세한 설명은 도 4에 관한 설명을 참조한다.
회로는 공지된 다양한 종류의 TFT를 이용하여 구현될 수 있다. 일 예로, 회로는 a-Si:H, Poly-Si TFT, Organic TFT 또는 Oxide TFT 등을 이용하여 구현될 수 있다.
상술한 제1 리플 제어부(2010)와 제2 리플 제어부(2020) 및 풀-다운 트랜지스터 제어부(2030)를 통해, 출력 노드로 리플이 전달될 가능성을 현저히 낮추고, 게이트 구동 신호가 출력되는 구간을 제외한 구간에 대해 100% duty로 방전시킴으로써 효과적으로 멀티 출력을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른, 게이트 드라이버의 블록 다이어그램을 나타낸다.
도 4를 참조하면, 게이트 드라이버는 다수의 게이트 라인을 각각 구동하는 다수의 스테이지가 형성된 트랜지스터부(4010) 및 각 스테이지에 세 개의 클록 신호(CLK1, CLK2 및 CLK3)를 공급하는 클록 라인부(4020)를 포함한다.
트랜지스터부(4010)는 복수의 스테이지를 포함한다. 각 스테이지는 동일한 게이트 구동 회로로 구성되며, 세 개의 클록 신호를 제공받고, 스타트 신호의 입력에 따라 게이트 구동 신호(VOUT)를 출력한다. 각 스테이지에서 출력된 게이트 구동 신호는 전기적으로 연결된 게이트 라인(gl)을 구동한다(도1 참조). 일 예로, 상술한 도 2의 게이트 구동 회로가 각 스테이지에 구현될 수 있다.
제1 스타트 신호(VST1)가 제1 스테이지(Stage 1)에 입력되면, 제1 스테이지에서 제1 게이트 구동 신호(VOUT1)가 출력된다. 이후, 제1 스테이지에서 출력된 제1 게이트 구동 신호는 제2 스테이지(Stage 2)의 스타트 신호로 인가된다. 즉, 이전 스테이지에서 출력된 출력 신호는 다음 스테이지의 스타트 신호가 된다.
또한, 도 4를 참조하면, 이후 스테이지(stage n)에서 출력되는 게이트 구동 신호(VOUTn)는 바로 이전 스테이지(stage n-1)에 리셋 신호(Reset)로 작용하여 바로 이전 스테이지를 리셋시킨다.
이하에서는, 도 5 내지 도 7을 통해, 도 2의 회로를 이용하여 시뮬레이션을 수행한 결과에 대해 설명한다. 이하의 시뮬레이션 결과들은, IGZO를 반도체 층으로 하는 Oxide TFT를 이용하여 SmartSpice 시뮬레이션으로 진행된 것이다. 사용된 모델의 이동도와 문턱 전압(threshold valtage)은 각각 31cm^2/V*s, +0.65V이며, channel length는 5um이다. 또한, 클록 신호(CLK), 스타트 신호(VST) 및 리셋 신호(RESET)는 -5 ~ +28V로 스윙한다. 기준 전위(VSS)는 -5V의 전압을 갖는다.
도 5는 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 CLK2와 P 노드의 파형을 나타낸다.
도 5를 참조하면, 게이트 구동 신호가 출력되는 구간 이외의 구간에서 제2 클록 신호(CLK2)에 따라 P 노드에 리플이 발생되는 것을 확인할 수 있다.
tran1.v(clk2)는 CLK2의 파형을 나타내고, tran1.v(p1)은 P 노드의 파형을 나타낸다. 100u~200u 구간은, 스타트 신호가 인가된 후 CLK2가 하이 상태가 됨에 따라 P 노드의 전압이 상승하는 것을 나타낸다. 이후의 200u~500u 구간은, 스타트 신호가 인가되지 않아 게이트 구동 신호가 출력되지 않는 구간이다.
도 5를 참조하면, 스타트 신호가 인가되지 않았음에도, CLK2의 전압이 하이 상태가 될 때마다 tran1.v(p1)의 전압이 -6.9 ~-4.3V까지 스윙함으로써 리플이 발생된 것을 알 수 있다. 이는 도 2 및 도 3에 관한 설명에서 상술한 바와 같이, T2 트랜지스터의 기생 커패시턴스를 통한 커플링 효과에 기인한다.
도 6은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 게이트 드라이버의 서로 다른 스테이지에서 각각 출력된 게이트 구동 신호의 시뮬레이션 결과를 나타낸다.
tran1.v(p1)은, P 노드의 파형을 나타내고, tran1.v(a1)은 A 노드의 파형을 나타내고, tran1.v(vout1)은 게이트 구동 신호(VOUT)의 파형을 나타낸다. A 노드의 부트스트래핑 전압은 +43.8V이다.
다시 도 3을 참조하면, A 노드에 부트스트래핑이 발생하는 구간과 P 노드에 리플이 발생하는 구간이 동일 한 것을 알 수 있다. 따라서, 제1 풀-다운 트랜지스터는 P 노드에 리플이 발생하는 구간에서 부트스트랩된 A 노드에 의해 턴-온 됨으로써, 더욱 효과적으로 출력 노드의 전하를 방전하여 pull-down 할 수 있다.
이는 도 6을 통해서도 확인할 수 있다. 도 6을 살펴보면, 100u~200u 구간에서 게이트 구동 신호가 출력된 이후, 스타트 신호가 인가되지 않은 구간(200us 이후 구간)에서는 A 노드에 부트스트래핑이 발생함에도 P 노드에 리플이 발생되지 않는 것을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 따른, 도 2의 회로를 이용한 시뮬레이션을 통해 측정된 게이트 구동 신호의 파형을 나타낸다.
구체적으로, 도 7은 도 2의 게이트 구동 회로가 구현된 게이트 드라이버의 471, 475 및 479번째 스테이지에서 각각 출력된 게이트 구동 신호(VOUT)의 시뮬레이션 파형을 나타낸다.
tran1.v(vout1)은 471번째 스테이지에서 출력된 게이트 구동 신호를 나타낸다. tran1.v(vout5)는 475번째 스테이지에서 출력된 게이트 구동 신호를 나타낸다. tran1.v(vout9)는 479번째 스테이지에서 출력된 게이트 구동 신호를 나타낸다.
tran1.v(vout1)은 3.52us 상승 시간(rise time) 동안 전압이 +27.6V까지 상승했다. tran1.v(vout5)은 4.10us 상승 시간 동안 전압이 +27.5V까지 상승했다. tran1.v(vout9)는 4.07us 상승 시간 동안 전압이 +27.5V까지 상승했다.
따라서, 도시된 바와 같이, 도 2의 게이트 구동 회로를 사용한 게이트 드라이버에서 일정한 크기의 게이트 구동 신호가 출력되는 것을 시뮬레이션을 통해 확인할 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 전술한 기술에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 전술한 기술의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 전술한 기술의 권리범위에 포함되는 것이 자명하다고 할 것이다.
1010: 디스플레이 패널
1020: 게이트 드라이버
1030: 소스 드라이버
1040: 타이밍 컨트롤러
1050: 게이트 라인(gl)
1060: 소스 라인(sl)
2010: 제1 리플 제어부
2020: 제2 리플 제어부
2030: 풀-다운 트랜지스터 제어부

Claims (26)

  1. 스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는,
    상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터;
    레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 구동 회로에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부;
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및
    레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되,
    상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용하는, 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 입력 노드는 상기 스타트 신호를 입력 받아 프리차지(pre-charge)되고, 상기 프리차지된 입력 노드가 상기 제1 리플 제어부의 일단을 통해 제공된 하이(high) 상태의 전압에 의해 부트스트랩(bootstrap)되고, 상기 부트스트랩된 입력 노드에 의해 상기 출력 트랜지스터가 턴-온 됨으로써, 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 제1 리플 제어부는, 상기 스타트 신호가 상기 게이트 구동 회로에 인가되면, 상기 제1 리플 제어부에 포함된 제1 부트스트랩 노드가 부트스트랩되는 것을 이용하여 상기 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공하되,
    상기 제1 부트스트랩 노드는 상기 스타트 신호와 제1 클록 신호에 의해 프리차지된 후 제2 클록 신호에 의해 부트스트랩되는, 게이트 구동 회로.
  4. 제1항에 있어서,
    상기 제1 리플 제어부는,
    게이트로 상기 스타트 신호를 제공받고 드레인이 제1 클록 신호에 연결되고 소스가 제1 부트스트랩 노드에 연결되는 제1 트랜지스터;
    게이트가 상기 제1 부트스트랩 노드에 연결되고 드레인이 제2 클록 신호에 연결되고 소스가 제1 노드에 연결되는 제2 트랜지스터;
    게이트가 제3 클록 신호에 연결되고 드레인이 상기 제1 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제3 트랜지스터;
    게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제4 트랜지스터; 및
    일단이 상기 제1 부트스트랩 노드에 연결되고 타단이 상기 제1 노드에 연결되는 제1 커패시터를 포함하되,
    상기 제1 노드는 상기 출력 트랜지스터의 드레인에 연결되는, 게이트 구동 회로
  5. 제4항에 있어서,
    상기 제1 트랜지스터는 상기 스타트 신호가 인가되면 상기 제1 클록 신호에 따라 상기 제1 부트스트랩 노드를 충전하고, 상기 제3 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 부트스트랩 노드의 전하를 상기 기준 전위로 방전하고, 상기 제4 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 노드의 전하를 상기 기준 전위로 방전하는, 게이트 구동 회로.
  6. 제1항에 있어서,
    상기 제2 리플 제어부는, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하되,
    상기 제1 풀-다운 트랜지스터 및 상기 제2 풀-다운 트랜지스터는 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 교대로 동작함으로써 상기 출력 노드의 전하를 상기 기준 전위로 방전하는, 게이트 구동 회로.
  7. 제6항에 있어서,
    상기 제1 풀-다운 트랜지스터는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되고,
    상기 제2 풀-다운 트랜지스터는, 제3 클록 신호에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되되,
    상기 제1 풀-다운 트랜지스터는, 제1 클록 신호에 의해 프리차지된 상기 제2 부트스트랩 노드가 제2 클록 신호에 의해 부트스트랩됨으로써 턴-온되는, 게이트 구동 회로.
  8. 제6항에 있어서,
    상기 풀-다운 트랜지스터 제어부는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 발생하는 부트스트래핑을 이용하여 상기 제1 풀-다운 트랜지스터의 동작을 제어하는, 게이트 구동 회로.
  9. 제8항에 있어서,
    상기 풀-다운 트랜지스터 제어부는, 제1 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 프리차지하고, 제2 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 부트스트랩함으로써 상기 제1 풀-다운 트랜지스터를 턴-온시키는, 게이트 구동 회로.
  10. 제9항에 있어서,
    상기 풀-다운 트랜지스터 제어부는,
    게이트가 상기 제1 클록 신호에 연결되고 일단이 상기 제1 클록 신호에 연결되고 타단이 제2 부트스트랩 노드에 연결됨으로써, 상기 제1 클록 신호에 따라 상기 제2 부트스트랩 노드를 충전하는 제5 트랜지스터;
    게이트가 상기 제2 부트스트랩 노드에 연결되고 드레인이 상기 제2 클록 신호에 연결되고 소스가 제2 노드에 연결되는 제6 트랜지스터;
    게이트가 제3 클록 신호에 연결되고 드레인이 상기 제2 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 턴-온 되어 상기 제2 부트스트랩 노드의 전하를 상기 기준 전위로 방전하는 제7 트랜지스터;
    게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제2 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 턴-온되어 상기 제2 노드의 전하를 상기 기준 전위로 방전하는 제8 트랜지스터; 및
    일단이 제2 부트스트랩 노드에 연결되고 타단이 제2 노드에 연결되는 제2 커패시터(C2);를 포함하는, 게이트 구동 회로.
  11. 제10항에 있어서,
    하이 상태의 상기 제1 클록 신호가 상기 제5 트랜지스터에 인가됨으로써 상기 제2 부트스트랩 노드가 프리차지(pre-charge)된 후, 상기 제6 트랜지스터에 연결된 상기 제2 클록 신호가 하이 상태가 됨에 따라 상기 제2 부트스트랩 노드가 부트스트랩되며, 상기 부트스트랩된 제2 부트스트랩 노드로 인해 상기 제1 풀-다운 트랜지스터가 턴-온됨으로써 상기 출력 노드의 전하가 상기 기준 전위로 방전되는, 게이트 구동 회로.
  12. 제1항에 있어서,
    상기 게이트 구동 회로는, 상기 입력 노드에 충전된 전하를 방전함으로써 상기 게이트 구동 회로를 리셋하는 리셋 트랜지스터를 더 포함하는, 게이트 구동 회로.
  13. 제1항에 있어서,
    상기 게이트 구동 회로는, 산화물 박막 트랜지스터(oxide TFT), 유기물 박막 트랜지스터(organic TFT), 수소화 비정질 박막 트랜지스터(a-Si:H), 또는 폴리실리콘 박막 트랜지스터(Poly-Si TFT)를 이용하여 구현되는, 게이트 구동 회로.
  14. 복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및
    스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서,
    상기 게이트 드라이버는,
    상기 스타트 신호를 제공받는 입력 노드에 의해 제어되고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 출력 트랜지스터;
    레벨-쉬프터(level-shifter)의 구조를 갖고, 상기 스타트 신호가 상기 게이트 드라이버에 인가된 경우에만 상기 출력 트랜지스터가 턴-온 되도록 함으로써 상기 출력 노드에 리플(ripple)이 발생하는 것을 방지하는 제1 리플 제어부;
    상기 스타트 신호가 인가되어 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 상기 출력 노드의 전하를 기준 전위로 방전함으로써 상기 출력 노드에 리플이 발생하는 것을 방지하는 제2 리플 제어부; 및
    레벨-쉬프터의 구조를 갖고, 상기 제2 리플 제어부의 일부를 제어하는 풀-다운 트랜지스터 제어부;를 포함하되,
    상기 출력 트랜지스터의 게이트는 상기 입력 노드에 연결되고, 드레인은 상기 제1 리플 제어부의 일단에 연결되고, 소스는 상기 출력 노드에 연결되며, 상기 제1 리플 제어부 및 상기 풀-다운 트랜지스터 제어부는 각각 부트스트랩(bootstrap) 기법을 이용하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 입력 노드는 상기 스타트 신호를 입력 받아 프리차지(pre-charge)되고, 상기 프리차지된 입력 노드가 상기 제1 리플 제어부의 일단을 통해 제공된 하이(high) 상태의 전압에 의해 부트스트랩(bootstrap)되고, 상기 부트스트랩된 입력 노드에 의해 상기 출력 트랜지스터가 턴-온 됨으로써, 상기 게이트 구동 신호가 상기 출력 노드로 출력되는, 디스플레이 장치.
  16. 제14항에 있어서,
    상기 제1 리플 제어부는, 상기 스타트 신호가 상기 게이트 드라이버에 인가되면, 상기 제1 리플 제어부에 포함된 제1 부트스트랩 노드가 부트스트랩되는 것을 이용하여 상기 출력 트랜지스터의 드레인으로 하이 상태의 전압을 제공하되,
    상기 제1 부트스트랩 노드는 상기 스타트 신호와 제1 클록 신호에 의해 프리차지된 후 제2 클록 신호에 의해 부트스트랩되는, 디스플레이 장치.
  17. 제14항에 있어서,
    상기 제1 리플 제어부는,
    게이트로 상기 스타트 신호를 제공받고 드레인이 제1 클록 신호에 연결되고 소스가 제1 부트스트랩 노드에 연결되는 제1 트랜지스터;
    게이트가 상기 제1 부트스트랩 노드에 연결되고 드레인이 제2 클록 신호에 연결되고 소스가 제1 노드에 연결되는 제2 트랜지스터;
    게이트가 제3 클록 신호에 연결되고 드레인이 상기 제1 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제3 트랜지스터;
    게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제1 노드에 연결되고 소스가 상기 기준 전위에 연결되는 제4 트랜지스터; 및
    일단이 상기 제1 부트스트랩 노드에 연결되고 타단이 상기 제1 노드에 연결되는 제1 커패시터를 포함하되,
    상기 제1 노드는 상기 출력 트랜지스터의 드레인에 연결되는, 디스플레이 장치
  18. 제17항에 있어서,
    상기 제1 트랜지스터는 상기 스타트 신호가 인가되면 상기 제1 클록 신호에 따라 상기 제1 부트스트랩 노드를 충전하고, 상기 제3 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 부트스트랩 노드의 전하를 상기 기준 전위로 방전하고, 상기 제4 트랜지스터는 상기 제3 클록 신호에 따라 상기 제1 노드의 전하를 상기 기준 전위로 방전하는, 디스플레이 장치.
  19. 제14항에 있어서,
    상기 제2 리플 제어부는, 제1 풀-다운 트랜지스터 및 제2 풀-다운 트랜지스터를 포함하되,
    상기 제1 풀-다운 트랜지스터 및 상기 제2 풀-다운 트랜지스터는 상기 게이트 구동 신호가 출력되는 시간 이외의 시간 동안 교대로 동작함으로써 상기 출력 노드의 전하를 상기 기준 전위로 방전하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1 풀-다운 트랜지스터는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되고,
    상기 제2 풀-다운 트랜지스터는, 제3 클록 신호에 의해 제어되고 드레인이 상기 출력 노드에 연결되고 소스가 상기 기준 전위에 연결되되,
    상기 제1 풀-다운 트랜지스터는, 제1 클록 신호에 의해 프리차지된 상기 제2 부트스트랩 노드가 제2 클록 신호에 의해 부트스트랩됨으로써 턴-온되는, 디스플레이 장치.
  21. 제19항에 있어서,
    상기 풀-다운 트랜지스터 제어부는, 상기 풀-다운 트랜지스터 제어부에 포함된 제2 부트스트랩 노드에 발생하는 부트스트래핑을 이용하여 상기 제1 풀-다운 트랜지스터의 동작을 제어하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 풀-다운 트랜지스터 제어부는, 제1 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 프리차지하고, 제2 클록 신호를 제공받아 상기 제2 부트스트랩 노드를 부트스트랩함으로써 상기 제1 풀-다운 트랜지스터를 턴-온시키는, 디스플레이 장치.
  23. 제22항에 있어서,
    상기 풀-다운 트랜지스터 제어부는,
    게이트가 상기 제1 클록 신호에 연결되고 일단이 상기 제1 클록 신호에 연결되고 타단이 제2 부트스트랩 노드에 연결됨으로써, 상기 제1 클록 신호에 따라 상기 제2 부트스트랩 노드를 충전하는 제5 트랜지스터;
    게이트가 상기 제2 부트스트랩 노드에 연결되고 드레인이 상기 제2 클록 신호에 연결되고 소스가 제2 노드에 연결되는 제6 트랜지스터;
    게이트가 제3 클록 신호에 연결되고 드레인이 상기 제2 부트스트랩 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 부트스트랩 노드의 전하를 상기 기준 전위로 방전하는 제7 트랜지스터;
    게이트가 상기 제3 클록 신호에 연결되고 드레인이 상기 제2 노드에 연결되고 소스가 상기 기준 전위에 연결됨으로써, 상기 제3 클록 신호에 따라 상기 제2 노드의 전하를 상기 기준 전위로 방전하는 제8 트랜지스터; 및
    일단이 제2 부트스트랩 노드에 연결되고 타단이 제2 노드에 연결되는 제2 커패시터(C2);를 포함하는, 디스플레이 장치.
  24. 제23항에 있어서,
    하이 상태의 상기 제1 클록 신호가 상기 제5 트랜지스터에 인가됨으로써 상기 제2 부트스트랩 노드가 프리차지(pre-charge)된 후, 상기 제6 트랜지스터에 연결된 상기 제2 클록 신호가 하이 상태가 됨에 따라 상기 제2 부트스트랩 노드가 부트스트랩되며, 상기 부트스트랩된 제2 부트스트랩 노드로 인해 상기 제1 풀-다운 트랜지스터가 턴-온됨으로써 상기 출력 노드의 전하가 상기 기준 전위로 방전되는, 디스플레이 장치.
  25. 제14항에 있어서,
    상기 디스플레이 장치는, 상기 입력 노드에 충전된 전하를 방전함으로써 상기 게이트 드라이버를 리셋하는 리셋 트랜지스터를 더 포함하는, 디스플레이 장치.
  26. 제14항에 있어서,
    상기 게이트 드라이버는, 산화물 박막 트랜지스터(oxide TFT), 유기물 박막 트랜지스터(organic TFT), 수소화 비정질 박막 트랜지스터(a-Si:H), 또는 폴리실리콘 박막 트랜지스터(Poly-Si TFT)를 이용하여 구현되는, 디스플레이 장치
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349235A (zh) * 2019-08-09 2021-02-09 瀚宇彩晶股份有限公司 栅极驱动电路和显示面板
CN113643638A (zh) * 2020-04-27 2021-11-12 瀚宇彩晶股份有限公司 栅极驱动电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030072701A (ko) * 2002-03-06 2003-09-19 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
KR20080019116A (ko) * 2006-08-24 2008-03-03 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20080033565A (ko) * 2006-10-12 2008-04-17 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시 장치
JP2010040074A (ja) * 2008-08-01 2010-02-18 Casio Comput Co Ltd フリップフロップ回路、シフトレジスタ及び電子機器
KR20130139328A (ko) * 2012-04-13 2013-12-20 보에 테크놀로지 그룹 컴퍼니 리미티드 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치
KR20150124925A (ko) * 2014-04-29 2015-11-06 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
KR101780343B1 (ko) * 2016-05-25 2017-09-21 성균관대학교산학협력단 게이트 드라이버 및 이를 포함하는 디스플레이 장치
KR101780346B1 (ko) * 2016-05-25 2017-10-10 성균관대학교산학협력단 고속 게이트 구동 회로

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030072701A (ko) * 2002-03-06 2003-09-19 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
KR20080019116A (ko) * 2006-08-24 2008-03-03 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20080033565A (ko) * 2006-10-12 2008-04-17 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시 장치
JP2010040074A (ja) * 2008-08-01 2010-02-18 Casio Comput Co Ltd フリップフロップ回路、シフトレジスタ及び電子機器
KR20130139328A (ko) * 2012-04-13 2013-12-20 보에 테크놀로지 그룹 컴퍼니 리미티드 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치
KR20150124925A (ko) * 2014-04-29 2015-11-06 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
KR101780343B1 (ko) * 2016-05-25 2017-09-21 성균관대학교산학협력단 게이트 드라이버 및 이를 포함하는 디스플레이 장치
KR101780346B1 (ko) * 2016-05-25 2017-10-10 성균관대학교산학협력단 고속 게이트 구동 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349235A (zh) * 2019-08-09 2021-02-09 瀚宇彩晶股份有限公司 栅极驱动电路和显示面板
CN113643638A (zh) * 2020-04-27 2021-11-12 瀚宇彩晶股份有限公司 栅极驱动电路

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