KR20170042718A - 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로 - Google Patents

저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로 Download PDF

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Abstract

캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, 제N 단계 GOA 유닛은 풀업 제어파트(100), 풀업파트(200), 제1 풀다운파트(400), 풀다운 유지회로파트(500) 및 하향 전송파트(600)를 포함하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로에 있어서, 상기 풀다운 유지회로파트(500)는 고저(高低)전위 반대방향 설계를 채택하며, 순차적으로 낮아지는 제1, 제2, 제3 직류 정전압 저전위(VSS1, VSS2, VSS3) 및 직류 정전압 고전위(H)를 설정하여, 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체적 특성이 GOA구동회로에 대한 영향문제를 해결할 수 있으며, 특히, 누전문제로 인한 GOA기능성 불량문제를 해결할 수 있으며; 또한, 현재 저온 폴리 실리콘 반도체 박막 트랜지스터의 GOA회로 중 풀다운 유지회로파트가 작용하지 않은 기간에서 제2 노드(P(N))의 전위가 상대적으로 높은 위치에 처하지 못하는 문제를 해결하여 제1 노드(Q(N))와 출력단(G(N))의 저 전위를 효율적으로 유지한다.

Description

저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로{LOW-TEMPERATURE POLYCRYSTALLINE SILICON SEMICONDUCTOR THIN-FILM TRANSISTOR-BASED GOA CIRCUIT}
본 발명은 디스플레이 분야에 관한 것이며, 특히 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로에 관한 것이다.
GOA(Gate Drive On Array)는 박막 트랜지스터(thin film transistor, TFT) 액정 디스플레이 어레이(Array) 제작 프로세스를 이용하여 게이트 전극 구동기기를 박막 트랜지스터 어레이 기판에 제작하여 라인 순서대로 스캔하는 것을 구현한 구동방식이다.
일반적으로, GOA회로는 주로 풀업파트(Pull-up part), 풀업제어파트(Pull-up control part), 하향 전송파트(Transfer part), 풀다운파트(Pull-down part), 풀다운 유지회로파트(Pull-down Holding part) 및 전위 상승을 책임지는 부스트파트(Boost part)로 구성되며, 부스트파트는 일반적으로 부트스트랩(bootstrap) 커패시터로 구성된다.
풀업파트는 주로 입력된 클럭 신호(Clock)를 박막 트랜지스터의 게이트 전극으로 출력하여 액정 디스플레이의 구동신호로 사용되는 것을 책임진다. 제어파트는 주로 풀업파트를 활성화시키는 것을 책임지며, 일반적으로 전 단계 GOA회로로부터 전달받은 신호로 작동된다. 풀다운파트는 주로 스캔신호를 출력한 후, 스캔신호(즉, 박막 트랜지스터의 게이트 전극의 전위)를 신속하게 낮은 레벨로 풀다운시키는 것을 책임진다. 풀다운 유지회로파트는 주로 스캔신호와 풀업파트의 신호를 비활성화 상태를 유지하도록 (즉, 설정된 네거티브전위) 책임진다. 부스트파트는 주로 풀업파트의 전위에 대하여 2차 상승시켜 풀업파트의 정상적 출력을 확보하는 것을 책임진다.
저온 폴리 실리콘(Low Temperature Poly-silicon, LTPS) 반도체 박막 트랜지스터의 발전에 따라 LTPS-TFT 액정 디스플레이도 점차적으로 주목을 받고 있다.
LTPS-TFT 액정 디스플레이는 고해상도, 신속한 반응, 고선명도, 높은 구경비 등 장점을 구비한다. 저온 폴리 실리콘은 비정질 실리콘(a-Si)에 비하여 배열이 순서를 갖고 있으며 저온 폴리 실리콘 반도체 자체는 초고 전자이동성을 구비하며, 비정질 실리콘 반도체에 비해 상대적으로 100배 이상이 더 높으므로, GOA기술을 채택하여 게이트 전극 구동기기를 박막 트랜지스터 어레이 기판에 제작하여 시스템을 통합하는 목적을 달성하고, 공간을 절약하고 또한 구동IC의 비용을 절감한다. 그러나, 종래 기술에서 저온 폴리 실리콘 반도체 박막 트랜지스터의 GOA회로에 대한 개발이 적극적으로 이루어 지지 않았으며, 특히, 저온 폴리 실리콘 반도체 박막 트랜지스터의 전기적 특성으로 인한 많은 문제들을 극복해야 한다. 예를 들면, 전통적인 비정질 실리콘 반도체 박막 트랜지스터의 전기적 특성 중 임계치 전압은 일반적으로 0V보다 크며, 또한 부 임계치 영역의 전압은 전류에 비해 스윙이 상대적으로 크고, 그러나 저온 폴리 실리콘 반도체 박막 트랜지스터의 임계치 전압 값은 상대적으로 낮다(일반적으로 약 0V). 또한 부 임계치 영역의 스윙이 상대적으로 작으며, 그러나 GOA회로는 비활성화 상태인 경우 많은 소자들의 운영은 임계치 전압과 근사하며, 심지어 임계치 전압보다 높을 수 있다. 이렇게 된 경우, 회로 중 TFT의 누전과 작업 전류의 이동으로 LTPS GOA회로설계를 어렵게 만든다. 비정질 실리콘 반도체에 적용이 가능한 많은 스캔 구동회로가 저온 폴리 실리콘 반도체의 행 스캔구동 회로에 쉽게 적용할 수 없으며, 일부의 기능성 문제가 존재할 수 있으며, 그러므로 LTPS GOA회로가 작동할 수 없는 것을 직접적으로 초래하며, 따라서 회로설계시 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체의 특성이 GOA회로에 대한 영향을 반드시 고려해야 한다.
본 발명은 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체 특성이 GOA구동 회로에 대한 영향 문제 특히, 누전문제로 인한 GOA기능성 불량문제를 해결하고; 현재 저온 폴리 실리콘 반도체 박막 트랜지스터의 GOA회로 중 풀다운 유지회로파트가 작용하지 않은 기간에서 제2 노드의 전위가 상대적으로 높은 위치에 처하지 못하는 문제를 해결하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로를 제공하는데 있다.
상기 과제를 달성하기 위해, 본발명은 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로를 제공하였으며, 이는 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, N을 정수로 설정하면, 제N 단계 GOA 유닛은 풀업 제어파트, 풀업파트, 제1 풀다운파트, 풀다운 유지회로파트 및 하향 전송파트를 포함하며;
상기 풀업 제어파트는 게이트 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제1 트랜지스터를 포함하며;
상기 풀업파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제2 트랜지스터를 포함하며;
상기 풀다운 유지회로파트는 상기 제1 노드, 출력단, 직류 정전압 고전위 및 제1, 제2, 및 제3 직류 정전압 저전위에 전기적으로 연결되며;
상기 풀다운 유지회로파트는 고저전위 반 방향 설계를 채택하며, 게이트 전극과 소스 전극은 모두 직류 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제5 트랜지스터의 소스 전극에 전기적으로 연결되는 제3 트랜지스터;
게이트 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제4 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제5 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 제8 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제3 직류 정전압 저전위에 전기적으로 연결되는 제8 트랜지스터;
게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되는 제10 트랜지스터;
게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제12 트랜지스터;
게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제13 트랜지스터를 포함하며;
상기 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터는 정방형 고전위를 제공하여, 제12 트랜지스터와 제13 트랜지스터의 활성화에 사용되며; 상기 제8 트랜지스터는 작용기간의 네거티브 전위의 반대방향 부트스트랩을 구성하여, 작용기간에서 제2 노드에게 더 낮은 전위를 제공하는데 사용되며; 직류 정전압 고전위를 이용하여 작용하지 않은 기간에서 제2 노드로 적당한 고전위를 제공하여 제1 노드와 출력단이 저 전위를 유지하도록 하며;
상기 제1 풀다운파트는 상기 제1 노드, 제2 클럭 구동신호 및 제2 직류 정전압 저전위에 전기적으로 연결되고, 상기 제1 풀다운파트는 제2 클럭 구동신호에 의하여 상기 제1 노드의 전위를 상기 제2 직류 정전압 저전위까지 풀다운 시키며;
상기 제1 풀다운파트는 게이트 전극은 제2 클럭 구동신호에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제14 트랜지스터를 포함하며;
상기 하향 전송파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제15 트랜지스터를 포함하며;
상기 제2 직류 정전압 저전위는 제3 직류 정전압 저전위보다 크고, 제1 직류 정전압 저전위보다 작다.
상기 제4 트랜지스터, 제6 트랜지스터는 제8 트랜지스터와 직렬로 연결된다.
상기 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로는 상기 제1 노드와 출력단 사이에 전기적으로 연결되어 상기 제1 노드의 전위를 상승시키는 부스트파트를 더 포함한다.
상기 부스트파트는 일단은 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함한다.
제1 클럭 구동신호와 제2 클럭 구동신호의 파형 듀티비는 50/50보다 작으며; 제2 클럭 구동신호의 고전위 기간에서 상기 제14 트랜지스터는 상기 제1 노드의 전위를 상기 제2직류 정전압 저전위로 풀다운시킨다.
상기 제1 노드의 신호출력파형은 제1 클럭 구동신호와 제2 클럭 구동신호의 파형듀티비의 변화에 따라 변화한다.
상기 제1 노드의 신호출력파형은 "凸"자형으로 나타난다.
상기 GOA회로의 제1단계 연결관계에서, 제1 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 작동신호단에 전기적으로 연결된다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명에서 제공하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로는 풀다운 유지회로파트에서 고저(高低)전위 반 방향 설계를 채택하며, 순차적으로 낮아지는 제1, 제2, 제3 직류 정전압 저전위 및 직류 정전압 고전위를 설정하여, 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체적 특성이 GOA구동회로에 대한 영향문제를 해결할 수 있으며, 특히, 누전문제로 인한 GOA기능성 불량문제를 해결할 수 있으며; 또한, 현재 저온 폴리 실리콘 반도체 박막 트랜지스터의 GOA회로 중 풀다운 유지회로파트가 작용하지 않은 기간에서 제2 노드의 전위가 상대적으로 높은 위치에 처하지 못하는 문제를 해결하여 제1 노드와 출력단의 저 전위를 효율적으로 유지한다.
이하는 첨부한 도면을 결합하여 본 발명의 구체적 실시방식에 대하여 상세한 설명을 통해 본 발명의 기술방안과 기타 유익한 효과들이 명확하게 나타나게 한다.
첨부한 도면에서,
도 1은 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로의 일 실시예의 회로도이다.
도 2는 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로의 제1단계 연결관계의 회로도이다.
도 3은 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로의 제1 종류의 파형설정 및 핵심 노드의 출력파형도이다.
도 4는 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로의 제2 종류의 파형설정 및 핵심 노드의 출력파형도이다.
본 발명에서 채택한 기술수단 및 그 효과를 더 구체적으로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예와 첨부한 도면을 결합하여 상세설명을 한다.
도 1 내지 2를 참조하면, 본 발명은 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로를 제공한다. 도 1에서 도시된 바와 같이, 상기 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로는 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, N을 정수로 설정하면, 제N 단계 GOA 유닛은 풀업 제어파트(100), 풀업파트(200), 제1 풀다운파트(400), 풀다운 유지회로파트(500) 및 하향 전송파트(600)를 포함하고, 부스트파트(300)도 포함할 수 있다.
상기 풀업 제어파트(100)는 게이트 전극은 상기 제N단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단(ST(N-1))에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 출력단(G(N-1)), 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되는 제1 트랜지스터(T1)를 포함한다.
상기 풀업파트(200)는 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호(CKN)에 전기적으로 연결되고, 드레인 전극은 출력단(G(N))에 전기적으로 연결되는 제2 트랜지스터(T2)를 포함한다.
상기 부스트파트(300)는 일단은 제1 노드(Q(N))에 전기적으로 연결되고, 타단은 출력단(G(N))에 전기적으로 연결되는 커패시터(Cb)를 포함한다.
상기 풀다운 유지회로파트(500)는 상기 제1 노드(Q(N)), 출력단(G(N)), 직류 정전압 고전위(H), 및 제1, 제2, 및 제3 직류 정전압 저전위(VSS1, VSS2, VSS3)에 전기적으로 연결된다. 구체적으로, 상기 풀다운 유지회로파트(500)는 게이트 전극과 소스 전극은 모두 직류 정전압 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제5 트랜지스터(T5)의 소스 전극에 전기적으로 연결되는 제3 트랜지스터(T3); 게이트 전극은 제3 트랜지스터(T3)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제2 노드(P(N))에 전기적으로 연결되는 제4 트랜지스터(T4); 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제3 트랜지스터(T3)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위(VSS1)에 전기적으로 연결되는 제5 트랜지스터(T5); 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제8 트랜지스터(T8)의 소스 전극에 전기적으로 연결되는 제6 트랜지스터(T6); 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제6 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제3 직류 정전압 저전위(VSS3)에 전기적으로 연결되는 제8 트랜지스터(T8); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제6 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되는 제10 트랜지스터(T10); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위(VSS2)에 전기적으로 연결되는 제12 트랜지스터(T12); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위(VSS1)에 전기적으로 연결되는 제13 트랜지스터(T13)를 포함한다.
상기 제1 풀다운파트(400)는 게이트 전극은 제2 클럭 구동신호(XCKN)에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2 정전압저전위(VSS2)에 전기적으로 연결되는 제14 트랜지스터(T14)를 포함한다.
상기 하향 전송파트(600)는 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호(CKN)에 전기적으로 연결되고, 드레인 전극은 구동 출력단(ST(N))에 전기적으로 연결되는 제15 트랜지스터(T15)를 포함하며;
도 2에서 도시된 바와 같이, 상기 GOA회로의 제1 단계 연결관계에서, 제1 트랜지스터(T1)의 게이트 전극과 소스 전극은 모두 회로의 작동신호단(STV)에 전기적으로 연결된다.
특히 설명이 필요한 것은, 본 발명은 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로는 1개의 직류 정전압 고전위(H)와 3개의 직류 정전압 저전위(VSS1, VSS2, VSS3)를 설정하였으며, 3개의 직류 정전압 저전위는 순차적 하강하고, 즉, 제3 직류 정전압 저전위(VSS3)는 제2직류 정전압 저전위(VSS2)보다 작고, 제2직류 정전압 저전위(VSS2)는 제1직류 정전압 저전위(VSS1)보다 작으며, 상기 3개의 직류 정전압 저전위(VSS1, VSS2, VSS3)는 일반적으로 독립되어 따로 제어하므로, 쉽게 각자 다른 전위로 조절할 수 있다.
상기 풀다운 유지회로파트(500)는 고저전위 반 방향 설계를 채택하였으며, 상기 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 는 정방향의 고전위를 제공하여 제12 트랜지스터(T12)와 제13 트랜지스터(T13)를 활성화하는데 사용되고; 상기 제8 트랜지스터(T8)는 작용기간에서 네거티브 전위의 반대방향의 부트스트랩을 구성하여 작용기간에서 제2 노드(P(N))를 제3 직류 정전압 저전위(VSS3) 전위로 풀다운시키는데 사용된다; 비적용기간에서 직류 정전압 고전위(H)를 이용하여 제2 노드(P(N))로 적절한 고전위를 제공하여 제1 노드(Q(N))와 출력단(G(N))이 저전위를 유지하여 양자의 리플(Ripple) 전압을 제거한다. 상기 제4 트랜지스터(T4), 제6 트랜지스터(T6), 및 제8 트랜지스터(T8)는 직렬로 연결되어 누전을 방지할 수 있다. 상기 방식으로 풀다운 유지회로 파트(500)를 설정하므로 TFT과립 수량과 레이아웃(Layout) 공간을 감소할 수 있으며, 또한, 상기 제10 트랜지스터(T10)의 게이트 전극과 제2 노드(P(N))가 전기적으로 연결되므로 전위가 지나치게 높을 경우 상기 제10 트랜지스터(T10)에 대한 손상을 방지할 수 있다.
구체적으로, 상기 풀다운 유지회로파트(500)에서 제3 트랜지스터(T3), 제4 트랜지스터(T4)는 직류 정전압 고전위(H)로부터 제어를 받아 활성화상태에 처하며, 작용하지 않은 기간에서, 제5 트랜지스터(T5), 제6 트랜지스터(T6)까지는 제4 트랜지스터(T4)에서 제2 노드(P(N))로 직류 정전압 고전위(H)를 제공하며, 제2 노드(P(N))가 고전위일 경우, 제12 트랜지스터(T12), 제13 트랜지스터(T13)는 모두 활성화되고, 제12 트랜지스터(T12)를 통해 제1 노드(Q(N))의 전위를 제2 직류 정전압 저전위(VSS2)로 풀다운시키고, 제13 트랜지스터를 통해 출력단(G(N))의 전위를 제1 직류 정전압 저전위(VSS1)로 풀다운시킨다; 작용기간에, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8)의 게이트 전극은 제1 노드(Q(N))로부터 전송해온 고전위이고, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8)는 모두 활성화되고, 제5 트랜지스터(T5)를 통해 제4 트랜지스터(T4)의 게이트 전극의 전위를 제1 정전압 직류저전위(VSS1), 제4 트랜지스터(T4)까지 풀다운시키고, 제2 노드(P(N))로 더이상 직류 정전압 고전위(H)를 제공하지 않으며, 제6 트랜지스터(T6)와 제8 트랜지스터(T8)는 모두 활성화되므로, 제6 트랜지스터(T6)와 제8 트랜지스터(T8)를 통해 제2 노드(P(N))의 전위를 더 낮은 제3 직류 정전압 저전위(VSS3)로 풀다운시킨다
상기 풀다운 유지회로파트(500)는 직류 정전압 고전위(H), 및 3개의 직류 정전압 저전위(VSS1, VSS2, VSS3)를 조합하여 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체의 임계치 전압이 상대적으로 낮고, 부 임계치 영역의 스윙이 상대적으로 작은 등 특성이 GOA구동 회로에 대한 영양 문제를 해결할 수 있으며, 특히, 누전문제로 인한 GOA 기능성 불량문제를 해결할 수 있으며; 또한, 현재 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로 중 풀다운 유지회로파트가 작용하지 않은 기간에 제2 노드 전위가 상대적으로 높은 전위에 처하지 못하는 문제를 해결하여, 제1 노드(Q(N))와 출력단(G(N))의 저전위를 효율적으로 유지할 수 있다.
상기 부스트파트(300)는 작용하는 기간에 상기 제1 노드(Q(N))의 전위를 상승시키는데 사용된다.
상기 제1 풀다운파트(400)는 작용하지 않은 기간에서 제2 클럭 구동신호(XCKN)에 따라 상기 제1 노드(Q(N))의 전위를 상기 제2직류 정전압 저전위(VSS2)로 풀다운시킨다. 상기 GOA회로는 구동 출력단(ST(N))의 구동 출력신호를 이용하여 상하 단계의 전송신호로 사용하며, 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단(ST(N-1))과 제N단계 GOA유닛의 구동 출력단(ST(N))을 이용하여 상하 단계 전송을 하며, 제1 노드(Q(N))의 누전을 방지하고, 또한 독립적인 하향 전송파트(600)를 추가하므로 출력단(G(N))의 RC지연을 약화할 수 있다.
도 3, 도 4는 각각 두 종류의 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로의 파형설정과 핵심 노드의 출력파형도이다. 상기 제1 노드(Q(N))의 신호출력파형은 제1 클럭 구동신호(CKN)와 제2 클럭 구동신호(XCKN) 파형 듀티비의 변화에 따라 변화된다. 도 3에서 도시된 제1 클럭 구동신호(CKN)와 제2 클럭 구동신호(XCKN)의 파형 듀티비는 도 4에서 도시된 제1 클럭 구동신호(CKN)와 제2 클럭 구동신호(XCKN)의 파형 듀티비와 다르다. 도 3와 도 4에서, CK1N, CK2N은 각각 첫번째, 두번째 제1 클럭 구동신호(CKN)를 표시하고, XCK1N, XCK2N은 각각 첫번째, 두번째 제2 클럭 구동신호(XCKN)를 표시하며, 제1 클럭 구동신호(CKN)와 제2 클럭 구동신호(XCKN)의 파형 듀티비는 모두 50/50보다 작다; 도 1를 결합하면, 제2 클럭 구동신호(XCKN)의 고전위 기간에서, 상기 제14 트랜지스터(T14)는 상기 제1 노드(Q(N))의 전위를 상기 제2정전압저전위(VSS2)로 풀다운시킨다. 상기 제1 노드(Q(N))의 신호출력파형은 "凸"자형으로 나타나며, 상기 출력단(G(N))는 정상으로 출력된다.
이상 내용에 의하면, 본 발명에서 제공하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로는 풀다운 유지회로파트에서 고저(高低)전위 반 방향 설계를 채택하며, 순차적으로 낮아지는 제1, 제2, 제3 직류 정전압 저전위 및 직류 정전압 고전위를 설정하여, 저온 폴리 실리콘 반도체 박막 트랜지스터의 자체적 특성이 GOA구동회로에 대한 영향문제를 해결할 수 있으며, 특히, 누전문제로 인한 GOA기능성 불량문제를 해결할 수 있으며; 또한, 현재 저온 폴리 실리콘 반도체 박막 트랜지스터의 GOA회로 중 풀다운 유지회로파트가 작용하지 않은 기간에서 제2 노드의 전위가 상대적으로 높은 위치에 처하지 못하는 문제를 해결하여 제1 노드와 출력단의 저 전위를 효율적으로 유지한다.
본 기술분야의 기술자는 상기 내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 개변과 변형을 할 수 있으나, 이러한 개변과 변형은 전부다 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (9)

  1. 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, N을 정수로 설정하면, 제N 단계 GOA 유닛은 풀업 제어파트, 풀업파트, 제1 풀다운파트, 풀다운 유지회로파트 및 하향 전송파트를 포함하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로에 있어서,
    상기 풀업 제어파트는 게이트 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제1 트랜지스터를 포함하며;
    상기 풀업파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제2 트랜지스터를 포함하며;
    상기 풀다운 유지회로파트는 상기 제1 노드, 출력단, 직류 정전압 고전위 및 제1, 제2, 및 제3 직류 정전압 저전위에 전기적으로 연결되며;
    상기 풀다운 유지회로파트는 고저전위 반 방향 설계를 채택하며, 게이트 전극과 소스 전극은 모두 직류 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제5 트랜지스터의 소스 전극에 전기적으로 연결되는 제3 트랜지스터;
    게이트 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제4 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제5 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 제8 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제3 직류 정전압 저전위에 전기적으로 연결되는 제8 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되는 제10 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제12 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제13 트랜지스터를 포함하며;
    상기 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터는 정방형 고전위를 제공하여, 제12 트랜지스터와 제13 트랜지스터의 활성화에 사용되며; 상기 제8 트랜지스터는 작용기간의 네거티브 전위의 반대방향 부트스트랩을 구성하여, 작용기간에서 제2 노드에게 더 낮은 전위를 제공하는데 사용되며; 직류 정전압 고전위를 이용하여 작용하지 않은 기간에서 제2 노드로 적당한 고전위를 제공하여 제1 노드와 출력단이 저전위를 유지하도록 하며;
    상기 제1 풀다운파트는 상기 제1 노드, 제2 클럭 구동신호 및 제2 직류 정전압 저전위에 전기적으로 연결되고, 상기 제1 풀다운파트는 제2 클럭 구동신호에 의하여 상기 제1 노드의 전위를 상기 제2직류 정전압 저전위까지 풀다운 시키며;
    상기 제1 풀다운파트는 게이트 전극은 제2 클럭 구동신호에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제14 트랜지스터를 포함하며;
    상기 하향 전송파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제15 트랜지스터를 포함하며;
    상기 제2 직류 정전압 저전위는 제3 직류 정전압 저전위보다 크고, 제1 직류 정전압 저전위보다 작은 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  2. 청구항 제1항에 있어서,
    상기 제4 트랜지스터, 제6 트랜지스터는 제8 트랜지스터와 직렬로 연결된 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  3. 청구항 제1항에 있어서,
    상기 제1 노드와 출력단 사이에 전기적으로 연결되어 상기 제1 노드의 전위를 상승시키는 부스트파트를 더 포함하는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  4. 청구항 제3항에 있어서,
    상기 부스트파트는 일단은 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함하는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  5. 청구항 제1항에 있어서,
    제1 클럭 구동신호와 제2 클럭 구동신호의 파형 듀티비는 50/50보다 작으며; 제2 클럭 구동신호의 고전위 기간에서 상기 제14 트랜지스터는 상기 제1 노드의 전위를 상기 제2직류 정전압 저전위로 풀다운시키는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  6. 청구항 제3항에 있어서,
    상기 제1 노드의 신호출력파형은 제1 클럭 구동신호와 제2 클럭 구동신호의 파형 듀티비의 변화에 따라 변화하는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  7. 청구항 제6항에 있어서,
    상기 제1 노드의 신호 출력 파형은 "凸"자형으로 나타나는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  8. 청구항 1에 있어서,
    상기 GOA회로의 제1단계 연결관계에서, 제1 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 작동신호단에 전기적으로 연결되는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
  9. 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, N을 정수로 설정하면, 제N 단계 GOA 유닛은 풀업 제어파트, 풀업파트, 제1 풀다운파트, 풀다운 유지회로파트 및 하향 전송파트를 포함하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로에 있어서,
    상기 풀업 제어파트는 게이트 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 상기 제N단계 GOA 유닛의 전 단계인 제N-1단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제1 트랜지스터를 포함하며;
    상기 풀업파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제2 트랜지스터를 포함하며;
    상기 풀다운 유지회로파트는 상기 제1 노드, 출력단, 직류 정전압 고전위 및 제1, 제2, 및 제3 직류 정전압 저전위에 전기적으로 연결되며;
    상기 풀다운 유지회로파트는 고저전위 반 방향 설계를 채택하며,
    게이트 전극과 소스 전극은 모두 직류 정전압고전위에 전기적으로 연결되고, 드레인 전극은 제5 트랜지스터의 소스 전극에 전기적으로 연결되는 제3 트랜지스터;
    게이트 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제4 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제3 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제5 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 제8 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제3 직류 정전압 저전위에 전기적으로 연결되는 제8 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 직류 정전압 고전위에 전기적으로 연결되고, 드레인 전극은 제6 트랜지스터의 드레인 전극에 전기적으로 연결되는 제10 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제12 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 직류 정전압 저전위에 전기적으로 연결되는 제13 트랜지스터를 포함하며;
    상기 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터는 정방형 고전위를 제공하여, 제12 트랜지스터와 제13 트랜지스터의 활성화에 사용되며; 상기 제8 트랜지스터는 작용기간의 네거티브 전위의 반대방향 부트스트랩을 구성하여, 작용기간에서 제2 노드에게 더 낮은 전위를 제공하는데 사용되며; 직류 정전압 고전위를 이용하여 작용하지 않은 기간에서 제2 노드로 적당한 고전위를 제공하여 제1 노드와 출력단이 저 전위를 유지하도록 하며;
    상기 제1 풀다운파트는 상기 제1 노드, 제2 클럭 구동신호 및 제2 직류 정전압 저전위에 전기적으로 연결되고, 상기 제1 풀다운파트는 제2 클럭 구동신호에 의하여 상기 제1 노드의 전위를 상기 제2직류 정전압 저전위까지 풀다운 시키며;
    상기 제1 풀다운파트는 게이트 전극은 제2 클럭 구동신호에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 직류 정전압 저전위에 전기적으로 연결되는 제14 트랜지스터를 포함하며;
    상기 하향 전송파트는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 구동신호에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제15 트랜지스터를 포함하며;
    상기 제2 직류 정전압 저전위는 제3 직류 정전압 저전위보다 크고, 제1 직류 정전압 저전위보다 작으며;
    상기 제1 노드와 출력단 사이에 전기적으로 연결되어 상기 제1 노드의 전위를 상승시키는 부스트파트를 더 포함하며;
    여기서, 상기 부스트파트는 일단은 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함하며;
    여기서, 제1 클럭 구동신호와 제2 클럭 구동신호의 파형 듀티비는 50/50보다 작으며; 제2 클럭 구동신호의 고전위 기간에서 상기 제14 트랜지스터는 상기 제1 노드의 전위를 상기 제2직류 정전압 저전위로 풀다운시키며;
    여기서, 상기 제1 노드의 신호출력파형은 "凸"자형으로 나타나는 것을 특징으로 하는 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 GOA회로.
KR1020177007161A 2014-11-03 2015-02-06 저온 폴리 실리콘 반도체 박막 트랜지스터 기반 goa회로 KR101933324B1 (ko)

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