JP2007048382A - シフトレジスタ - Google Patents
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Abstract
【課題】 本発明は、トランジスタのしきい値電圧の変動を防止することができるシフトレジスタを提供する。
【解決手段】 本発明は、異なる位相を持つ複数のクロック信号CLKによって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、信号保持手段が非選択時、第1プルダウントランジスタQ2,Q5の制御電極と電流電極との間の電圧は、第2プルダウントランジスタQ3,Q6の制御電極と電流電極との間の電圧に対して、第1プルダウントランジスタQ2,Q5の電流電極の電位VSSを基準に逆極性である。
【選択図】図5
【解決手段】 本発明は、異なる位相を持つ複数のクロック信号CLKによって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、信号保持手段が非選択時、第1プルダウントランジスタQ2,Q5の制御電極と電流電極との間の電圧は、第2プルダウントランジスタQ3,Q6の制御電極と電流電極との間の電圧に対して、第1プルダウントランジスタQ2,Q5の電流電極の電位VSSを基準に逆極性である。
【選択図】図5
Description
本発明は、シフトレジスタに係る発明であって、特に、非晶質シリコン薄膜トランジスタを用いたシフトレジスタに関するものである。
液晶表示装置等の駆動回路に用いられる非晶質シリコン薄膜トランジスタ(以下、単にトランジスタともいう)は、ゲート電極に対し継続的にバイアスが印加された場合、トランジスタのしきい値電圧が比較的大きくシフトする。当該トランジスタを用いたシフトレジスタの場合、このしきい値電圧のシフトにより動作不良が生じる問題があった。そこで、従来のシフトレジスタでは、しきい値電圧のシフトに対し特許文献1乃至特許文献4に示すような様々な対策が講じられていた。
特許文献1では、トランジスタのしきい値が上昇する問題の対策として、ゲート電極に印加される電圧ストレスを低減できるように、ゲート電極のバイアスレベルを制御する回路を設けていた。また、特許文献2では、使用開始時にトランジスタのゲート電極に印加するバイアスを低くすると共に、所定の回路でトランジスタのしきい値の電圧変動を検知し、その変動に応じた電源電圧をシフトレジスタに供給していた。
特許文献3では、トランジスタのしきい値が上昇する問題の対策として、シフトレジスタに供給する電源電圧を周期的に変化させていた。また、特許文献4では、積算電圧調整動作期間を設け、しきい値電圧の上昇分を引き下げるように制御していた。
特許文献1乃至特許文献3において、上述のような対策を講じることにより、ゲート電極に印加されるバイアスのレベルを低減することはできる。しかし、特許文献1乃至特許文献3に示した対策を講じても、一定のバイアスはゲート電極に印加されるので、時間の経過とともにトランジスタのしきい値電圧は上昇し、回路の誤動作を招く可能性があった。これに加えて、特許文献2では、しきい値電圧変動を検知するための回路を装置外部に設けなければならず、回路が複雑化する欠点があった。また、特許文献3では、電源電圧を周期的に変化させるため、消費電力が増大するという問題があった。
一方、特許文献4では、表示ができない積算電圧調整動作期間は表示のブランキング期間に限定されるので、積算電圧調整動作期間を十分に長くとることが困難である問題がった。
そこで、本発明は、上述の問題を生じさせることなく、トランジスタのしきい値電圧の変動を防止することができるシフトレジスタを提供することを目的とする。
本発明に係る解決手段は、異なる位相を持つ複数のクロック信号によって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、信号保持手段は、出力ノードを充電するプルアップトランジスタと、互いに相補の関係にある第1制御信号と第2制御信号とで駆動され、出力ノードを放電する第1プルダウントランジスタ及び第2プルダウントランジスタとを備え、信号保持手段が非選択時、第1プルダウントランジスタの制御電極と電流電極との間の電圧は、第2プルダウントランジスタの制御電極と電流電極との間の電圧に対して、第1プルダウントランジスタの電流電極の電位を基準に逆極性である。
本発明に記載のシフトレジスタは、信号保持手段が非選択時、第1プルダウントランジスタの制御電極と電流電極との間の電圧は、第2プルダウントランジスタの制御電極と電流電極との間の電圧に対して、第1プルダウントランジスタの電流電極の電位を基準に逆極性であるので、トランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
以下、本発明の実施の形態を図を用いて説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
(実施の形態1)
図1は、本実施の形態に係るシフトレジスタの概略図である。図1では、信号保持手段である単位シフトレジスタSR1〜SR4を4段分縦続接続した例が示されている。また、図1に示すシフトレジスタは、互いに逆相の2相クロック信号CLK,/CLKで駆動されている。もちろん、図1のシフトレジスタは例示であり、本発明に係るシフトレジスタは3相以上のクロック信号で駆動することも可能である。図2では、3相のクロック信号C1,C2,C3で駆動されるシフトレジスタの例が示されている。
図1は、本実施の形態に係るシフトレジスタの概略図である。図1では、信号保持手段である単位シフトレジスタSR1〜SR4を4段分縦続接続した例が示されている。また、図1に示すシフトレジスタは、互いに逆相の2相クロック信号CLK,/CLKで駆動されている。もちろん、図1のシフトレジスタは例示であり、本発明に係るシフトレジスタは3相以上のクロック信号で駆動することも可能である。図2では、3相のクロック信号C1,C2,C3で駆動されるシフトレジスタの例が示されている。
図3は、図1に示すシフトレジスタの動作波形を示す。まず、単位シフトレジスタSR1において、ゲート線駆動信号Gn−1の入力部に開始信号INが入力される。そして、単位シフトレジスタSR1は、ゲート線駆動信号G1を出力する。このゲート線駆動信号G1が、次段の単位シフトレジスタSR2におけるゲート線駆動信号Gn−1の入力部に入力される。以下の単位シフトレジスタSR3,SR4も同様の動作を繰り返す。
各段の単位シフトレジスタSR1〜SR4には、接地電位VSSと電源電位VDDとが供給されている。また、奇数段の単位シフトレジスタSR1,SR3には、図3に示すようにクロック信号CLKが入力され、偶数段の単位シフトレジスタSR2,SR4には、図3に示すようにクロック信号/CLKが入力される。さらに、各段の単位シフトレジスタSR1〜SR4には、クロック信号CLK、/CLKの2倍の周期を持ち、互いに逆相の繰り返し信号PDCO,/PDCO,PDCE,/PDCE(図3では、図示せず)が入力される。なお、図3では、各段の単位シフトレジスタSR1〜SR4から出力されるゲート線駆動信号G1〜G4が図示されている。
図4には、図2に示すシフトレジスタの動作波形を示す。図4では、図2の動作波形と異なり、互いに重なることのない3相のクロック信号C1,C2,C3が示されている。また、単位シフトレジスタSR1,SR4には、互いに逆相の繰り返し信号PDC1,/PDC1、単位シフトレジスタSR2には、互いに逆相の繰り返し信号PDC2,/PDC2、単位シフトレジスタSR3には、互いに逆相の繰り返し信号PDC3,/PDC3がそれぞれ入力されている。
次に、図5は、N型の非晶質シリコン薄膜トランジスタ(以下、単にトランジスタともいう)を用いた、単位シフトレジスタの回路図である。なお、図5を含め本明細書では説明の都合上、低電位側の電源電圧を接地電位VSSとしているが、実使用においては画素に書込まれるデータの電位が基準となる。また、図5では、電源電位VDDは正電圧(例えば17V)、接地電位VSSは負電位(例えば−12V)が用いられている。
図5に示す単位シフトレジスタに接続されたゲート線が非選択状態の場合(単位シフトレジスタが非選択状態の場合)、出力ノードN8は、接続されたゲート線(図示せず)と絶縁膜を挟んで交叉するデータ線(図示せず)との間の寄生容量により生じる容量結合ノイズ等を低減するために、低インピーダンスでLレベルに維持する必要がある。ここで、出力ノードN8は、トランジスタQ1のソース電極と接続されている。なお、ゲート線上に正側ノイズが生じた場合、ゲート線は選択状態に近づき、当該ゲート線で選択する画素に誤ったデータが書込まれる可能性がある。
また、図5に示す単位シフトレジスタが非選択状態の場合、トランジスタQ1のゲート電極と接続されているノードN9もLレベルに維持する必要がある。これは、非選択状態においても、クロック信号CLKがノードN3に繰り返し入力されているためである。さらに、ノードN9のインピーダンスは、十分低くしておく必要がある。トランジスタQ1のドレイン電極(ノードN3)とゲート電極(ノードN9)との間には、ゲート電極部とドレイン電極部との重なりによって生じる比較的大きな寄生容量(図示せず)が存在する。そのため、ノードN9のインピーダンスが高いと、クロック信号CLKがLレベルからHレベルへ変化した場合、当該寄生容量を介してゲート電極(ノードN9)が結合され、ノードN9のレベルが高くなりトランジスタQ1がON状態となる可能性がある。
トランジスタQ1がON状態となると、図5に示す単位シフトレジスタが選択状態に近づき、ゲート線駆動信号Gnの出力部のレベルが一定分上昇することになる。このレベル上昇分が比較的小さくても、1フレーム間に同様の動作が繰り返し行なわれるので、画素に書込まれたHレベルのデータが徐々にデータ線にリークして低下し、Lデータのデータになるという問題が生じる。
次に、本実施の形態に係るシフトレジスタ(図5には、単位シフトレジスタが図示されている)の動作を、図6に示す動作波形を用いて説明する。説明を容易にするために、まず単位シフトレジスタが非選択状態(ゲート線駆動信号Gn=Lレベル)の時の動作を説明する。ここで、PDCO信号と/PDCO信号はトランジスタQ2,Q3,Q5,Q6を継続的にON状態にし、且つしきい値電圧のシフトを防止するための互いに相補な繰り返し信号である。なお、図6に示すように、PDCO信号及び/PDCO信号の周期は、クロック信号CLKの周期Tの2倍の2Tである。また、PDCO信号と/PDCO信号とのデューティが略50%である。
また、図5に示す単位シフトレジスタでは、トランジスタQ2及びトランジスタQ5のゲート電極がノードN12に、トランジスタQ3及びトランジスタQ6のゲート電極がノードN13にそれぞれ接続されている。さらに、トランジスタQ2及びトランジスタQ3のドレイン電極が出力ノードN8に、トランジスタQ5及びトランジスタQ6のドレイン電極がノードN9にそれぞれ接続されている。さらに、トランジスタQ2,Q3,Q5,Q6のソース電極は、接地電位VSSに接続されたノードN2にそれぞれ接続されている。
図6に示す動作波形では、図5に示す単位シフトレジスタが非選択状態(ゲート線駆動信号Gn=Lレベル)から選択状態(ゲート線駆動信号Gn=Hレベル)に移り、再び非選択状態(ゲート線駆動信号Gn=Lレベル)に移ることを示している。
図6の時刻t0でPDCO信号がLレベルからHレベル、/PDCO信号がHレベルからLレベルに変化する。ここで、便宜的にPDCO信号、/PDCO信号のLレベルを接地電位VSS、Hレベルを電源電位VDDとしているが、以下に述べる動作を満足できれば本発明はこれに限定されない。なお、PDCO信号はノードN6から入力され、/PDCO信号はノードN7から入力される。
PDCO信号がLレベルからHレベルに変化すると、電圧の変化分(VDD)が容量素子C1を介しノードN12に伝達される。トランジスタQ14,Q18,Q19はそれぞれノードN12側がアノードとなるようにダイオード接続され、ノードN12と接地電位VSSに接続されたノードN2との間で直列に接続されている。従って、ノードN12に結合した電圧はトランジスタQ14,Q18,Q19を介して接地電位VSSに放電される。トランジスタQ14,Q18,Q19の各トランジスタのしきい値電圧をVthとした場合、ノードN12のレベルが接地電位VSSを基準に3・Vthになった時に放電が停止し、ノードN12のレベルが3・Vthレベルにクランプされる。(電源電位VDD>3・Vthを仮定)。なお、トランジスタQ14とトランジスタQ18との接続点をノードN14、トランジスタQ18とトランジスタQ19との接続点をノードN16としている。
ここで、3・Vthの値はトランジスタをON状態にするために一定の余裕を持って行なえる電圧を意味している。この電圧が大きい程回路動作は安定することになるが、実際、後述するように、ノードN12,N13のレベルは、接地電位VSSを中心に最大で電源電位VDDの振幅で変化するので、電源電位VDDの1/2以下の値となる。
トランジスタQ16,Q20,Q21は、それぞれ接地電位VSSに接続されたノードN2側がアノードとなるようにダイオード接続され、ノードN12とノードN2との間で直列に接続されている。そのため、トランジスタQ16,Q20,Q21は、非選択状態では導通せず、ノードN12のレベルには影響を与えない。なお、トランジスタQ16とトランジスタQ20との接続点をノードN15、トランジスタQ20とトランジスタQ21との接続点をノードN17としている。
上記のノードN12のレベル(3・Vth)でトランジスタQ2,Q5がON状態となり、それぞれ出力ノードN8,ノードN9を接地電位VSSレベルにプルダウンするので、クロック信号CLKがHレベルになっても出力ノードN8のレベルは非選択状態のLレベルのままである。また、トランジスタQ10,Q11からなる部分は、後述するようにトランジスタQ11がOFF状態であるので、ノードN12のレベルには影響を与えない。トランジスタQ10は、ノードN12側がアノードとなるようにダイオード接続され、トランジスタQ11とはノードN11で接続されている。一方、トランジスタQ11は、ゲート電極がノードN10と接続され、ソース電極が接地電位VSSと接続している。
同時に、/PDCO信号がHレベルからLレベルに変化すると、電圧変化分(−VDD)が容量素子C2を介しノードN13に伝達される。トランジスタQ17,Q24,Q25はそれぞれ接地電位VSSに接続されたノードN2側がアノードとなるようにダイオード接続され、ノードN2とノードN13との間で直列に接続されている。従って、ノードN13に結合した電圧はトランジスタQ17,Q24,Q25を介して接地電位VSSに放電される。トランジスタQ17,Q24,Q25の各トランジスタのしきい値電圧をVthとした場合、ノードN13のレベルが接地電位VSSを基準にして−3・Vthになった時に放電が停止し、ノードN13のレベルが−3・Vthレベルにクランプされる。なお、トランジスタQ17とトランジスタQ24との接続点をノードN19、トランジスタQ24とトランジスタQ25との接続点をノードN21としている。
また、トランジスタQ15,Q22,Q23はそれぞれノードN13側がアノードとなるようにダイオード接続され、ノードN13と接地電位VSSに接続されたノードN2との間で直列に接続されている。そのため、トランジスタQ15,Q22,Q23は、非選択状態では導通せず、ノードN13のレベルには影響を与えない。なお、トランジスタQ15とトランジスタQ22との接続点をノードN18、トランジスタQ22とトランジスタQ23との接続点をノードN20としている。
次に、時刻t1では、PDCO信号がHレベルからLレベル、/PDCO信号がLレベルからHレベルになる。この時刻t1では、時刻t0の動作と逆にノードN12のレベルが−3・Vth、ノードN13のレベルが3・Vthとなる。トランジスタQ10は、ノードN12側をアノードとするダイオード接続をされているので、ノードN12のレベルが−3・Vthとなっても導通せず、ノードN12のレベルは影響を受けない。
上記のノードN13のレベルでトランジスタQ3,Q6がON状態となり、それぞれ出力ノードN8,ノードN9を接地電位VSSレベルにプルダウンするので、クロック信号CLKがHレベルになっても出力ノードN8のレベルは非選択状態のLレベルのままである。
次に、時刻t2では、Hレベルになった前段のゲート線駆動信号Gn−1がノードN4に入力されるので、トランジスタQ8がON状態となる。この時、トランジスタQ13はON状態となっているが、トランジスタQ8のON抵抗がトランジスタQ13のON抵抗よりも十分小さく設定されているので、ノードN10がHレベルとなり、トランジスタQ11がON状態となり、ノードN11が接地電位VSSとなる。この時、ノードN12はダイオード接続されたトランジスタQ10が逆バイアス状態となっているので、ノードN12のレベルは影響を受けない。
ここで、トランジスタQ8は、ゲート電極がノードN4に、ドレイン電極がノードN1、ソース電極がノードN10にそれぞれ接続されている。ノードN1には、電源電位VDDが供給されている。また、トランジスタQ13は、ゲート電極がノードN13に、ドレイン電極がノードN10に、ソース電極が接地電位VSSにそれぞれ接続されている。
前段のゲート線駆動信号Gn−1は、同時にトランジスタQ4をON状態にし、ノードN9をHレベルにする。この時、トランジスタQ1はON状態となる。ただし、クロック信号CLKがLレベルなので、出力ノードN8のレベルはLレベルで、単位シフトレジスタは非選択状態である。なお、トランジスタQ4は、ゲート電極がノードN4に、ドレイン電極がノードN1、ソース電極がノードN9にそれぞれ接続されている。
次に、時刻t3では、PDCO信号がLレベルからHレベル、/PDCO信号がHレベルからLレベルになると、ノードN13は−3・Vthとなるが、トランジスタQ11がON状態であるので、ノードN11のレベルが接地電位VSSとなる。この時、トランジスタQ10はON状態となるので、ノードN12のレベルは、容量素子C1による結合で瞬時的にはVth以上に上昇するが、その後Vthレベルまで放電する。
次に、時刻t4では、前段のゲート線駆動信号Gn−1がLレベルになる。この時トランジスタQ5のゲート電圧はVthとなっており、ノードN9に充電された電圧がトランジスタQ5のサブスレッシュホールド電流で放電することになる。しかし、時刻t4と時刻t5との間隔は短く、ノードN9のレベルは殆ど低下しない。
以上のように、ノードN12のレベルがVthになる時間は重要であり、選択動作が行なわれる時刻t5の所定時間前に来るように、PDCO信号とクロック信号CLKのタイミングを設定している。
次に、時刻t5では、クロック信号CLKがHレベルになると、ノードN9がHレベルに充電されているのでノードN9のレベルが、クロック信号CLKの上昇に追随してブートストラップ効果で上昇する。その結果、出力ノードN8のレベルもCLK信号の上昇に追随してほぼ電源電圧VDDレベルになる。
この時、トランジスタQ2のゲート電圧はVthなので、トランジスタQ2にもサブスレッシュホールド電流が流れるが、トランジスタQ1のON抵抗がトランジスタQ2のON抵抗よりも十分小さく設定されているので、出力ノードN8のレベルは殆ど低下しない。
次に、時刻t6では、クロック信号CLKがLレベルになると、出力ノードN8がLレベルになり単位シフトレジスタの選択状態が終了する。
次に、時刻t7では、PDCO信号がHレベルからLレベル、/PDCO信号がLレベルからHレベルになり、ノードN13は3・Vthとなる。他方のノードN12は、初期値が3・Vthより低いVthから変化するので、他の場合よりもノードN12のレベルがより低下する。その結果、ノードN12のレベルが−3・Vthに放電されるまで時間を要する。
ノードN13が3・Vthになると、トランジスタQ13がON状態となり、ノードN10がLレベルになる。ノードN10がLレベルになるとトランジスタQ11がOFF状態となる。その後、トランジスタQ12またはトランジスタQ13がON状態となることで、ノードN10がLレベルになる。そのため、ノードN11のレベルはノードN12には影響を与えない。なお、トランジスタQ12は、ゲート電極がノードN12に、ドレイン電極がノードN10、ソース電極が接地電位VSSにそれぞれ接続されている。
次に、時刻t8では、PDCO信号がLレベルからHレベル、/PDCO信号がHレベルからLレベルになり、ノードN13は−3・Vthとなる。他方のノードN12は初期値が−3・Vthより低いレベルから変化するので、他の場合よりもノードN12のレベルが低下し、3・Vthより一定の値分低いレベルになる。しかし、トランジスタQ2はON状態となる。
なお、時刻t7及び時刻t8の説明は、動作を分かり易くするためのものであり、トランジスタQ16,Q20,Q21のON抵抗と容量素子C1の容量値を適切に設定することで、ノードN12のレベルを時刻t8と時刻t9との間で3・Vthにすることは可能である。
以上の説明では、図5及び図6を用いて、クロック信号CLKによって駆動される奇数のゲート線(Gn)について説明したが、クロック信号/CLKによって駆動される偶数のゲート線(Gn)に対しては図7の回路図と図8の動作波形とを適用して同様に説明できる。ここで、クロック信号/CLK、PDCE信号、/PDCE信号間の位相関係はクロック信号CLK、PDCO信号、/PDCO信号間と同一の関係となる。
以上のように、本実施の形態に係るシフトレジストは、非選択時、プルダウントランジスタであるトランジスタQ2,Q5及びプルダウントランジスタであるトランジスタQ3,Q6の各々のゲート電極(制御電極)とソース電極(第1電極)との間の電圧が接地電位VSS(第1電極の電位)を基準に逆極性となる。直流的に各々の電圧の絶対値が略等しい場合、上述のトランジスタのしきい値のシフトを相殺し、誤動作を防止できるという効果がある。但し、交流的には一般に正バイアスによるシフトの方が負バイアスによるシフトの方よりも大きく、実用上は正バイアスを負バイアスよりも絶対値で小さくすることが好ましい。本発明では説明を容易にするために、正バイアスの絶対値と負バイアスの絶対値とが等しい場合について説明している。
また、本実施の形態に係るシフトレジストは、選択時、トランジスタQ2,Q5又はトランジスタQ3,Q6のゲート電極とソース電極との間の電圧が、トランジスタQ2,Q5又はトランジスタQ3,Q6のしきい値電圧Vthと略等しくなるので、上述のようなトランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
さらに、本実施の形態に係るシフトレジストは、容量素子C1,C2と、トランジスタQ2,Q5のゲート電極と接続したノードN12と接地電位VSSに接続されたノードN2(ソース電極と同電位のノード)との間にダイオード接続された、トランジスタQ14,Q18,Q19(一方向性素子)と、トランジスタQ14,Q18,Q19と並列且つ逆方向に接続された、トランジスタQ16,Q20,Q21(一方向性素子)と、トランジスタQ2,Q5のゲート電極と接続したノードN13と接地電位VSSに接続されたノードN2(ソース電極と同電位のノード)との間にダイオード接続された、トランジスタQ15,Q22,Q23(一方向性素子)と、トランジスタQ15,Q22,Q23(一方向性素子)並列且つ逆方向に接続された、トランジスタQ17,Q24,Q25(一方向性素子)とを備えるので、上述のようなトランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
なお、図5,図7における出力ノードN8,ノードN9の充電方法を、図9、図10のように前段のゲート線駆動信号Gn−1で充電する方法に変更することが可能であり、本発明は、図5,7の方法に限定されない。図9、図10に示す回路図は、図5,図7に示す回路図と比べて、トランジスタQ4,Q8のドレイン電極がノードN4に接続されている以外は同じ構成である。
(実施の形態2)
図11は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図11に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である構成である。
図11は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図11に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である構成である。
図11に示す回路図は、図5に示す回路図と比べて、トランジスタQ22〜Q25を設けず、トランジスタQ15のソース電極(ノードN18)をノードN14に接続し、トランジスタQ17のソース電極(ノードN19)をノードN15に接続している点が異なる以外は同じ構成である。
つまり、図11では、ノードN14,N18及びノードN15,N19のレベルがそれぞれ2・Vth又は−2・Vthと同一になることを利用して、クランプ回路であるトランジスタQ22〜Q25をトランジスタQ18〜Q21と共通化した構成である。上述の点以外、本実施の形態は、実施の形態1と同じであるため、詳細な動作の説明は省略する。
以上のように、本実施の形態に係るシフトレジスタでは、トランジスタQ14及びトランジスタQ15の他端とノードN2(プルダウントランジスタであるトランジスタQ2,Q5のソース電極と同電位のノード)との間に接続された、ダイオード接続されたトランジスタQ18,Q19(一方向性素子)と、トランジスタQ16及びトランジスタQ17の他端とノードN2との間に接続された、ダイオード接続されたトランジスタQ20,Q21(一方向性素子)とをさらに備えているので、実施の形態1に比べて、より回路の占有面積を小さくできるという効果がある。
なお、実施の形態1の図7に対応する偶数の単位シフトレジスタについても、図11と同様の変更を行う。
(実施の形態3)
図12は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図12に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図12は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図12に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図12では、図11で示したクランプ回路であるトランジスタQ18〜Q21の代わりに外部から2・Vth又は−2・Vthに対応する電圧を供給する構成としている。つまり、本実施の形態では、トランジスタQ18〜Q21に対応する定電圧生成回路を外部に設けることで、図11に示す回路構成よりさらに回路の占有面積を小さくすることができる。なお、本実施の形態は、上述の点以外、実施の形態2と同じであるため、詳細な動作の説明は省略する。
次に、ノードN15に供給するVCL電圧と、ノードN14に供給する/VCし電圧とを生成する回路の一例を図13(a)(b)に示す。図13(a)に示すVCL電圧の定電圧生成回路は、電源Vと接地電位VSSとの間にディスクリート素子である抵抗素子R1と、ツェナーダイオードD1とを直列に接続し、その接続ノードよりVCL電圧を出力している。なお、ツェナーダイオードD1のブレークダウン電圧Vzは、2・Vthと等価な電圧値が選ばれる。また、ツェナーダイオードD1に並列に設けられた容量素子C3は、瞬時的な出力電圧変化を安定化させるためのものである。
図13(b)に示す/VCL電圧の定電圧生成回路も、VCL電圧の定電圧生成回路と同様、抵抗素子R2と、ツェナーダイオードD2と、容量素子C4とで構成されている。但し、−V電源を得ることは通常容易ではないので、図14に示すような−V電源回路例が適用できる。図14に示す−V電源回路は、ディスクリート素子である容量素子C5,C6、ダイオードD3,D4で構成されたチャージポンプ回路にクロック信号CLKを入力する簡単な回路である。なお、図14に示す−V電源回路の出力電圧は、−VDD+2・Vfとなる。ここで、VfはダイオードD3,D4の順方向電圧降下である。
以上のように、本実施の形態に係るシフトレジスタは、トランジスタQ14乃至トランジスタQ17の他端が、外部に設けたVCL電圧,/VCL電圧の定電圧生成回路に接続されるので、実施の形態2に比べさらに回路の占有面積を小さくすることができる。
なお、実施の形態1の図7に対応する偶数の単位シフトレジスタについても、図14と同様の変更を行う。
(実施の形態4)
図15は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図15に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図15は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図15に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図15に示す回路では、図5に示す回路において、ノードN14とノードN15、ノードN16とノードN17、ノードN18とノードN19、ノードN20とノードN21をそれぞれ接続した構成である。つまり、図15に示す回路では、ダイオード接続されたトランジスタQ14〜Q25のうち、電圧の絶対値が等しくなるアノードとカソードとをそれぞれ接続した構成である。なお、本実施の形態は、上述の点以外、実施の形態1等と同じであるため、詳細な動作の説明は省略する。
まず、実施の形態1で示した図5の回路では、トランジスタQ16に着目すると、ノードN12が3・Vthのとき、ノードN15のレベルは−2・Vthとなる。この時のトランジスタQ16における電極間の電位関係を図16(a)に示す。図16(a)では、ノードN12がトランジスタQ16のドレイン電極、ノードN15がトランジスタQ16のゲート電極及びソース電極にそれぞれに対応している。従って、トランジスタQ16のドレイン・ゲート間には3・Vth−(−2・Vth)=5・Vthの正電圧がバイアスされることになる。ドレイン・ゲート間の正電圧はゲート・ソース間の正電圧に比べ、しきい値電圧のシフトを起こし難いが、一定量のシフトを発生させ最終的に回路の誤動作を招く。
そこで、本実施の形態では、図15に示すように構成し、トランジスタQ16に着目すると、ノードN12が3・Vthのとき、ノードN14と接続されたノードN15のレベルは2・Vthとなる。この時のトランジスタQ16における電極間の電位関係を図16(b)に示す。図16(b)では、ドレイン・ゲート間の電圧は3・Vth−2・Vth=Vthとなり、図5の場合に比べ1/5に低減され、しきい値電圧のシフトも小さくなる。
上記の説明は、ノードN12が3・Vthの場合の説明であったが、ノードN12が−3・Vthの場合は、トランジスタQ14のドレイン・ゲート間の電圧が、図5に示す回路に比べて1/5に低減される。
さらに、図15に示す回路では、ノードN16とノードN17を接続しているので、トランジスタQ20,Q18についてもトランジスタQ16,Q14と同様である。また、以上の関係は、ノードN13側にも適用でき、トランジスタQ15,Q17,Q22,Q24も同じである。
なお、図15に示す回路では、ノードN14とノードN15、ノードN16とノードN17、ノードN18とノードN19、ノードN20とノードN21の全て接続した構成であるが、本発明はこれに限られず、上記のノード間のうち、少なくとも1つが接続されている構成でもよい。
以上のように、本実施の形態に係るシフトレジスタは、トランジスタQ14,Q18,Q19とトランジスタQ16,Q20,Q21との間、及びトランジスタQ15,Q22,Q23とトランジスタQ17,Q24,Q25との間で、電圧の絶対値が等しいアノードとカソードとを少なくとも1箇所接続するので、しきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
なお、実施の形態1の図7に対応する偶数の単位シフトレジスタについても、図15と同様の変更を行う。
(実施の形態5)
図17は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図17に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図17は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図17に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図17に示す回路では、図15に示す回路において、トランジスタQ18〜Q25で構成する2・Vth、−2・Vthのクランプ回路を外部に設ける構成である。これにより、図17に示す回路では、図15に示す回路よりも回路の占有面積を小さくすることができる。なお、本実施の形態は、上述の点以外、実施の形態4と同じであるため、詳細な動作の説明は省略する。
図18に、VCL電圧、/VCL電圧を生成する回路の一例を示す。図18ではVCL電圧(/VCL電圧)と接地電位VSSとの間に、同一方向に直列接続されたn個のディスクリートなダイオード素子D1L〜DnLと、これとは電流方向が逆で、同一方向に直列接続された別のn個のディスクリートなダイオード素子D1R〜DnRとが並列に接続されている。なお、VCL電圧は、n・Vfとなる。ここで、VfはダイオードD1L〜DnL,D1R〜DnRの順方向電圧降下である。
以上のように、本実施の形態に係るシフトレジスタは、トランジスタQ14のノードN14とトランジスタQ16のノードN15、及びトランジスタQ15のノードN18とトランジスタQ17のノードN19をそれぞれ接続し、外部から定電圧(VCL電圧,/VCL電圧)を供給するので、実施の形態5に比べて回路の占有面積を小さくすることができる。
なお、実施の形態1の図7に対応する偶数の単位シフトレジスタについても、図17と同様の変更を行う。
(実施の形態6)
図19は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図19に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図19は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図19に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図19に示す回路は、図5に示す回路のノードN12とノードN11との間に、ノードN11側がアノードとなるダイオード接続されたトランジスタQ26,Q27を直列に設けた回路構成である。なお、本実施の形態は、上述の点以外、実施の形態1と同じであるため、詳細な動作の説明は省略する。
図19に示す回路では、トランジスタQ10のしきい値シフトを低減することができる。これについて、以下では図5に示す回路と比較しならが図19に示す回路を説明する。
まず、図5に示す回路では、非選択状態において、PDCO信号がLレベルからHレベルに変化して、ノードN12が3・Vthに充電される。この時、トランジスタQ10がON状態となり、ノードN11は2・Vthに充電される。他方、PDCO信号がHレベルからLレベルに変化して、ノードN12が−3・Vthに充電されたとしても、トランジスタQ10がダイオード接続されているので、ノードN11のレベルは2・Vthを維持することになる。そのため、トランジスタQ10のドレイン(ノードN11)・ゲート(ノードN12)間には2・Vth−(−3・Vth)=5・Vthの電圧が加わることになる。
図19に示す回路では、PDCO信号がHレベルからLレベルに変化した時、トランジスタQ26,Q27の導通によりノードN11のレベルを−Vthに充電することにより、トランジスタQ10のドレイン・ソース間の電圧を低減するように構成している。そのため、トランジスタQ10のドレイン・ソース間の電圧は−Vth−(−3・Vth)=2・Vthとなり、図5に示す回路に比べ、トランジスタQ10のドレイン・ソース間の電圧は2/5の大きさとなる。よって、図19に示す回路では、トランジスタQ10のしきい値シフトを低減することができる。
なお、本実施の形態では、図19に示す回路のようにトランジスタQ26,Q27を設ける替わりに、ノードN11とノードN17とを接続する構成(図示せず)でもよい。この場合、設けるトランジスタの数を節減することができる効果がある。同様に、図9に示す回路においても、ノードN11とノードN17とを接続する構成を採用してもよい。
以上のように、本実施の形態に係るシフトレジスタでは、ノードN12と、接地電位VSS(トランジスタQ2,Q5のソース電極と同電位のノードN2)との間に接続されたトランジスタQ10と、前段のゲート線駆動信号Gn−1に応動するトランジスタQ11と、トランジスタQ10とトランジスタQ11とを接続するためのノードN11と、ノードN12との間に設けられ、ダイオード接続された複数のトランジスタQ26,Q27とをさらに備えるので、トランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
なお、図示していないが、トランジスタQ10,Q11,Q26,Q27と同等な回路を、ノードN13側にも設けても良い。また、実施の形態1の図7、図11に対応する偶数の単位シフトレジスタについても、図19と同様の変更を行う。
(実施の形態7)
図20は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図20に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図20は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図20に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図20に示す回路では、PDCO信号、/PDCO信号が容量素子C1,C2を介してノードN12,N13に容量結合(交流結合)入力されるのではなく、トランジスタQ28〜Q31を介して直接(直流結合)入力される構成である。そのため、本実施の形態では、比較的大きな占有面積を必要とする容量素子C1,C2を用いないので、シフトレジスタの占有面積を小さくすることができるという効果がある。なお、図20に示す回路では、図5に示す回路と比べ、トランジスタQ14〜Q25が設けていない点と、容量素子C1,C2の代わりにトランジスタQ28〜Q31を設けている点が異なる。
ここで、図20に示す回路では、PDCO信号、/PDCO信号のHレベルとLレベルが接地電位VSSレベルを基準に絶対値が等しく逆極性の電圧としている(例えば、Hレベル=VDD/2、Lレベル=−VDD/2)。
次に、図20に示す回路の動作を説明する。そこで、接地電位VSSを基準に、入力されるPDCO信号、/PDCO信号の絶対値をVPDとして、単位シフトレジスタが非選択状態の場合を考える。まず、PDCO信号がHレベル(VPD)となると、トランジスタQ28がON状態となり、ノードN12のレベルがVPD−Vthとなる。この時、トランジスタQ29はOFF状態である。他方、ノードN13のレベルは、トランジスタQ31がON状態となり、−VPD+Vthとなる。この時、トランジスタQ30はOFF状態となる。つまり、ノードN12のレベルとノードN13のレベルとは、接地電位VSSを基準に、絶対値が等しく逆極性となる。なお、PDCO信号がLレベルとなると、上記の状態と逆になる。
一方、単位シフトレジスタが選択状態の場合を考えると、前段のゲート線駆動信号Gn−1信号によりノードN10がHレベルになるので、トランジスタQ11がON状態となる。そのため、ノードN12のレベルが低下する。他方トランジスタQ28もON状態となっているので、ノードN12のレベルはトランジスタQ28,Q10,Q11のON抵抗の関係で決まることになる。トランジスタQ10,Q11のON抵抗がトランジスタQ28のON抵抗に比べて十分低く設定した場合、ノードN12のレベルはほぼVthとなり、トランジスタQ5,Q2は殆どOFF状態となる。そのため、出力ノードN8からゲート線駆動信号Gnが出力される。なお、ノードN13もノードN12と同様の動作となる。なお、本実施の形態では、トランジスタQ28,Q29及びトランジスタQ30,Q31を設けているが、本発明はこれに限られず、いずれか一方でも良い。
以上のように、本実施の形態に係るシフトレジスタは、ノードN12,N13に設けられ、単位シフトレジスタが選択状態の時、トランジスタQ2,Q5又はトランジスタQ3,Q6をOFF状態にするトランジスタQ28,Q29、トランジスタQ30,Q31を備えるので、シフトレジスタの占有面積を小さくすることができるという効果がある。
なお、実施の形態1の図7に対応する偶数の単位シフトレジスタについても、図20と同様の変更を行う。
(変形例1)
図21は、本変形例に係る単位シフトレジスタの回路図である。図21は、図20に示したトランジスタQ10のゲート電極をノードN6に接続して、トランジスタQ10のゲート電極をPDCO信号で制御する例を示している。本変形例では、トランジスタQ10のゲート電極とノードN6との接続により、PDCO信号がHレベルの時、トランジスタQ10がON状態となった場合、トランジスタQ10のゲート電極にPDCO信号のHレベルが供給される。トランジスタQ10のゲート電極にPDCO信号のHレベルが供給されると、トランジスタQ10は非飽和領域でON状態となり、ノードN12のレベルをVth以下にすることができる。また、トランジスタQ10,Q11のON抵抗をトランジスタQ28に比べ十分低く設定することが容易にできるので、トランジスタQ10,Q11のゲート幅を本実施の形態に比べ小さく設定することが可能となる。これにより、本変形例は、回路の占有面積をより小さくすることができる。
図21は、本変形例に係る単位シフトレジスタの回路図である。図21は、図20に示したトランジスタQ10のゲート電極をノードN6に接続して、トランジスタQ10のゲート電極をPDCO信号で制御する例を示している。本変形例では、トランジスタQ10のゲート電極とノードN6との接続により、PDCO信号がHレベルの時、トランジスタQ10がON状態となった場合、トランジスタQ10のゲート電極にPDCO信号のHレベルが供給される。トランジスタQ10のゲート電極にPDCO信号のHレベルが供給されると、トランジスタQ10は非飽和領域でON状態となり、ノードN12のレベルをVth以下にすることができる。また、トランジスタQ10,Q11のON抵抗をトランジスタQ28に比べ十分低く設定することが容易にできるので、トランジスタQ10,Q11のゲート幅を本実施の形態に比べ小さく設定することが可能となる。これにより、本変形例は、回路の占有面積をより小さくすることができる。
PDCO信号がLレベルの場合、トランジスタQ10のソース(ノードN12)電圧(−VPD+Vth)に対し、ゲート電圧(−VPD)はしきい値電圧分低くなっているので、トランジスタQ10はOFF状態となり、ノードN12のレベルが(−VPD+Vth)に維持され、本実施の形態と同じ動作が行なわれる。
(変形例2)
図22は、本変形例に係る単位シフトレジスタの一部を示す回路図である。図22は、図20で示したノードN6とノードN12との間を変形した例であり、その他の部分は図20と同じであるため、図示を省略している。図22に示す単位シフトレジスタは、ノードN6とノードN12との間にトランジスタQ28とトランジスタQ10を直列に接続した例である。
図22は、本変形例に係る単位シフトレジスタの一部を示す回路図である。図22は、図20で示したノードN6とノードN12との間を変形した例であり、その他の部分は図20と同じであるため、図示を省略している。図22に示す単位シフトレジスタは、ノードN6とノードN12との間にトランジスタQ28とトランジスタQ10を直列に接続した例である。
図22に示す単位シフトレジスタは、変形例1で示した図21と同じ動作をする。但し、図22に示す単位シフトレジスタでは、トランジスタQ11とトランジスタQ10とが直列に接続されていないので、トランジスタQ11のON抵抗が、図21の場合に比べ2倍程度に高くすることができる。トランジスタQ11のON抵抗が2倍程度に高くできれば、トランジスタのゲート幅を1/2にでき、回路の占有面積を小さくできる。本変形例は、以下に説明する図24,図26,図27,図28,図30の場合にも同様に適用することができる。
(実施の形態8)
図23は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図23に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図23は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図23に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図23に示す回路では、図20に示した回路における消費電力を低減することができる構成としている。図20においては、ノードN6に入力されるPDCO信号と、ノードN7に入力される/PDCO信号は、2T(4水平期間)周期の繰り返し信号であった。このためノードN12,N13も2T(4水平期間)周期でそのレベルが交番する。この結果、ノードN12,N13に充放電電流が流れ、交流電力が消費されていた。
そこで、図23に示す回路では、PDCO信号、/PDCO信号の繰り返し周期より長いPDC信号、/PDC信号に変えて消費電力を低減する。例えば、図23では、PDC信号、/PDC信号を4水平期間より長い1フレーム期間でHレベルとLレベルとが繰り返すように設定してある。つまり、本実施の形態では、PDC信号、/PDC信号の交番周期を長くすることで、消費電力が大幅に低減できる。上記のように1フレーム期間毎に交番する信号がノードN13側にも供給されることから、図23に示す回路では、ノードN12側のトランジスタQ10,Q11と同じ動作をするトランジスタQ32,Q33がノードN13側にも設けられる。
本実施の形態のように、PDC信号、/PDC信号の繰り返し周期を長くできるのは、図5に示す回路のような容量素子C1,C2が設けられておらず、容量結合によるリーク電流が生じずノードN12,N13のレベルが低下しないためである。
単位シフトレジスタの選択直前において、PDC信号側がHレベルで、ゲート線駆動信号Gn−1がHレベルになった時、トランジスタQ12のON抵抗に比べトランジスタQ8のON抵抗が十分低く設定されていれば、ノードN10がHレベルになる。以降の動作は実施の形態7で説明した内容と同じになる。
次に、単位シフトレジスタの選択が終り、ゲート線駆動信号Gn+1がHレベルになると、トランジスタQ34がON状態となり、ノードN10がLレベルとなる。その結果、トランジスタQ11がOFF状態となり、ノードN12のレベルが上昇し、トランジスタQ2,Q5がON状態、つまりシフトレジスタが非選択状態となる。なお、トランジスタQ34は、ゲート電極がノードN21に、ドレイン電極がノードN10に、ソース電極が接地電位VSSにそれぞれ接続されている。ノードN21には、ゲート線駆動信号Gn+1が入力される。
ところが、単位シフトレジスタの選択時、上述の通りノードN12のレベルをVthに近づけるためにトランジスタQ28のON抵抗を通常高く設定している。そのため、ノードN12のレベル上昇が遅くなり、ノードN12のレベルが十分高くなる前に、クロック信号CLKがHレベルになると、単位シフトレジスタの選択状態になり出力ノードN8がHレベルになる可能性がある。
そこで、本実施の形態では、これを防止するためにトランジスタQ35,Q36,Q37からなる部分を設けている。つまり、ゲート線駆動信号Gn+1がHレベルになると、トランジスタQ35がON状態となり、ノードN22をHレベルにしてトランジスタQ37をON状態にする。この結果、図23に示す回路では、ノードN9がLレベルになり、トランジスタQ1をOFF状態にして出力ノードN8からHレベルが出力されない。
ノードN12のレベルが十分に上昇した後、ゲート線選択信号Gn+X(X≧2)がHレベルになりトランジスタQ36をON状態にし、ノードN22をLレベルにしてトランジスタQ37をOFF状態にする。ここで、トランジスタQ35は、ゲート電極がノードN21に、ドレイン電極がノードN1に、ソース電極がノードN22にそれぞれ接続されている。また、トランジスタQ36は、ゲート電極がノードN23に、ドレイン電極がノードN22に、ソース電極が接地電位VSSにそれぞれ接続されている。また、トランジスタQ37は、ゲート電極がノードN22に、ドレイン電極がノードN9に、ソース電極が接地電位VSSにそれぞれ接続されている。ノードN23には、ゲート線駆動信号Gn+Xが入力される。
なお、ノードN12のレベル上昇の遅延をカバーする回路は、図23に限定されず、例えばトランジスタQ36と並列にトランジスタを設け、それぞれのゲートにノードN12,N13の電圧を入力してもよい(図示せず)。
以上のように、本実施の形態に係るシフトレジスタでは、容量素子C1,C2を設けず、ノードN6,N7に正負の交番電圧を入力するので、消費電力を低減することができる。
なお、偶数の単位シフトレジスタについても、図23と同様の変更を行う。
(変形例)
図24に、本変形例に係る単位シフトレジスタの回路図を示す。図24に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図23に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDCO信号で、トランジスタQ32のゲート電極を/PDCO信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。
図24に、本変形例に係る単位シフトレジスタの回路図を示す。図24に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図23に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDCO信号で、トランジスタQ32のゲート電極を/PDCO信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。
(実施の形態9)
図25は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図25に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図25は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図25に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図25に示す回路では、図21で示したゲート線の選択動作直後のノードN12,N13のレベル上昇速度をゲート線駆動信号Gn+Xを使用しない簡単な同路で改善する例である。
図25に示す回路では、ノードN6とノードN12との間に、ゲート電極にゲート線駆動信号Gn+1が入力されるトランジスタQ39とダイオード接続されたトランジスタQ38とが直列に設けられ、ノードN7とノードN13との間にゲート電極にゲート線駆動信号Gn+1が入力されるトランジスタQ40とダイオード接続されたトランジスタQ41が直列に設けられている。
トランジスタQ38(Q41)とトランジスタQ39(Q40)のON抵抗をトランジスタQ28(Q30)よりも十分小さくすることにより、ゲート線の選択直後(ゲート線駆動信号Gn+1がHレベルとなるタイミング)にノードN12,N13を所定のレベルまで高速に上昇させることができる(ゲート線駆動信号Gn+1がHレベルとなるタイミングではトランジスタQ11はOFF状態となり、ノードN12と接地電位VSSとの間には電流が流れないので、トランジスタQ38,Q39のON抵抗はトランジスタQ10,Q11のON抵抗と無関係に設定することができる)。なお、直列接続されたトランジスタQ38(Q41)とトランジスタQ39(Q40)の接続位置は逆であってもよい。
以上のように、本実施の形態に係るシフトレジスタでは、ノードN6とトランジスタQ2,Q5の制御電極(ノードN12)との間に、次段のゲート線駆動信号Gn+1に応動するトランジスタQ39と、ダイオード接続されたトランジスタ38とが直列に接続され、ノードN7とトランジスタQ3,Q6の制御電極(ノードN12)との間に、次段のゲート線駆動信号Gn+1に応動するトランジスタQ40と、ダイオード接続されたトランジスタ41とが直列に接続されているので、実施の形態8に比べてノードN12,N13のレベル上昇速度を改善することができる効果がある。
なお、偶数の単位シフトレジスタについても、図25と同様の変更を行う。
(変形例)
図26は、本変形例に係る単位シフトレジスタの回路図を示す。図26に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図25に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDC信号で、トランジスタQ32のゲート電極を/PDC信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。また、図26に示す単位シフトレジスタは、図27、図28のように変形することができる。図27に示す単位シフトレジスタは、トランジスタQ38とトランジスタQ39との位置を入れ換え、トランジスタQ40とトランジスタQ41との位置を入れ換えた点が、図26に示す単位シフトレジスタと異なっている。図28に示す単位シフトレジスタは、トランジスタQ39及びトランジスタQ40のドレイン電極に次段のゲート線駆動信号Gn+1が入力される点が、図26に示す単位シフトレジスタと異なっている。なお、図28に示す単位シフトレジスタは、トランジスタQ39及びトランジスタQ40のバイアスが小さくなるので、トランジスタQ39及びトランジスタQ40のしきい値のシフトが小さくなる。
図26は、本変形例に係る単位シフトレジスタの回路図を示す。図26に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図25に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDC信号で、トランジスタQ32のゲート電極を/PDC信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。また、図26に示す単位シフトレジスタは、図27、図28のように変形することができる。図27に示す単位シフトレジスタは、トランジスタQ38とトランジスタQ39との位置を入れ換え、トランジスタQ40とトランジスタQ41との位置を入れ換えた点が、図26に示す単位シフトレジスタと異なっている。図28に示す単位シフトレジスタは、トランジスタQ39及びトランジスタQ40のドレイン電極に次段のゲート線駆動信号Gn+1が入力される点が、図26に示す単位シフトレジスタと異なっている。なお、図28に示す単位シフトレジスタは、トランジスタQ39及びトランジスタQ40のバイアスが小さくなるので、トランジスタQ39及びトランジスタQ40のしきい値のシフトが小さくなる。
(実施の形態10)
図30は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図30に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図30は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図5に示す単位シフトレジスタに変えて図30に示す単位シフトレジスタを図1の単位シフトレジスタに採用する構成である。
図30に示す回路は、図21で示したゲート線の選択動作直後のノードN12,N13のレベル上昇速度を図22より簡単な回路で改善する構成である。
図30に示す回路では、ノードN6とノードN12との間に、ゲート線駆動信号Gn+1がゲート電極に入力されるトランジスタQ42を設け、ノードN7とノードN13との間に、ゲート線駆動信号Gn+1がゲート電極に入力されるトランジスタQ43を設けている。
このトランジスタQ42,Q43はPDC信号、/PDC信号の負電圧に対し常時ON状態となるので、図22で示したトランジスタQ29とトランジスタQ31は除かれている。なお、トランジスタQ42とトランジスタQ43のゲート電極のレベルは接地電位VSSである。
図22に示す回路と同じ理由で、図30に示す回路においても、トランジスタQ42,Q43のON抵抗を十分低くすることで、ゲート線の選択直後(ゲート線駆動信号Gn+1がHレベルとなるタイミング)において、ノードN12,N13を所定のレベルまで高速に上昇させることができる。
以上のように、本実施の形態に係るシフトレジストでは、ノードN6とトランジスタQ2,Q5の制御電極(ノードN12)との間に設けられた、次段のゲート線駆動信号Gn+1に応動するトランジスタQ42と、ノードN7とトランジスタQ3,Q6の制御電極(ノードN12)との間に設けられた、次段のゲート線駆動信号Gn+1に応動するトランジスタQ43とを備えるので、実施の形態9に比べてノードN12,N13のレベル上昇速度を改善することができる効果がある。偶数の単位シフトレジスタについても、図30と同様の変更を行う。
なお、本発明の保護範囲は、上記の実施の形態に限定されず特許請求の範囲に記載された発明とその均等物にもおよぶものである。
(変形例)
図30は、本変形例に係る単位シフトレジスタの回路図を示す。図30に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図29に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDC信号で、トランジスタQ32のゲート電極を/PDC信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。
図30は、本変形例に係る単位シフトレジスタの回路図を示す。図30に示す単位シフトレジスタは、トランジスタQ10,Q32のゲート電極をそれぞれノードN6,N7に接続する点が異なる以外は、本実施の形態の図29に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタQ10のゲート電極をPDC信号で、トランジスタQ32のゲート電極を/PDC信号でそれぞれ制御する例である。本変形例は、実施の形態7の変形例1と同様の効果を有し、回路の占有面積をより小さくすることができる。
(実施の形態11)
図31は、本実施の形態に係る単位シフトレジスタの回路図である。図31に示す単位シフトレジスタでは、トランジスタQ11,Q33の制御をノードN9の電圧を利用して行なう例である。本実施の形態に係る単位シフトレジスタは、図31に示す構成とすることで、図30に示すトランジスタQ8,Q12,Q13を除くことができるので、回路の占有面積を小さくすることができる。ただし、ノードN9の寄生容量が大きくなるので、ノードN9の昇圧電圧が低下するという短所がある。なお、本実施の形態に係る単位シフトレジスタの構成は、図20〜図22,図25,図26,図29,図30にも適用できる。
図31は、本実施の形態に係る単位シフトレジスタの回路図である。図31に示す単位シフトレジスタでは、トランジスタQ11,Q33の制御をノードN9の電圧を利用して行なう例である。本実施の形態に係る単位シフトレジスタは、図31に示す構成とすることで、図30に示すトランジスタQ8,Q12,Q13を除くことができるので、回路の占有面積を小さくすることができる。ただし、ノードN9の寄生容量が大きくなるので、ノードN9の昇圧電圧が低下するという短所がある。なお、本実施の形態に係る単位シフトレジスタの構成は、図20〜図22,図25,図26,図29,図30にも適用できる。
(実施の形態12)
図32は、本実施の形態に係る単位シフトレジスタの回路図である。図32に示す単位シフトレジスタは、PDC(/PDC)信号がLレベルからHレベルレベルに変化した時、トランジスタQ28(Q30)によるノードN12(N13)の充電速度を改善するために、トランジスタQ28(Q30)に対して容量素子C1(C2)を並列に設けている。この容量素子C1(C2)によりPDC(/PDC)信号の変化をノードN12(N13)に伝え、ノードN12(N13)の立上り速度を速くしている。
図32は、本実施の形態に係る単位シフトレジスタの回路図である。図32に示す単位シフトレジスタは、PDC(/PDC)信号がLレベルからHレベルレベルに変化した時、トランジスタQ28(Q30)によるノードN12(N13)の充電速度を改善するために、トランジスタQ28(Q30)に対して容量素子C1(C2)を並列に設けている。この容量素子C1(C2)によりPDC(/PDC)信号の変化をノードN12(N13)に伝え、ノードN12(N13)の立上り速度を速くしている。
なお、本実施の形態に係る単位シフトレジスタの構成は、実施の形態9あるいは10と共に用いてもよい。
(実施の形態13)
図33は、本実施の形態に係る単位シフトレジスタの回路図である。図32に示す単位シフトレジスタは、ノードN12,N13のレベル設定回路を共通化して、回路の占有面積を小さくすることを目的としている。図32に示す単位シフトレジスタでは、ノードN12,N13がHレベルに設定されるには、トランジスタQ28とトランジスタQ40あるいはトランジスタQ28とトランジスタQ41を介しての充電されることで行なわれる。
図33は、本実施の形態に係る単位シフトレジスタの回路図である。図32に示す単位シフトレジスタは、ノードN12,N13のレベル設定回路を共通化して、回路の占有面積を小さくすることを目的としている。図32に示す単位シフトレジスタでは、ノードN12,N13がHレベルに設定されるには、トランジスタQ28とトランジスタQ40あるいはトランジスタQ28とトランジスタQ41を介しての充電されることで行なわれる。
また、図33に示す単位シフトレジスタでは、ノードN12,N13のレベルの設定は、交叉接続されたトランジスタQ42,Q43によって行なわれる。PDC信号がHレベル、/PDC信号がLレベルの場合、ノードN12はトランジスタQ28とトランジスタQ40を介してVPDとなる。ここで、VPDは、例えばPDC、/PDC信号のHレベルと同じ直流電圧である。トランジスタQ41がOFF状態で、ノードN12がHレベルになると、トランジスタQ43がON状態となり、ノードN13が/PDC信号のLレベルである−VPDとなる。トランジスタQ41はOFF状態であるので、このレベルはノードN11には伝達されない。
ゲートドライバが選択されると、ゲート線駆動信号Gn−1がHレベルとなり、ノードN9がHレベルとなる。それにより、トランジスタQ11がON状態となる。ノードN11のレベルはトランジスタQ28とトランジスタQ11のON抵抗比で決まる。この場合、ノードN11のレベルがVth以下になるようにトランジスタの寸法が設定されている。
ノードN11のレベルは、トランジスタQ40を介してノードN12に伝達され、トランジスタQ5,Q2がOFF状態となり、ノードN9がHレベルを維持する。クロック信号CLKがHレベルになると、トランジスタQ2はOFF状態であるので、ゲート線駆動信号GnはHレベルとなりゲート線が駆動される。
ノードN12のレベルがVth以下となっても、トランジスタQ42がOFF状態で,トランジスタQ43のON状態は変化しない。そのため、ノードN13はLレベルが維持されている。
同様に、次段のゲート線が駆動されると、ゲート線駆動信号Gn+1がHレベルとなりトランジスタQ34がON状態となり、ノードN10がLレベルになる。ノードN1OがLレベルになると、トランジスタQ11がOFF状態となり、ノードN11がHレベルになる。ノードN11のレベルがトランジスタQ40を介してノードN12に伝達され、ノードN12がHレベルとなりノードN9をLレベルにする。この結果、トランジスタQ1はOFF状態となり、クロック信号CLKがHレベルとなってもゲート線駆動信号Gnが供給されるゲート線は駆動されず非選択状態が維持される。
PDC信号がLレベル、/PDC信号がHレベルの場合、上記と逆にノードN12がLレベル、ノードN13がHレベルとなり、上記と同じ動作が行なわれる。
Gn ゲート線駆動信号、N ノード、Q トランジスタ、VDD 電源電位、VSS 接地電位。
Claims (23)
- 異なる位相を持つ複数のクロック信号によって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、
前記信号保持手段は、出力ノードを充電するプルアップトランジスタと、
互いに相補の関係にある第1制御信号と第2制御信号とで駆動され、前記出力ノードを放電する第1プルダウントランジスタ及び第2プルダウントランジスタとを備え、
前記信号保持手段が非選択時、前記第1プルダウントランジスタの制御電極と電流電極との間の電圧は、前記第2プルダウントランジスタの制御電極と電流電極との間の電圧に対して、前記第1プルダウントランジスタの電流電極の電位を基準に逆極性であることを特徴とするシフトレジスタ。 - 請求項1に記載のシフトレジスタであって、
前記第1プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値と、前記第2プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値との間に所定の電圧差を設けることを特徴とするシフトレジスタ。 - 請求項2に記載のシフトレジスタであって、
前記第1プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値と、前記第2プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値とは、前記第1プルダウントランジスタあるいは前記第2プルダウントランジスタを導通させた場合の電圧の絶対値よりも、導通させない場合の電圧の絶対値の方が大きいことを特徴とするシフトレジスタ。 - 請求項1乃至請求項3のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、前記第1制御信号が前記第1プルダウントランジスタの制御電極に直流的に結合され、前記第2制御信号が前記第2プルダウントランジスタの制御電極に直接入力されることを特徴とするシフトレジスタ。 - 請求項4に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第1プルダウントランジスタの制御電極の電位が前記第1プルダウントランジスタの一方の電流電極の電位と略等しくなることを特徴とするシフトレジスタ。 - 請求項5に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードが制御電極と一方の電流電極とに接続され、前記第1プルダウントランジスタの制御電極と接続される第2ノードが他方の電流電極に接続された第1トランジスタと、
前記第1ノードが一方の電流電極に接続され、前記第2ノードが制御電極と他方の電流電極とに接続された第2トランジスタと、
前記第2制御信号が入力される第3ノードが制御電極と一方の電流電極とに接続され、前記第2プルダウントランジスタの制御電極と接続される第4ノードが他方の電流電極に接続された第3トランジスタと、
前記第3ノードが一方の電流電極に接続され、前記第4ノードが制御電極と他方の電流電極とに接続された第4トランジスタと、
前記第1ノードが制御電極に接続され、前記第2ノードが一方の電流電極に接続された第5トランジスタと、
前記第5トランジスタの他方の電流電極と前記第1プルダウントランジスタの一方の電流電極の電位と等しい電位源との間に設けられ、前段の前記信号保持手段の出力信号に応動する第6トランジスタとを備えることを特徴とするシフトレジスタ。 - 請求項5に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードが制御電極に接続され、前記第1プルダウントランジスタの制御電極と接続される第2ノードが一方の電流電極に接続された第1トランジスタと、
前記第2制御信号が入力される第3ノードが制御電極に接続され、前記第2プルダウントランジスタの制御電極と接続される第4ノードが一方の電流電極に接続された第2トランジスタと、
前記第1トランジスタ及び前記第2トランジスタの他の電流電極と、所定の電位を有する電位源との間に設けられたダイオード接続の第3トランジスタと、
前記第4ノードが制御電極に接続され、前記第2ノードが一方の電流電極に接続され、他方の電流電極に前記第1制御信号が入力される第4トランジスタと、
前記第2ノードが制御電極に接続され、前記第4ノードが一方の電流電極に接続され、他方の電流電極に前記第2制御信号が入力される第5トランジスタとを備えることを特徴とするシフトレジスタ。 - 請求項6に記載のシフトレジスタであって、
前記信号保持手段は、
前記第5トランジスタを、前記第1トランジスタと前記第1プルダウントランジスタの制御電極との間に直列に接続することを特徴とするシフトレジスタ。 - 請求項4に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第1プルダウントランジスタの制御電極と前記第1プルダウントランジスタの一方の電流電極間の電位差がしきい値電圧と略等しくなることを特徴とするシフトレジスタ。 - 請求項9に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードが制御電極と一方の電流電極とに接続され、前記第1プルダウントランジスタの制御電極と接続される第2ノードが他方の電流電極に接続された第1トランジスタと、
前記第1ノードが一方の電流電極に接続され、前記第2ノードが制御電極と他方の電流電極とに接続された第2トランジスタと、
前記第2制御信号が入力される第3ノードが制御電極と一方の電流電極とに接続され、前記第2プルダウントランジスタの制御電極と接続される第4ノードが他方の電流電極に接続された第3トランジスタと、
前記第3ノードが一方の電流電極に接続され、前記第4ノードが制御電極と他方の電流電極とに接続された第4トランジスタと、
前記第2ノードが制御電極と一方の電流電極とに接続された第5トランジスタと、
前記第5トランジスタの他方の電流電極と前記第1プルダウントランジスタの一方の電流電極の電位と等しい電位源との間に設けられ、前段の前記信号保持手段の出力信号に応動する第6トランジスタとを備えることを特徴とするシフトレジスタ。 - 請求項6、請求項8及び請求項10のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、
前記信号保持手段が選択状態の時、前記第1プルダウントランジスタ又は前記第2プルダウントランジスタがOFF状態となるように、前記第2ノード又は前記第4ノードの電位を制御する回路をさらに備えることを特徴とするシフトレジスタ。 - 請求項6、請求項8及び請求項10のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第1トランジスタと並列に接続し、次段の前記信号保持手段の出力信号に応動する第7トランジスタと、
第7トランジスタと直列に接続された第1の一方向性素子と、
前記第3トランジスタと並列に接続し、次段の前記信号保持手段の出力信号に応動する第8トランジスタと、
第8トランジスタと直列に接続された第2の一方向性素子とをさらに備えることを特徴とするシフトレジスタ。 - 請求項6、請求項8及び請求項10のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第2トランジスタの代わりに、次段の前記信号保持手段の出力信号に応動する第9トランジスタと、
前記第4トランジスタの代わりに、次段の前記信号保持手段の出力信号に応動する第10トランジスタとをさらに備えることを特徴とするシフトレジスタ。 - 請求項6、請求項8及び請求項10のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第6トランジスタの制御電極に、前記プルアップトランジスタの制御電極と同じ電位が供給されることを特徴とするシフトレジスタ。 - 請求項10に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1トランジスタと並列に接続される第1容量素子と、
前記第3トランジスタと並列に接続しされる第2容量素子とをさらに備えることを特徴とするシフトレジスタ。 - 請求項1乃至請求項3のいずれか1つに記載のシフトレジスタであって、
前記信号保持手段は、前記第1制御信号が前記第1プルダウントランジスタの制御電極に容量結合入力され、前記第2制御信号が前記第2プルダウントランジスタの制御電極に容量結合入力されることを特徴とするシフトレジスタ。 - 請求項16に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第1プルダウントランジスタの制御電極と前記第1プルダウントランジスタの一方の電流電極間の電位差がしきい値電圧と略等しくなることを特徴とするシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードと前記第1プルダウントランジスタの制御電極と接続される第2ノードとの間に設けられた第1容量素子と、
前記第2制御信号が入力される第3ノードと前記第2プルダウントランジスタの制御電極と接続される第4ノードとの間に設けられた第2容量素子と、
前記第2ノードと前記第1プルダウントランジスタの電流電極と同電位の第5ノードとの間に接続され、少なくとも1つの素子から構成される第1の一方向性素子と、
前記第1の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第2の一方向性素子と、
前記第4ノードと前記第2プルダウントランジスタの一方の電流電極と同電位の第6ノードとの間に接続され、少なくとも1つの素子から構成される第3の一方向性素子と、
前記第3の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第4の一方向性素子とをさらに備えることを特徴とするシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードと前記第1プルダウントランジスタの制御電極と接続される第2ノードとの間に設けられた第1容量素子と、
前記第2制御信号が入力される第3ノードと前記第2プルダウントランジスタの制御電極と接続される第4ノードとの間に設けられた第2容量素子と、
前記第2ノードに一端が接続された、少なくとも1つの素子から構成される第1の一方向性素子と、
前記第1の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第2の一方向性素子と、
前記第4ノードに一端が接続された、少なくとも1つの素子から構成される第3の一方向性素子と、
前記第3の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第4の一方向性素子と、
前記第1の一方向性素子及び前記第3の一方向性素子の他端と前記第1プルダウントランジスタの電流電極と同電位の第5ノードとの間に接続された、少なくとも1つの素子から構成される第5の一方向性素子と、
前記第2の一方向性素子及び前記第4の一方向性素子の他端と前記第5ノードとの間に接続された、少なくとも1つの素子から構成される第6の一方向性素子とをさらに備えるシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードと前記第1プルダウントランジスタの制御電極と接続される第2ノードとの間に設けられた第1容量素子と、
前記第2制御信号が入力される第3ノードと前記第2プルダウントランジスタの制御電極と接続される第4ノードとの間に設けられた第2容量素子と、
前記第2ノードに一端が接続された、少なくとも1つの素子から構成される第1の一方向性素子と、
前記第1の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第2の一方向性素子と、
前記第4ノードに一端が接続された、少なくとも1つの素子から構成される第3の一方向性素子と、
前記第3の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第4の一方向性素子とを備え、
前記第1の一方向性素子乃至前記第4の一方向性素子の他端は、外部に設けた定電圧生成回路に接続されることを特徴とするシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードと前記第1プルダウントランジスタの制御電極と接続される第2ノードとの間に設けられた第1容量素子と、
前記第2制御信号が入力される第3ノードと前記第2プルダウントランジスタの制御電極と接続される第4ノードとの間に設けられた第2容量素子と、
前記第2ノードと前記第1プルダウントランジスタの電流電極と同電位の第5ノードとの間に接続され、少なくとも1つの素子から構成される第1の一方向性素子と、
前記第1の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第2の一方向性素子と、
前記第4ノードと前記第2プルダウントランジスタの一方の電流電極と同電位の第6ノードとの間に接続され、少なくとも1つの素子から構成される第3の一方向性素子と、
前記第3の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第4の一方向性素子とをさらに備え、
前記第1の一方向性素子と前記第2の一方向性素子との間、及び前記第3の一方向性素子と前記第4の一方向性素子との間で、電圧の絶対値が等しいアノードとカソードとを少なくとも1箇所接続することを特徴とするシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1制御信号が入力される第1ノードと前記第1プルダウントランジスタの制御電極と接続される第2ノードとの間に設けられた第1容量素子と、
前記第2制御信号が入力される第3ノードと前記第2プルダウントランジスタの制御電極と接続される第4ノードとの間に設けられた第2容量素子と、
前記第2ノードに一端が接続された、少なくとも1つの素子から構成される第1の一方向性素子と、
前記第1の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第2の一方向性素子と、
前記第4ノードに一端が接続された、少なくとも1つの素子から構成される第3の一方向性素子と、
前記第3の一方向性素子と並列且つ逆方向に接続された、少なくとも1つの素子から構成される第4の一方向性素子とをさらに備え、
前記第1の一方向性素子の他端と前記第2の一方向性素子の他端、及び前記第3の一方向性素子の他端と前記第4の一方向性素子の他端をそれぞれ接続し、外部から定電圧を供給することを特徴とするシフトレジスタ。 - 請求項17に記載のシフトレジスタであって、
前記信号保持手段は、
前記第1プルダウントランジスタの制御電極と接続される第1ノードと前記第1プルダウントランジスタの電流電極と同電位の第2ノードとの間、又は前記第2プルダウントランジスタの制御電極と接続される第3ノードと前記第2プルダウントランジスタの電流電極と同電位の第4ノードとの間に接続された第1の一方向性素子と、
前段の前記信号保持手段の出力信号に応動する第1トランジスタと、
前記第1の一方向性素子と前記第1トランジスタとを接続するための第5ノードと、前記第1ノード又は前記第3ノードとの間に設けられ、ダイオード接続された複数の第2トランジスタとをさらに備えるシフトレジスタ。
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