JP2007114781A - 制御信号出力装置 - Google Patents

Abstract

【課題】シフトレジスタに常時電圧をかけていても、シフトレジスタの動作の安定化を図ることができる制御信号出力装置を提供する。
【解決手段】ゲートドライバの各単位回路ＳＲ’ｎは、プルアップ回路１１１と、第１プルダウン回路１２と、第２プルダウン回路１３と、抑制回路１４とから構成されている。第１プルダウン回路１２では、非駆動用薄膜トランジスタＱ５’のソースが、従来と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。また、第２プルダウン回路１３では、非駆動用薄膜トランジスタＱ１３’のソースが、従来と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。
【選択図】図２

Description

本発明は、例えば、液晶ディスプレイのゲートラインに制御信号を出力するために使用される制御信号出力装置に関する。

従来、アクティブマトリクス型ディスプレイとして、例えば、薄膜トランジスタ液晶ディスプレイが知られている。図４は、従来の液晶ディスプレイ１０１の模式図である。この液晶ディスプレイ１０１は、周知のように、ディスプレイパネル１０２と、駆動回路と、制御部１０６とを備えている。

ディスプレイパネル１０２は、ガラス基板１２１と、表示部１２２とを備えている。表示部１２２は、ガラス基板１２１上に設けられている。表示部１２２には、横方向に複数のゲートラインＧｎ（Ｇ１、Ｇ２、・・・）が設けられている。また、表示部１２２の縦方向には、複数のデータラインＤｎ（Ｄ１、Ｄ２、・・・）が設けられている。そして、この表示部１２２には、双方のラインＤｎ、Ｇｎによって複数の画素１２２ａがマトリクス状に形成されている。

また、駆動回路は、表示部１２２の各画素１２２ａを駆動させるものである。この駆動回路は、ゲートドライバ１０３と、データドライバ１０４とから構成されている。双方のドライバ１０３、１０４はガラス基板１２１上に設けられている。そして、双方のドライバ１０３、１０４の出力側が表示部１２２に接続されている。具体的に説明すると、ゲートドライバ１０３は、各ゲートラインＧｎに接続されている。また、データドライバ１０４は、各データラインＤｎに接続されている。

また、近年においては、このゲートドライバ１０３のように、ゲートドライバ１０３を構成している薄膜トランジスタにアモルファスシリコンが使用されている。このアモルファスシリコンは、ガラス基板１２１上に成膜できるのが特徴であり、これによって液晶ディスプレイ１０１の低コスト化を図ることが可能となっている。

また、制御部１０６は、ゲートドライバ１０３とデータドライバ１０４とを駆動するものである。この制御部１０６は、制御バス１０５を介して、双方のドライバ１０３、１０４の入力側に接続されている。

図５は、ゲートドライバ１０３と制御部１０６との関係を示すブロック図である。このゲートドライバ１０３と制御部１０６とは、各ゲートラインＧｎに制御信号を出力する制御信号出力装置１００を構成している。この制御信号出力装置１００において、制御部１０６は、スタートパルス信号Ｖｓｔと、第１クロック信号Ｖｃｋと、第２クロック信号ｘＶｃｋと、低電圧Ｖｓｓとを出力するように構成されている。

なお、第１クロック信号Ｖｃｋと、第２クロック信号ｘＶｃｋとは、図６に示すように逆の状態で出力される。図６において、高電圧ＶＨは、双方のクロック信号Ｖｃｋ、ｘＶｃｋの電圧レベルがＨｉｇｈ状態を示す電圧である。この高電圧ＶＨの値は、ゲートドライバ１０３において高電圧ＶＨが入力される薄膜トランジスタの閾値電圧よりも高く設定されている。具体的な高電圧ＶＨの値は＋１８Ｖである。また、図６において、低電圧Ｖｓｓは、双方のクロック信号Ｖｃｋ、ｘＶｃｋの電圧レベルがＬｏｗ状態を示す電圧である。この低電圧Ｖｓｓは、制御部１０６から出力される前記低電圧Ｖｓｓと同じものである。そして、この低電圧Ｖｓｓの値は、ゲートドライバ１０３において低電圧Ｖｓｓが入力される薄膜トランジスタの閾値電圧よりも低く設定されている。具体的な低電圧Ｖｓｓの値は−６Ｖである。

一方、図５に示すように、ゲートドライバ１０３には、一般的にシフトレジスタが使用されている（特許文献１〜特許文献３参照）。このシフトレジスタは、複数の単位回路ＳＲｎ（ＳＲ００１、ＳＲ００２、ＳＲ００３、・・・）から構成されている。各単位回路ＳＲｎは、各ゲートラインＧｎ（Ｇ１、Ｇ２、・・・）に対応して直列に接続されている。各単位回路ＳＲｎは、スタートパルス信号入力端Ｉｎと、制御信号出力端Ｏｕｔと、低電圧入力端ＶＳと、第１クロック信号入力端Ｃｋ１と、第２クロック信号入力端Ｃｋ２と、回路本体とを備えている。

各単位回路ＳＲｎの制御信号出力端Ｏｕｔは、それぞれ対応する各ゲートラインＧｎに接続されている。ここで、一方側に位置する単位回路ＳＲ００１は、一列目のゲートラインＧ１に接続される単位回路である。この単位回路ＳＲ００１は、スタートパルス信号入力端Ｉｎが制御部１０６に接続されている。また、二列目以降の各ゲートラインＧｎに接続している各単位回路Ｓｎ（ＳＲ００２、・・・）は、スタートパルス信号入力端Ｉｎが、それぞれ、前の単位回路ＳＲｎ−１の制御信号出力端Ｏｕｔに接続されている。

また、低電圧入力端ＶＳは、制御バス１０５を介して制御部１０６に接続されている。また、第１クロック信号入力端Ｃｋ１は、制御バス１０５を介して制御部１０６に接続されている。また、第２クロック信号入力端Ｃｋ２は、制御バス１０５を介して制御部１０６に接続されている。したがって、各単位回路ＳＲｎは、低電圧Ｖｓｓと、第１クロック信号Ｖｃｋと、第２クロック信号ｘＶｃｋと、スタートパルス信号Ｖｓｔとが入力されるように構成されている。

一方、図７に示すように、各単位回路ＳＲｎの回路本体１１０は、プルアップ回路１１１と、第１プルダウン回路１１２と、第２プルダウン回路１１３と、抑制回路１１４とから構成されている。

プルアップ回路１１１は、プルアップ駆動用薄膜トランジスタＱ１と、プルアップ薄膜トランジスタＱ２とを備えている。

プルアップ駆動用薄膜トランジスタＱ１は、プルアップ薄膜トランジスタＱ２をオンにするトランジスタである。このプルアップ駆動用薄膜トランジスタＱ１は、ゲートとドレインとが、スタートパルス信号入力端Ｉｎに接続されている。また、プルアップ薄膜トランジスタＱ２は、ゲートＧが、プルアップ薄膜トランジスタゲート側共有信号線１１５を介して、プルアップ駆動用薄膜トランジスタＱ１のソースに接続されている。さらに、プルアップ薄膜トランジスタＱ２のドレインＤは第１クロック信号入力端Ｃｋ１に接続されており、ソースＳは制御信号出力端Ｏｕｔに接続されている。

一方、第１プルダウン回路１１２および第２プルダウン回路１１３は、プルアップ回路１１１をオフするための回路である。第１プルダウン回路１１２は、第１プルダウン薄膜トランジスタＱ３と、第２プルダウン薄膜トランジスタＱ６と、駆動用薄膜トランジスタＱ４と、非駆動用薄膜トランジスタＱ５とを備えている。

駆動用薄膜トランジスタＱ４は、第１プルダウン薄膜トランジスタＱ３および第２プルダウン薄膜トランジスタＱ６をオンにするトランジスタである。そして、この駆動用薄膜トランジスタＱ４は、ゲートおよびドレインが、第２クロック信号入力端Ｃｋ２に接続されている。また、非駆動用薄膜トランジスタＱ５は、第１プルダウン薄膜トランジスタＱ３および第２プルダウン薄膜トランジスタＱ６をオフにするトランジスタである。この非駆動用薄膜トランジスタＱ５のゲートは、第１クロック信号入力端Ｃｋ１に接続されている。また、非駆動用薄膜トランジスタＱ５のソースは低電圧入力端ＶＳに接続されている。また、非駆動用薄膜トランジスタＱ５のドレインは、駆動用薄膜トランジスタＱ４のソースに接続されている。

また、第１プルダウン薄膜トランジスタＱ３のゲートは、第１プルダウン回路共有信号線１１６を介して、双方の薄膜トランジスタＱ４、Ｑ５の接続部分に接続されている。また、第１プルダウン薄膜トランジスタＱ３のソースは、低電圧入力端ＶＳに接続されている。また、第１プルダウン薄膜トランジスタＱ３のドレインは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。

また、第２プルダウン薄膜トランジスタＱ６のゲートは、第１プルダウン回路共有信号線１１６を介して、双方の薄膜トランジスタＱ４、Ｑ５の接続部分に接続されている。また、第２プルダウン薄膜トランジスタＱ６のソースは、低電圧入力端ＶＳに接続されている。また、第２プルダウン薄膜トランジスタＱ６のドレインは、プルアップ薄膜トランジスタゲート側共有信号線１１５に接続されている。

一方、第２プルダウン回路１１３は、第３プルダウン薄膜トランジスタＱ９と、第４プルダウン薄膜トランジスタＱ１０と、駆動用薄膜トランジスタＱ１２と、非駆動用薄膜トランジスタＱ１３とを備えている。

駆動用薄膜トランジスタＱ１２は、第３プルダウン薄膜トランジスタＱ９および第４プルダウン薄膜トランジスタＱ１０をオンにするトランジスタである。この駆動用薄膜トランジスタＱ１２は、ゲートとドレインとが、第１クロック信号入力端Ｃｋ１に接続されている。また、非駆動用薄膜トランジスタＱ１３は、第３プルダウン薄膜トランジスタＱ９および第４プルダウン薄膜トランジスタＱ１０をオフにするトランジスタである。この非駆動用薄膜トランジスタＱ１３のゲートは、第２クロック信号入力端Ｃｋ２に接続されている。また、非駆動用薄膜トランジスタＱ１３のソースは、低電圧入力端ＶＳに接続されている。また、非駆動用薄膜トランジスタＱ１３のドレインは、駆動用薄膜トランジスタＱ１２のソースに接続されている。

また、第３プルダウン薄膜トランジスタＱ９のゲートは、第２プルダウン回路共有信号線１１８を介して、双方の薄膜トランジスタＱ１２、Ｑ１３の接続部分に接続されている。また、第３プルダウン薄膜トランジスタＱ９のソースは、低電圧入力端ＶＳに接続されている。また、第３プルダウン薄膜トランジスタＱ９のドレインＤは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。

また、第４プルダウン薄膜トランジスタＱ１０のゲートは、第２プルダウン回路共有信号線１１８を介して、双方のプルダウン薄膜トランジスタＱ１２、Ｑ１３の接続部分に接続されている。また、第４プルダウン薄膜トランジスタＱ１０のソースは、低電圧入力端ＶＳに接続されている。また、第４プルダウン薄膜トランジスタＱ１０のドレインは、プルアップ薄膜トランジスタゲート側共有信号線１１５に接続されている。

一方、抑制回路１１４は、第１抑制薄膜トランジスタＱ１１と、第２抑制薄膜トランジスタＱ７と、第３抑制薄膜トランジスタＱ８と、第２プルダウン回路１１３の非駆動用薄膜トランジスタＱ１３とを備えている。

第１抑制薄膜トランジスタＱ１１のゲートは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。また、第１抑制薄膜トランジスタＱ１１のドレインは、第２プルダウン回路共有信号線１１８を介して、第３プルダウン薄膜トランジスタＱ９のゲートと、第４プルダウン薄膜トランジスタＱ１０のゲートとに接続されている。また、第１抑制薄膜トランジスタＱ１１のソースは、低電圧入力端ＶＳに接続されている。

また、第２抑制薄膜トランジスタＱ７のゲートは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。また、第２抑制薄膜トランジスタＱ７のドレインは、第１プルダウン回路共有信号線１１６を介して、第１プルダウン薄膜トランジスタＱ３のゲートと、第２プルダウン薄膜トランジスタＱ６のゲートとに接続されている。また、第２抑制薄膜トランジスタＱ７のソースは、低電圧入力端ＶＳに接続されている。

また、第３抑制薄膜トランジスタＱ８のゲートは、プルアップ駆動用薄膜トランジスタＱ１のドレインに接続されている。また、第３抑制薄膜トランジスタＱ８のドレインは、第１プルダウン回路共有信号線１１６を介して、第１プルダウン薄膜トランジスタＱ３のゲートと、第２プルダウン薄膜トランジスタＱ６のゲートとに接続されている。さらに、第３抑制薄膜トランジスタＱ８のソースは、低電圧入力端ＶＳに接続されている。

かかる構成において、ゲートドライバ１０３の動作を、図８に示すタイミングチャートに基づき説明する。まず、Ｔ１では、制御部１０６から、一番目（一方側）の単位回路ＳＲ００１の第２クロック信号入力端Ｃｋ２に、Ｈｉｇｈレベル（高電圧ＶＨ）の第２クロック信号ｘＶｃｋが入力される。すると、これに同期して、スタートパルス信号入力端Ｉｎに、Ｈｉｇｈレベルのスタートパルス信号Ｖｓｔが入力される。これにより、プルアップ駆動用薄膜トランジスタＱ１がオンになる。そして、前記スタートパルス信号Ｖｓｔはプルアップ薄膜トランジスタＱ２のゲートＧに入力される。これにより、プルアップ薄膜トランジスタＱ２がオンになる。

次に、Ｔ２では、一番目の単位回路ＳＲ００１の第１クロック信号入力端Ｃｋ１に、制御部１０６からＨｉｇｈレベルの第１クロック信号Ｖｃｋが入力される。すると、この第１クロック信号Ｖｃｋは、オンになっているプルアップ薄膜トランジスタＱ２を通って、制御信号出力端Ｏｕｔから制御信号として出力される。出力された制御信号は、一列目のゲートラインＧ１へ入力される。ゲートラインＧ１はこの制御信号によって、液晶パネル１２１の一列目の画素群１２２１（図４参照）の駆動を制御する。

また、一番目の単位回路ＳＲ００１から制御信号が出力される時に、この単位回路ＳＲ００１から二番目の単位回路ＳＲ００２のスタートパルス信号入力端Ｉｎに、スタートパルス信号Ｖｓｔが入力される。これにより、二番目の単位回路ＳＲ００２のプルアップ薄膜トランジスタＱ２がオンになる。

次に、Ｔ３では、二番目の単位回路ＳＲ００２の第１クロック信号入力端Ｃｋ１に、制御部１０６からＨｉｇｈレベルの第２クロック信号ｘＶｃｋが入力される。すると、この第２クロック信号ｘＶｃｋは、オンになっているプルアップ薄膜トランジスタＱ２を通って、制御信号出力端Ｏｕｔから制御信号として出力される。出力された制御信号は、二列目のゲートラインＧ２へ入力される。ゲートラインＧ２はこの制御信号によって、液晶パネル１２１の二列目の画素群１２２２（図４参照）の駆動を制御する。

また、二番目の単位回路ＳＲ００２から制御信号が出力される時に、この単位回路ＳＲ００２から三番目の単位回路ＳＲ００３のスタートパルス信号入力端Ｉｎにスタートパルス信号Ｖｓｔが入力される。これにより、三番目の単位回路ＳＲ００３のプルアップ薄膜トランジスタＱ２がオンになる。

次に、Ｔ４では、三番目の単位回路ＳＲ００３が、一番目の単位回路ＳＲ００１の場合と同じような方法によって、三列目のゲートラインＧ３へ制御信号を出力するとともに、次の単位回路ＳＲ００４のスタートパルス信号入力端Ｉｎにスタートパルス信号Ｖｓｔを出力する。

以上説明したように、ゲートドライバ１０３は、各単位回路ＳＲｎに、プルアップ回路１１１をオンにするためのスタートパルス信号Ｖｓｔをシフトさせていく。そして、スタートパルス信号Ｖｓｔが入力された単位回路ＳＲｎが奇数番目の場合には、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが入力されることにより、対応するゲートラインＧｎに制御信号が出力される。また、スタートパルス信号Ｖｓｔが入力された単位回路ＳＲｎが偶数番目の場合には、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが入力されることにより、対応するゲートラインＧｎに制御信号が出力される。

また、各単位回路ＳＲｎは、プルアップ回路１１１がオンの間は、抑制回路１１４により、双方のプルダウン回路１１２、１１３がオフになるように構成されている。また、各単位回路ＳＲｎは、プルアップ回路１１１がオンになっていない間は、双方のプルダウン回路１１２、１１３が交互にオンして、プルアップ回路１１１をオフにするように構成されている。

これを、図５と図７を用いて具体的に説明する。まず、単位回路ＳＲｎにスタートパルス信号Ｖｓｔが入力される時を除いては、プルアップ駆動用薄膜トランジスタＱ１はオフになっている。そして、単位回路ＳＲｎにスタートパルス信号Ｖｓｔが入力される前、あるいは単位回路ＳＲｎから制御信号が出力された後に、第１クロック信号入力端Ｃｋ１に、Ｈｉｇｈレベルのクロック信号（ＶｃｋまたはｘＶｃｋ）が入力されると、第２プルダウン回路１１３の駆動用薄膜トランジスタＱ１２がオンになる。

オンになった駆動用薄膜トランジスタＱ１２は、第３プルダウン薄膜トランジスタＱ９のゲートと、第４プルダウン薄膜トランジスタＱ１０のゲートとに、Ｈｉｇｈレベルのクロック信号を出力し、双方のプルダウン薄膜トランジスタＱ９、Ｑ１０をオンにする。

オンになった双方のプルダウン薄膜トランジスタＱ９、Ｑ１０は、プルアップ薄膜トランジスタＱ２をオフにする。具体的には、第３プルダウン薄膜トランジスタＱ９は、制御部１０６から出力されている低電圧Ｖｓｓを、プルアップ薄膜トランジスタソース側共有信号線１１７にかける。また、第４プルダウン薄膜トランジスタＱ１０は、制御部１０６から出力されている低電圧Ｖｓｓを、プルアップ薄膜トランジスタゲート側共有信号線１１５にかける。

また、第１プルダウン回路１１２では、第１クロック信号入力端Ｃｋ１にＨｉｇｈレベルのクロック信号が入力されると、非駆動用薄膜トランジスタＱ５がオンになる。これにより、制御部１０６から出力されている低電圧Ｖｓｓが、この薄膜トランジスタＱ５と第１プルダウン回路共有信号線１１６とを通って、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートにかけられる。これにより、双方のプルダウン薄膜トランジスタＱ３、Ｑ６はオフにされる。

一方、単位回路ＳＲｎにスタートパルス信号Ｖｓｔが入力される前、あるいは単位回路ＳＲｎから制御信号が出力された後に、第２クロック信号入力端Ｃｋ２に、Ｈｉｇｈレベルのクロック信号が入力されると、第１プルダウン回路１１２の駆動用薄膜トランジスタＱ４がオンになる。

オンになった駆動用薄膜トランジスタＱ４は、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートに、Ｈｉｇｈレベルのクロック信号を出力する。これにより、双方のプルダウン薄膜トランジスタＱ３、Ｑ６がオンになる。

オンになった双方のプルダウン薄膜トランジスタＱ３、Ｑ６は、プルアップ薄膜トランジスタＱ２をオフにする。具体的には、第１プルダウン薄膜トランジスタＱ３は、制御部１０６から出力されている低電圧Ｖｓｓを、プルアップ薄膜トランジスタソース側共有信号線１１７にかける。また、第２プルダウン薄膜トランジスタＱ６は、制御部１０６から出力されている低電圧Ｖｓｓを、プルアップ薄膜トランジスタゲート側共有信号線１１５にかける。

また、第２プルダウン回路１１３では、第２クロック信号入力端Ｃｋ２にＨｉｇｈレベルのクロック信号が入力されると、非駆動用薄膜トランジスタＱ１３がオンになる。これにより、制御部１０６から出力されている低電圧Ｖｓｓが、この薄膜トランジスタＱ１３と第２プルダウン回路共有信号線１１８とを通って、第３プルダウン薄膜トランジスタＱ９のゲートおよび第４プルダウン薄膜トランジスタＱ１０のゲートにかけられる。したがって、双方のプルダウン薄膜トランジスタＱ９、Ｑ１０はオフにされる。

このように、二つのプルダウン回路１１２、１１３が交互にオンすることにより、各プルダウン薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０のゲートに高電圧ＶＨをかける時間が短縮される。このため、各単位回路ＳＲｎでは、これらの薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０の閾値電圧が大幅に上昇するのを防止している。

米国特許第６６９０３４７号公報 米国特許公開２００４／００４６７２９号公報 米国特許第６８４５１４０号公報

しかしながら、各単位回路ＳＲｎにおいて、一方のプルダウン回路に高電圧ＶＨがかけられている時には、他方のプルダウン回路には低電圧Ｖｓｓがかけられている。すなわち、各プルダウン薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０には、常時、電圧（高電圧ＶＨまたは低電圧Ｖｓｓ）がかけられている。この電圧が高電圧ＶＨの場合には、閾値電圧が増加する。また、この電圧が低電圧Ｖｓｓの場合には、閾値電圧が減少する。ここで、高電圧ＶＨの値は＋１８Ｖ、低電圧Ｖｓｓの値は−６Ｖである。このことから、閾値電圧の増加量が閾値電圧の減少量よりも大きい。

このため、各プルダウン薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０の動作が不安定になる。したがって、プルダウン回路１１２、１１３は、プルアップ回路１１１を適切にオフにできない場合がある。これに伴い、プルアップ回路１１１は、各ゲートラインＧｎに対して制御信号を適切に出力できない場合がある。このように従来の制御信号出力装置１００では、ゲートドライバ１０３に常時電圧をかけていると、ゲートドライバ１０３の動作が不安定になってしまう問題があった。

本発明は、かかる従来の課題に鑑みてなされたものであり、シフトレジスタに常時電圧をかけていても、シフトレジスタの動作の安定化を図ることができる制御信号出力装置を提供することを目的とする。

前記課題を解決するために、本発明の制御信号出力装置においては、シフトレジスタと、このシフトレジスタを制御する制御部とを備えた制御信号出力装置であって、前記シフトレジスタは、直列に接続された複数の単位回路から構成され、各単位回路は、制御信号を出力するためのプルアップ回路と、このプルアップ回路をオフにするための二つのプルダウン回路と、この二つのプルダウン回路をオフにするための抑制回路とを備え、これらの回路には薄膜トランジスタが使用されている一方、前記制御部は、前記複数の単位回路の一方側から順に、前記抑制回路をオンさせて前記二つのプルダウン回路をオフにしながら前記プルアップ回路をオンさせて前記制御信号を出力する一方、前記プルアップ回路をオンさせていない単位回路には、前記二つのプルダウン回路を交互にオンさせて前記プルアップ回路に第１低電圧をかけることによりこのプルアップ回路をオフにし、オンさせていないプルダウン回路には、前記第１低電圧よりも低い第２低電圧をかけるように構成されたことを特徴としている。

また、本発明の制御信号出力装置においては、前記制御部は、前記抑制回路をオンさせた際に、前記二つのプルダウン回路に前記第２低電圧をかけてこの二つのプルダウン回路をオフにするように構成されたことを特徴としている。

また、本発明の制御信号出力装置においては、前記シフトレジスタは、アクティブマトリクスディスプレイに用いられるゲートドライバであって、前記制御部は、このゲートドライバを制御するように構成されたことを特徴としている。

本発明の制御信号出力装置では、シフトレジスタの各単位回路において、オンにしていない方のプルダウン回路に常時かける低電圧のレベルを従来よりも低く設定した。これにより、プルダウン回路の閾値電圧の減少量が従来よりも大きくなるので、閾値電圧の増加量と減少量との差が小さくなる。したがって、プルダウン回路の動作が安定する。これにより、プルダウン回路はプルアップ回路を適切にオフにすることができる。またこれに伴い、プルアップ回路は、外部に制御信号を適切に出力できる。よって、本発明の制御信号出力装置では、シフトレジスタに常時電圧をかけていても、シフトレジスタの動作の安定化を図ることができる。

図１は、本発明の一実施の形態を示す制御信号出力装置１のブロック図である。なお、本実施の形態の制御信号出力装置１において、従来の制御信号出力装置１００と同じ部分には同じ符号を付し、異なる部分を中心にして説明する。本実施の形態の制御信号出力装置１は、液晶ディスプレイの各ゲートラインＧｎ（Ｇ１、Ｇ２、・・・）に接続されるものである。そして、この制御信号出力装置１は、ゲートドライバ３と、制御部６とを備えている。

制御部６は、スタートパルス信号Ｖｓｔと、第１クロック信号Ｖｃｋと、第２クロック信号ｘＶｃｋと、第１低電圧Ｖｓｓと、第２低電圧Ｖｓｓ’とを出力するように構成されている。そして、本実施の形態では、第２低電圧Ｖｓｓ’の値が、第１低電圧Ｖｓｓの値よりも低い値に設定されている。具体的な第２低電圧Ｖｓｓ’の値は、−１０Ｖ〜−１５Ｖである。

一方、ゲートドライバ３には、シフトレジスタが使用されている。このシフトレジスタは、複数の単位回路ＳＲ’ｎ（ＳＲ’００１、ＳＲ’００２、ＳＲ’００３、・・・）から構成されている。各単位回路ＳＲ’ｎは、各ゲートラインＧｎ（Ｇ１、Ｇ２、・・・）に対応して直列に接続されている。そして、各単位回路ＳＲ’ｎは、スタートパルス信号入力端Ｉｎと、制御信号出力端Ｏｕｔと、第１低電圧入力端ＶＳと、第２低電圧入力端ＶＳ’と、第１クロック信号入力端Ｃｋ１と、第２クロック信号入力端Ｃｋ２と、回路本体とを備えている。ここで、第２低電圧入力端ＶＳ’は、制御バス５を介して、制御部６に接続されている。したがって、各単位回路ＳＲ’ｎは、第１低電圧Ｖｓｓと、第２低電圧Ｖｓｓ’と、第１クロック信号Ｖｃｋと、第２クロック信号ｘＶｃｋと、スタートパルス信号Ｖｓｔとが入力されるように構成されている。

一方、図２に示すように、各単位回路ＳＲ’ｎの回路本体１０は、プルアップ回路１１１と、第１プルダウン回路１２と、第２プルダウン回路１３と、抑制回路１４とから構成されている。

第１プルダウン回路１２および第２プルダウン回路１３は、プルアップ回路１１１をオフにするための回路である。第１プルダウン回路１２は、第１プルダウン薄膜トランジスタＱ３と、第２プルダウン薄膜トランジスタＱ６と、駆動用薄膜トランジスタＱ４と、非駆動用薄膜トランジスタＱ５’とを備えている。この非駆動用薄膜トランジスタＱ５’は、第１プルダウン薄膜トランジスタＱ３および第２プルダウン薄膜トランジスタＱ６をオフにするためのトランジスタである。そして、この非駆動用薄膜トランジスタＱ５’のゲートは、第１クロック信号入力端Ｃｋ１に接続されている。また、非駆動用薄膜トランジスタＱ５’のドレインは、第１プルダウン駆動薄膜トランジスタＱ４のソースに接続されている。そして、非駆動用薄膜トランジスタＱ５’のソースは、従来の非駆動用薄膜トランジスタＱ５（図７参照）と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。

一方、第２プルダウン回路１３は、第３プルダウン薄膜トランジスタＱ９と、第４プルダウン薄膜トランジスタＱ１０と、駆動用薄膜トランジスタＱ１２と、非駆動用薄膜トランジスタＱ１３’とを備えている。この非駆動用薄膜トランジスタＱ１３’は、第３プルダウン薄膜トランジスタＱ９および第４プルダウン薄膜トランジスタＱ１０をオフにするためのトランジスタである。そして、この非駆動用薄膜トランジスタＱ１３’のゲートは、第２クロック信号入力端Ｃｋ２に接続されている。また、非駆動用薄膜トランジスタＱ１３’のドレインは、駆動用薄膜トランジスタＱ１２のソースに接続されている。そして、非駆動用薄膜トランジスタＱ１３’のソースは、従来の非駆動用薄膜トランジスタＱ１３（図７参照）と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。

一方、抑制回路１４は、第１抑制薄膜トランジスタＱ１１’と、第２抑制薄膜トランジスタＱ７’と、第３抑制薄膜トランジスタＱ８’と、第２プルダウン回路１３の非駆動用薄膜トランジスタＱ１３’とを備えている。

第１抑制薄膜トランジスタＱ１１’のゲートは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。また、第１抑制薄膜トランジスタＱ１１’のドレインは、第２プルダウン回路１３のプルダウン薄膜トランジスタＱ９、Ｑ１０の各ゲートに接続されている。そして、第１抑制薄膜トランジスタＱ１１’のソースは、従来の第１抑制薄膜トランジスタＱ１１（図７参照）と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。

また、第２抑制薄膜トランジスタＱ７’のゲートは、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、プルアップ薄膜トランジスタＱ２のソースＳに接続されている。また、第２抑制薄膜トランジスタＱ７’のドレインは、第１プルダウン回路共有信号線１１６を介して、第１プルダウン回路１２のプルダウン薄膜トランジスタＱ３、Ｑ６の各ゲートに接続されている。そして、第２抑制薄膜トランジスタＱ７’のソースは、従来の第１抑制薄膜トランジスタＱ１１（図７参照）と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。

また、第３抑制薄膜トランジスタＱ８’のゲートは、プルアップ駆動用薄膜トランジスタＱ１のドレインに接続されている。また、第３抑制薄膜トランジスタＱ８’のドレインは、第１プルダウン回路１２のプルダウン薄膜トランジスタＱ３、Ｑ６の各ゲートに接続されている。そして、第３抑制薄膜トランジスタＱ８’のソースは、従来の第３抑制薄膜トランジスタＱ８（図７参照）と異なり、第１低電圧入力端ＶＳではなく、第２低電圧入力端ＶＳ’に接続されている。

なお、図２において、Ｐ１は、プルアップ駆動用薄膜トランジスタＱ１と、第３抑制薄膜トランジスタＱ８’との接続点を示す。Ｐ２は、プルアップ薄膜トランジスタＱ２のゲートＧ側（プルアップ薄膜トランジスタゲート側共有信号線１１５）と、第４プルダウン薄膜トランジスタＱ１０との接続点を示す。Ｐ３は、プルアップ薄膜トランジスタＱ２と、第１クロック信号入力端Ｃｋ１との接続点を示す。

Ｐ４は、第１クロック信号入力端Ｃｋ１と、第１プルダウン回路１２の非駆動用薄膜トランジスタＱ５’との接続点を示す。さらに、Ｐ４は、第１クロック信号入力端Ｃｋ１と、第２プルダウン回路１３の駆動用薄膜トランジスタＱ１２との接続点を示す。Ｐ５は、第２クロック信号入力端Ｃｋ２と、第１プルダウン回路の１２の駆動用薄膜トランジスタＱ４との接続点を示す。さらに、Ｐ５は、第２クロック信号入力端Ｃｋ２と、第２プルダウン回路１３の非駆動用薄膜トランジスタＱ１３’との接続点を示す。

Ｐ６は、第３プルダウン薄膜トランジスタＱ９と、第２プルダウン回路共有信号線１１８との接続点を示す。Ｐ７は、第１プルダウン駆動用薄膜トランジスタＱ４と、第２プルダウン駆動用薄膜トランジスタＱ５’との接続点を示す。Ｐ８は、単位回路ＳＲ’ｎの制御信号出力端Ｏｕｔと、次の単位回路ＳＲ’ｎ＋１との接続点を示す。

かかる構成において、本実施の形態では、奇数番目の単位回路ＳＲ’ｎの動作を、図１および図２と、図３に示すタイミングチャートを用いて説明する。

まず、Ｔ１では 制御部６から、単位回路ＳＲ’ｎの第２クロック信号入力端Ｃｋ２に、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが入力される。そして、これに同期して、制御部６または前の単位回路ＳＲ’ｎ−１から、Ｈｉｇｈレベルのスタートパルス信号Ｖｓｔが、単位回路ＳＲ’ｎのスタートパルス信号入力端Ｉｎを介して、プルアップ駆動用薄膜トランジスタＱ１に入力される（接続点Ｐ１の電圧レベル参照）。これにより、プルアップ駆動用薄膜トランジスタＱ１がオンになる。すると、前記スタートパルス信号Ｖｓｔは、プルアップ薄膜トランジスタゲート側共有信号線１１５を通り、プルアップ薄膜トランジスタＱ２をオンにする（接続点Ｐ２の電圧レベル参照）。

また、Ｔ１では、第２プルダウン回路１３の非駆動用薄膜トランジスタＱ１３’にも、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが入力される（接続点Ｐ５の電圧レベル参照）。これにより、非駆動用薄膜トランジスタＱ１３’はオンになり、制御部６から出力されている第２低電圧Ｖｓｓ’を、第２プルダウン回路共有信号線１１８にかける（接続点Ｐ６の電圧レベル参照）。これにより、第３プルダウン薄膜トランジスタＱ９のゲートおよび第４プルダウン薄膜トランジスタＱ１０のゲートには、第２低電圧Ｖｓｓ’がかけられる。このため、双方のプルダウン薄膜トランジスタＱ９、Ｑ１０はオフになっている。

また、Ｔ１では、単位回路ＳＲ’ｎのスタートパルス信号入力端Ｉｎに、Ｈｉｇｈレベルのスタートパルス信号Ｖｓｔが入力されるのに伴い、第３抑制薄膜トランジスタＱ８’がオンになる。オンになった第３抑制薄膜トランジスタＱ８’は、制御部６から出力されている第２低電圧Ｖｓｓ’を、第１プルダウン回路共有信号線１１６にかける（接続点Ｐ７の電圧レベル参照）。これにより、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートには、第２低電圧Ｖｓｓ’がかけられる。このため、双方のプルダウン薄膜トランジスタＱ３、Ｑ６はオフになっている。

なお、Ｔ１では、第１プルダウン回路の駆動用薄膜トランジスタＱ４にも、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが入力される（接続点Ｐ５の電圧レベル参照）。しかし、第３抑制薄膜トランジスタＱ８’がオンになっているため、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが、この駆動用薄膜トランジスタＱ４から第１プルダウン回路共有信号線１１６に入力されるのが抑制されている。

次に、Ｔ２では、制御部６から、単位回路ＳＲ’ｎの第１クロック信号入力端Ｃｋ１に、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが入力される（接続点Ｐ３の電圧レベル参照）。これにより、第１クロック信号Ｖｃｋは、オンになっているプルアップ薄膜トランジスタＱ２を通って、制御信号出力端Ｏｕｔから制御信号として出力される（接続点Ｐ８の電圧レベル参照）。出力された制御信号は、対応するゲートラインＧｎへ入力される。制御信号が入力されたゲートラインＧｎは、対応するｎ列目の画素群の駆動を制御する。また、単位回路ＳＲｎから制御信号が出力される時に、次の単位回路ＳＲ’ｎ＋１のスタートパルス信号入力端Ｉｎにスタートパルス信号Ｖｓｔが入力される。

また、Ｔ２では、第１クロック信号Ｖｃｋが制御信号出力端Ｏｕｔから出力されるのに伴い、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、第１抑制薄膜トランジスタＱ１１’にも第１クロック信号Ｖｃｋが入力される。これにより、第１抑制薄膜トランジスタＱ１１’がオンになる。オンになった第１抑制薄膜トランジスタＱ１１’は、制御部６から出力されている第２低電圧Ｖｓｓ’を、第２プルダウン回路共有信号線１１８にかける（接続点Ｐ６の電圧レベル参照）。したがって、第３プルダウン薄膜トランジスタＱ９のゲートおよび第４プルダウン薄膜トランジスタＱ１０のゲートには、第２低電圧Ｖｓｓ’が引き続いてかかるため、双方のプルダウン薄膜トランジスタＱ３、Ｑ６はオフ状態が維持される。

また、Ｔ２では、第１クロック信号Ｖｃｋが制御信号出力端Ｏｕｔから出力されるのに伴い、プルアップ薄膜トランジスタソース側共有信号線１１７を介して、第２抑制薄膜トランジスタＱ７’にも第１クロック信号Ｖｃｋが入力される。これにより、第２抑制薄膜トランジスタＱ７’がオンになる。オンになった第２抑制薄膜トランジスタＱ７’は、制御部６から出力されている第２低電圧Ｖｓｓ’を、第１プルダウン回路共有信号線１１６にかける（接続点Ｐ７の電圧レベル参照）。これにより、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートには、第２低電圧Ｖｓｓ’が引き続いてかかるため、双方のプルダウン薄膜トランジスタＱ３、Ｑ６はオフ状態が維持されている。

また、Ｔ２では、制御部６から、第１プルダウン回路１２の非駆動用薄膜トランジスタＱ５’と、第２プルダウン回路１３の駆動用薄膜トランジスタＱ１２とにも、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが入力される（接続点Ｐ４の電圧レベル参照）。しかし、Ｔ２では、第１抑制薄膜トランジスタＱ１１’および第２抑制薄膜トランジスタＱ７’がオンになっている。したがって、第１プルダウン回路１２の非駆動用薄膜トランジスタＱ５’から、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが第１プルダウン回路共有信号線１１６に入力されるのが抑制されている。また、第２プルダウン回路１３の駆動用薄膜トランジスタＱ１２から、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが第２プルダウン回路共有信号線１１８に入力されるのが抑制されている。

なお、Ｔ２では、Ｔ１でプルアップ駆動薄膜トランジスタＱ１にＨｉｇｈレベルの電圧がかかったことから、このプルアップ駆動薄膜トランジスタＱ１に寄生容量が発生している。このため、Ｔ２の接続点Ｐ２での電圧レベルが、Ｔ１の接続点Ｐ２での電圧レベルよりも高くなっている。

次に、Ｔ３では、Ｔ２でプルアップ薄膜トランジスタＱ２から制御信号が出力されたので、スタートパルス信号入力端Ｉｎには、次のフレームになるまでスタートパルス信号Ｖｓｔは入力されない（接続点Ｐ１の電圧レベル参照）。

そして、Ｔ３では、第２クロック信号入力端Ｃｋ２に、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋが入力される。これにより、第１プルダウン回路の駆動用薄膜トランジスタＱ４および第２プルダウン回路の非駆動用薄膜トランジスタＱ１３’がオンになる（接続点Ｐ５の電圧レベル参照）。

オンになった第１プルダウン回路の駆動用薄膜トランジスタＱ４は、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋを、第１プルダウン回路共有信号線１１６を介して、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートに入力する（接続点Ｐ７の電圧レベル参照）。これにより、双方のプルダウン薄膜トランジスタＱ３、Ｑ６がオンになる。

オンになった第２プルダウン薄膜トランジスタＱ６は、制御部６から出力されている第１低電圧Ｖｓｓを、プルアップ薄膜トランジスタゲート側共有信号線１１５にかける（接続点Ｐ２の電圧レベル参照）。これにより、プルアップ薄膜トランジスタＱ２のゲートＧ側はオフになる。また、オンになった第１プルダウン薄膜トランジスタＱ３は、制御部６から出力されている第１低電圧Ｖｓｓを、プルアップ薄膜トランジスタソース側共有信号線１１７にかける（接続点Ｐ８の電圧レベル参照）。これにより、プルアップ薄膜トランジスタＱ２のソースＳ側はオフになる。したがって、プルアップ回路１１１はオフになる。

一方、オンになった第２プルダウン回路１３の非駆動用薄膜トランジスタＱ１３’は、制御部６から出力されている第２低電圧Ｖｓｓ’を、第２プルダウン回路共有信号線１１８にかける。これにより、第３プルダウン薄膜トランジスタＱ９のゲートおよび第４プルダウン薄膜トランジスタＱ１０のゲートには、第２低電圧Ｖｓｓ’がかけられる（接続点Ｐ６の電圧レベル参照）。その結果、双方のプルダウン薄膜トランジスタＱ９、Ｑ１０はオフになる。

次に、Ｔ４においては、スタートパルス信号入力端Ｉｎには、次のフレームになるまでスタートパルス信号Ｖｓｔが入力されない（接続点Ｐ１の電圧レベル参照）。

そして、Ｔ４では、第１クロック信号入力端Ｃｋ１に、Ｈｉｇｈレベルの第１クロック信号Ｖｃｋが入力される。これにより、第１プルダウン回路１２の非駆動用薄膜トランジスタＱ５’と、第２プルダウン回路１３の駆動用薄膜トランジスタＱ１２とがオンになる（接続点Ｐ４の電圧レベル参照）。

オンになった第２プルダウン回路１３の駆動用薄膜トランジスタＱ１２は、Ｈｉｇｈレベルの第２クロック信号ｘＶｃｋを、第２プルダウン回路共有信号線１１８を介して、第３プルダウン薄膜トランジスタＱ９のゲートおよび第４プルダウン薄膜トランジスタＱ１０のゲートに入力する（接続点Ｐ６の電圧レベル参照）。これにより、双方のプルダウン薄膜トランジスタＱ９、Ｑ１０はオンになる。

オンになった第４プルダウン薄膜トランジスタＱ１０は、制御部６から出力されている第１低電圧Ｖｓｓを、プルアップ薄膜トランジスタゲート側共有信号線１１５にかける（接続点Ｐ２の電圧レベル参照）。これにより、プルアップ薄膜トランジスタＱ２のゲートＧ側はオフになる。また、オンになった第３プルダウン薄膜トランジスタＱ９は、制御部６から出力されている第１低電圧Ｖｓｓを、プルアップ薄膜トランジスタソース側共有信号線１１７にかける（接続点Ｐ８の電圧レベル参照）。これにより、プルアップ薄膜トランジスタＱ２のソースＳ側はオフになる。したがって、プルアップ回路１１１は、Ｔ３に引き続いてオフ状態が維持される。

一方、オンになった第１プルダウン回路１２の非駆動用薄膜トランジスタＱ５’は、制御部６から出力されている第２低電圧Ｖｓｓ’を、第１プルダウン回路共有信号線１１６にかける。これにより、第１プルダウン薄膜トランジスタＱ３のゲートおよび第２プルダウン薄膜トランジスタＱ６のゲートには、第２低電圧Ｖｓｓ’がかけられる（接続点Ｐ７の電圧レベル参照）。その結果、双方のプルダウン薄膜トランジスタＱ３、Ｑ６はオフになる。

また、Ｔ５以降の単位回路ＳＲ’ｎの動作については、Ｔ３における動作と、Ｔ４における動作とが交互に行われる。ここで、本実施の形態では、オンにする方のプルダウン回路では、プルダウン薄膜トランジスタにかける高電圧のレベルは従来の単位回路ＳＲｎ（図７参照）の場合と同じである（＋１８Ｖ）。しかし、本実施の形態では、オンにしない方のプルダウン回路では、プルダウン薄膜トランジスタにかける低電圧のレベルが、従来の単位回路ＳＲｎの場合に比べて低い（−１０Ｖ〜−１５Ｖ）。

このため、各プルダウン薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０の閾値電圧の減少量が従来よりも大きくなるので、閾値電圧の増加量と減少量との差が、従来に比べて小さくなる。これにより、各プルダウン薄膜トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１０の動作が安定する。したがって、各単位回路ＳＲ’ｎのプルダウン回路１２、１３はプルアップ回路１１１を適切にオフにすることができる。また、これに伴い、各単位回路ＳＲ’ｎのプルアップ回路１１１は、各ゲートラインＧｎに対して制御信号を適切に出力できる。よって、本実施の形態の制御信号出力装置１では、ゲートドライバ３に常時電圧をかけていても、ゲートドライバ３の動作の安定化を図ることができる。また、この結果、液晶ディスプレイの動作が安定する。

本発明では好ましい実施の形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができる。したがって、本発明の保護範囲は、特許請求の範囲で設定した内容を基準とする。

以上説明したように、本発明の制御信号出力装置においては、シフトレジスタに常時電圧をかけていても、シフトレジスタの動作の安定化を図るようにした。したがって、本発明の制御出力装置を、シフトレジスタを用いた技術分野で十分利用することができる。

本発明の一実施の形態を示す液晶ディスプレイのゲートライン側の制御信号出力装置のブロック図である。 同実施の形態のゲートドライバの単位回路の内部を示す回路図である。 同実施の形態のゲートドライバの単位回路の動作を示すタイミングチャートである。 従来の液晶ディスプレイの模式図である。 従来の液晶ディスプレイのゲートライン側の制御信号出力装置のブロック図である。 第１クロック信号の動作および第２クロック信号の動作を示すタイミングチャートである。 従来のゲートドライバの単位回路の内部を示す回路図である。 従来のゲートドライバの動作を示すタイミングチャートである。

符号の説明

１ 制御信号出力装置
３ ゲートドライバ（シフトレジスタ）
６ 制御部
１２ プルダウン回路
１３ プルダウン回路
１４ 抑制回路
１１１ プルアップ回路
ＳＲ’ｎ 単位回路

Claims (3)

1. シフトレジスタと、このシフトレジスタを制御する制御部とを備えた制御信号出力装置であって、
   前記シフトレジスタは、直列に接続された複数の単位回路から構成され、各単位回路は、制御信号を出力するためのプルアップ回路と、このプルアップ回路をオフにするための二つのプルダウン回路と、この二つのプルダウン回路をオフにするための抑制回路とを備え、これらの回路には薄膜トランジスタが使用されている一方、
   前記制御部は、前記複数の単位回路の一方側から順に、前記抑制回路をオンさせて前記二つのプルダウン回路をオフにしながら前記プルアップ回路をオンさせて前記制御信号を出力する一方、前記プルアップ回路をオンさせていない単位回路には、前記二つのプルダウン回路を交互にオンさせて前記プルアップ回路に第１低電圧をかけることによりこのプルアップ回路をオフにし、オンさせていないプルダウン回路には、前記第１低電圧よりも低い第２低電圧をかけるように構成されたことを特徴とする制御信号出力装置。
2. 前記制御部は、前記抑制回路をオンさせた際に、前記二つのプルダウン回路に前記第２低電圧をかけてこの二つのプルダウン回路をオフにするように構成されたことを特徴とする請求項１に記載の制御信号出力装置。
3. 前記シフトレジスタは、アクティブマトリクスディスプレイに用いられるゲートドライバであって、前記制御部は、このゲートドライバを制御するように構成されたことを特徴とする請求項１または請求項２に記載の制御信号出力装置。

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