CN103258495B - 移位寄存单元、移位寄存器和显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存单元，该移位寄存单元包括驱动信号输入端、驱动信号输出端、第一时钟信号输入端、第二时钟信号输入端、驱动晶体管和输出下拉晶体管，其中，所述输出下拉晶体管的栅极与所述第二时钟信号输入端相连，所述驱动信号输入端输入的低电平为第一低电平，所述输出下拉晶体管的源极与第一低电平输出端连接，所述第一时钟信号输入端和所述第二时钟信号输入端输入的低电平均为第二低电平，所述第一低电平与所述第二低电平的差值大于所述输出下拉晶体管的临界电压的绝对值，使得所述下拉晶体管能够在求值阶段关闭。本发明还提供一种移位寄存器和一种显示装置。在本发明所提供的移位寄存单元中可以使用耗尽型薄膜晶体管。

Description

移位寄存单元、移位寄存器和显示装置
技术领域
本发明涉及有机发光显示领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器和一种包括该移位寄存器的显示装置。
背景技术
随着平板显示的发展，高分辨率、窄边框成为发展的潮流，而在显示面板上集成栅极驱动电路是实现高分辨率、窄边框显示最重要的解决办法。
图1中所示的是现有的基本的移位寄存单元的电路图，如图1所示，该基本的移位寄存单元包括驱动晶体管T1、输出下拉晶体管T2、复位晶体管T9、自举电容20、存储电容30、第一时钟信号输入端CK、第二时钟信号输入端CKB、驱动信号输入端OUT(n-1)、复位端Reset和驱动信号输出端OUT(n)。
在图1中，上拉节点PU点为与驱动晶体管T1的栅极连接的节点，下拉节点PD为与输出下拉晶体管T2的栅极连接的节点。从驱动信号输入端OUT(n-1)输入起始信号STV，VGL为低电平。图2中所示的是图1中的移位寄存单元在工作时各信号的时序图，VGH为高电平。
a-si(非晶硅)和p-si(多晶硅)制成的薄膜晶体管为增强型薄膜晶体管，当使用增强型TFT技术制作该基本的移位寄存单元电路时，图1中所示的移位寄存单元可以正常工作(如图2的实线部分所示)。
近年来，氧化物薄膜晶体管作为一种非常有潜力的半导体技术，相比于p-si工艺更简单，成本更低，相比于a-si迁移率更高，因而越来越受到重视，未来很可能是OLED，柔性显示的主流背板驱动技术。然而氧化物薄膜晶体管具有耗尽型的特点(与增强型薄膜晶体管的差别见图3和图4，图3为增强型薄膜晶体管的特性曲线图)纵轴为薄膜晶体管漏极的电流，横轴为栅源极的电压，从图3中所示的增强型薄膜晶体管的特性曲线图中可以看出，当Vgs(栅源电压)电压为零时，id(漏极电流)为零，说明Vgs为零时，增强型薄膜晶体管完全关闭；从图4中耗尽型薄膜晶体管的特性曲线图中可以看出，同样纵轴为漏极电流，横轴为栅源电压，但该图显示的却是Vgs为零时，id远大于零，而只有在栅源电压为一定的负电压时，id才为零。
如图2中虚线部分所示，将耗尽型薄膜晶体管应用于图1中所示的电路时，并不能正常工作。
发明内容
本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器和一种包括该移位寄存器的显示装置，所述移位寄存单元中可以使用耗尽型薄膜晶体管。
为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，该移位寄存单元包括驱动信号输入端、驱动信号输出端、第一时钟信号输入端、第二时钟信号输入端、驱动晶体管和输出下拉晶体管，其中，所述输出下拉晶体管的栅极与所述第二时钟信号输入端相连，所述驱动信号输入端输入的低电平为第一低电平，所述输出下拉晶体管的源极与第一低电平输出端连接，所述第一时钟信号输入端和所述第二时钟信号输入端输入的低电平均为第二低电平，所述第一低电平与所述第二低电平的差值大于所述下拉晶体管的临界电压的绝对值，使得所述下拉晶体管能够在求值阶段关闭。
优选地，所述驱动晶体管的栅极形成为上拉节点，所述移位寄存单元还包括与所述上拉节点连接的开关单元，所述开关单元能够在预充电阶段将所述上拉节点与所述驱动信号输入端导通，以对与所述驱动晶体管并联的电容充电，并且所述开关单元能够在求值阶段将所述上拉节点与所述驱动信号输入端断开，以防止所述上拉节点漏电。
优选地，所述开关单元包括第一开关晶体管和第二开关晶体管，所述第一开关晶体管的栅极与所述第二时钟信号输入端相连，所述第一开关晶体管的漏极与所述驱动信号输入端相连，所述第一开关晶体管的源极与所述第二开关晶体管的漏极相连，所述第二开关晶体管的栅极与所述驱动信号输入端相连，所述第二开关晶体管的源极与所述上拉节点相连。
优选地，所述移位寄存单元包括下拉单元和下拉晶体管，所述下拉晶体管的栅极与所述下拉单元相连，所述下拉晶体管的源极与第二低电平输出端相连，所述下拉单元能够在求值阶段将所述下拉晶体管关闭，并且在复位阶段和非工作阶段将所述下拉晶体管开启，使得所述下拉晶体管能够在所述复位阶段和所述非工作阶段将所述上拉节点的电平拉低至所述第二低电平。
优选地，所述下拉单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述上拉节点相连，所述第一下拉控制晶体管的源极与第三低电平输出端连接，所述第二下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第一下拉控制晶体管的漏极与所述下拉晶体管的栅极连接，所述第二下拉控制晶体管的漏极与高电平输出端连接，所述第二下拉控制晶体管的源极与所述下拉晶体管的栅极连接，所述第二低电平与所述第三低电平的差值大于所述下拉晶体管的临界电压。
优选地，所述下拉单元还包括第三下拉控制晶体管，该第三下拉控制晶体管的栅极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第三低电平输出端相连，所述第三下拉控制晶体管的漏极与所述第二下拉控制晶体管的源极相连。
优选地，所述驱动晶体管、所述输出下拉晶体管、所述第一开关晶体管、所述第二开关晶体管、所述下拉晶体管、所述第一下拉控制晶体管、所述第二下拉控制晶体管和所述第三下拉控制晶体管中的至少一者为耗尽型晶体管。
作为本发明的另一个方面，提供一种移位寄存器，该移位寄存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的驱动信号输入端与上一级所述移位寄存单元的驱动信号输出端相连。
作为本发明的还一个方面，提供一种显示装置，其中，该显示装置包括本发明所提供的上述移位寄存器。
在本发明所提供的移位寄存单元中，利用第二时钟信号输入端与输出下拉晶体管的栅极相连，输出下拉晶体管的源极与可以输出第一低电平的第一低电平输入端相连。由于第二时钟信号输入端在求值阶段输入的低电平为第二低电平，且第二低电平与第一低电平的差值大于下拉晶体管的临界电压，因此，可以利用第二时钟信号输入端直接控制下拉晶体管在求值阶段时完全关闭。由于，第二低电平与第一低电平的差值大于下拉晶体管的临界电压，因此，即便下拉晶体管为耗尽型晶体管，在求值阶段，所述下拉晶体管仍能完全关闭。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是现有基本的移位寄存单元的电路图；
图2是图1中所示的移位寄存单元在工作时各信号的时序图；
图3是增强型晶体管的特性曲线图；
图4是耗尽型晶体管的特性曲线图；
图5是本发明所提供的移位寄存单元一种实施方式的电路图；
图6是本发明所提供的移位寄存单元的另一种实施方式的电路图；
图7是图6中所示的移位寄存单元的工作时各信号的时序图。
附图标记说明
T1：驱动晶体管              T2：输出下拉晶体管
T3：第二下拉控制晶体管      T4：第三下拉控制晶体管
T5：第一下拉控制晶体管      T6：下拉晶体管
T7：第二开关晶体管          T8：第一开关晶体管
CK：第一时钟信号输入端      PU：上拉节点
PD：下拉节点                11：开关单元
12：下拉单元                20：自举电容
30：存储电容                CKB：第二时钟信号输入端
VGH：高电平                 VGL：低电平
VGL1：第一低电平            VGL2：第二低电平
VGL3：第三低电平            T9：复位晶体管
OUT(n-1)：驱动信号输入端
OUT(n)：驱动信号输出端
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图5和图6所示，作为本发明的一个方面，提供一种移位寄存单元，该移位寄存单元包括驱动信号输入端OUT(n-1)、驱动信号输出端OUT(n)、第一时钟信号输入端CK、第二时钟信号输入端CKB、驱动晶体管T1和输出下拉晶体管T2，其中，输出下拉晶体管T2的栅极与第二时钟信号输入端CKB相连，驱动信号输入端OUT(n-1)输入的低电平为第一低电平VGL1，输出下拉晶体管T2的源极与第一低电平输出端(第一低电平输出端可以向输出下拉晶体管T2的源极输出第一低电平VGL1)连接，第一时钟信号输入端CK和第二时钟信号输入端CKB输入的低电平均为第二低电平VGL2，第一低电平VGL1与第二低电平VGL2的差值大于输出下拉晶体管T2的临界电压(即，阈值电压)的绝对值(即，VGL1-VGL2＞|Vtht2|)，使得输出下拉晶体管T2能够在求值阶段关闭。
应当理解的是，在本发明中，如图7所示，从驱动信号输入端OUT(n-1)输入的高电平信号为高电平VGH，从驱动信号输入端OUT(n-1)输入的低电平信号为第一低电平VGL1；从第一时钟信号输入端CK输入的高电平第一时钟信号为高电平VGH，从第一时钟信号输入端CK输入的低电平为第二低电平VGL2；从第二时钟信号输入端CKB输入的高电平为VGH，从第二时钟信号输入端CKB输入的低电平为第二低电平VGL2。
在本发明中，由于第二时钟信号输入端CKB直接与输出下拉晶体管T2的栅极相连，因此可以利用从第二时钟信号输入端CKB输入的第二时钟信号直接控制输出下拉晶体管T2的开启和关闭。
在移位寄存单元的求值阶段(即，图7中的阶段②)，第一时钟信号输入端CK输入第一时钟信号为高电平VGH，第二时钟信号输入端CKB输入第二时钟信号为第二低电平VGL2，驱动信号输入端OUT(n-1)输入的信号为第一低电平VGL1，输出下拉晶体管T2的栅极电平为第二低电平VGL2，输出下拉晶体管T2的源极电平为第一低电平VGL1，由于VGL1-VGL2＞|VthT2|，因此，在求值阶段，即便输出下拉晶体管T2为耗尽型晶体管，该输出下拉晶体管T2仍然可以正常关闭，不会发生漏电。
通常地，将与驱动晶体管T1的栅极相连的节点称之为上拉节点(即驱动晶体管T1的栅极形成为上拉节点PU)，上拉节点PU的电位与驱动晶体管T1的栅极的电位相一致。
为了保证本发明所提供的移位寄存单元可以输出具有足够脉宽的方波，优选地，如图5和图6所示，所述移位寄存单元还可以包括与上拉节点PU连接的开关单元11，开关单元11可以在预充电阶段(即，图7中的阶段①)将上拉节点PU与驱动信号输入端OUT(n-1)导通，以对与驱动晶体管T1并联的电容C充电，并且开关单元11可以在求值阶段(即，图7中的阶段②)将上拉节点PU与驱动信号输入端OUT(n-1)断开，以防止上拉节点PU漏电。
在预充电阶段，开关单元11将上拉节点PU与驱动信号输入端OUT(n-1)导通，使得驱动信号输入端OUT(n-1)可以对电容C进行正常充电，使上拉节点PU的电压迅速升起；而在求值阶段，第二时钟信号输入端CKB输入第二低电平VGL2将输出下拉晶体管T2关闭，第一时钟信号输入端CK输入高电平VGH，该高电平VGH通过驱动晶体管T1，将上拉节点PU通过电容C耦合到较高的电位，开关单元11将上拉节点PU与驱动信号输入端OUT(n-1)断开可以防止上拉节点PU漏电，从而可以在驱动信号输出端OUT(n)获得具有足够脉宽的输出信号。
在本发明中，开关单元11可以具有多种形式，只要可以满足在预充电阶段将上拉节点PU与驱动信号输入端OUT(n-1)导通，以对与驱动晶体管T1并联的电容C充电，并且开关单元11可以在求值阶段将上拉节点PU与驱动信号输入端OUT(n-1)断开，以防止上拉节点PU漏电即可。
作为本发明的一种优选实施方式，如图5和图6所示，开关单元11可以包括第一开关晶体管T8和第二开关晶体管T7，第一开关晶体管T8的栅极与第二时钟信号输入端CKB相连，第一开关晶体管T8的漏极与驱动信号输入端OUT(n-1)相连，第一开关晶体管T8的源极与第二开关晶体管T7的漏极相连，第二开关晶体管T7的栅极与驱动信号输入端OUT(n-1)相连，第二开关晶体管T7的源极与所述上拉节点PU相连。
在预充电阶段(即，图7中的阶段①)，驱动信号输入端OUT(n-1)输入的信号为高电平VGH，第一时钟信号输入端CK输入的第一时钟信号为第二低电平VGL2，第二时钟信号输入端CKB输入的第二时钟信号为高电平VGH。由于第一开关晶体管T8的栅极与第二时钟信号输入端CKB相连，第二开关晶体管T7的栅极与驱动信号输入端OUT(n-1)相连，因此，第一开关晶体管T8和第二开管晶体管T7都是开启的，驱动信号输入端OUT(n-1)可以通过第一开关晶体管T8和第二开关晶体管T7对电容C充电，上拉节点PU处的电压将迅速升起。
在求值阶段(即，图7中的阶段②)，驱动信号输入端OUT(n-1)输入的信号为第一低电平VGL1，第二时钟信号输入端CKB输入的第二时钟信号为第二低电平VGL2，因此，第一开关晶体管T8和第二开关晶体管T7都是关闭的。由于第一开关晶体管T8和第二开关晶体管T7是关闭的，所以，第一时钟信号输入端CK输入的第一时钟信号为高电平VGH，此时第一时钟信号可以将上拉节点PU的电位通过电容C耦合到较高的电位，而不会漏电。
应当注意的是，如果第一开关晶体管T8和第二开关晶体管T7为耗尽型晶体管，那么第一低电平VGL1与第二低电平VGL2的差值大于第一开关晶体管T8的临界电压的绝对值(即，VGL1-VGL2＞|Vtht8|)，以确保第一开关晶体管T8可以在求值阶段正常关闭。
为了使所述移位寄存单元输出的信号更加稳定，优选地，所述移位控制单元还可以包括下拉单元12和下拉晶体管T6，下拉晶体管T6的栅极与下拉单元12相连，下拉晶体管T6的源极与第二低电平输出端(第二低电平输出端可以向下拉晶体管T6的源极输出第二低电平VGL2)相连，下拉单元12可以在求值阶段(即，图7中的阶段②)将下拉晶体管T6关闭，并且在复位阶段(即，图7中的阶段③)和非工作阶段(即，图7中阶段③右侧的部分)将下拉晶体管T6开启，使得下拉晶体管T6能够在所述复位阶段和所述非工作阶段将上拉节点PU的电平拉低至所述第二低电平。
在求值阶段，下拉晶体管T6断开，可以防止上拉节点PU漏电。在复位阶段和非工作阶段，下拉晶体管T6开启，可以对上拉节点PU进行放电，从而可以确保驱动信号输出端OUT(n)在复位阶段和非工作阶段输出低电平。
在本发明中，对下拉单元12的具体结构并没有特殊要求，只要可以在求值阶段将下拉晶体管T6关闭，并且在复位阶段和非工作阶段将下拉晶体管T6开启即可。
作为本发明的优选实施方式，如图6所示，下拉单元12包括第一下拉控制晶体管T5和第二下拉控制晶体管T3，第一下拉控制晶体管T5的栅极与上拉节点PU相连，第一下拉控制晶体管T5的源极与第三低电平输出端(第三低电平输出端可以向第一下拉控制晶体管T5的源极输出第三低电平VGL3)连接，第一下拉晶体管T5的漏极与下拉晶体管T6的栅极连接，第二下拉控制晶体管T3的栅极与第二时钟信号输入端CKB相连，第二下拉控制晶体管T3的漏极与高电平输出端(高电平输出端可以向第二下拉控制晶体管T3的漏极输出高电平VGH)连接，第二下拉控制晶体管T3的源极与下拉晶体管T6的栅极连接，第二低电平VGL2与第三低电平VGL3的差值大于所述下拉晶体管T6的临界电压(即，VGL2-VGL3＞|VthT6|)。
在求值阶段，驱动信号输入端OUT(n-1)输入的信号为第一低电平VGL1，第二时钟信号输入端CKB输入的第二时钟信号跳变为第二低电平VGL2，第一时钟信号输入端CK输入的第一时钟信号跳变为高电平VGH。输出下拉晶体管T2关闭。由于上拉节点PU被耦合到较高的电平，因此第一下拉控制晶体管T5开启，第二下拉控制晶体管T3关闭，从而将下拉晶体管T6的栅极电压下拉到第三低电平VGL3，使下拉晶体管T6完全关闭。
在本发明中，可以将下拉晶体管T6的栅极称之为下拉节点PD。在本发明中，第二时钟信号输入端CKB直接控制输出下拉晶体管T2，所以下拉节点PD对驱动信号输出端OUT(n)并没有影响。
在复位阶段，第二时钟信号输入端CKB输入的第二时钟信号跳变为高电平VGH，驱动信号输入端OUT(n-1)保持第一低电平VGL1，第一时钟信号输入端CK输入的第一时钟信号跳变为第二低电平VGL2。输出下拉晶体管T2开启，驱动信号输出端OUT(n)被下拉为第一低电平VGL1，驱动信号输出端OUT(n)的电压跳变通过电容C的耦合作用将上拉节点PU的电位迅速下拉到较求值阶段低的电位，当然该电位还是足以使得驱动晶体管T1开启，只是此时第一时钟信号输入端CK输入的第一时钟信号为第二低电平VGL2，对驱动信号输出端OUT(n)没有上拉作用。由于上拉节点PU电位降低，第一下拉控制晶体管T5的栅极电位也降低，但仍然处于一定的开启状态，只是这种开启通过的电流较小，对下拉节点PD点的下拉作用较弱。第二下拉控制晶体管T3的栅极为第二时钟信号输入端CKB输入的高电平VGH，因此第二下拉控制晶体管T3完全开启，虽然第一下拉控制晶体管T5并未关闭，但由于下拉作用减弱，因此，下拉节点PD仍然会被通过第二下拉控制晶体管T3的高电平上拉到开启，因此下拉晶体管T6开启，使上拉节点PU的电位被迅速拉低，下拉节点PD电位的迅速下拉又会进一步关闭第一下拉控制晶体管T5，这种相互作用会使得上拉节点PU的电位下降更快，使得驱动晶体管T1在第一时钟信号输入端CK的下一个高电平输入之前，使得上拉节点PU的电位下降到第二低电平VGL2，从而彻底的关闭驱动晶体管T1。
在非工作阶段，对于下拉节点PD，除了第二时钟信号输入端CKB控制的上拉电平外，还有第一时钟信号输入端CK控制的下拉电平。仅从功能上来说，在移位寄存单元的非工作阶段，下拉节点PD的下拉没有任何意义，此处采用下拉电平除了在工作阶段增加下拉能力快速关闭下拉晶体管T6外，另一个功能在于，使得下拉晶体管T6的栅极，即下拉节点PD可以处在交变电压状态，避免长时间的直流偏压导致下拉晶体管T6的传输曲线向右偏移老化失效，进而提高整个移位寄存单元的使用寿命。
为了在求值阶段确保下拉晶体管T6可以更加迅速的关闭，优选地，下拉单元12还可以包括第三下拉控制晶体管T4，该第三下拉控制晶体管T4的栅极与第一时钟信号输入端CK相连，第三下拉控制晶体管T4的源极与第三低电平输出端相连，第三下拉控制晶体管T4的漏极与第二下拉控制晶体管T3的源极相连。
在本发明所述的移位寄存单元中，驱动晶体管T1、输出下拉晶体管T2、所述第一开关晶体管T8、所述第二开关晶体管T7、所述下拉晶体管T6、所述第一下拉控制晶体管T5、第二下拉控制晶体管T3和第三下拉控制晶体管T4中的至少一者为耗尽型晶体管。
下面将参考图6中的具体实施方式介绍当驱动晶体管T1、输出下拉晶体管T2、所述第一开关晶体管T8、所述第二开关晶体管T7、所述下拉晶体管T6、所述第一下拉控制晶体管T5、第二下拉控制晶体管T3和第三下拉控制晶体管T4全部为耗尽型晶体管，且上述晶体管的临界电压相等时，上述各个晶体管的工作原理。优选地，驱动晶体管T1、输出下拉晶体管T2、所述第一开关晶体管T8、所述第二开关晶体管T7、所述下拉晶体管T6、所述第一下拉控制晶体管T5、第二下拉控制晶体管T3和第三下拉控制晶体管T4全部为氧化物晶体管。
预充电阶段(即，图7中的阶段①)：第二时钟信号输入端CKB输入的第二时钟信号和驱动信号输入端OUT(n-1)输入的信号为高电平VGH，第一时钟信号输入端CK输入的第一时钟信号为第二低电平VGL2，因此输出下拉晶体管T2、第二下拉控制晶体管T3、第二开关晶体管T7和第一开关晶体管T8开启。
由于第三下拉控制晶体管T4的源极电压为第三低电平VGL3，而第三下拉控制晶体管T4的栅极电压为第一时钟信号输入端CK输入的第二低电平VGL2，因此第三下拉控制晶体管T4并没有完全关闭而是有一定的漏电存在。
第二开关晶体管T7和第一开关晶体管T8开启，驱动信号输入端OUT(n-1)通过第二开关晶体管T7和第一开关晶体管T8对电容C充电，上拉节点PU的电压将迅速升起，使第一下拉控制晶体管T5开启，虽然第二下拉控制晶体管T3也开启，使得高电平输入端输入的高电平VGH对下拉节点PD有一定的上拉作用，但是由于第三下拉控制晶体管T4的漏电和第一下拉控制晶体管T5的开启将会迅速的使下拉节点PD的电位被第三低电平VGL3下拉下去。
虽然下拉晶体管T6的栅极电位由于第二下拉控制晶体管T3和第三下拉控制晶体管T4、第二下拉控制晶体管T5的共同作用不会完全下降到第三低电平VGL3而完全关闭，但会使得下拉晶体管T6的漏电流大大减小，从而使得上拉节点PU的电位不至于被过度下拉，因此预充电阶段驱动晶体管T1仍然能够获得足够的开启电位。因此在预充电阶段，驱动信号输出端OUT(n)将会被第一时钟信号输入端CK输入的第一时钟信号的低电平下拉，同时输出下拉晶体管T2的开启也会将输出端OUT(n)的电位下拉。
求值阶段(即，图7中的阶段②)：驱动信号输入端OUT(n-1)输入的信号为第一低电平VGL1，第二时钟信号输入端CKB输入的第二时钟信号跳变为第二低电平VGL2，第一时钟信号输入端CK输入的第一时钟信号跳变为高电平VGH。
输出下拉晶体管T2的源极为第一低电平VGL1，输出下拉晶体管T2的栅极为第二时钟信号输入端CKB输入的第二低电平VGL2，因此输出下拉晶体管T2关闭。第一开关晶体管T8的源极电位为驱动信号输入端OUT(n-1)输入的第一低电平VGL1，而第一开关晶体管T8的栅极电位为第二时钟信号输入端CKB的第二时钟信号(即，第二低电平VGL2)，因此第一开关晶体管T8关闭。虽然第二时钟信号输入端CKB输入的第二时钟信号为第二低电平VGL2，但第二下拉控制晶体管T3并未完全关闭，而是有较小的漏电流通过。
由于第一时钟信号输入端CK输出的第一时钟信号(高电平VGH)通过驱动晶体管T1后，将上拉节点PU的电位通过电容C耦合到较高的电位，因此第一下拉控制晶体管T5充分开启，同时第三下拉控制晶体管T4也开启，虽然第二下拉控制晶体管T3未完全关闭，但下拉节点PD的电位仍将被下拉到第三低电平VGL3，因此下拉晶体管T6完全关闭，这为上拉节点PU保存高电位进一步创造了条件，驱动晶体管T1的充分开启使得驱动信号输出端OUT(n)端输出高电平VGH。
复位阶段：第二时钟信号输入端CKB输入的第二时钟信号跳变为高电平VGH，驱动信号输入端OUT(n-1)输入的信号保持第一低电平VGL1。第一时钟信号输入端CK输入的第一时钟信号为第二低电平VGL2。因此输出下拉晶体管T2、第二下拉控制晶体管T3、第二开关晶体管T7和第一开关晶体管T8开启。
由于第三下拉控制晶体管T4的源极电平为第三低电平VGL3，而第三下拉控制晶体管T4的栅极为第一时钟信号输入端CK输入的第一时钟信号(即，第二低电平VGL2)，因此第三下拉控制晶体管T4并没有完全关闭而是有一定的漏电存在。由于输出下拉晶体管T2的开启，驱动信号输出端OUT(n)被下拉为第一低电平VGL1，驱动信号输出端OUT(n)的电压跳变通过电容C的耦合作用将上拉节点PU的电位迅速下拉到较求值阶段低的电位，当然该电位还是足以使得驱动晶体管T1开启，只是此时第一时钟信号输入端CK也为低电位，对驱动信号输出端OUT(n)没有上拉作用。
由于上拉节点PU电位的降低，第一下拉控制晶体管T5的栅极电位也跟着下降，但仍然处于一定的开启状态，只是这种开启通过的电流较小，对下拉节点PD的下拉作用减弱。由于第二时钟信号输入端CKB的高电平VGH，第二下拉控制晶体管T3完全打开。虽然第一下拉控制晶体管T5并未关闭，但由于下拉作用减弱，因此下拉节点PD仍然会被通过第二下拉控制晶体管T3的高电平上拉到开启，使得下拉晶体管T6开启，上拉节点PU的电位被迅速下拉，而上拉节点PU的迅速下拉又会进一步关闭第一下拉控制晶体管T5，这种相互作用会使得上拉节点PU的电位更快下降，使得驱动晶体管T1在第一时钟信号输入端CK的下一个高电平来之前，使得上拉节点PU的电位下降到第二低电平VGL2，从而彻底的关闭驱动晶体管T1。
在图6中所示的移位寄存单元中使用了三种不同的低电平(第一低电平VGL1、第二低电平VGL2和第三低电平VGL3)，可以使输出下拉晶体管T2的栅源电压为负值，从而可以在求值阶段将输出下拉晶体管T2完全关闭。并且所述移位寄存单元还可以很好的保持上拉节点PU的电位，使得驱动晶体管T1在非工作阶段完全关闭，因此可以输出具有所需脉宽和所需电压的信号。
作为本发明的另外一个方面，提供一种移位寄存器，该移位寄存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的驱动信号输入端与上一级所述移位寄存单元的驱动信号输出端相连。在本发明中，n为正整数。
作为本发明的再一个方面，还提供一种显示装置，其中，该显示装置包括本发明所提供的上述移位寄存器。所述显示装置可以包括液晶显示装置，例如，液晶面板、液晶电视、手机、液晶显示器等。出了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，例如电子阅读器等。所述移位寄存器可以作为显示装置的扫描电路或者栅极驱动电路等，以提供逐行扫描功能，将扫描信号传送至显示区域。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存单元，该移位寄存单元包括驱动信号输入端、驱动信号输出端、第一时钟信号输入端、第二时钟信号输入端、驱动晶体管和输出下拉晶体管，其特征在于，所述输出下拉晶体管的栅极与所述第二时钟信号输入端相连，所述驱动信号输入端输入的低电平为第一低电平，所述输出下拉晶体管的源极与第一低电平输出端连接，所述第一时钟信号输入端和所述第二时钟信号输入端输入的低电平均为第二低电平，所述第一低电平与所述第二低电平的差值大于所述输出下拉晶体管的临界电压的绝对值，使得所述下拉晶体管能够在求值阶段关闭。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述驱动晶体管的栅极形成为上拉节点，所述移位寄存单元还包括与所述上拉节点连接的开关单元，所述开关单元能够在预充电阶段将所述上拉节点与所述驱动信号输入端导通，以对与所述驱动晶体管并联的电容充电，并且所述开关单元能够在求值阶段将所述上拉节点与所述驱动信号输入端断开，以防止所述上拉节点漏电。
3.根据权利要求2所述的移位寄存单元，其特征在于，所述开关单元包括第一开关晶体管和第二开关晶体管，所述第一开关晶体管的栅极与所述第二时钟信号输入端相连，所述第一开关晶体管的漏极与所述驱动信号输入端相连，所述第一开关晶体管的源极与所述第二开关晶体管的漏极相连，所述第二开关晶体管的栅极与所述驱动信号输入端相连，所述第二开关晶体管的源极与所述上拉节点相连。
4.根据权利要求3所述的移位寄存单元，其特征在于，所述移位寄存单元包括下拉单元和下拉晶体管，所述下拉晶体管的栅极与所述下拉单元相连，所述下拉晶体管的源极与第二低电平输出端相连，所述下拉单元能够在求值阶段将所述下拉晶体管关闭，并且在复位阶段和非工作阶段将所述下拉晶体管开启，使得所述下拉晶体管能够在所述复位阶段和所述非工作阶段将所述上拉节点的电平拉低至所述第二低电平。
5.根据权利要求4所述的移位寄存单元，其特征在于，所述下拉单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述上拉节点相连，所述第一下拉控制晶体管的源极与第三低电平输出端连接，所述第一下拉控制晶体管的漏极与所述下拉晶体管的栅极连接，所述第二下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第二下拉控制晶体管的漏极与高电平输出端连接，所述第二下拉控制晶体管的源极与所述下拉晶体管的栅极连接，所述第二低电平与所述第三低电平的差值大于所述下拉晶体管的临界电压。
6.根据权利要求5所述的移位寄存单元，其特征在于，所述下拉单元还包括第三下拉控制晶体管，该第三下拉控制晶体管的栅极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第三低电平输出端相连，所述第三下拉控制晶体管的漏极与所述第二下拉控制晶体管的源极相连。
7.根据权利要求6所述的移位寄存单元，其特征在于，所述驱动晶体管、所述输出下拉晶体管、所述第一开关晶体管、所述第二开关晶体管、所述下拉晶体管、所述第一下拉控制晶体管、所述第二下拉控制晶体管和所述第三下拉控制晶体管中的至少一者为耗尽型晶体管。
8.根据权利要求2所述的移位寄存单元，其特征在于，所述移位寄存单元包括下拉单元和下拉晶体管，所述下拉晶体管的栅极与所述下拉单元相连，所述下拉晶体管的源极与第二低电平输出端相连，所述下拉单元能够在求值阶段将所述下拉晶体管关闭，并且在复位阶段和非工作阶段将所述下拉晶体管开启，使得所述下拉晶体管能够在所述复位阶段和所述非工作阶段将所述上拉节点的电平拉低至所述第二低电平。
9.根据权利要求8所述的移位寄存单元，其特征在于，所述下拉单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述上拉节点相连，所述第一下拉控制晶体管的源极与第三低电平输出端连接，所述第一下拉控制晶体管的漏极与所述下拉晶体管的栅极连接，所述第二下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第二下拉控制晶体管的漏极与高电平输出端连接，所述第二下拉控制晶体管的源极与所述下拉晶体管的栅极连接，所述第二低电平与所述第三低电平的差值大于所述下拉晶体管的临界电压。
10.根据权利要求9所述的移位寄存单元，其特征在于，所述下拉单元还包括第三下拉控制晶体管，该第三下拉控制晶体管的栅极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第三低电平输出端相连，所述第三下拉控制晶体管的漏极与所述第二下拉控制晶体管的源极相连。
11.根据权利要求10所述的移位寄存单元，其特征在于，所述驱动晶体管、所述输出下拉晶体管、所述下拉晶体管、所述第一下拉控制晶体管、所述第二下拉控制晶体管和所述第三下拉控制晶体管中的至少一者为耗尽型晶体管。
12.一种移位寄存器，该移位寄存器包括多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至11中任意一项所述的移位寄存单元，下一级所述移位寄存单元的驱动信号输入端与上一级所述移位寄存单元的驱动信号输出端相连。
13.一种显示装置，其特征在于，该显示装置包括权利要求12所述的移位寄存器。
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