KR102360845B1

KR102360845B1 - 게이트 구동회로 및 이를 포함하는 표시 장치

Info

Publication number: KR102360845B1
Application number: KR1020150084516A
Authority: KR
Inventors: 박준현; 김성환; 신경주
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-06-15
Filing date: 2015-06-15
Publication date: 2022-02-10
Also published as: US20160365052A1; US9940889B2; KR20160148131A

Abstract

본 발명은 표시 장치의 게이트 구동회로에 관한 것으로, 제 N번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 풀업부, 제N-1번째 제어신호를 이용하여 상기 제1 노드를 충전하는 제어노드 풀업부 및 제N+1 번째 제어신호에 따라 상기 제1 노드의 전압을 제2 로우 전압으로 방전시키는 제어노드 풀다운부를 포함하되, 상기 출력 풀업부는, 제N+2 번째 스테이지에서 상기 출력 신호를 방전시키는 것을 특징한다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND A DISPLAY APPARATUS HAVING THE GATE DRIVING CIRCUIT}

본 발명은 액정 표시 장치에 관한 것이다. 구체적으로 본 발명은, 액정 표시장치의 게이트 구동회로에 관한 것이다.

액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.

평판 표시 장치에는 박막 트랜지스터가 형성되는 표시 패널이 포함될 수 있다. 박막 트랜지스터 표시 패널에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.

한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.

이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행 되고 있다.

한편, 표시 패널의 사이즈를 감소시키면서 생산성을 증대시키기 위하여 표시 패널에 형성된 게이트 라인에 공급되는 게이트 신호를 출력하는 게이트 구동회로를 표시 패널 상에 집적하는 방식이 사용되고 있다. 표시 패널 상에 집적되는 게이트 구동회로는 화소의 박막 트랜지스터와 동일한 제조 공정에 의해 제조된 박막 트랜지스터를 포함하고, 따라서, 게이트 구동회로의 박막 트랜지스터 역시 산화물 반도체로 액티브 층이 형성된다.

본 발명은 상기와 같은 문제를 해결하기 위해 안출된 것으로, 베젤 사이즈의 감소를 위해 출력 풀다운 트랜지스터를 제거한 게이트 구동회로를 제공하기 위함이다.

본 발명의 일 실시 예에 따른 게이트 구동 회로는 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서 제 N(N은 자연수)번째 스테이지 회로를 포함하고, 상기 스테이지 회로는, 상기 제 N번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 풀업부, 제N-1번째 제어신호를 이용하여 상기 제1 노드를 충전하는 제어노드 풀업부 및 제N+1 번째 제어신호에 따라 상기 제1 노드의 전압을 제2 로우 전압으로 방전시키는 제어노드 풀다운부를 포함하되, 상기 출력 풀업부는, 제N+2 번째 스테이지에서 상기 출력 신호를 방전시키는 것을 특징으로 한다.

또한 상기 제N 번째 스테이지 회로는, 상기 제1 노드에 하이 전압이 인가되면 상기 클럭 신호의 하이 전압을 상기 제N 번째 제어 신호로 출력하는 캐리부를 더 포함한다.

또한 상기 제N 번째 스테이지 회로는, 제N 번째 제어 신호의 하이 전압이 출력되는 구간을 제외한 나머지 구간 동안 인버팅 노드에 클럭 신호를 출력하는 인버터부를 더 포함한다.

또한 상기 제N 번째 스테이지 회로는, 상기 인버팅 노드의 신호에 응답하여 상기 제N 번째 제어 신호를 출력하는 상기 캐리부의 캐리 출력 단자의 전압을 제2 로우 전압으로 방전하는 캐리 유지부를 더 포함한다.

또한 상기 제N 번째 스테이지 회로는, 제N+1 번째 제어신호에 따라 상기 캐리 출력 단자의 전압을 제2 로우전압(VSS2)으로 방전하는 캐리 풀다운부를 더 포함한다.

또한 상기 제N 번째 스테이지 회로는, 상기 인버팅 노드의 신호에 응답하여 상기 제1 노드의 전압을 제2 로우 전압으로 방전하는 제어노드 유지부를 더 포함한다.

또한 상기 제N 번째 스테이지 회로는, 상기 인버팅 노드의 신호에 응답하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 노드 전압을 제1 로우 전압(VSS1) 방전하는 출력 유지부를 더 포함한다.

또한 상기 출력 신호의 풀다운 시간이 상기 캐리 출력의 풀다운 보다 더 긴 것을 특징으로 한다.

또한 상기 제어노드 풀업부는, 제N-1번째 제어신호를 각각 게이트 전극으로 입력 받는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 입력 전극은 상기 N-1번째 제어신호를 입력 받고, 상기 제2 트랜지스터의 입력전극은 상기 제1 트랜지스터의 출력을 입력 받는 것을 특징으로 한다.

또한, 본 발명의 일 실시 예에 따른 표시 장치는, 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소 트랜지스터들을 포함하는 표시 영역과 상기 표시영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로 및 상기 주변 영역에 집적되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고, 각 스테이지는 복수의 트랜지스터들을 포함하는 게이트 구동회로를 포함하고, 상기 제 N번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 풀업부, 제N-1번째 제어신호를 이용하여 상기 제1 노드를 충전하는 제어노드 풀업부 및 제N+1 번째 제어신호에 따라 상기 제1 노드의 전압을 제2 로우 전압으로 방전시키는 제어노드 풀다운부를 포함하되, 상기 출력 풀업부는, 제N+2 번째 스테이지에서 상기 출력 신호를 방전시키는 것을 특징으로 한다.

또한 상기 표시 영역의 상기 화소 트랜지스터 및 상기 주변 영역의 상기 트랜지스터 각각은 산화물 반도체를 포함하는 것을 특징으로 한다.

또한 상기 제어노드와 연결된 복수의 트랜지스터 중 방전역할을 하는 트랜지스터의 소스 전원이 다른 방전 트랜지스터의 소스 전원과 상이한 것을 특징으로 한다.

또한 상기 제어노드 풀다운부의 트랜지스터의 게이트 전극인 상기 제어노드와 연결된 복수의 트랜지스터 중 방전 속도가 가장 느린 트랜지스터의 출력에 연결되는 것을 특징으로 한다.

또한 상기 게이트 구동회로의 출력 신호의 방전 시간이 상기 제어 신호의 풀다운 보다 더 긴 것을 특징으로 한다.

본 발명의 다양한 실시 예에 따르면, 게이트 구동회로에 포함된 트랜지스터의 수가 감소하므로, 베젤크기를 줄이고 소비전력을 줄일 수 있다.

도 1은 본 발명의 일 실시 예에 따른 표시 장치의 평면도이다.
도 2는 종래 기술에 따른 게이트 구동회로의 구조를 나타낸 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 게이트 구동회로의 회로도이다.
도 4는 본 발명에 따른 게이트 구동회로의 시뮬레이션 결과를 나타낸 그래프이다.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

본 명세서에서 구동회로에 사용되는 트랜지스터 소자는 3개의 전극을 포함할 수 있고, 제어전극, 입력전극 및 출력전극으로 각각 명명될 수 있다. 다양한 실시 예에서, 제어전극은 트랜지스터 소자의 게이트 전극일 수 있고, 입력전극은 소스 전극 그리고 출력전극은 드레인 전극일 수 있다.

도 1은 본 발명의 일 실시 예에 따른 표시 장치의 평면도이다.

도 1에 따르면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(400) 및 인쇄회로 기판(500)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 라인들, 데이터 라인들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다. 상기 화소 트랜지스터(TR)는 산화물 반도체를 액티브 층으로 사용하는 산화물 트랜지스터일 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide: IGZO)을 포함할 수 있다.

상기 게이트 구동회로(200)는 상기 게이트 라인들에 하이 전압의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들을 포함할 수 있다. 상기 게이트 구동회로(200)는 상기 게이트 라인들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다. 상기 게이트 구동회로(200)는 복수의 회로 트랜지스터들을 포함하고, 상기 회로 트랜지스터는 상기 화소 트랜지스터(TR)와 동일한 제조 공정으로 상기 주변 영역(PA)에 형성된다. 상기 회로 트랜지스터는 상기 산화물 반도체를 액티브 층으로 사용하는 산화물 트랜지스터일 수 있다. 상기 게이트 구동회로(200)는 상기 게이트 라인들의 양단부에 대응하여 듀얼 구조로 형성될 수 있다.

상기 데이터 구동회로(400)는 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동칩(410)과, 상기 데이터 구동칩(410)이 실장 되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로 기판(430)을 포함한다.

도 2는 종래 기술에 따른 게이트 구동회로의 구조를 나타낸 회로도이다.

도 2의 게이트 회로 구조는 산화물 반도체(Oxide TFT)를 적용한 게이트 집적회로(Gate IC)에서 요구되는 로버스트(Robust)동작 특성 및 소비전력 감소를 달성하기 위한 회로구조이다. 구체적으로, 기존 아몰퍼스 실리콘 게이트(ASG) 회로 구조에서 High level stress를 받는 TFT를 회로의 구조를 변경하여, Low level stress를 받도록 한고 회로 집적 효율성 증대시킬 수 있다.

또한 도 2의 게이트 구동 회로 구조를 통해 소비전력 감소를 달성할 수 있다 즉, Oxide의 Depletion 특성으로 인해, 홀드-트랜지스터(Hold TFT)로 누설 전류(leakage current)가 발생하여 소비전력 증가되는 문제점을 시리얼(Serial) TFT 배치 구조로 해결할 수 있다.

도 2의 게이트 구동회로의 동작을 설명한다. 게이트 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지를 포함하는 시프트 레지스터를 포함한다.

도 2에 따르면, 본 발명의 일 실시 예에 따른 게이트 구동회로의 N번째 스테이지는 Q노드 풀업부(210), 출력 풀업부(220), 캐리부(230), 캐리 풀다운부(231), Q노드 풀다운부(251), Q노드 유지부 (252), 출력 풀다운부(261), 출력 유지부(262), 인버터(270) 및 캐리 유지부(280)를 포함한다.

Q노드 풀업부(210)는 제 N-1 캐리신호를 출력 풀업부(220)에 전달한다. Q노드 풀업부(210)는 제 N-1캐리 신호의 하이 전압이 수신되면, 이에 대응되는 제1 전압(V1)을 Q노드에 인가한다. Q노드 풀업부(210)는 제4 트랜지스터(Tr4)를 포함할 수 있다. 상기 제4 트랜지스터(Tr4)는 상기 제N-1 캐리 입력 단자(CR(N-1))에 연결된 상단 트랜지스터 및 상단 트렌지스터에 직렬로 연결한 하단 트랜지스터를 포함하고, 상기 하단 트랜지스터의 출력전극은 Q노드와 연결된다. 다양한 실시 예에서 상기 제4 트랜지스터(Tr4)는 두 개의 트랜지스터를 다이오드 방식으로 연결하여 구현될 수 있다(Tr4-1, Tr4-2).

출력 풀업부(220)는 제N 게이트 신호를 출력한다. 상기 출력 풀업부(220)는 제1 트랜지스터(Tr1)를 포함한다. 상기 제1 트랜지스터(Tr1)는 상기 제어 노드(Q-node)에 연결된 제어 전극, 상기 클럭 단자(CLK)와 연결된 입력 전극 및 출력 노드(G(N))에 연결된 출력 전극을 포함한다.

상기 출력 풀업부(220)의 제어 전극에 상기 제어 노드(Q node)의 상기 제1 전압(V1)이 인가된 상태에서 상기 클럭 단자(CLK)에 상기 클럭 신호의 하이 전압이 수신되면 상기 제어 노드(Q-node)는 상기 제1 전압(V1)에서 부스팅 전압으로 부스트 업 된다. 즉, 상기 제어 노드(Q-node)는 제 N-1 구간에서는 상기 제1 전압(V1)을 갖고, 제 N 구간에서는 상기 부스팅 전압을 갖는다.

상기 출력 풀업부(220)의 제어 전극에 상기 부스팅 전압이 인가되는 구간 동안, 상기 출력 풀업부(220)는 클럭 신호의 하이 전압을 상기 제 N 게이트 신호의 하이 전압으로 출력한다. 상기 제N 게이트 신호는 상기 출력 노드(G(N))에 연결된 단자를 통하여 출력된다.

상기 캐리부(230)는 제N 캐리 신호를 출력한다. 상기 캐리부(230)는 제15 트랜지스터(Tr15)를 포함한다. 상기 제15 트랜지스터(Tr15)는 상기 제어 노드(Q node)에 연결된 제어 전극, 상기 클럭 단자(CLK)에 연결된 입력 전극 및 캐리 출력 노드(CR(N))에 연결된 출력 전극을 포함한다.

캐리부(230)는 상기 제어 노드(Q node)에 하이 전압이 인가되면 상기 클럭 단자(CLK) 에 수신된 상기 클럭 신호의 하이 전압을 상기 제N 캐리 신호로 출력한다. 상기 제N 캐리 신호는 상기 캐리 출력 노드(CR(N))에 연결된 단자를 통하여 출력된다.

캐리 풀다운부(231)은 캐리 출력 노드(CR(N))의 전압을 제2 로우전압(VSS2)으로 방전할 수 있다. 구체적으로 캐리 풀다운부(231)은 제17 트랜지스터(Tr17)를 포함한다. 상기 제17 트랜지스터(Tr17)의 제어전극은 Q노드 풀다운부(251)와 연결되고, 입력전극은 제2 로우 전압 단자(VSS2)에 그리고 출력전극은 CR(N)단자에 연결될 수 있다.

Q노드 풀다운부(251), Q노드 유지부 (252)는 제N+1 캐리 신호(CR(N+1)) 및 인버팅 노드의 출력에 응답하여 제어 노드(Q node)의 전압을 제1 및 제2 로우 전압들(VSS1, VSS2)로 순차적으로 방전한다.

Q노드 풀다운부(251) 제9-1 트랜지스터(Tr9-1)를 포함한다. 다양한 실시 예에서 Q노드 풀다운부(251)는 두 개의 트랜지스터를 직렬로 연결한 FRT구조를 가질 수 있다(Tr9-1, Tr9-2). 상기 제9-1 트랜지스터(Tr9) 및 제9-2 트랜지스터(Tr9-2)의 제어전극은 제N+1 캐리 신호와 연결되고, 제9-1 트랜지스터(Tr9-1)의 입력단자는 Q노드에, 제9-2 트랜지스터(Tr9-2)의 출력단자는 제2 로우전압(VSS2)로 연결된다.

제9-1 트랜지스터(Tr9-1) 및 제9-2 트랜지스터(Tr9-2)는 제N+1 구간 동안 제N+1 캐리입력단자(CR(N+1)) 에 제N+1 캐리 신호의 하이 전압이 인가되면, 제어 노드(Q node)의 전압을 제1 로우 전압(VSS1)으로 방전한다. 제9-1 트랜지스터(Tr9-1) 및 제9-2 트랜지스터(Tr9-1)는 제N+1 구간을 제외한 나머지 구간 동안은 제2 로우 전압이 인가된다.

Q노드 유지부(252)는 제어 노드(Q)의 전압을 유지한다. Q노드 유지부(252)는 제10-1 트랜지스터(Tr10-1)를 포함한다. 다양한 실시 예에서 Q노드 유지부(252)는 두 개의 트랜지스터를 직렬로 연결한 FRT구조를 가질 수 있다(Tr10-1, Tr10-2). 제10-1 트랜지스터(Tr10-1) 및 제10-2 트랜지스터(Tr10-2)는 인버팅 노드(N(도면미도시))에 연결된 제어 전극을 포함하고 제10-1 트랜지스터(Tr10-1)의 일측단자는 Q노드에, 제10-2 트랜지스터(Tr10-2)는 제2 로우 전압단자(VSS2)에 연결된다. Q노드 유지부(252)는 프레임의 나머지 구간 동안 인버팅 노드의 신호에 응답하여 상기 제어 노드(Q node)의 전압을 제2 로우 전압(VSS2)으로 유지한다.

출력 풀다운부(261)는 상기 제N 게이트 신호(G(N))를 풀-다운(pull-down)한다. 출력 풀다운부(261)는 제2 트랜지스터(Tr2)를 포함한다. 제2 트랜지스터(Tr2)는 제N+1 캐리 신호가 입력되는 제어전극, 출력 노드(G(N))에 연결된 입력 전극 및 제1 로우 전압(VSS1) 에 연결된 출력 전극을 포함한다. 출력 풀다운부(261)는 제N+1 캐리 신호가 입력되면, 출력 노드(G(N))의 전압을 제1 로우 전압(VSS1)으로 풀-다운(pull-down)한다.

출력 유지부(262)는 출력 노드(G(N))의 전압을 유지한다. 출력 유지부(262)는 제3 트랜지스터(Tr3)를 포함한다. 제3 트랜지스터(T3)는 인버팅 노드에 연결된 제어 전극, 출력 노드(G(N))에 연결된 입력 전극 및 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 출력 유지부(262)는 인버팅 노드의 신호에 응답하여 출력 노드(G(N)) 전압을 제1 로우 전압(VSS1)으로 유지한다.

인버터(270)는 제N 캐리 신호의 하이 전압이 출력되는 구간을 제외한 프레임의 나머지 구간 동안 인버팅노드에 클럭 단자(CLK)에 수신된 클럭 신호와 위상이 동일한 신호를 출력할 수 있다. 인버터(270)는 제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제13 트랜지스터(Tr13) 및 제8 트랜지스터(Tr8)를 포함한다.

제12 트랜지스터(Tr12)는 클럭 단자(CLK)에 연결된 제어 전극 및 입력 전극과, 제13 트랜지스터(Tr13)의 입력 전극 및 제7 트랜지스터(Tr7)와 연결된 출력 전극을 포함한다. 제7 트랜지스터(Tr7)는 제13 트랜지스터(T13)에 연결된 제어 전극, 상기 클럭 단자(CLK)에 연결된 입력 전극 및 제8 트랜지스터(Tr8)의 입력 전극과 연결된 출력 전극을 포함한다. 제7 트랜지스터(Tr7)의 출력 전극은 인버팅 노드에 연결된다. 상기 제13 트랜지스터(Tr13)는 캐리 출력 노드(CR(N))에 연결된 제어 전극, 제12 트랜지스터(Tr12)와 연결된 입력 전극 및 제1 로우 전압(VSS1) 단자에 연결된 출력 전극을 포함한다. 제8 트랜지스터(Tr8)는 캐리 출력 노드(CR(N))에 연결된 제어 전극, 인버팅 노드에 연결된 입력 전극 및 제1 로우 전압(VSS1) 단자에 연결된 출력 전극을 포함한다.

상기 인버터(270)는 캐리 출력 노드(CR(N))에 하이 전압이 인가되는 구간 동안에, 클럭 단자(CLK)에 입력된 클럭 신호를 제1 로우 전압(VSS1)으로 방전한다. 즉, 캐리 출력 노드(CR(N))의 하이 전압에 응답하여 제8 및 제13 트랜지스터들(Tr8, Tr13)은 턴-온 되고 이에 따라 클럭 신호는 제1 로우 전압(VSS1)으로 방전된다.

캐리 유지부(280)는 캐리 출력 노드(CR(N))의 전압을 유지한다. 캐리 유지부(280)는 제11 트랜지스터(Tr11)를 포함한다. 제11 트랜지스터(Tr11)는 인버팅 노드에 연결된 제어 전극, 캐리 출력 노드(CR(N))에 연결된 입력 전극 및 제2 로우 전압(VSS2) 단자에 연결된 출력 전극을 포함한다. 캐리 유지부(280)는 프레임의 나머지 구간 동안 인버팅 노드의 신호에 응답하여 캐리 출력 노드(CR(N))의 전압을 제2 로우 전압(VSS2)으로 유지한다.

도 2의 게이트 구동회로에 따르면, 출력의 방전 경로는 제1 트랜지스터(Tr1)가 풀업되고, 제2 트랜지스터(Tr2)가 풀다운되는 경로일 수 있다. Q노드가 고전압이므로 제1 트랜지스터(Tr1)을 통한 방전 경로가 형성된다. 이 경우, 제1 트랜지스터(Tr1)의 성능저하 또는 VT의 쉬프트에 의해 출력 풀다운 시간이 늘어날 수 있으므로, 픽셀 데이터가 변동될 수 있다.

따라서, 본 발명에서는 Q노드의 방전 개선을 통해 출력 풀다운 트랜지스터(Tr2)를 제거하여 네로우 베젤을 달성하는 회로 구조를 제안한다.

도 3은 본 발명의 일 실시 예에 따른 게이트 구동회로의 회로도이다.

도 3에 따르면, Q노드 방전부(300)를 구성하는 제9-1 트랜지스터(Tr9-1) 및 제9-2 트랜지스터(Tr9-2)의 소스전압을 제1 로우 전압(VSS1)로 변경한다. 또한 Q노드 풀업부를 구성하는 제1 트랜지스터(Tr1)의 방전시 클럭 단자(CLK)의 입력을 제2 로우 전압(VSS2)로 인가하여 Q노드의 전압이 35V에서 -11V로 방전될 수 있도록 한다. 이를 통해 출력 풀다운 트랜지스터(Tr9-1, Tr9-2)의 구동전압이 감소할 수 있다.

또한 Q노드 방전부(300)를 구성하는 제9-1 트랜지스터(Tr9-1) 및 제9-2 트랜지스터(Tr9-2)의 게이트 전압은 도 2에서 입력한 제N+1 캐리 신호가 아닌 제N+1 출력신호(G(N+1))로 입력한다. 따라서 출력의 풀다운 시간이 캐리의 풀다운 시간보다 길도록 할 수 있다. 이는 고전압의 Q노드에서의 풀다운 시간의 증가를 야기한다.

Q노드는 제N+2 구간에서 홀드 트랜지스터에 의해 제2 로우 전압으로 더 방전될 수 있다.

따라서 도 3에 따르면, 출력이 제1 트랜지스터(Tr1)를 통해 방전될 수 있으므로, 출력 방전부로 동작하는 도 2의 제2 트랜지스터(Tr2) 없이 출력을 방전시킬 수 있다.

도 4는 본 발명에 따른 게이트 구동회로의 시뮬레이션 결과를 나타낸 그래프이다.

도 4에 따르면, 고온, 고전류가 인가되는 경우(401, 402)와 저온, 저전류가 인가되는 경우(403, 404) 모두 제2 로우 전압에서 제1 로우전압으로 Q노드의 풀다운이 더 느리게 진행됨을 알 수 있다.

따라서, 출력의 풀다운 시간이 캐리의 풀다운 시간보다 더 오래 걸리므로 출력이 제1 트랜지스터(Tr1)를 통해 방전되고, Q노드는 제N+2 구간에서 홀드 트랜지스터에 의해 제2 로우 전압으로 더 방전될 수 있다.

따라서, 제2 트랜지스터(Tr2)가 없음에도 Q노드의 방전 개선을 통해 더 좁은 배젤 사이즈의 구현이 가능함을 알 수 있다.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

210: Q노드 풀업부
220: 출력 풀업부
230: 캐리부
231: 캐리 풀다운부
251: Q노드 풀다운부
252: Q노드 유지부
261: 출력 풀다운부
262: 출력 유지부
270: 인버터
280: 캐리 유지부

Claims

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서 제 N(N은 자연수)번째 스테이지 회로는,
상기 제 N번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 풀업부;
제N-1번째 제어신호를 이용하여 상기 제1 노드를 충전하는 제어노드 풀업부; 및
제N+1 번째 게이트 신호에 따라 상기 제1 노드의 전압을 제1 로우 전압으로 방전시키는 제어노드 풀다운부;를 포함하되,
상기 클럭 신호는, 제N+1 번째 스테이지에 대응하여 상기 제1 로우 전압보다 전위가 낮은 제2 로우 전압을 갖고,
상기 출력 풀업부는, 제N+1 번째 게이트 신호에 따라 상기 게이트 신호를 방전시키는 것을 특징으로 하는 게이트 구동 회로.
제 1항에 있어서, 상기 제N 번째 스테이지 회로는,
상기 제1 노드에 하이 전압이 인가되면 상기 클럭 신호의 하이 전압을 상기 제N 번째 제어 신호로 출력하는 캐리부;를 더 포함하는 게이트 구동 회로.
제 2항에 있어서, 상기 제N 번째 스테이지 회로는,
제N 번째 제어 신호의 하이 전압이 출력되는 구간을 제외한 나머지 구간 동안 인버팅 노드에 클럭 신호를 출력하는 인버터부;를 더 포함하는 게이트 구동 회로.
제 3항에 있어서, 상기 제N 번째 스테이지 회로는,
상기 인버팅 노드의 신호에 응답하여, 상기 캐리부의 캐리 출력 단자의 전압을 제2 로우 전압으로 방전하는 캐리 유지부;를 더 포함하는 게이트 구동 회로.
제 4항에 있어서, 상기 제N 번째 스테이지 회로는,
제N+1 번째 제어신호에 따라 상기 캐리 출력 단자의 전압을 제2 로우전압(VSS2)으로 방전하는 캐리 풀다운부;를 더 포함하는 게이트 구동 회로.
제 3항에 있어서, 상기 제N 번째 스테이지 회로는,
상기 인버팅 노드의 신호에 응답하여 상기 제1 노드의 전압을 제2 로우 전압으로 방전하는 제어노드 유지부;를 더 포함하는 게이트 구동 회로.
제 3항에 있어서, 상기 제N 번째 스테이지 회로는,
상기 인버팅 노드의 신호에 응답하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 노드 전압을 제1 로우 전압(VSS1) 방전하는 출력 유지부;를 더 포함하는 게이트 구동 회로.
제 2항에 있어서,
상기 게이트 신호의 풀다운 시간이 상기 제어 신호의 풀다운 시간 보다 더 긴 것을 특징으로 하는 게이트 구동 회로.
제 1항에 있어서, 상기 제어노드 풀업부는,
제N-1번째 제어신호를 각각 게이트 전극으로 입력 받는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터의 입력 전극은 상기 N-1번째 제어신호를 입력 받고, 상기 제2 트랜지스터의 입력전극은 상기 제1 트랜지스터의 출력을 입력 받는 것을 특징으로 하는 게이트 구동회로.
복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소 트랜지스터들을 포함하는 표시 영역과 상기 표시영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로; 및
상기 주변 영역에 집적되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고,
각 스테이지는 복수의 트랜지스터들을 포함하는 게이트 구동회로를 포함하고,
상기 제 N번째 스테이지의 이전 스테이지의 제어신호에 응답하여 전위가 상승되는 제1 노드에 연결된 제어전극을 포함하고, 클럭 신호를 수신하여 상기 N번째 스테이지의 게이트 신호를 출력하는 출력 풀업부;
제N-1번째 제어신호를 이용하여 상기 제1 노드를 충전하는 제어노드 풀업부; 및
제N+1 번째 게이트 신호에 따라 상기 제1 노드의 전압을 제1 로우 전압으로 방전시키는 제어노드 풀다운부;를 포함하되,
상기 클럭 신호는, 제N+1 번째 스테이지에 대응하여 상기 제1 로우 전압보다 전위가 낮은 제2 로우 전압을 갖고,
상기 출력 풀업부는, 제N+1 번째 게이트 신호에 따라 상기 게이트 신호를 방전시키는 것을 특징으로 하는 표시 장치.
제 10항에 있어서,
상기 표시 영역의 상기 화소 트랜지스터 및 상기 주변 영역의 상기 트랜지스터 각각은 산화물 반도체를 포함하는 것을 특징으로 하는 표시 장치.
제 10항에 있어서,
상기 제1 노드와 연결된 복수의 트랜지스터 중 방전역할을 하는 트랜지스터의 소스 전원이 다른 방전 트랜지스터의 소스 전원과 상이한 것을 특징으로 하는 표시장치.
제 10항에 있어서,
상기 제어노드 풀다운부의 트랜지스터는 상기 제1 노드와 연결된 복수의 트랜지스터들 중 방전 속도가 가장 느린 신호에 연결되는 것을 특징으로 하는 표시장치.
제 13항에 있어서,
상기 신호는 상기 제어 신호의 풀다운 시간 보다 더 긴 풀다운 시간을 갖는 상기 게이트 신호인 것을 특징으로 하는 표시장치.