JP5977569B2 - 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置 Download PDF

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Description

本発明は、薄膜トランジスタ（ＴＦＴ）構造、および該構造を備えた薄膜トランジスタや表示装置に関するものである。本発明のＴＦＴ構造は、例えば液晶ディスプレイ（液晶表示装置）や有機ＥＬディスプレイ等のフラットパネルディスプレイに代表的に用いられる。以下では、液晶表示装置を代表的に取り上げて説明するが、これに限定する趣旨ではない。
表示装置に用いられる半導体層として、酸化物半導体が注目されている。酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含んでおり、例えば、Ｉｎ含有酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏなど）が代表的に挙げられる。あるいは、希少金属であるＩｎを含まず材料コストを低減でき、大量生産に適した酸化物半導体として、Ｚｎ含有酸化物半導体（Ｚｎ−Ｓｎ−Ｏ、Ｇａ−Ｚｎ−Ｓｎ−Ｏなど）も提案されている（例えば特許文献１）。
特開２００４−１６３９０１号公報
酸化物半導体をＴＦＴの酸化物半導体層として用いる場合、キャリア濃度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性）に優れていることが要求される。具体的には、（１）移動度が高いことに加えて、（２）ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、サブスレッショルド スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）値が低く、かつ（３）電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることなどが要求される。
更に酸化物半導体をＴＦＴの酸化物半導体層として用いる場合、ＴＦＴ製造時に酸化物半導体層の上部にソース・ドレイン電極や、保護膜、エッチストッパー層等（以下、酸化物半導体層の上部に、この酸化物半導体層と少なくとも一部が直接接触するように形成される層（膜）を「上部層」と総称することがある）を成膜するが、この上部層形成時に、酸化物半導体層の表面が大きなダメージを受けて酸素の脱離などの欠陥が発生し、閾値電圧の大幅なシフトやスイッチング特性の低下が生じるといった問題がある。
詳細には、例えば保護膜を、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する際、プラズマにより高速化されたラジカルや分子が酸化物半導体の表面に衝突するため、酸化物半導体層の表面に、欠陥（代表的には、酸素の脱離など）が形成されたり、成膜ガスに含まれる水素が導入されるといったことが生じる。その結果、酸化物半導体層の表面が容易に導通化するなどの問題が生じる。これは、おそらく酸化物半導体層の表面に生成される酸素欠損や表面に導入された水素が、酸化物半導体内で電子ドナーとしてふるまうためと推察される。
そしてこの様に酸化物半導体層が導体化すると、スイッチング特性を示さなくなったり、閾値電圧が大きく負側へシフトしたりするなど、ＴＦＴ特性に深刻な影響を与える。
そこで、上部層形成時の酸化物半導体層表面へのダメージを抑制するため、上部層成膜前に、例えばＮ２Ｏプラズマを酸化物半導体層表面に照射してこの表面に酸化処理層（通常のＴＦＴ作製工程の熱履歴を経ることで形成される酸化層とは異なる）を形成する等して、この表面を予め過剰酸化させる方法が提案されている。ところが、上記酸化処理層を形成すると、上部層形成前に比べて移動度が劣化し、またストレス耐性が低くなるという問題がある。また、上部層形成前にＮ２Ｏプラズマ処理工程を追加する必要があるため、生産性の低下、生産コストの増加などといった問題もある。
本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層の表面に上述した酸化処理層を形成することなく、上部層形成時に生じる酸化物半導体層表面の欠陥発生（ダメージ）や水素導入、およびこれに伴って生じるＴＦＴ特性の劣化を、簡易かつ確実に低減することのできる新規な技術を提供することにある。
上記課題を解決し得た本発明の薄膜トランジスタ構造は、基板上に少なくとも、基板側から順に、酸化物半導体層と、ソース・ドレイン電極と、保護膜とを備えた薄膜トランジスタ構造であって、
前記酸化物半導体層は、
金属元素全体に占めるＺｎの含有量が５０原子％以上であって、ソース・ドレイン電極および保護膜側に形成される第１酸化物半導体層と；
Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含み、基板側に形成される第２酸化物半導体層と；
の積層体であり、かつ、前記第１酸化物半導体層と、前記ソース・ドレイン電極および保護膜とが、直接接触しているところに特徴を有する。
また、上記課題を解決し得た本発明の別の薄膜トランジスタ構造は、基板上に少なくとも、基板側から順に、酸化物半導体層と、エッチストッパー層と、ソース・ドレイン電極とを備えた薄膜トランジスタ構造であって、
前記酸化物半導体層は、
金属元素全体に占めるＺｎの含有量が５０原子％以上であって、エッチストッパー層およびソース・ドレイン電極側に形成される第１酸化物半導体層と；
Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含み、基板側に形成される第２酸化物半導体層と；
の積層体であり、かつ、前記第１酸化物半導体層と、前記エッチストッパー層およびソース・ドレイン電極とが、直接接触しているところに特徴を有する。
本発明の好ましい実施形態として、前記第１酸化物半導体層は、金属元素として、更にＡｌ、Ｇａ、およびＳｎよりなる群から選択される１種以上の元素を含むものである。
本発明の薄膜トランジスタ構造は、前記保護膜や前記エッチストッパー層が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された場合であっても優れた特性を発揮する。
本発明には、上記薄膜トランジスタ構造を備えた薄膜トランジスタや、この薄膜トランジスタを備えた表示装置も含まれる。
尚、本発明における上記「直接接触」とは、第１酸化物半導体層上に、ソース・ドレイン電極や、保護膜、エッチストッパー層が、上述したＮ２Ｏプラズマ照射等により形成される酸化処理層等を介することなく形成されることを意味する。
本発明によれば、酸化物半導体層を備えた薄膜トランジスタにおいて、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含む第２酸化物半導体層へのダメージや水素の導入を抑制する層として、第１酸化物半導体層を介在させているため、Ｎ２Ｏプラズマ照射により酸化処理層を形成せずとも、上部膜形成後のＴＦＴ特性は安定しており、品質の高い表示装置を提供することができる。
図１は、実施形態の製造過程における薄膜トランジスタの構造を説明するための概略断面図である。 図２は、実施形態の製造過程における薄膜トランジスタの別の構造を説明するための概略断面図である。
本発明者らは、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含む酸化物をＴＦＴの活性層（酸化物半導体層）に用い、この酸化物半導体層の上部に保護膜、エッチストッパー層等の上部層を形成時に、前記半導体層の表面がダメージ等を受けることによるＴＦＴ特性の劣化を、簡易且つ確実に低減すべく、鋭意研究を重ねてきた。
その結果、上記Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含む酸化物で構成される酸化物半導体層（第２酸化物半導体層）を形成後、保護膜等の上部層形成前に、上記第２酸化物半導体層上に、金属元素全体に占めるＺｎの含有量が５０原子％以上である酸化物半導体層（第１酸化物半導体層）を設けておけば、上部層形成前にＮ２Ｏプラズマ照射により酸化処理層を形成しなくとも、上部層形成時に、上記第２酸化物半導体層にプラズマダメージが与えられたり、水素が導入されることを防止でき、その結果、安定したＴＦＴ特性が得られて所期の目的を達成できることを見出し、本発明を完成した。
以下、各層について詳述する。
［第１酸化物半導体層］
第１酸化物半導体層を構成する酸化物は、少なくともＺｎを含むものであって、第１酸化物半導体層を構成する金属元素全体に占めるＺｎの含有量が５０原子％以上のものである。後述する実施例に示す通り、上記Ｚｎ量が５０原子％を下回ると、還元性雰囲気に対する耐性が低くなり、上部層形成時の水素の導入により、導通化してトランジスタがスイッチング特性を示さないといった問題が生じる。上記Ｚｎの含有量は、好ましくは６０原子％以上であり、より好ましくは７５原子％以上である。尚、第１酸化物半導体層を構成する酸化物は、金属元素としてＺｎ以外に、本発明の作用効果を損なわないものとして、例えばＡｌ、Ｇａ、およびＳｎよりなる群から選択される１種以上が更に含まれていてもよい。より好ましい第１酸化物半導体層として、例えばＺｎ−Ｏや、Ｚｎ−Ａｌ−Ｏ、Ｚｎ−Ｇａ−Ｏ、Ｚｎ−Ｓｎ−Ｏからなるものが挙げられる。
本発明の酸化物半導体層は、上述した酸化処理層を必要とするものでないため、前記第１酸化物半導体層と上部層（例えば保護膜）は、後述する図１に示すとおり、直接接触している。
第１酸化物半導体層の膜厚は、好ましくは５ｎｍ以上とするのがよい。膜厚が薄すぎると上部層形成時のプラズマダメージや水素導入に対するバリア効果を十分に発揮することが難しいからである。より好ましくは１０ｎｍ以上である。一方、厚すぎると製膜時間を要するため生産コストが増加する。よって第１酸化物半導体層の膜厚は、８０ｎｍ以下とすることが好ましく、より好ましくは４０ｎｍ以下である。
［第２酸化物半導体層］
第２酸化物半導体層を構成する酸化物は、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも一種の元素を含む酸化物である。具体的には、例えば、Ｉｎ含有酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ等）、Ｉｎを含まないＺｎ含有酸化物半導体（ＺｎＯ、Ａｌ−Ｇａ−Ｚｎ−Ｏ等）などが挙げられる。これらの組成比は特に限定されず、通常用いられる範囲のものを用いることができる。
第２酸化物半導体層の膜厚は、好ましくは３０ｎｍ以上である。膜厚が薄すぎると基板面内の特性にばらつきが生じるおそれがあるからである。一方、厚すぎると製膜時間を要するため生産コストが増加する。よって第２酸化物半導体層の膜厚は、２００ｎｍ以下とすることが好ましく、より好ましくは８０ｎｍ以下である。
［第１酸化物半導体層、第２酸化物半導体層の形成方法］
上記第１酸化物半導体層、第２酸化物半導体層は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって上記酸化物半導体層を形成してもよい。
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましい。これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には、第１酸化物半導体層を成膜するターゲットとして、金属元素全体に占めるＺｎの含有量が５０原子％以上である酸化物ターゲットを使用することが挙げられる。また、第２酸化物半導体層を成膜するターゲットとして、Ｉｎ、Ｇａ、およびＺｎよりなる群から選択される少なくとも１種の元素を含む酸化物ターゲットを用いることが挙げられる。
上記ターゲットは、例えば粉末焼結法等によって製造することができる。
第１酸化物半導体層と第２酸化物半導体層をスパッタリング法で成膜する場合、真空状態を保ったまま連続的に成膜することが望ましい。第１酸化物半導体層と第２酸化物半導体層を成膜する際に大気中に曝露すると、空気中の水分や有機成分が薄膜表面に付着し、コンタミの原因となるからである。
上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０１５〜１０１６ｃｍ−３となるように酸素量を添加することが好ましい。尚、後述する実施例では、酸素添加量を、添加流量比で１００×Ｏ２／（Ａｒ＋Ｏ２）＝４％とした。
［上部層］
本発明において第１酸化物半導体層上に形成する上部層として、例えば保護膜、エッチストッパー層、ソース・ドレイン電極などが挙げられる。
上記保護膜は、ＴＦＴ特性を安定して確保するために形成されるものである。本発明に用いられる保護膜の種類は特に限定されず、表示装置に通常用いられるものを用いることができ、例えばＳｉＯｘ層、ＳｉＮｘ層、ＳｉＯＮｘ層のいずれかを形成する他、これらを複数積層させることができる。
上記保護膜の形成には、通常、ＣＶＤ法（具体的には、例えばプラズマＣＶＤ法）や、スパッタリング法などが用いられる。上記プラズマＣＶＤ法によりＳｉＯｘ層を形成する具体的方法として、例えば、ＳｉＨ４とＮ２Ｏの混合ガスを、工業用周波数１３．５６ＭＨｚの高周波プラズマ中で反応させてＳｉＯｘを形成し、酸化物半導体層上に堆積させるなどの方法が挙げられる。
本発明によれば、保護膜を上記の通りＣＶＤ法等で形成する場合であっても、上記第２酸化物半導体層へのダメージ付与や水素導入を防止して、優れたＴＦＴ特性を確保することができる。
上記エッチストッパー層は、例えばソース・ドレイン電極形成時のエッチングの際に、酸化物半導体層へのダメージを防止するために形成される層である。本発明に用いられるエッチストッパー層の種類は特に限定されず、表示装置に通常用いられるものを用いることができる。例えばエッチストッパー層として、ＳｉＯｘ層、ＳｉＮｘ層、ＳｉＯＮｘ層のいずれかを形成する他、これらを複数積層させることができる。
上記エッチストッパー層の形成には、通常、ＣＶＤ法（具体的には、プラズマＣＶＤ法）や、スパッタリング法などが用いられる。
本発明によれば、前記エッチストッパー層を、上記の通りＣＶＤ法等で形成する場合であっても、上記第２酸化物半導体層へのダメージ付与や水素導入を防止して、優れたＴＦＴ特性を確保することができる。
上記ソース・ドレイン電極も、種類は特に限定されず、表示装置に通常用いられるものを用いることができ、例えば、ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｍｏを用いても良い。上記ソース・ドレイン電極の形成には、通常、スパッタリング法などを用いることができる。本発明によれば、このソース・ドレイン電極をスパッタリング法等で形成する場合であっても、上記第２酸化物半導体層へのダメージ付与や水素導入を防止して、優れたＴＦＴ特性を確保することができる。
本発明におけるＴＦＴの構造は、上記酸化物半導体層（第１酸化物半導体層と第２酸化物半導体層）と、上部層を備え、前記第１酸化物半導体層と上部層は、直接接触している（具体的に、エッチストッパー層を有しない場合は、前記第１酸化物半導体層と、前記ソース・ドレイン電極および保護膜とが直接接触しており、エッチストッパー層を有する場合は、前記第１酸化物半導体層と、エッチストッパー層およびソース・ドレイン電極とが、直接接触している）点に特徴を有しており、ＴＦＴにおけるその他の構成については特に限定されない。
よってＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物半導体層、上記ソース・ドレイン電極、必要に応じて上記エッチストッパー層、上記保護膜、透明導電膜等を少なくとも有していれば良く、その構造は通常用いられるものであれば特に限定されない。また、このＴＦＴを備えた表示装置においても、本発明で規定する以外の構成は特に限定されない。
以下、図１や図２を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１、２および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１、２には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。トップゲート型ＴＦＴにおいても、酸化物半導体層が第１酸化物半導体層と第２酸化物半導体層で構成され、第１酸化物半導体層が上部層と直接接触していればよい。
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に第２酸化物半導体層４、第１酸化物半導体層４’が形成されている。第１酸化物半導体層４’上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を用いても良いし、後記する実施例のように純Ｍｏを用いても良い。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ２Ｏ３やＹ２Ｏ３などの酸化物や、これらを積層したものを用いることもできる。
次いで酸化物半導体層（第２酸化物半導体層４と第１酸化物半導体層４’）を形成する。第２酸化物半導体層４は、上述した通り、第２酸化物半導体層と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。また上述した通り、第２酸化物半導体層４と第１酸化物半導体層４’は、順次、真空一環で連続成膜するのが好ましい。
第２酸化物半導体層４と第１酸化物半導体層４’をウェットエッチングした後、パターニングする。パターニングの直後に、第２酸化物半導体層４および第１酸化物半導体層４’の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。上記プレアニールの条件として、例えば、大気雰囲気または酸素雰囲気にて、約２５０〜４００℃で約１〜２時間の熱処理を行うことが挙げられる。
図２は、薄膜トランジスタの別の構造を示したものであり、前記図１の構造に更にエッチストッパー層９が加わったＴＦＴ構造を示している。この図２に示す通りエッチストッパー層９を有するＴＦＴ構造を形成する場合には、プレアニールの後にエッチストッパー層９を形成すればよい。エッチストッパー層９としては一般的にＳｉＯ２などの絶縁膜が用いられる。エッチストッパー層９よりも先にソース・ドレイン電極５を第１酸化物半導体層４’上に形成してもよいが、上記電極５のエッチングの際に第１酸化物半導体層４’がダメージを受けるため、トランジスタ特性が低下する恐れがある。よって、保護膜としてエッチストッパー層９をソース・ドレイン電極５よりも先に形成して上記エッチング時の第１酸化物半導体層４’へのダメージを防止するのがよい。
なお、リフトオフ法によりソース・ドレイン電極５を加工する場合は、第１酸化物半導体層４’へのダメージがないためエッチストッパー層９は必要ない。後述する実施例ではリフトオフ法でソース・ドレイン電極５を形成した後、保護膜６を形成した。
ソース・ドレイン電極の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｍｏを用いても良い。電極の形成はスパッタリング法が広く用いられる。
その後、ソース・ドレイン電極５と第１酸化物半導体層４’の上に、保護膜（絶縁膜）６をＣＶＤ法によって膜厚１００ｎｍ〜４００ｎｍ（複数層の場合は合計膜厚）成膜する。ＣＶＤ法による保護膜６はＳｉＯ２やＳｉＮ、ＳｉＯＮなどが用いられる。また、スパッタリング法を用いて保護膜６を形成してもよい。
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜の種類は特に限定されず、通常用いられるものを使用することができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
本実施例では、以下の方法によって作製した試料を用い、ＴＦＴ特性を測定した。
詳細には、図１に示す薄膜トランジスタ（ＴＦＴ）を作製してＴＦＴ特性を評価した。
まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ２（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
次に、上記のゲート絶縁膜３上に、表１〜５に示す種々の組成の第２酸化物半導体層４を、下記のスパッタリングターゲットを用いてスパッタリング法により成膜した。スパッタリング条件は以下の通りであり、ターゲットの組成は所望の第２酸化物半導体層４が得られるように調整されたものを用いた。
ターゲット：Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）
Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ）
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４％
膜厚：４０ｎｍ
次に、上記第２酸化物半導体層４上に、表１〜５に示す第１酸化物半導体層４’を、下記のスパッタリングターゲットを用いてスパッタリング法により成膜した。スパッタリング条件は以下の通りであり、ターゲットの組成は所望の第１酸化物半導体層４’が得られるように調整されたものを用いた。
ターゲット：Ｚｎ−Ｏ（ＺｎＯ）
Ｇａ−Ｚｎ−Ｏ（ＧＺＯ）
Ａｌ−Ｚｎ−Ｏ（ＡＺＯ）
Ｚｎ−Ｓｎ−Ｏ（ＺＴＯ）
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４％
膜厚：２０ｎｍ
第２酸化物半導体層４と第１酸化物半導体層４’の成膜は途中でチャンバーを大気開放せず、連続的に成膜を行った。
上記のようにして第２酸化物半導体層４と第１酸化物半導体層４’を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学社製「ＩＴＯ−０７Ｎ」と「ＥＬＭ−ＥＺ１」を使用した。
次に、膜質を向上させるためプレアニール処理を行った。プレアニール処理は、大気雰囲気下にて、３５０℃で１時間行なった。
次に、純Ｍｏを使用し、リフトオフ法によりソース・ドレイン電極５を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
このようにしてソース・ドレイン電極５を形成した後、酸化物半導体層（４、４’）を保護するための保護膜６を形成した。保護膜６として、ＳｉＯ２（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ２およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、Ｎ２Ｏガスによるプラズマ処理を行わずに、ＳｉＯ２層、およびＳｉＮ層を順次形成した。ＳｉＯ２層の形成にはＮ２ＯおよびＳｉＨ４の混合ガスを用い、ＳｉＮ層の形成にはＳｉＨ４、Ｎ２、ＮＨ３の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次いで、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒの条件で、透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製して、後記する試験を行った。
尚、第１酸化物半導体層の表面の酸化処理層の有無について、ＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）測定によって調べた。その結果、本実施例で作製した試料では、表面近傍（５ｎｍ）の酸素含有量（原子％）のピーク強度が表面近傍以外の領域と比べて２原子％以上高くなく、酸化処理層が形成されていないことを確認した。
また、第１酸化物半導体層４’と第２酸化物半導体層４の金属元素の各含有量（原子比）は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
このようにして得られた各ＴＦＴについて、以下（１）に示す通りトランジスタ特性を測定して、（２）キャリア移動度（電界効果移動度）、（３）ＳＳ値、および（４）ストレス耐性を評価した。
（１）トランジスタ特性の測定
トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）の測定はアジレントテクノロジー株式会社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧 ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧 ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
（２）キャリア移動度（電界効果移動度）
キャリア移動度（電界効果移動度）は、以下の式（１）を用いて飽和領域にて移動度を算出した。
式（１）において、
Ｉｄ：ドレイン電流
μＦＥ：電界効果移動度（飽和移動度）
Ｃｏｘ：絶縁膜の容量
Ｗ：チャネル幅
Ｌ：チャネル長
Ｖｇｓ：ゲート電圧
Ｖｔｈ：閾値電圧
本実施例では、このようにして得られる飽和移動度が５ｃｍ２／Ｖｓ以上のものを○（移動度が高い）と評価し、５ｃｍ２／Ｖｓ未満のものを×と評価した。
（３）ＳＳ値
ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値をＳＳ値とした。本実施例では、このようにして得られるＳＳ値が１．０Ｖ／ｄｅｃａｄｅ以下のものを○（ＳＳ値が低い）と評価し、上記ＳＳ値が１．０Ｖ／ｄｅｃａｄｅ超のものを×と評価した。
（４）ストレス耐性の評価（ストレスとして光照射＋負バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
ゲート電圧：−２０Ｖ
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
基板温度：６０℃
光ストレス
波長：４００ｎｍ
照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ2
光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
ストレス印加時間：３時間
そして本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、ストレス印加前後のしきい値電圧の変化量（シフト量）を測定した。ここでしきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、このようにして得られるシフト量が５Ｖ以下のものを○（ストレス耐性に優れている）とし、シフト量が５Ｖ超のものを×と評価した。
これらの結果を表１〜５にまとめて示す。
各表において、「第１酸化物半導体層の組成比＝−」（例えば表１のＮｏ．１など）とは、半導体層として第２酸化物半導体層のみ用い、第１酸化物半導体層を形成しなかった例であり、従来例に相当するものである。
表１〜５から次のように考察できる。即ち、第１酸化物半導体層において、金属元素全体に占めるＺｎの含有量が５０原子％以上である例は、ＴＦＴ特性に優れているが、該Ｚｎの含有量が５０原子％に満たない例は、飽和移動度、ＳＳ値、ストレス耐性のいずれもが、合格基準を満たさず、ＴＦＴ特性に劣っている。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 第２酸化物半導体層
４’ 第１酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜
７ コンタクトホール
８ 透明導電膜
９ エッチストッパー層

Claims (6)

  1. 基板上に少なくとも、基板側から順に、酸化物半導体層と、ソース・ドレイン電極と、保護膜とを備えた薄膜トランジスタ構造であって、
    前記酸化物半導体層は、第１酸化物半導体層と第２酸化物半導体層との積層体であり、
    前記第１酸化物半導体層は、金属元素全体に占めるＺｎの含有量が５０原子％以上であって、ソース・ドレイン電極および保護膜側に形成され
    （但し、ＳｉＯ2を２重量％含むＺｎ−Ｏ系非単結晶膜を除く。）、
    前記第２酸化物半導体層は、金属元素がＩｎ、Ｇａ、およびＺｎからなり、基板側に形成され、かつ、
    前記第１酸化物半導体層と、前記ソース・ドレイン電極および保護膜とが、直接接触していることを特徴とする薄膜トランジスタ構造。
  2. 前記第１酸化物半導体層は、金属元素として、更にＡｌ、Ｇａ、およびＳｎよりなる群から選択される１種以上の元素を含むものである請求項１に記載の薄膜トランジスタ構造。
  3. 基板上に少なくとも、基板側から順に、酸化物半導体層と、ソース・ドレイン電極と、保護膜とを備えた薄膜トランジスタ構造であって、
    前記酸化物半導体層は、第１酸化物半導体層と第２酸化物半導体層との積層体であり、
    前記第１酸化物半導体層は、
    金属元素がＺｎからなるか、または
    金属元素がＺｎと；Ａｌ、Ｇａ、およびＳｎよりなる群から選択される１種以上の元素とからなり、且つ、金属元素全体に占めるＺｎの含有量が５０原子％以上であって、基板側に形成され、
    前記第２酸化物半導体層は、金属元素がＩｎ、Ｇａ、およびＺｎからなり、基板側に形成され、かつ、
    前記第１酸化物半導体層と、前記ソース・ドレイン電極および保護膜とが、直接接触していることを特徴とする薄膜トランジスタ構造。
  4. 基板上に少なくとも、基板側から順に、酸化物半導体層と、エッチストッパー層と、ソース・ドレイン電極とを備えた薄膜トランジスタ構造であって、
    前記酸化物半導体層は、第１酸化物半導体層と第２酸化物半導体層との積層体であり、
    前記第１酸化物半導体層は、
    金属元素がＺｎからなるか、または
    金属元素がＺｎと；Ａｌ、Ｇａ、およびＳｎよりなる群から選択される１種以上の元素とからなり、且つ、金属元素全体に占めるＺｎの含有量が５０原子％以上であって、
    エッチストッパー層およびソース・ドレイン電極側に形成され、
    前記第２酸化物半導体層は、金属元素がＩｎ、Ｇａ、およびＺｎからなり、基板側に形成され、かつ、
    前記第１酸化物半導体層と、前記エッチストッパー層およびソース・ドレイン電極とが、直接接触していることを特徴とする薄膜トランジスタ構造。
  5. 請求項１〜４のいずれかに記載の薄膜トランジスタ構造を備えた薄膜トランジスタ。
  6. 請求項５に記載の薄膜トランジスタを備えた表示装置。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012235104A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
CN104272463B (zh) 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
WO2013183733A1 (ja) 2012-06-06 2013-12-12 株式会社神戸製鋼所 薄膜トランジスタ
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP5722293B2 (ja) 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ
US20150295058A1 (en) * 2012-12-28 2015-10-15 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin-film transistor and manufacturing method therefor
KR102194235B1 (ko) * 2013-09-05 2020-12-22 삼성전자주식회사 박막 트랜지스터 및 그 구동 방법
KR102307142B1 (ko) 2013-09-13 2021-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JPWO2015059850A1 (ja) 2013-10-24 2017-03-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
KR102169013B1 (ko) 2013-12-17 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
JP6237279B2 (ja) 2014-01-31 2017-11-29 国立大学法人 奈良先端科学技術大学院大学 保護膜を具備する薄膜トランジスタ基板およびその製造方法
KR102260886B1 (ko) * 2014-12-10 2021-06-07 삼성디스플레이 주식회사 박막 트랜지스터
KR101878161B1 (ko) 2015-02-12 2018-07-13 주성엔지니어링(주) 박막 트랜지스터 및 그 제조방법
KR102329294B1 (ko) 2015-04-30 2021-11-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102360845B1 (ko) 2015-06-15 2022-02-10 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN105304652B (zh) * 2015-11-25 2018-04-03 深圳市华星光电技术有限公司 阵列基板、显示器及阵列基板的制备方法
JP7130209B2 (ja) 2016-03-02 2022-09-05 国立大学法人東京工業大学 酸化物半導体化合物の層、酸化物半導体化合物の層を備える半導体素子、および積層体
US10756118B2 (en) * 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
US10818856B2 (en) * 2017-05-18 2020-10-27 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Method for fabricating thin film transistor, method for fabricating array substrate, and a display apparatus
JP6841184B2 (ja) * 2017-08-07 2021-03-10 日立金属株式会社 半導体装置の製造方法
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
CN109887936B (zh) * 2019-03-25 2021-01-29 合肥京东方光电科技有限公司 阵列基板及其制作方法
KR20220003670A (ko) * 2019-06-04 2022-01-10 어플라이드 머티어리얼스, 인코포레이티드 박막 트랜지스터
CN111697005A (zh) * 2020-05-25 2020-09-22 福建华佳彩有限公司 一种阵列基板及其制作方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4234006B2 (ja) 2001-07-17 2009-03-04 出光興産株式会社 スパッタリングターゲットおよび透明導電膜
US8514340B2 (en) 2002-11-08 2013-08-20 Lg Display Co., Ltd. Method of fabricating array substrate having double-layered patterns
KR100883769B1 (ko) 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
CN103469167A (zh) 2005-09-01 2013-12-25 出光兴产株式会社 溅射靶、透明导电膜、透明电极和电极基板及其制造方法
WO2007034733A1 (ja) 2005-09-20 2007-03-29 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及び透明電極
WO2007037191A1 (ja) 2005-09-27 2007-04-05 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP5358891B2 (ja) 2006-08-11 2013-12-04 日立金属株式会社 酸化亜鉛焼結体の製造方法
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2009034953A1 (ja) 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US20100006837A1 (en) * 2008-07-09 2010-01-14 Electronics And Telecommunications Research Institute Composition for oxide semiconductor thin film, field effect transistor using the composition and method of fabricating the transistor
JP5123768B2 (ja) * 2008-07-10 2013-01-23 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
KR101603775B1 (ko) 2008-07-14 2016-03-18 삼성전자주식회사 채널층 및 그를 포함하는 트랜지스터
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
JP2010050165A (ja) * 2008-08-19 2010-03-04 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、トランジスタ基板、発光装置、および、表示装置
KR101538283B1 (ko) 2008-08-27 2015-07-22 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
KR101238823B1 (ko) * 2008-11-21 2013-03-04 한국전자통신연구원 박막 트랜지스터 및 그의 제조 방법
JP5538797B2 (ja) 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JPWO2010098100A1 (ja) 2009-02-27 2012-08-30 株式会社アルバック トランジスタ、トランジスタの製造方法及びその製造装置
TWI476917B (zh) 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
JP2011029373A (ja) * 2009-07-24 2011-02-10 Sharp Corp 薄膜トランジスタ基板及びその製造方法
CN102473730B (zh) 2009-07-27 2015-09-16 株式会社神户制钢所 布线构造及其制造方法、以及具备布线构造的显示装置
US8558382B2 (en) 2009-07-27 2013-10-15 Kobe Steel, Ltd. Interconnection structure and display device including interconnection structure
CN105097946B (zh) 2009-07-31 2018-05-08 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011039853A1 (ja) * 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
JP5503667B2 (ja) 2009-11-27 2014-05-28 株式会社日立製作所 電界効果トランジスタおよび電界効果トランジスタの製造方法
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR101473684B1 (ko) 2009-12-25 2014-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101597214B1 (ko) 2010-01-14 2016-02-25 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
KR101700882B1 (ko) * 2010-05-20 2017-02-01 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012094853A (ja) 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
JP2012099661A (ja) * 2010-11-02 2012-05-24 Idemitsu Kosan Co Ltd 酸化物半導体の製造方法
JP2012119664A (ja) 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012235104A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置

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