KR101538283B1 - 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟 - Google Patents

전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟 Download PDF

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KR101538283B1
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가즈요시 이노우에
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이데미쓰 고산 가부시키가이샤
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Abstract

기판 상에, 적어도 게이트 전극과, 게이트 절연막과, 반도체층과, 반도체층의 보호층과, 소스 전극과, 드레인 전극을 갖고, 소스 전극과 드레인 전극이 반도체층을 통해 접속되어 있고, 게이트 전극과 반도체층 사이에 게이트 절연막이 있고, 반도체층의 적어도 일면측에 보호층을 갖고, 반도체층이 In 원자, Sn 원자 및 Zn 원자를 포함하는 산화물이며, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 75원자% 이하이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만인 것을 특징으로 하는 전계 효과형 트랜지스터.

Description

전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟{FIELD-EFFECT TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND SPUTTERING TARGET}
본 발명은 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 이용되고 있고, 현재 가장 많이 실용화되고 있는 전자 디바이스이다.
그 중에서도, 최근의 표시 장치의 놀라운 발전에 따라, 액정 표시 장치(LCD)뿐만 아니라 전기발광 표시 장치(EL)나 전계 방출 디스플레이(FED) 등의 각종 표시 장치에서 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서 박막 트랜지스터(TFT)가 다용되고 있다.
박막 트랜지스터의 재료로서는 실리콘계 반도체가 널리 이용되고 있다. 일반적으로, 고속 동작이 필요한 고주파 증폭 소자, 집적 회로용 소자 등에는 결정계 실리콘이 이용되고, 액정 구동용 소자 등에는 대면적화의 요구 때문에 비정질 실리콘이 이용되고 있다.
그러나, 결정계 실리콘은, 결정화를 도모할 때에 예컨대 800℃ 이상의 고온이나 엑시머 레이저에 의한 가열이 필요하게 되고, 대면적 기판에의 구성이 곤란하며, 제조시에 막대한 에너지와 공정수가 필요하다는 등의 문제가 있었다. 나아가, 결정계 실리콘은 통상 TFT의 소자 구성이 상부(top) 게이트 구성에 한정되기 때문에 마스크 매수의 삭감 등 비용 절감이 곤란했다.
한편, 비교적 저온에서 형성할 수 있는 비결정성 실리콘 반도체(비정질 실리콘)는 이동도(전계 효과 이동도)가 0.5cm2/Vs 정도로 작고, 결정계의 것과 비교하여 스위칭 속도가 느리기 때문에, 대화면·고세밀·고주파수 동화(動畵)의 표시에 추종할 수 없는 경우가 있다. 또한, 비정질 실리콘을 이용한 전계 효과 트랜지스터는 직류 전류 스트레스(stress)에 대한 안정성(신뢰성)이 낮아, 직류 전류 구동을 행하는 유기 EL 등의 자발광 표시 소자의 구동에의 응용이 곤란하다는 문제점이 있었다.
한편, 현재 표시 장치를 구동시키는 스위칭 소자로서는, 실리콘계 반도체막을 이용한 소자가 주류를 차지하고 있는데, 그것은, 실리콘 박막의 안정성, 가공성의 장점 외에, 스위칭 속도가 빠른 등 여러 가지 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은 일반적으로 화학 증기 석출(CVD)법에 의해 제조되고 있다.
또한, 종래의 TFT로는, 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 비정질 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역스태거(inverted-staggered) 구조의 것이 있다. 이 TFT는, 이미지 센서를 비롯하여 대면적 디바이스의 분야에서, 액티브 매트릭스형 액정 디스플레이로 대표되는 플랫 패널 디스플레이 등의 구동 소자로서 이용되고 있다. 이들 용도에서는, 고기능화(대화면·고세밀·고주파수 대응)에 따라 한층 더 작동의 고속화가 요구되고 있다.
이러한 상황 하에, 트랜지스터 성능(이동도, 안정성)과 대면적화의 양립을 기대할 수 있는 반도체로서, 산화물을 이용한 산화물 반도체가 주목받고 있다.
그러나, 이러한 산화물 반도체 중, 종래부터 있었던 산화아연을 이용한 것은 이동도가 낮고, 온오프(on-off) 비가 낮고, 누설 전류가 크고, 핀치 오프(pinch-off)가 불명료하며, 노멀리 온(normally-on)이 되기 쉬운 등 TFT의 성능이 낮다. 또한, 내약품성이 뒤떨어지기 때문에, 습식 에칭이 어려운 등 제조 프로세스나 사용 환경의 제한이 있었다.
나아가, 성능을 높이기 위해서는 산화물 반도체를 높은 압력에서 성막할 필요가 있기 때문에, 성막 속도가 느리고, 또한 700℃ 이상의 고온 처리가 필요했다. 또한, 상부 게이트 구성에서는 산화물 반도체의 막 두께를 50nm 이상으로 할 필요가 있는 등 실용상의 제한이 많았다.
이러한 문제를 해결하기 위해, 산화인듐 및 산화아연으로 이루어지는 비정질 산화물 반도체, 또는 산화인듐, 산화아연 및 산화갈륨으로 이루어지는 비정질 산화물 반도체를 이용한 전계 효과형 트랜지스터가 검토되고 있다. 그러나, 갈륨(Ga)을 첨가하지 않으면 내습성 등의 환경 안정성이 부족한 한편, Ga의 첨가량이 증가하면 이동도나 S값 등의 TFT 특성이 저하될 우려가 있었다. 또한, Ga는 희금속(rare metal)이기 때문에 비용이 높아 안정 공급에 문제가 있었다.
그래서, Ga를 이용하지 않는 것으로서, 산화인듐, 산화아연 및 산화주석으로 이루어지는 비정질 산화물 반도체를 이용한 전계 효과형 트랜지스터가 검토되고 있다(예컨대, 특허문헌 1 참조).
산화주석을 이용한 전계 효과형 트랜지스터는 옛날부터 검토되고 있었지만, 오프 전류가 높고 이동도가 낮아 실용화되지 않았다. 이는, 산화주석에서는 절연체인 저급 산화물(SnO 등)이 생성되기 쉽기 때문이라고 생각되고 있었다. 이점 때문에 산화주석은 반도체 재료로서 적합하지 않다고 생각되고 있었다. 실제로, 주석을 주성분으로 한 산화인듐, 산화아연 및 산화주석으로 이루어지는 비정질 산화물 반도체를 이용한 전계 효과 트랜지스터에서는, 오프 전류나 히스테리시스(hysteresis)가 크고, 역치 전압(Vth)이 크게 음이 되고 있었다. 나아가, 열처리에 의해 이동도는 향상시킬 수 있지만, 열처리 온도에 따라 역치 전압이 음 방향으로 크게 시프트하기 때문에, 각 트랜지스터의 성능 격차가 크고, 신뢰성이 낮은 등 실용화를 방해하는 문제가 있었다(예컨대, 비특허문헌 1 참조).
또한, 코스퍼터링(co-sputtering)을 이용한, 주석을 주성분으로 하지 않는 산화인듐, 산화아연 및 산화주석으로 이루어지는 비정질 산화물 반도체가 검토되고 있다. 이 반도체에서는, 아연이 25원자% 이상 포함되면 이동도가 저하되어 역치 전압이 커지고, 한편 아연이 25원자% 미만 포함되면 S값이 커져 역치 전압이 음이 되어, 트랜지스터 특성이 좋은 전계 효과 트랜지스터를 제작할 수 있는 조성비를 알아내는 것은 곤란하다고 생각되고 있었다(예컨대, 비특허문헌 2 참조).
이러한 상황이었기 때문에, 산화인듐, 산화아연 및 산화주석으로 이루어지는 비정질 산화물 반도체로는 디스플레이용 패널 등의 실용에 적합한 전계 효과형 트랜지스터의 제작은 곤란하다고 생각되고 있었다.
WO 2005/088726 A1
M. S. Grover et al., J. Phys. D. 40, 1335(2007) Kachirayil J. Saji et al., JOURNAL OF THE ELECTROCHEMICAL SOCIETY, 155(6), H390-395(2008)
본 발명의 목적은 트랜지스터 특성(이동도, 오프 전류, 역치 전압) 및 신뢰성(역치 전압 시프트, 내습성)이 양호하고, 디스플레이 패널에 적합한 전계 효과형 트랜지스터를 제공하는 것이다.
본 발명에 의하면, 이하의 전계 효과형 트랜지스터 등이 제공된다.
1. 기판 상에, 적어도 게이트 전극과, 게이트 절연막과, 반도체층과, 반도체층의 보호층과, 소스 전극과, 드레인 전극을 갖고,
상기 소스 전극과 드레인 전극이 반도체층을 통해 접속되어 있고,
상기 게이트 전극과 상기 반도체층 사이에 게이트 절연막이 있고,
상기 반도체층의 적어도 일면측에 보호층을 갖고,
상기 반도체층이 In 원자, Sn 원자 및 Zn 원자를 포함하는 산화물이며,
Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 75원자% 이하이고,
Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만인
것을 특징으로 하는 전계 효과형 트랜지스터.
2. 상기 반도체층이 하기 조건 1을 만족하는 것을 특징으로 하는 1에 기재된 전계 효과형 트랜지스터.
·조건 1
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 40원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 10원자% 이상 23원자% 미만
3. 상기 반도체층이 하기 조건 2를 만족하는 것을 특징으로 하는 1에 기재된 전계 효과형 트랜지스터.
·조건 2
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 40원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 1원자% 이상 10원자% 미만
4. 상기 반도체층이 하기 조건 3을 만족하는 것을 특징으로 하는 1에 기재된 전계 효과형 트랜지스터.
·조건 3
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 23원자% 이상 30원자% 이하
5. 상기 반도체층이 하기 조건 4를 만족하는 것을 특징으로 하는 1에 기재된 전계 효과형 트랜지스터.
·조건 4
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 65원자% 초과 75원자% 이하
6. 상기 보호층이 산화물로 이루어지는 것을 특징으로 하는 1∼5 중 어느 하나에 기재된 전계 효과형 트랜지스터.
7. 상기 보호층이, 산화물로 이루어지는 제 1 보호층과 질화물로 이루어지는 제 2 보호층으로 이루어지는 것을 특징으로 하는 1∼5 중 어느 하나에 기재된 전계 효과형 트랜지스터.
8. 전계 효과 이동도가 3cm2/Vs 이상, 오프 전류가 2×10-12A 이하, 역치 전압(Vth)이 -1V 이상 5V 이하인 것을 특징으로 하는 1∼7 중 어느 하나에 기재된 전계 효과형 트랜지스터.
9. In 원자, Sn 원자 및 Zn 원자를 함유하는 산화물이며,
Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 70원자% 이하이고,
Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만인 것을 특징으로 하는 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
10. In 원자, Sn 원자 및 Zn 원자를 함유하는 산화물이며,
Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 70원자% 이하이고,
In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 33원자% 미만이고,
Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 5원자% 이상 15원자% 미만인 것을 특징으로 하는 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
11. 9 또는 10의 스퍼터링 타겟을 이용하여 반도체층을 성막하는 공정을 포함하는 것을 특징으로 하는 1∼8 중 어느 하나에 기재된 전계 효과형 트랜지스터의 제조 방법.
12. 반도체층을 형성하는 공정, 반도체층 상에 보호층을 형성하는 공정, 및 그들 공정 후에 150∼350℃에서 열처리하는 공정을 포함하는 것을 특징으로 하는 11에 기재된 전계 효과형 트랜지스터의 제조 방법.
13. 반도체층의 일부를 저(低) 저항화시켜 소스 전극 또는 드레인 전극으로 하는 공정을 포함하는 것을 특징으로 하는 11 또는 12에 기재된 전계 효과형 트랜지스터의 제조 방법.
14. 1∼8 중 어느 하나에 기재된 전계 효과형 트랜지스터를 구비한 것을 특징으로 하는 디스플레이용 패널.
15. In 원자, Sn 원자 및 Zn 원자를 포함하는 산화물이며,
Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 75원자% 이하이고,
Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만이고,
Sn의 평균 가수가 +3.2 이상인 것을 특징으로 하는 반도체막.
본 발명에 의하면, 반도체층이 In, Sn 및 Zn을 특정 조성비로 포함하고, 반도체층의 적어도 일면측에 보호층을 가짐으로써 트랜지스터 특성(이동도, 온오프 비, 오프 전류, S값, 역치 전압(Vth), 히스테리시스, 역치 전압의 시프트, 내습성)이 높아 실용성이 높은 전계 효과 트랜지스터가 얻어진다.
또한, 희금속인 Ga를 첨가하지 않아도 트랜지스터 특성이 우수한 전계 효과형 트랜지스터의 제공이 가능해진다.
도 1은 본 발명의 일 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
도 2는 본 발명에 있어서의 반도체층의 바람직한 조성 조건(영역)을 나타내는 도면이다.
도 3a는 실시예 1에서 제작한 전계 효과형 트랜지스터의 제조 공정을 나타내는 도면이다.
도 3b는 실시예 1에서 제작한 전계 효과형 트랜지스터의 제조 공정을 나타내는 도면이다.
도 4는 전압 상승시 및 전압 강하시의 전달 곡선(I-V 특성)의 예로, (a)는 히스테리시스가 적은 예이고, (b)는 히스테리시스가 큰 예를 나타내는 도면이다.
도 5의 (a)는 실시예 40에서 제작한 하부(bottom) 게이트 에치 스토퍼(etch-stopper)형 전계 효과형 트랜지스터의 개략 단면도이고, (b)는 동 트랜지스터의 개략 평면도이다.
도 6은 실시예 47에서 제작한 하부 게이트 구조의 백 채널 에치(back channel etch, BCH)형 전계 효과형 트랜지스터의 개략 단면도이다.
도 7은 실시예 52에서 제작한 코플래너(coplanar) 구조 전계 효과형 트랜지스터의 제조 공정을 나타내는 도면이다.
도 8은 산화물 반도체의 온도와 이동도의 관계를 나타내는 도면이다.
도 9는 실시예 54에서 제작한 상부 게이트 구조 전계 효과형 트랜지스터의 개략 단면도이다.
도 10은 실시예 55에서 제작한 전계 효과형 트랜지스터의 개략 단면도이다.
도 11은 코스퍼터링에 의한 박막 형성의 개념도이다.
도 12의 (a)는 반도체층의 Zn량과 이동도의 관계를 나타내는 도면이고, (b)는 반도체층의 Zn량과 오프 전류의 관계를 나타내는 도면이다.
도 13의 (a)는 반도체층의 In량과 이동도의 관계를 나타내는 도면이고, (b)는 반도체층의 In량과 오프 전류의 관계를 나타내는 도면이다.
본 발명의 전계 효과형 트랜지스터는 기판 상에, 적어도 반도체층과, 반도체층의 보호층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는다.
도 1은 본 발명의 일 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
이 전계 효과형 트랜지스터에서는, 기판(10) 상에 게이트 전극(11)이 스트라이프 형상으로 형성되어 있다. 이 게이트 전극(11)을 덮도록 게이트 절연막(12)을 갖고, 이 게이트 절연막(12) 상부이면서 게이트 전극(11)의 상방에 반도체층(13)(활성층)이 형성되어 있다.
반도체층(13)의 일단측에, 게이트 전극(11)과 직교하는 방향으로 소스 전극(14)이 접속되어 있다. 또한, 반도체층(13)의 일단에 대향하는 타단측에 드레인 전극(15)이 접속되어 있다.
반도체층(13), 소스 전극(14) 및 드레인 전극(15)의 중간 위치에 제 1 보호층(16)이 형성되어 있다.
게이트 절연막(12), 소스 전극(14), 드레인 전극(15) 및 제 1 보호층(16)을 덮도록 제 2 보호층(17)이 형성되어 있다.
제 2 보호층(17)에는 콘택트 홀(18)이 있어서 외부 전극과 소스 전극(14) 또는 드레인 전극(15)이 접속되어 있다.
한편, 제 2 보호층(17)은 반드시 필수는 아니지만, 형성하는 것이 바람직하다.
본 발명의 전계 효과형 트랜지스터에서는, 반도체층(13)이 In 원자, Sn 원자 및 Zn 원자를 포함하고 있고, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 75원자% 이하이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만인 것을 특징으로 한다.
Zn/(In+Sn+Zn)을 25원자% 이상으로 함으로써, Zn에 의해 산소 결손이 억제되어, 적절한 역치 전압(Vth)의 전계 효과 트랜지스터가 얻어진다. 또한, 75원자% 이하로 함으로써, 산화아연(ZnO)의 결정 생성에 의한 트랜지스터 성능의 저하(이동도의 저하, 오프 전류의 증가, S값의 증가 등)를 피할 수 있다.
Zn/(In+Sn+Zn)은 30원자% 이상이 보다 바람직하고, 35원자% 이상이 더 바람직하다.
또한, Sn/(In+Sn+Zn)을 50원자% 미만으로 함으로써, 산화주석의 저급 산화물 생성(Sn 평균 가수의 저하)에 의한 트랜지스터 성능의 저하(이동도의 저하, 오프 전류의 증가, S값의 증가 등)를 피할 수 있다.
Sn/(In+Sn+Zn)은 33원자% 이하가 바람직하고, 28원자% 이하가 보다 바람직하고, 23원자% 미만이 더 바람직하고, 20원자% 이하가 특히 바람직하다. 33원자% 이하로 함으로써, 트랜지스터 특성(이동도, 온오프 비, 오프 전류, S값, 역치 전압(Vth), 히스테리시스, 역치 전압의 시프트, 내습성)이 양호한 전계 효과 트랜지스터가 얻어진다. 또한, PECVD시의 플라즈마 조사 등 프로세스상에서 환원 분위기에 노출되었을 때의 이동도 등의 트랜지스터 특성의 저하를 막을 수 있다. 이는, 주석의 저급 산화물 생성(Sn 평균 가수의 저하)을 억제할 수 있기 때문이라고 생각된다.
본 발명에서는, 반도체층(13)이 Sn 원자를 포함함으로써 내습성의 향상이나, 내약품성의 향상(내PAN성의 향상 포함), 분위기 온도에 대한 안정성을 기대할 수 있다. 나아가, Sn을 함유함으로써 희금속인 In의 함유량을 저감할 수 있다.
Sn/(In+Sn+Zn)은 1원자% 이상인 것이 바람직하고, 3원자% 이상이 보다 바람직하고, 5원자% 이상이 더 바람직하고, 10원자% 이상이 특히 바람직하다.
반도체층의 조성에 있어서는, 하기 조건 1∼4 중 어느 것을 만족하는 것이 바람직하다.
·조건 1
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 40원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 10원자% 이상 23원자% 미만
·조건 2
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 40원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 1원자% 이상 10원자% 미만
·조건 3
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 23원자% 이상 30원자% 이하
·조건 4
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 65원자% 초과 75원자% 이하
도 2에 본 발명에 있어서의 반도체층의 바람직한 조성 조건(영역)을 나타낸다.
반도체층의 조성이 영역 1 내에 있으면, 트랜지스터 특성(이동도, 온오프 비, 오프 전류, S값, 역치 전압(Vth), 히스테리시스, 역치 전압의 시프트, 내습성)이 매우 우수한 전계 효과 트랜지스터가 얻어진다. 또한, 반도체층 및 소스·드레인 전극의 형성에 습식 에칭을 채용할 수 있기 때문에, 대형 패널을 낮은 비용으로 제조할 수 있다. 유기 EL 디스플레이나 액정 디스플레이 용도에 특히 적합하다.
영역 1 중, 특히 하기 범위가 가장 바람직하다.
(1) Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 57원자% 이상 65원자% 이하
(2) Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 10원자% 이상 18원자% 미만
상기 범위 내이면, 이동도(cm2/Vs) 및 온오프 비가 높고, 오프 전류 및 S값이 작고, 또한 역치 전압의 ΔVth(V)가 작은 양호한 전계 효과 트랜지스터가 얻어진다. 나아가, 상기 범위 내이면, 희소 자원인 In(인듐)의 함유량도 적기 때문에, 낮은 원료비로 양호한 타겟 및 양호한 전계 효과 트랜지스터가 얻어져 공업적으로 최적이다.
반도체층의 조성이 영역 3 내에 있으면, 프로세스 내성이 높아, 프로세스 온도가 높더라도 열화의 위험성이 적다. 또한, 내습성이 우수한 전계 효과 트랜지스터가 얻어진다. 그 때문에, 프로세스 온도가 높은 무기 EL 디스플레이 용도에 특히 적합하다.
반도체층의 조성이 영역 2 내에 있으면, 저온의 열처리로 높은 특성이 얻어진다. 내열성이 낮은 수지 기판 등을 이용하는 용도(예컨대 가요성 디스플레이)에 특히 적합하다.
반도체층의 조성이 영역 4 내에 있으면, 오프 전류가 낮은 전계 효과 트랜지스터가 얻어진다. 또한, 아연이 주성분이기 때문에 원료 비용이 낮고, 제품으로부터 원료를 회수할 필요성이 없다. 그 때문에, 일회용인 용도(IC 태그(tag) 등)에 특히 적합하다.
반도체층의 조성에 있어서, Sn 원자와 In 원자의 원자비(Sn/In)는 0.41 이상 0.69 이하가 특히 바람직하다. 0.41 이상이면 내습성이 향상되고, 0.69 이하이면 저온 프로세스로 우수한 트랜지스터 특성이 얻어진다. 또한, 산화주석의 저급 산화물 생성(Sn 평균 가수의 저하)에 의한 트랜지스터 성능의 저하(이동도의 저하, 오프 전류의 증가, S값의 증가 등)를 피할 수 있다.
반도체층은 In, Sn 및 Zn 외에, Ga, Al, B, Sc, Y, 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu), Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr 및 Nb로부터 선택된 원소를 0∼20원자% 포함하고 있어도 좋다.
또한, Na 함유량이 100ppm 미만인 것이 바람직하다. Na 함유량이 100ppm 미만이면, 전압에 의한 가동 이온의 양이 적기 때문에 전압 스트레스에 대한 신뢰성이 향상된다(ΔVth가 작아진다).
이하, 본 발명의 전계 효과형 트랜지스터를 구성하는 부재의 예에 관하여 설명한다.
1. 기판
특별히 제한은 없고, 본 기술분야에서 공지된 것을 사용할 수 있다. 예컨대, 규산알칼리계 유리, 무알칼리 유리, 석영 유리 등의 유리 기판, 실리콘 기판, 아크릴, 폴리카보네이트, 폴리에틸렌 나프탈레이트(PEN) 등의 수지 기판, 폴리에틸렌 테레프탈레이트(PET), 폴리아마이드 등의 고분자 필름 기재 등을 사용할 수 있다. 기판이나 기재의 두께는 0.1∼10mm가 일반적이고, 0.3∼5mm가 바람직하다. 유리 기판의 경우는, 화학적으로 또는 열적으로 강화시킨 것이 바람직하다. 투명성이나 평활성이 요구되는 경우는 유리 기판, 수지 기판이 바람직하고, 유리 기판이 특히 바람직하다. 경량화가 요구되는 경우는 수지 기판이나 고분자 기재가 바람직하다.
2. 반도체층
반도체층은, 상술한 바와 같이, In, Zn 및 Sn의 각 원자를 포함하는 복합 산화물로 이루어진다. 이러한 반도체층은, 예컨대 후술하는 본 발명의 복합 산화물 타겟(반도체층용 타겟)을 사용하여 박막을 형성함으로써 제작할 수 있다.
또한, 반도체층은, 입자상의 산화물 반도체를 용매에 용해시켜, 그 산화물 반도체 용액을 도포 또는 인쇄하고, 그 후 가열 처리로 용매를 증발시킴으로써 형성할 수도 있다. 이 방법은 설비 비용이 낮고 에너지 효율도 높기 때문에 바람직하다.
졸 겔법 등의 용액의 이용이나 CVD도 이용할 수 있지만, 대면적에 균일하게 성막하기 위해서는 반도체용 타겟을 이용하여 스퍼터링으로 형성하는 것이, 트랜지스터 특성이 높아지기 때문에 가장 바람직하다.
본 발명에 있어서, 반도체층은 비정질막인 것이 바람직하다. 비정질막임으로써, 절연막이나 보호층과의 밀착성이 개선되고, 대면적이어도 균일한 트랜지스터 특성이 용이하게 얻어지게 된다. 여기서, 반도체층이 비정질 막인지는 X선 결정 구조 해석에 의해 확인할 수 있다. 명확한 피크가 관측되지 않는 경우가 비정질이다.
또한, 반도체층의 전자 캐리어 농도가 1013∼1018/cm3인 것이 바람직하고, 특히 1014∼1017/cm3인 것이 바람직하다. 전자 캐리어 농도가 상기 범위이면, 비축퇴(非縮退) 반도체가 되기 쉽고, 트랜지스터로서 이용했을 때에 이동도와 온오프 비의 밸런스가 양호해져 바람직하다. 캐리어 밀도가 1018cm-3 이하이면 오프 전류를 작게 할 수 있어 노멀리 오프(normally-off)로 하기 쉬워진다. 1013cm-3 이상이면 이동도를 향상시킬 수 있다.
또한, 비저항은 10-1∼109Ωcm인 것이 바람직하다. 보다 바람직하게는 10∼107Ωcm이다. 특히 바람직하게는 102∼105Ωcm이다. 10-1Ωcm 이상이면 오프 전류를 작게 할 수 있다. 109Ωcm 이하이면 이동도를 높게 하고, 역치 전압을 작게 할 수 있다.
또한, 밴드갭이 2.0∼6.0eV인 것이 바람직하고, 특히 2.8∼5.0eV가 보다 바람직하다. 밴드갭은 2.0eV보다 작으면 가시광을 흡수하여 전계 효과형 트랜지스터가 오동작할 우려가 있다. 한편, 6.0eV보다 크면 캐리어가 공급되기 어려워져 전계 효과형 트랜지스터가 기능하지 않게 될 우려가 있다.
반도체층은, 열 활성형을 나타내는 비축퇴 반도체인 것이 바람직하다. 축퇴 반도체이면 캐리어가 지나치게 많아 오프 전류·게이트 누설 전류가 증가해, 역치가 음이 되어 노멀리 온이 될 우려가 있다. 반도체층이 비축퇴 반도체인지는 홀(hall) 효과를 이용한 이동도와 캐리어 밀도의 온도 변화를 측정함으로써 판단할 수 있다. 또한, 반도체층을 비축퇴 반도체로 하기 위해서는, 성막시의 산소 분압을 조정하는 후처리를 함으로써 산소 결함량을 제어하여 캐리어 밀도를 최적화함으로써 달성할 수 있다.
반도체층의 표면 조도(RMS)는 1nm 이하가 바람직하고, 0.6nm 이하가 더 바람직하고, 0.3nm 이하가 특히 바람직하다. 1nm보다 크면, 이동도가 저하될 우려가 있다.
반도체층은, 산화인듐의 빅스바이트 구조(bixbyite structure)의 모서리 공유 구조(edge-sharing structure)의 적어도 일부를 유지하고 있는 비정질막인 것이 바람직하다. 산화인듐을 포함하는 비정질막이 산화인듐의 빅스바이트 구조의 모서리 공유 구조의 적어도 일부를 유지하고 있는지 여부는, 고휘도의 신크로트론( synchrotron) 방사 등을 이용한 미소각 입사 X선 산란(GIXS)에 의해 구한 동경(動徑) 분포 함수(RDF)에 의해, In-X(X는 In, Zn)를 나타내는 피크가 0.30 내지 0.36nm 사이에 있는 것으로 확인할 수 있다(상세에 관해서는 하기 문헌을 참조하면 좋다. 문헌 [F. Utsuno, et al., Thin Solid Films, Volume 496, 2006, Pages 95-98]).
나아가, 원자간 거리가 0.30 내지 0.36nm 사이인 RDF의 최대치를 A, 원자간 거리가 0.36 내지 0.42 사이인 RDF의 최대치를 B로 한 경우에, A/B>0.7의 관계를 만족하는 것이 바람직하고, A/B>0.85가 보다 바람직하고, A/B>1이 더 바람직하고, A/B>1.2가 특히 바람직하다.
A/B가 0.7 이하이면, 반도체층을 트랜지스터의 활성층으로서 이용한 경우 이동도가 저하되거나 역치나 S값이 지나치게 커질 우려가 있다. A/B가 작은 것은 비정질막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
또한, In-In의 평균 결합 거리가 0.3∼0.322nm인 것이 바람직하고, 0.31∼0.32nm인 것이 특히 바람직하다. In-In의 평균 결합 거리는 X선 흡수 분광법에 의해 구할 수 있다. X선 흡수 분광법에 의한 측정에서는, 상승한 곳부터 수백 eV나 높은 에너지인 곳까지 확대된 X선 흡수 광역 미세 구조(EXAFS)를 나타낸다. EXAFS는 여기된 원자 주위의 원자에 의한 전자의 후방 산란에 의해 야기된다. 튀어나가는 전자파와 후방 산란된 파의 간섭 효과가 일어난다. 간섭은 전자 상태의 파장과 주위의 원자로 오가는 광로 길이에 의존한다. EXAFS를 푸리에(Fourier) 변환함으로써 동경 분포 함수(RDF)가 얻어진다. RDF의 피크로부터 평균 결합 거리를 어림할 수 있다.
반도체층의 막 두께는 통상 0.5∼500nm, 바람직하게는 1∼150nm, 보다 바람직하게는 3∼80nm, 특히 바람직하게는 10∼60nm이다. 0.5nm보다 얇으면 공업적으로 균일하게 성막하는 것이 어렵다. 한편, 500nm보다 두꺼우면 성막 시간이 길어져 공업적으로 채용할 수 없다. 또한, 3∼80nm의 범위 내에 있으면, 이동도나 온오프 비 등 TFT 특성이 특히 양호하다.
본 발명에서는, 비국재 준위의 에너지 폭(E0)이 14meV 이하인 것이 바람직하다. 반도체층의 비국재 준위의 에너지 폭(E0)은 10meV 이하가 보다 바람직하고, 8meV 이하가 더 바람직하고, 6meV 이하가 특히 바람직하다. 비국재 준위의 에너지 폭(E0)이 14meV보다 크면, 반도체층을 트랜지스터의 활성층으로서 이용한 경우 이동도가 저하되거나 역치나 S값이 지나치게 커질 우려가 있다. 반도체층의 비국재 준위의 에너지 폭(E0)이 큰 것은 비정질막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
X선 광전자 분광법(XPS)으로 측정한 Sn 평균 가수는 +3.2 이상이 바람직하고, +3.6 이상이 보다 바람직하고, +3.8 이상이 더 바람직하다. 상한은 특별히 한정되지 않지만 통상 +4.0 이하이다. XPS 가전자대 스펙트럼에서는, Sn5s에 기인하는 밴드는, 저급 산화물인 SnO(Sn+2:4d105s2의 전자 배치)의 스펙트럼에만 보이고, SnO2(Sn+4:4d10의 전자 배치)에는 보이지 않는다. 그 때문에, Sn5s 밴드의 상대 강도로부터 Sn 평균 가수를 구할 수 있다(참조: 문헌 [X선 광전자 분광법, 1998년, 마루젠주식회사 간행]). 통상, 스퍼터링으로 제작한 SnO2막의 Sn 평균 가수는 +2.8 정도이다.
X선 국소 구조 해석(XAFS)법을 이용한 In, Sn, Zn 각 금속 원소 주변의 국소 구조 해석에 있어서, Sn 원소 주위의 구조는 SnO2와 마찬가지의 구조를 갖고 있으면 산란에 의한 이동도 저하를 억제할 수 있어 바람직하다. 또한 In, Zn 원소 주위의 구조는 IZO 박막과 마찬가지의 구조를 갖고 있으면 Zn에 의해 비정질이 안정화되어 바람직하다.
한편, 상기 해석을 행함에 있어서, 일반적인 형광법에서는 해석에 충분한 데이터를 얻을 수 없기 때문에, 다소자 SSD 검출기를 이용하고, 또한 박막 시료 기판을 미소 각도로 기울여 방사광을 입사시키는 경사 입사법을 이용하여 측정을 행하는 것이 바람직하다.
3. 제 1 및 제 2 보호층
보호층에 의해, 진공 중이나 저압 하에서 반도체 표면층의 산소가 탈리하여 오프 전류가 높아지고 역치 전압이 음이 되는 것을 방지할 수 있다. 또한, 대기 하에서도 습도 등 주위의 영향을 받지 않아 역치 전압 등의 트랜지스터 특성의 격차 발생을 방지할 수 있다.
보호층을 형성하는 재료는 특별히 제한은 없다. 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이다. 보호층은 산화물로 이루어지는 것이 특히 바람직하고, SiO2, Y2O3, Hf2O3, CaHfO3 등의 산화물이 바람직하다. 이들 산화물의 산소 수는 반드시 화학양론비와 일치하지 않고 있어도 좋다(예컨대, SiO2이어도 SiOx이어도 좋다). 또한, SiNx는 수소 원소를 포함하고 있어도 좋다.
이러한 보호층은 상이한 2층 이상의 절연막을 적층한 구조이어도 좋다.
또한, 보호층은 결정질, 다결정질, 비정질 중 어느 것이어도 좋지만, 공업적으로 제조하기 쉬운 다결정질이거나 비정질인 것이 바람직하다. 한편, 보호층이 비정질인 것이 특히 바람직하다. 비정질막이면 계면의 평활성이 양호하여 이동도의 향상, 역치 전압의 억제, S값의 억제 효과를 기대할 수 있다. 또한, 게이트 누설 전류를 억제할 수 있다.
반도체층의 보호층은 비정질 산화물 또는 비정질 질화물인 것이 바람직하고, 비정질 산화물인 것이 특히 바람직하다. 또한, 보호층이 산화물이 아니면 반도체 중의 산소가 보호층측으로 이동하여 오프 전류가 높아지거나, 역치 전압이 음이 되어 노멀리 오프를 나타낼 우려가 있다. 또한, 반도체층의 보호층은 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막을 사용할 수 있다. 나아가, 반도체층의 보호층은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 가져도 좋다.
특히, 반도체층에 크게 접하는 제 1 보호층을 산화물로, 제 2 보호층을 SiNx 등의 질화물로 구성하는 것이 바람직하다. 이러한 구성을 취하면 양호한 트랜지스터 특성과 내습성을 갖게 하는 것이 용이하다.
보호층의 형성은 PECVD, TEOSCVD, Cat-CVD, 스퍼터링, 스핀 코팅, 인쇄법 등을 이용할 수 있지만, 공업적으로는 PECVD 또는 스퍼터링이 바람직하고, PECVD가 특히 바람직하다.
4. 게이트 절연막
게이트 절연막을 형성하는 재료에도 특별히 제한은 없다. 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이다. 이들 산화물의 산소 수는 반드시 화학양론비와 일치하지 않고 있어도 좋다(예컨대, SiO2이어도 SiOx이어도 좋다). 또한, SiNx는 수소 원소를 포함하고 있어도 좋다.
이러한 게이트 절연막은 상이한 2층 이상의 절연막을 적층한 구조이어도 좋다. 또한, 게이트 절연막은 결정질, 다결정질, 비정질 중 어느 것이어도 좋지만, 공업적으로 제조하기 쉬운 다결정질이거나 비정질인 것이 바람직하다.
또한, 게이트 절연막은 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막을 사용할 수 있다. 나아가, 게이트 절연막은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 가져도 좋다.
게이트 절연막의 형성은 PECVD, TEOSCVD, Cat-CVD, 스퍼터링, 스핀 코팅, 인쇄법 등을 이용할 수 있지만, 공업적으로는 PECVD 또는 스퍼터링이 바람직하고, PECVD가 특히 바람직하다.
5. 전극
게이트 전극, 소스 전극 및 드레인 전극의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다.
예컨대, 인듐 주석 산화물(ITO), 인듐 아연 산화물, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 이용할 수 있다. 또한, 그들을 2층 이상 적층하여 접촉 저항을 저감하거나 계면 강도를 향상시키는 것이 바람직하다. 또한, 소스 전극, 드레인 전극의 접촉 저항을 저감시키기 위해 반도체의 전극과의 계면을 플라즈마 처리, 오존 처리 등으로 처리하여 저항을 조정하여도 좋다.
본 발명에서는, 반도체층의 일부를 저 저항화시켜 소스 전극 또는 드레인 전극을 형성하여도 좋다.
반도체층의 일부를 저 저항화시키기 위해서는, 예컨대 저 산소 분압 하, 불활성 가스 하, 저압 하 또는 진공 하에서 열처리 또는 자외선 광 등의 에너지선을 조사하는 방법이나, 수소, 질소 또는 아르곤 등의 불활성 가스 환경 하에서 플라즈마를 조사하는 방법 등이 있다.
또한, 플라즈마 CVD에 의해 SiNx 등으로 보호층을 적층할 때에, 수소량 등의 플라즈마 조건을 조정함으로써 저 저항화하여도 좋다.
본 발명의 전계 효과형 트랜지스터는 반도체층을 차광하는 구조를 가지는 것이 바람직하다. 반도체층을 차광하는 구조(예컨대, 차광층)를 가지고 있지 않으면, 광이 반도체층에 입사한 경우에 캐리어 전자가 여기되어 오프 전류가 높아질 우려가 있다. 차광층은 300∼800nm에서 흡수를 가지는 박막이 바람직하다. 차광층은 반도체층의 상부, 하부 어느 쪽이어도 상관 없지만, 상부 및 하부 양쪽에 있는 것이 바람직하다. 또한, 차광층은 게이트 절연막이나 블랙 매트릭스 등과 겸용되어 있어도 상관 없다. 차광층이 한쪽에만 있는 경우, 차광층이 없는 쪽으로부터 광이 반도체층에 조사되지 않도록 구조상 고안할 필요가 있다.
본 발명의 전계 효과형 트랜지스터에서는, 반도체층과 소스 전극·드레인 전극 사이에 콘택트층을 설치하여도 좋다. 콘택트층은 반도체층보다도 저항이 낮은 것이 바람직하다. 콘택트층의 형성 재료는, 상술한 반도체층과 마찬가지인 조성의 복합 산화물을 사용할 수 있다. 즉, 콘택트층은 In, Zn 등의 각 원소를 포함하는 것이 바람직하다. 이들 원소를 포함하지 않으면, 콘택트층과 반도체층 사이에서 원소 이동이 발생하여, 스트레스 시험 등을 행했을 때에 역치 전압의 시프트가 커질 우려가 있다.
콘택트층의 제작 방법에 특별히 제약은 없지만, 성막 조건을 변경하여 반도체층과 동일한 조성비의 콘택트층을 성막하거나, 반도체층과 조성비가 상이한 층을 성막하거나, 반도체의 전극과의 콘택트 부분을 플라즈마 처리나 오존 처리에 의해 저항을 높임으로써 구성하거나, 반도체층을 성막할 때에 산소 분압 등의 성막 조건에 의해 저항이 높아지는 층을 구성하여도 좋다. 또한, 본 발명의 전계 효과형 트랜지스터에서는, 반도체층과 게이트 절연막 사이 및/또는 반도체층과 보호층 사이에, 반도체층보다도 저항이 높은 산화물 저항층을 갖는 것이 바람직하다. 산화물 저항층이 없으면 오프 전류가 발생하고, 역치 전압이 음이 되어 노멀리 온이 되고, 보호층 성막이나 에칭 등의 후처리 공정시에 반도체층이 변질되어 특성이 열화될 우려가 있다.
계속해서, 본 발명의 전계 효과형 트랜지스터의 제조 방법에 관하여 설명한다.
본 발명의 제조 방법에서는, 후술하는 본 발명의 타겟을 이용하여 반도체층을 성막하는 공정을 포함한다.
또한, 반도체층을 성막하는 공정, 반도체층 상에 보호층을 형성하는 공정을 갖고, 보호층을 형성한 후에 150∼350℃에서 열처리하는 공정을 포함하는 것을 특징으로 한다. 한편, 상술한 전계 효과형 트랜지스터의 각 구성 부재(층)는 본 기술분야에서 공지된 수법으로 형성할 수 있다.
구체적으로, 성막 방법으로서는, 스프레이법, 디핑법, CVD법 등의 화학적 성막 방법, 또는 스퍼터링법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 데포지션법 등의 물리적 성막 방법을 이용할 수 있다. 캐리어 밀도가 제어되기 쉽고, 막질 향상이 용이한 점에서, 바람직하게는 물리적 성막 방법을 이용하고, 보다 바람직하게는 생산성이 높은 점에서 스퍼터링법을 이용한다.
스퍼터링에서는, 복합 산화물의 소결 타겟을 이용하는 방법, 복수의 소결 타겟을 이용하여 코스퍼터링을 이용하는 방법, 합금 타겟을 이용하여 반응성 스퍼터링을 이용하는 방법 등을 이용할 수 있다. 단, 복합 산화물의 소결 타겟을 이용하는 방법에서는, 복수의 소결 타겟을 이용하여 코스퍼터링를 이용하는 방법이나, 합금 타겟을 이용하여 반응성 스퍼터링을 이용하는 방법과 비교하여, 균일성이나 재현성이 향상되고, 비국재 준위의 에너지 폭(E0)이 저감되어, 이동도의 향상, S값의 저감, 역치 전압의 저감 등 트랜지스터 특성을 향상시킬 수 있다. 바람직하게는, 복합 산화물의 소결 타겟을 이용한다. RF, DC 또는 AC 스퍼터링 등 공지된 것을 이용할 수 있지만, 균일성이나 양산성(설비 비용, 성막 속도) 때문에 DC 또는 AC 스퍼터링이 바람직하다. X선 광전자 분광법(XPS)으로 측정한 Sn 평균 가수는 +3.2 이상으로 하는 관점에서는 RF 스퍼터링이 바람직하다.
성막시의 기판 온도는 실온(30℃) 이상 250℃ 이하가 바람직하고, 50℃ 이상 200℃ 이하가 보다 바람직하다. 250℃ 이하이면 TFT를 제작했을 때에 오프 전류의 저감을 기대할 수 있다. 실온(30℃) 이상이면 연속 성막시의 기판 온도 상승에 의한 성막 조건 변동의 저감을 기대할 수 있다.
또한, 성막시에 산소의 흡입(intake)을 증가시키는 처치를 취하는 것이 바람직하다. 성막시에 산소의 흡입을 증가시키는 처치로서는, 불활성 가스(아르곤 등)와 산소의 혼합 기체를 유입시키는 것, 오존 어시스트(assist)나 RF 스퍼터링에 의해 산소 라디칼(오존)량을 증가시키는 것, 기판간 거리·투입 전력·전압의 조정 등을 들 수 있다.
성막시의 산소 분압은 10-3Pa∼10-1Pa에서 행하는 것이 바람직하고, 5×10-3Pa∼10-1Pa에서 행하는 것이 보다 바람직하다. 산소 분압 10-3Pa 이상이면 산화주석의 저급 산화물 생성을 억제할 수 있다. 10-1Pa 이하이면 성막 속도가 빨라지는 것을 기대할 수 있다.
형성한 막을 각종 에칭법에 의해 패터닝할 수 있다.
본 발명에서는 반도체층을, 본 발명의 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 성막하는 것이 보다 바람직하다. DC 또는 AC 스퍼터링을 이용함으로써, RF 스퍼터링의 경우와 비교하여 성막시의 손상을 저감할 수 있다. XPS로 측정한 Sn 평균 가수를 높게 하고 싶은 경우는, RF 스퍼터링을 이용하여도 좋다. RF 스퍼터링을 이용함으로써 XPS로 측정한 Sn 평균 가수를 제어하기 쉽다. 이 때문에, 전계 효과형 트랜지스터에 있어서, 역치 전압 시프트의 저감, 이동도의 향상, 역치 전압의 감소, S값의 감소 등의 효과를 기대할 수 있다.
또한, 본 발명에서는 반도체층 성막 후 150∼350℃에서 열처리하는 것이 바람직하다. 특히, 반도체층과 반도체의 보호층을 형성한 후에 150∼350℃에서 열처리하는 것이 바람직하다. 150℃보다 낮으면 얻어지는 트랜지스터의 열 안정성이나 내열성이 저하되거나, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 350℃보다 높으면 내열성이 없는 기판을 사용할 수 없어 열처리용 설비 비용이 들 우려가 있다.
열처리 온도는 160∼300℃가 보다 바람직하고, 170∼260℃가 더 바람직하고, 180∼240℃가 특히 바람직하다. 특히, 열처리 온도가 180℃ 이하이면, 기판으로서 PEN 등의 내열성이 낮은 수지 기판을 이용할 수 있기 때문에 바람직하다.
열처리 시간은 통상 1초∼24시간이 바람직하지만, 처리 온도에 따라 조정하는 것이 바람직하다. 예컨대, 70∼180℃에서는, 10분 내지 24시간이 보다 바람직하고, 20분 내지 6시간이 더 바람직하고, 30분∼3시간이 특히 바람직하다. 180∼260℃에서는, 6분 내지 4시간이 보다 바람직하고, 15분 내지 2시간이 더 바람직하다. 260∼300℃에서는, 30초 내지 4시간이 보다 바람직하고, 1분 내지 2시간이 특히 바람직하다. 300∼350℃에서는, 1초 내지 1시간이 보다 바람직하고, 2초 내지 30분이 특히 바람직하다.
열처리는 불활성 가스 중에서 산소 분압이 10-3Pa 이하인 환경 하에서 행하거나, 또는 반도체층을 보호층으로 덮은 후에 행하는 것이 바람직하다. 상기 조건 하이면 재현성이 향상된다.
반도체층을 형성한 후에 150∼350℃에서 열처리하고, 추가로 반도체의 보호층을 형성한 후에, 150∼350℃에서 열처리하면 특히 바람직하다. 상기와 같이 하면 반도체 특성이 개선되는 것에 더하여 재현성 및 균일성이 향상되고, 반도체막의 성막 조건에 대한 의존성도 작아진다.
전형적인 전계 효과형 트랜지스터에서는, 소스·드레인 전극 사이에 5∼20V 정도의 전압 Vd를 인가했을 때, 게이트 전압 Vg를 0V와 5∼20V 사이에서 스위칭함으로써 소스·드레인 전극간의 전류 Id를 제어(온오프)할 수 있다.
트랜지스터 특성의 평가 항목으로서는 여러 가지의 것이 있지만, 예컨대 전계 효과 이동도 μ, 역치 전압(Vth), 온오프 비, S값 등을 들 수 있다.
전계 효과 이동도는 선형 영역이나 포화 영역의 특성으로부터 구할 수 있다. 예컨대, 트랜스퍼 특성의 결과로부터 √Id-Vg 그래프를 제작하고, 이의 기울기로부터 전계 효과 이동도를 도출하는 방법이 방법을 들 수 있다. 본 명세서에서는 특별히 구애되지 않는 한, 이 수법으로 평가하고 있다.
역치 전압을 구하는 방법은 몇 가지 방법이 있지만, 예컨대 √Id-Vg 그래프의 x 절편으로부터 역치 전압 Vth를 도출하는 것을 들 수 있다.
온오프 비는 트랜스퍼 특성에 있어서의 가장 큰 Id와 가장 작은 Id값의 비로부터 구할 수 있다.
그리고, S값은, 트랜스퍼 특성의 결과로부터 Log(Id)-Vd 그래프를 제작하고, 이의 기울기의 역수로부터 도출할 수 있다.
S값의 단위는 V/decade이고, 작은 값인 것이 바람직하다. S값은 1.0V/dec 이하가 바람직하고, 0.5V/dec 이하가 보다 바람직하고, 0.3V/dec 이하가 더 바람직하고, 0.1V/dec 이하가 특히 바람직하다. 0.8V/dec 이하이면 구동 전압이 작아져 소비 전력을 저감할 수 있을 가능성이 있다. 특히, 유기 EL 디스플레이에서 이용하는 경우는, 직류 구동을 위해 S값를 0.3V/dec 이하로 하면 소비 전력을 대폭 저감할 수 있기 때문에 바람직하다. 한편, S값(Swing Factor)이란, 오프 상태로부터 게이트 전압을 증가시켰을 때에 오프 상태로부터 온 상태에 걸쳐 드레인 전류가 급준(急峻)하게 상승하는데, 이 급준한 정도를 나타내는 값이다. 하기 식으로 정의되는 바와 같이, 드레인 전류가 1자리(10배) 상승할 때의 게이트 전압의 증가분을 S값으로 한다.
S값=dVg/dlog(Ids)
S값이 작을수록 급준한 상승이 된다(문헌 [「박막 트랜지스터 기술의 전부」, 우카이 야스히로 저술, 2007년 간행, 공업조사회]). S값이 크면, 온으로부터 오프로 전환할 때에 높은 게이트 전압을 걸 필요가 있어, 소비 전력이 커질 우려가 있다.
본 발명의 전계 효과 트랜지스터에서는, 이동도는 3cm2/Vs 이상이 바람직하고, 8cm2/Vs 이상이 보다 바람직하고, 10cm2/Vs 이상이 더 바람직하고, 16cm2/Vs 이상이 특히 바람직하다. 3cm2/Vs보다 작으면 스위칭 속도가 느려져 대화면 고세밀 디스플레이에 이용할 수 없을 우려가 있다.
온오프 비는 107 이상이 바람직하고, 108 이상이 보다 바람직하고, 109 이상이 특히 바람직하다.
오프 전류는 2×10-12A(2pA) 이하가 바람직하고, 1pA 이하가 보다 바람직하고, 0.1pA 이하가 특히 바람직하다. 오프 전류가 2pA보다 작으면 디스플레이의 TFT로서 이용한 경우에 콘트라스트가 양호해지고, 화면의 균일성이 향상되는 것을 기대할 수 있다.
게이트 누설 전류는 1pA 이하가 바람직하다. 1pA보다 작으면 디스플레이의 TFT로서 이용한 경우에 콘트라스트 저하를 억제할 수 있다.
역치 전압은 통상 -1∼5V이지만, -0.5∼3V가 바람직하고, 0∼2V가 보다 바람직하고, 0∼1V가 특히 바람직하다. -1V보다 크면 오프시에 거는 전압이 작아져 소비 전력을 저감할 수 있을 가능성이 있다. 5V보다 작으면 구동 전압이 작아져 소비 전력을 저감할 수 있을 가능성이 있다.
또한, 10μA의 직류 전압 50℃에서 100시간 가하기 전후의 역치 전압 시프트량은 1.0V 이하가 바람직하고, 0.5V 이하가 보다 바람직하다. 1V보다 작으면 유기 EL 디스플레이의 트랜지스터로서 이용한 경우, 화질의 시간 경과에 따른 변화를 저감할 수 있다.
또한, 전달 곡선에서 게이트 전압을 승강시킨 경우의 히스테리시스가 작은 편이 바람직하다. 히스테리시스가 작으면 구동 전압을 저감할 수 있을 가능성이 있다.
또한, 채널 폭 W와 채널 길이 L의 비 W/L은 통상 0.1∼100, 바람직하게는 0.5∼20, 특히 바람직하게는 1∼8이다. W/L이 100을 초과하면 누설 전류가 증가하거나 온오프 비가 저하되거나 할 우려가 있다. 0.1보다 작으면 전계 효과 이동도가 저하되거나 핀치 오프가 불명료해지거나 할 우려가 있다. 또한, 채널 길이 L은 통상 0.1∼1000㎛, 바람직하게는 1∼100㎛, 더 바람직하게는 2∼10㎛이다. 0.1㎛ 미만이면 공업적 제조가 어렵고 또한 누설 전류가 커질 우려가 있다, 1000㎛를 초과하면 소자가 지나치게 커져 바람직하지 않다.
계속해서, 본 발명의 반도체층 형성용 스퍼터링 타겟에 관하여 설명한다.
본 발명의 스퍼터링 타겟은 통상 In 원자, Sn 원자 및 Zn을 함유하고, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 70원자% 이하이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만이다.
나아가, In 원자, Sn 원자 및 Zn 원자를 함유하는 산화물 소결체이고, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 70원자% 이하이고, In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 33원자% 미만이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 5원자% 이상 15원자% 미만인 것이 보다 바람직하다.
Zn/(In+Sn+Zn)이 70원자% 이하이면, Zn 산화물 생성에 의한 상대 밀도의 저하나 벌크 저항의 고 저항화를 방지할 수 있다. In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 33원자% 미만이면, 원료 비용의 증가에 의한 비용 상승을 방지하기 쉽다. Sn/(In+Sn+Zn)이 5원자% 이상이면 Sn과 Zn의 가수 밸런스가 잡혀 타겟의 상대 밀도가 높아지며 벌크 저항을 낮추기 쉽고, 15원자% 미만이면 Sn의 저급 산화물 생성에 의한 벌크 저항의 고 저항화를 방지하기 쉽다. 즉, 상기 범위 내이면, 상대 밀도가 높고 저항이 낮은 타겟을 안정되게 제작할 수 있다. 또한, 그 타겟을 이용하여 특성(이동도, 온오프 비, S값, ΔVth 시프트)이 양호한 전계 효과 트랜지스터가 얻어진다. 또한, 희소 자원인 In(인듐)의 함유량도 적어, 싼 원료비로 양호한 타겟이 얻어져 공업적으로 최적이다.
나아가, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 60원자% 이상 67원자% 이하이고, In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 18원자% 이상 28원자% 이하이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 7원자% 이상 14원자% 이하인 것이 특히 바람직하다.
타겟의 출발 원료로서는 일반적으로 산화인듐 분말과, 산화아연 분말과, 산화주석 분말인 분말을 이용하지만, 이들의 단일체, 화합물, 복합 산화물 등을 원료로 하여도 좋다.
각 원료 분말의 순도는 통상 99.9%(3N) 이상, 바람직하게는 99.99%(4N) 이상, 더 바람직하게는 99.995% 이상, 특히 바람직하게는 99.999%(5N) 이상이다. 각 원료 분말의 순도가 99.9%(3N) 미만이면, 불순물에 의해 반도체 특성이 저하되고, 신뢰성이 저하되는 등이 우려가 있다. 특히 Na 함유량이 100ppm 미만이면 박막 트랜지스터를 제작했을 때에 신뢰성이 향상되어 바람직하다.
원료 분말에 대하여, 비표면적이 3∼16m2/g인 산화인듐 분말, 산화주석 분말, 아연 분말 또는 복합 산화물 분말을 포함하고, 분체 전체의 비표면적이 3∼16m2/g인 혼합 분체를 원료로 하는 것이 바람직하다. 한편, 각 산화물 분말의 비표면적이 거의 동일한 분말을 사용하는 것이 바람직하다. 이에 의해, 보다 효율적으로 분쇄 혼합할 수 있다. 구체적으로는, 비표면적의 비를 1/4∼4배 이내로 하는 것이 바람직하고, 1/2∼2배 이내가 특히 바람직하다. 비표면적이 지나치게 상이하면, 효율적인 분쇄 혼합을 할 수 없고, 소결체 중에 산화물의 입자가 남는 경우가 있다. 단, 산화아연의 비표면적은 산화인듐, 산화주석의 비표면적보다도 작은 것이 바람직하다. 이에 의해 타겟의 색 불균일을 억제할 수 있다.
혼합 분체를, 예컨대 습식 매체 교반 밀을 사용하여 혼합 분쇄한다. 이 때, 분쇄 후의 비표면적이 원료 혼합 분체의 비표면적보다 1.0∼3.0m2/g 증가하는 정도나, 또는 분쇄 후의 평균 중앙 직경(median diameter)이 0.6∼1㎛가 되는 정도로 분쇄하는 것이 바람직하다. 이와 같이 조정한 원료 분말을 사용함으로써 가소(假燒) 공정을 전혀 필요로 하지 않고서 고밀도의 산화물 소결체를 얻을 수 있다. 또한, 환원 공정도 불필요하게 된다.
한편, 원료 혼합 분체의 비표면적 증가분이 1.0m2/g 미만이거나 분쇄 후의 원료 혼합 분말의 평균 중앙 직경이 1㎛를 초과하면, 소결 밀도가 충분히 커지지 않는 경우가 있다. 한편, 원료 혼합 분체의 비표면적 증가분이 3.0m2/g을 초과하는 경우 또는 분쇄 후의 평균 중앙 직경이 0.6㎛ 미만이 되면, 분쇄시 분쇄 기기 등으로부터의 오염량(불순물 혼입량)이 증가하는 경우가 있다.
여기서, 각 분체의 비표면적은 BET법으로 측정한 값이다. 각 분체의 입도 분포의 중앙 직경은 입도 분포계로 측정한 값이다. 이들 값은 분체를 건식 분쇄법, 습식 분쇄법 등에 의해 분쇄함으로써 조정할 수 있다.
원료 분말의 원하는 배합 비율, 혼합 방법, 성형하는 방법은 특별히 한정되지 않고, 종래부터 공지된 각종 습식법 또는 건식법을 이용할 수 있다.
건식법으로서는, 콜드 프레스(Cold Press)법이나 핫 프레스(Hot Press)법 등을 들 수 있다. 콜드 프레스법에서는, 혼합 분말을 성형 형(型)에 충전하여 성형체를 제작하고, 소결시킨다. 핫 프레스법에서는, 혼합 분말을 성형 형 내에서, 통상 700∼1000℃에서 1∼48시간, 바람직하게는 800∼950℃에서 3∼24시간 동안 직접 소결시킨다.
건식법인 콜드 프레스(Cold Press)법에서는, 분쇄 공정 후의 원료를 스프레이 건조기 등으로 건조한 후, 성형한다. 성형은 공지된 방법, 예컨대 가압 성형, 냉간 정수압 가압, 금형 성형, 캐스팅 성형, 사출 성형을 채용할 수 있다. 소결 밀도가 높은 소결체(타겟)를 얻기 위해서는, 냉간 정수압(CIP) 등 가압을 수반하는 방법으로 성형하는 것이 바람직하다. 한편, 성형 처리에 있어서는, 폴리바이닐 알코올이나 메틸 셀룰로스, 폴리왁스, 올레산 등의 성형 조제(助劑)를 이용하여도 좋다.
이어서, 얻어진 성형물을 소결하여 소결체를 얻는다. 또한, 소결은 산소를 유통시킴으로써 산소 분위기 중에서 소결하거나, 가압 하에서 소결하는 것이 좋다. 이에 의해 아연의 증산(蒸散)을 억제할 수 있어, 보이드(공극)가 없는 소결체가 얻어진다. 이렇게 하여 제조한 소결체는 밀도가 높으므로 사용시에 있어서의 노듈이나 파티클의 발생이 적기 때문에, 막 특성이 우수한 산화물 반도체막을 제작할 수 있다.
1000℃ 이상에서의 승온 속도를 30℃/h 이상, 냉각시의 강온 속도를 30℃/h 이상으로 하는 것이 바람직하다. 승온 속도를 30℃/h 미만으로 하면 산화물의 분해가 진행되어 핀홀 수가 많아지고, 또한 냉각시의 강온 속도를 30℃/h 미만으로 하면 In의 조성비가 변화될 우려가 있다.
습식법으로서는, 예컨대 여과식 성형법(일본 특허공개 평11-286002호 공보 참조)을 이용하는 것이 바람직하다. 이 여과식 성형법은, 세라믹스 원료 슬러리로부터 수분을 감압 배수하여 성형체를 얻기 위한 비수용성 재료로 이루어지는 여과식 성형 형으로, 1개 이상의 물빼기 구멍을 갖는 성형용 하형(下型)과, 이 성형용 하형 상에 탑재한 통수성을 갖는 필터와, 이 필터를 시일(seal)하기 위한 시일재를 통해 상면측으로부터 협지하는 성형용 형틀로 이루어지고, 상기 성형용 하형, 성형용 형틀, 시일재 및 필터를 각각 분해할 수 있도록 조립되어 있고, 상기 필터면측에서만 슬러리 중의 수분을 감압 배수하는 여과식 성형틀을 이용하여, 혼합 분말, 이온 교환수 및 유기 첨가제로 이루어지는 슬러리를 조제하고, 이 슬러리를 여과식 성형 형에 주입하고, 상기 필터면측에서만 슬러리 중의 수분을 감압 배수하여 성형체를 제작하고, 얻어진 세라믹스 성형체를 건조 탈지 후, 소성한다.
건식법 또는 습식법으로 얻어진 소결체의 벌크 저항을 타겟 전체로서 균일화하기 위해 환원 처리하는 것이 바람직하다. 환원 공정은 필요에 따라 마련되는 공정이다. 적용할 수 있는 환원 방법으로서는, 예컨대 환원성 가스에 의한 방법이나 진공 소성 또는 불활성 가스에 의한 환원 등을 들 수 있다
환원성 가스에 의한 환원 처리의 경우, 수소, 메테인, 일산화탄소, 또는 이들 가스와 산소의 혼합 가스 등을 이용할 수 있다.
불활성 가스 중에서의 소성에 의한 환원 처리의 경우, 질소, 아르곤, 또는 이들 가스와 산소의 혼합 가스 등을 이용할 수 있다.
한편, 환원 처리시의 온도는 통상 300∼1200℃, 바람직하게는 500∼800℃이다. 또한, 환원 처리의 시간은 통상 0.01∼10시간, 바람직하게는 0.05∼5시간이다.
산화물 소결체에 연마 등의 가공을 실시함으로써 타겟이 된다. 구체적으로는, 소결체를, 예컨대 평면 연삭반으로 연삭하여 표면 조도 Ra를 5㎛ 이하로 한다. 표면 조도는 Ra≤0.3㎛인 것이 보다 바람직하고, Ra≤0.1㎛인 것이 특히 바람직하다. 나아가, 타겟의 스퍼터링면에 경면 가공을 실시하여 평균 표면 조도 Ra를 1000옹스트롬 이하로 하여도 좋다. 이 경면 가공(연마)은 기계적인 연마, 화학 연마, 기계화학 연마(기계적인 연마와 화학 연마의 병용) 등 이미 알려져 있는 연마 기술을 이용할 수 있다. 예컨대, 고정 지립 폴리셔(fixed abrasive polisher)(폴리싱액: 물)로 #2000 이상으로 폴리싱하거나, 또는 유리 지립 랩(free abrasive lap)(연마재: SiC 페이스트 등)에 의해 래핑(lapping)한 후, 연마재를 다이아몬드 페이스트로 바꿔 래핑함으로써 얻을 수 있다. 이러한 연마 방법에는 특별한 제한은 없다.
한편, 타겟의 청정 처리에는, 에어 블로잉(air blowing)이나 유수(running water) 세정 등을 사용할 수 있다. 에어 블로잉으로 이물질을 제거할 때에는, 노즐의 맞은편에서 집진기로 흡기를 행하면 보다 유효하게 제거할 수 있다. 에어 블로잉이나 유수 세정 외에 초음파 세정 등을 행할 수도 있다. 초음파 세정에서는, 주파수 25∼300KHz 사이에서 다중 발진시켜 행하는 방법이 유효하다. 예컨대 주파수 25∼300KHz 사이에서, 25KHz마다 12종류의 주파수를 다중 발진시켜 초음파 세정을 행하는 것이 좋다.
얻어진 타겟을 가공한 후, 백킹 플레이트(backing plate)에 접착함으로써, 성막 장치에 장착하여 사용할 수 있는 스퍼터링 타겟이 된다. 백킹 플레이트는 구리제가 바람직하다. 접합에는 인듐 땜납을 이용하는 것이 바람직하다.
가공 공정은, 상기와 같이 하여 소결하여 얻어진 소결체를, 추가로 스퍼터링 장치에의 장착에 적합한 형상으로 절삭 가공하고, 또한 백킹 플레이트 등의 장착용 지그를 부착하기 위한, 필요에 따라 마련되는 공정이다. 타겟의 두께는 통상 2∼20mm, 바람직하게는 3∼12mm, 특히 바람직하게는 4∼6mm이다. 또한, 복수의 타겟을 하나의 백킹 플레이트에 부착하여, 실질적으로 하나의 타겟으로 하여도 좋다. 또한, 표면은 200∼10,000번의 다이아몬드 숫돌에 의해 마무리를 행하는 것이 바람직하고, 400∼5,000번의 다이아몬드 숫돌에 의해 마무리를 행하는 것이 특히 바람직하다. 200번보다 작거나 10,000번보다 큰 다이아몬드 숫돌을 사용하면 타겟이 깨지기 쉬워질 우려가 있다.
타겟 중에서의 각 화합물의 입경은 각각 20㎛ 이하가 바람직하고, 10㎛ 이하가 더 바람직하고, 5㎛ 이하가 특히 바람직하다. 한편, 입경은 전자 프로브 마이크로 애널라이저(EPMA)로 측정한 평균 입경이다. 결정 입경은, 예컨대 원료인 산화인듐, 산화주석, 산화아연의 각 분체의 배합비나 원료 분체의 입경, 순도, 승온 시간, 소결 온도, 소결 시간, 소결 분위기, 강온 시간을 조정함으로써 얻어진다. 화합물의 입경이 20㎛보다 크면 스퍼터링시에 노듈이 발생할 우려가 있다.
타겟의 상대 밀도는 이론 밀도의 95% 이상이 바람직하고, 98% 이상이 보다 바람직하고, 99% 이상이 특히 바람직하다. 타겟의 밀도가 95%보다 작으면 강도가 불충분해져 성막시에 타겟이 파손될 우려가 있다. 또한, 트랜지스터를 제작했을 때에 성능이 불균일해질 우려가 있다. 상대 밀도란, 가중 평균으로부터 산출한 이론 밀도에 대하여 상대적으로 산출한 밀도이다. 각 원료 밀도의 가중 평균으로부터 산출한 밀도가 이론 밀도이고, 이를 100%로 한다.
타겟의 벌크 저항은 20mΩcm 이하가 바람직하고, 10mΩcm 이하가 보다 바람직하고, 5mΩcm 이하가 특히 바람직하다. 20mΩcm보다 크면 DC 스퍼터링으로의 성막시에 타겟이 파손될 우려가 있다. 또한, 이상 방전에 의해 스파킹이 발생하여 타겟이 깨지거나, 스파킹에 의해 튀어나간 입자가 성막 기판에 부착되어 산화물 반도체막으로서의 성능을 저하시키거나 하는 경우가 있다. 또한, 방전시에 타겟이 깨질 우려도 있다. 한편, 벌크 저항은 저항률계를 사용하여 4탐침법에 의해 측정한 값이다.
타겟의 항절력(抗折力)은 8kg/mm2 이상인 것이 바람직하고, 10kg/mm2 이상인 것이 보다 바람직하고, 12kg/mm2 이상인 것이 특히 바람직하다. 타겟의 운반, 부착시에 하중이 걸려 타겟이 파손될 우려가 있다는 이유로 타겟에는 일정 이상의 항절력이 요구되고, 8kg/mm2 미만에서는 타겟으로서의 사용에 견딜 수 없을 우려가 있다. 타겟의 항절력은 JIS R 1601에 준하여 측정할 수 있다.
타겟 내에서의 아연 이외의 양성 원소의 격차 범위가 0.5% 이내인 것이 바람직하다. 타겟 내에서의 밀도 격차 범위가 3% 이내인 것이 바람직하다.
타겟의 표면 조도 Ra≤0.5㎛이고, 방향성이 없는 연삭면을 갖추고 있는 것이 바람직하다. Ra가 0.5㎛보다 크거나 연마면에 방향성이 있으면, 이상 방전이 일어나거나 파티클이 발생할 우려가 있다.
타겟 내에서의 페레 직경(Feret's diameter) 2㎛ 이상의 핀홀 수가 단위 면적당 50개/mm2 이하가 바람직하고, 20개/mm2 이하가 보다 바람직하고, 5개/mm2 이하가 더 바람직하다. 한편, 타겟 내부의 페레 직경 2㎛ 이상의 핀홀 수가 50개/mm2보다 많으면, 타겟 사용 초기에서 말기까지 이상 방전이 다발하는 경향이 되어 바람직하지 않고, 또한 얻어지는 스퍼터링막의 평활성도 저하되는 경향이 있다. 타겟 내부의 페레 직경 2㎛ 이상의 핀홀이 5개/mm2 이하이면, 타겟 사용 초기에서 말기까지 이상 방전을 억제할 수 있고, 또한 얻어지는 스퍼터링막은 매우 평활하다. 여기서, 페레 직경이란, 핀홀을 입자로 간주한 경우에, 입자를 사이에 두는 어느 일정 방향의 평행선 간격을 말한다. 예컨대, 배율 100배의 SEM상에 의한 관찰로 계측할 수 있다.
본 발명의 반도체막은 In 원자, Sn 원자 및 Zn 원자를 포함하는 산화물이며, Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 25원자% 이상 75원자% 이하이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 50원자% 미만이고, Sn의 평균 가수가 +3.2 이상인 것을 특징으로 한다. Sn의 평균 가수는 +3.6 이상이 바람직하고, +3.8 이상이 더 바람직하다.
본 발명의 반도체막은 상술한 본 발명의 스퍼터링 타겟을 사용하여 성막함으로써 제작할 수 있고, 전계 효과형 트랜지스터의 반도체층 등에 적합하게 사용할 수 있다.
한편, Sn의 평균 가수는 X선 광전자 분광법(XPS)으로 측정한 값이다.
[실시예]
전계 효과형 트랜지스터를 제작하기 전에, 트랜지스터의 반도체층이 되는 산화물 반도체막을 성막하고, 에칭성 등 박막의 특성을 평가했다.
평가예 1
(1) 스퍼터링 타겟의 제조
원료로서, 산화인듐, 산화아연 및 산화주석의 분말을, 원자비 〔In/(In+Sn+Zn)〕이 0.38, 원자비 〔Sn/(In+Sn+Zn)〕이 0.15, 원자비 〔Zn/((In+Sn+Zn)〕이 0.47이 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다. 산화인듐, 산화아연 및 산화주석의 원료 분말의 비표면적은 각각 15m2/g, 4m2/g, 8m2/g이었다.
얻어진 원료 미분말을 조립(造粒)한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하여, 이를 소성로에 넣고, 1400℃에서 12시간 소성하여 소결체를 얻었다. 소결체의 벌크 저항은 3mΩcm, 이론 상대 밀도는 0.99였다. 한편, 이론 상대 밀도는 각 산화물의 비중과 그의 양 비로부터 계산한 밀도와 아르키메데스법으로 측정한 밀도의 비율을 계산하여 구했다. 또한, 조성을 분석한 바, 원자비 〔In/(In+Sn+Zn)〕이 0.38, 원자비 〔Sn/(In+Sn+Zn)〕이 0.15, 원자비 〔Zn/((In+Sn+Zn)〕이 0.47이며, Na 함유량이 100ppm 미만이었다. X선 회절로 구조 해석을 한 바, 소결체는 빅스바이트 구조 화합물과 스피넬 구조 화합물을 포함하고 있었다. 전자 프로브 마이크로애널라이저(EPMA)로 측정한 평균 입경은 빅스바이트 구조 화합물 및 스피넬 구조 화합물 모두 10㎛ 이하였다.
소결체를 가공·청정 처리한 후, 백킹 플레이트에 결합하여 스퍼터링 타겟으로 했다.
(2) 박막 제작과 평가
유리 기판(코닝 1737) 상에, 상기 (1)에서 제조한 타겟을 사용하여 반도체층에 상당하는 막을 형성하고 평가했다.
스퍼터링 조건은 기판 온도: 25℃, 도달 압력: 1×10-6Pa, 분위기 가스: Ar 97% 및 산소 3%, 스퍼터링 압력(전체 압력): 5×10-1Pa, 투입 전력 100W, S-T 거리100mm로 했다.
얻어진 박막을 ICP법으로 분석했다. 원자비 〔In/(In+Sn+Zn)〕이 0.40, 원자비 〔Sn/(In+Sn+Zn)〕이 0.15, 원자비 〔Zn/(In+Sn+Zn)〕이 0.45였다.
상기 박막을 대기 하에서 280℃에서 1시간의 열처리를 행했다.
얻은 박막에 대하여, XPS로 측정한 Sn 평균 가수는 +3.8 이상이었다. 한편, 평균 가수는 Sn의 5s 밴드의 상대 강도로부터 구할 수 있다.
또한, X선 국소 구조 해석(XAFS)법을 이용한 In, Sn, Zn 각 금속 원소 주변의 국소 구조 해석에 있어서, Sn 원소 주위의 구조는 SnO2와 마찬가지의 구조를 갖고 있고, In, Zn 원소 주위의 구조는 IZO 박막과 마찬가지의 구조를 갖고 있음을 확인할 수 있었다.
또한, 비저항은 10Ωcm, 캐리어 밀도는 1016cm- 3였다. 나아가, 홀 효과의 온도 변화 측정으로부터 비축퇴 반도체임을 확인했다.
또한, 이하의 항목에 대하여 평가했다. 결과를 표 1에 나타낸다.
(1) 결정성
X선 결정 구조 해석에 의해, 할로우(hallow) 패턴이 관측된 것을 비정질이라고 판단했다.
(2) PAN 내성
PAN에 의한 에칭 속도가 10nm/분 이상인 것을 ×로 하고, 그 이외의 것을 ○로 했다.
여기서, PAN 내성의 평가에는 40℃의 PAN 에칭액(인산 87wt%, 질산 3wt%, 아세트산 10wt%)을 이용했다. PAN 에칭액(인산, 질산, 아세트산을 포함하는 에칭액)은 통상 인산이 20∼95wt%, 질산이 0.5∼5wt%, 아세트산이 3∼50wt%의 범위에 있는 것이 이용된다.
(3) 옥살산에 대한 에칭성
옥살산계 에칭액으로서 35℃의 ITO-06N(간토화학(주))을 이용하여 에칭 속도를 측정했다. 한편, 150% 오버코트 에칭 후에 현미경 관찰하여 잔사의 유무를 확인했다. ○는 잔사가 적을 때이고, ×는 잔사가 많을 때이다.
에칭성 평가에 있어서, ◎가 가장 양호이고, ○는 양호이며, ×는 불량을 나타낸다.
(4) 건식 에칭성
반응성 이온 에칭(RIE)의 에칭 레이트를 측정했다. 에칭 레이트 1nm/분 이상으로 에칭 가능했던 것을 건식 에칭 가능(○)으로 판정했다.
평가예 2-24
원료 분말의 배합비, 성막 조건을 표 1∼3에 나타내는 바와 같이 변경한 것 외에는 평가예 1과 마찬가지로 하여 산화물 반도체막을 형성하고, 평가했다.
한편, 평가예 18에서 제작한 타겟의 벌크 저항은 2mΩcm, 이론 상대 밀도는 0.99였다. 또한, 평가예 1과 마찬가지로 하여 얻은 박막에 대하여 XPS로 측정한 Sn 평균 가수는 +3.8 이상이었다.
평가예 25-27
원료 분말의 배합비, 성막 조건을 표 3에 나타내는 바와 같이 변경한 것 외에는 평가예 1과 마찬가지로 하여 산화물 반도체막을 형성하고, 평가했다.
Figure 112014088461017-pat00001
Figure 112014088461017-pat00002
Figure 112014088461017-pat00003
[전계 효과 트랜지스터의 제작]
실시예 1-17
도 1에 나타내는 하부 게이트 구조의 에치 스토퍼(ES)형 전계 효과 트랜지스터를 제작했다. 이하, 도면을 참조하면서 제조 과정을 설명한다.
도 3a 및 도 3b는 전계 효과 트랜지스터의 제조 공정을 나타내는 도면이다.
유리 기판(10) 상에, 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여 게이트 전극(11)을 제작했다(도 3a(a)).
다음으로, 게이트 전극(11)을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)에 의해 SiOx를 성막하여 게이트 절연막(12)으로 했다(도 3a(b)).
다음으로, 평가예 1-17에서 제조한 반도체층용 타겟을, DC 스퍼터링법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 게이트 절연막(12) 상에 반도체층(13)(막 두께 30nm)을 성막했다(도 3a(c)). 스퍼터링 조건은 상술한 평가예와 마찬가지로 했다.
다음으로, 280℃에서 1시간(후술하는 보호층 형성 후의 열처리와 마찬가지의 조건) 열처리했다.
다음으로, PECVD에 의해 SiOx를 성막하여 박막(16)을 형성했다(도 3a(d)). 계속하여, 레지스트막(21)을 성막하고(도 3a(e)), 패터닝했다(도 3a(f)).
건식 에칭(RIE)으로 박막(16)을 패터닝하여 제 1 보호층(16)(에치 스토퍼)을 형성했다(도 3b(g)).
레지스트막(21)을 제거했다(도 3b(h)). 그 후, 소스 전극 및 드레인 전극이 되는 박막(22)을 형성했다(도 3b(i)). 박막(22)은 DC 스퍼터링으로 Ti/Al/Ti 적층막으로 했다. 성막 후, 건식 에칭(RIE)으로 패터닝하여 소스 전극(14), 드레인 전극(15)을 형성했다. 동시에 반도체층(13)도 에칭했다(도 3b(j)).
추가로, PECVD(PECVD SiNx:H)에 의해 SiNx를 성막하여 제 2 보호층(17)으로 했다(도 3b(k)). 콘택트 홀(18)을 형성하여 외부 배선과 접속했다.
그 후, 대기 하에 280℃에서 1시간 열처리하여 W=20㎛, L=5㎛의 하부 게이트 구조 에치 스토퍼형 전계 효과형 트랜지스터를 제조했다(도 3b(l)).
전계 효과형 트랜지스터에 대하여 하기의 평가를 행했다.
(1) 전계 효과 이동도(μ), 온오프 비, 오프 전류, S값, 역치 전압(Vth)
반도체 파라미터 애널라이저(케이슬레이(Keithley) 4200)를 이용하여 실온, 차광 환경하에서 측정했다.
(2) 히스테리시스
반도체 파라미터 애널라이저를 이용하여, 전압 상승시의 전달 곡선(I-V 특성)과 전압 강하시의 전달 곡선(I-V 특성)을 측정하고, 승강시의 전압차를 ΔVg로 한다. ΔVg의 최대치가 0.5V 이하인 것을 「적음」, 0.5∼3V인 것을 「있음」, 3V 이상인 것을 「큼」으로 했다.
한편, 도 4는 전압 상응시 및 전압 강하시의 전달 곡선(I-V 특성)의 예로, (a)는 히스테리시스가 적은 예이고, (b)는 히스테리시스가 큰 예를 나타낸다.
(3) 역치 전압의 시프트(스트레스 시험)
스트레스 조건은 게이트 전압 20V에서 10μA의 직류 전압을 50℃에서 105초 가하는 것으로 했다. 스트레스를 걸기 전후의 Vth를 비교하여 역치 전압의 시프트량(ΔVth)을 측정했다.
(4) 내습성
습도 85% 환경 하에 120시간 방치하여 역치 전압의 시프트를 평가했다.
◎: 변화량이 0.5V 미만, ○: 변화량이 0.5V 이상 2V 미만, ×: 변화량이 2V 이상 5V 이하, ×: 변화량이 5V 이상
실시예 1, 및 실시예 1과 동일 형상 트랜지스터의 실시예 2-39에 대하여, 전계 효과형 트랜지스터의 소자 구성을 표 4-6에 나타낸다.
또한, 평가 결과를 표 7, 8에 나타낸다.
Figure 112014088461017-pat00004
Figure 112014088461017-pat00005
Figure 112014088461017-pat00006
Figure 112014088461017-pat00007
Figure 112014088461017-pat00008
실시예 18-25
반도체층 형성시의 조건을 표 4, 5에 나타내는 평가예와 마찬가지로 한 것 외에는 실시예 1과 마찬가지로 트랜지스터를 제작하고, 평가했다. 결과를 표 7에 나타낸다.
실시예 26-32
표 4, 5에 나타내는 바와 같이 반도체층의 형성, 소스·드레인 전극을 변경하고, 반도체층의 형성과 소스·드레인 전극의 형성을 습식 에칭으로 행한 것 이외는 실시예 1과 마찬가지로 제작·평가했다.
한편, 반도체층은 옥살산계 에칭액을 이용하여 패터닝하고, 소스 전극·드레인 전극은 PAN계 에칭액을 이용하여 패터닝했다.
실시예 33, 34
표 6에 나타낸 바와 같이 TFT의 구조, 제조 프로세스를 변경한 것 이외는 실시예 1과 마찬가지로 트랜지스터를 제작하고, 평가했다.
실시예 35-37
표 6에 나타낸 바와 같이 TFT의 구조, 제조 프로세스를 변경한 것 이외는 실시예 1과 마찬가지로 트랜지스터를 제작하고, 평가했다.
실시예 38, 39
표 6에 나타낸 바와 같이 반도체층 성막시의 산소 분압을 변경한 것 이외는 실시예 1과 마찬가지로 트랜지스터를 제작·평가했다.
실시예 40
도 5에 나타내는 하부 게이트 에치 스토퍼 전계 효과형 트랜지스터를 제작하고, 실시예 1과 마찬가지로 평가했다. 한편, 도 5(a)는 실시예 40에서 제작한 전계 효과형 트랜지스터의 개략 단면도이고, (b)는 각 부재의 위치 관계를 나타낸 개략 평면도이다. 도 5(a)는 도 5(b)의 A-A 단면도이다. 각 부재의 번호는 도 1과 마찬가지로 하고, 설명을 생략한다.
본 실시예에서는, 열 산화막(11')(SiOx, 100nm) 부착 Si 기판(10')을 이용하여, 표 9에 나타낸 TFT의 구조, 제조 프로세스로 트랜지스터를 제작했다. Si 기판(10')이 게이트 전극을 겸하고 있다.
실시예 40, 및 실시예 40과 동일 형상 트랜지스터의 실시예 41-46에 대하여, 전계 효과형 트랜지스터의 소자 구성을 표 9에 나타낸다.
또한, 평가 결과를 표 10에 나타낸다.
Figure 112014088461017-pat00009
Figure 112014088461017-pat00010
실시예 41
제 1 보호층을 HfOx로 한 것 외에는 실시예 40과 마찬가지로 하부 게이트 구조 에치 스토퍼형 전계 효과형 트랜지스터를 제작·평가했다.
실시예 42-46
표 9에 나타내는 바와 같이, 각 전극, 제 1 보호층 및 제 2 보호층, 제작 프로세스를 변경한 것 외에는 실시예 40과 마찬가지 구조의 전계 효과형 트랜지스터를 제작하고, 평가했다.
실시예 47
도 6에 나타내는 하부 게이트 구조의 백 채널 에치(BCH)형 전계 효과 트랜지스터를 제작했다. 한편, 각 부재의 번호는 도 1과 마찬가지로 하고, 설명을 생략한다.
유리 기판(10) 상에, 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여 게이트 전극(11)을 제작했다.
다음으로, 게이트 전극(11)을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)에 의해 SiOx를 성막하여 게이트 절연막(12)으로 했다.
다음으로, 평가예 18에서 제조한 타겟을 DC 스퍼터링법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 게이트 절연막 상에 성막했다. 스퍼터링 조건은 평가예 18과 마찬가지로 했다.
그 후, 옥살산계 에칭액을 이용해 습식 에칭으로 패터닝하여 반도체층(13)(막 두께 30nm)을 형성했다.
계속해서, DC 스퍼터링으로 Al-Nd 합금막을 성막했다. 성막 후, PAN계 에칭액을 이용해 습식 에칭으로 패터닝하여 소스 전극·드레인 전극(14, 15)을 형성했다.
다음으로, PECVD에 의해 SiOx를 성막하여 제 1 보호층(16)으로 했다.
추가로, 제 2 보호층(17)으로서, PECVD(PECVD SiNx:H)에 의해 SiNx를 성막한 후 콘택트 홀(18)을 형성하여 외부 배선과 접속했다.
그 후, 대기 하에 280℃에서 1시간 열처리하여 W=20㎛, L=5㎛의 하부 게이트 구조 백 채널 H형 전계 효과형 트랜지스터를 제조했다.
실시예 47, 및 실시예 47과 동일 형상 트랜지스터의 실시예 48-51에 대하여, 전계 효과형 트랜지스터의 소자 구성을 표 11에 나타낸다.
또한, 평가 결과를 표 12에 나타낸다.
Figure 112014088461017-pat00011
Figure 112014088461017-pat00012
실시예 48-51
표 11에 나타내는 바와 같이 각 전극, 제 1 보호층 및 제 2 보호층, 제작 프로세스를 변경한 것 외에는 실시예 47과 마찬가지 구조의 전계 효과형 트랜지스터를 제작하고, 평가했다.
실시예 52 및 53
표 13에 나타내는 조건으로 도 7에 나타내는 코플래너 구조 전계 효과형 트랜지스터를 제작하고, 평가했다. 한편, 각 부재의 번호는 도 1과 마찬가지로 하고, 설명을 생략한다.
유리 기판(10) 상에 게이트 전극(11) 및 게이트 절연막(12)을 형성했다(도 7(a)(b)). 반도체층(13)을 형성한 후, 제 1 보호층(16')을 성막했다(도 7(c)).
제 1 보호층(16') 상에 레지스트막(21)을 형성했다(도 7(d)). 기판(10)측으로부터 광을 조사하고, 게이트 전극(11)을 마스크로 하도록 하고 레지스트막의 일부(21')를 노광하여 제거했다(도 7(e)(f)). 그 후, 제 1 보호층(16')을 게이트 전극(11)과 정합하도록 패터닝하여 제 1 보호층(16)으로 했다(도 7(g)).
PECVD(PECVD SiNx:H)에 의해 SiNx를 성막하여 제 2 보호층(17)을 형성함과 동시에, 반도체층 부분(13)의 제 1 보호층(16)으로 덮여 있지 않은 부분(13a)을 저 저항화시켜, 저 저항화된 반도체층 부분(13a)으로 했다(도 7(h)). 콘택트 홀(18)을 형성하고, 드레인 전극(14) 및 소스 전극(15)과 접속하여 코플래너 구조 전계 효과형 트랜지스터를 제작했다(도 7(i)).
평가 결과를 표 14에 나타낸다.
Figure 112014088461017-pat00013
Figure 112014088461017-pat00014
한편, 실시예 52의 반도체층, 소스·드레인 전극과 마찬가지의 조건으로 유리 기판 상에 박막을 제작하고, 홀 효과의 온도 특성을 평가했다. 반도체층과 동일 조건으로 제작한 박막은 온도 의존성을 나타내고 비축퇴 반도체, 소스·드레인 전극과 동일 조건으로 제작한 박막은 온도 의존성을 나타내지 않고 축퇴 반도체였다.
도 8에 이동도의 온도 의존성을 나타낸다. 직선의 기울기로부터 활성화 에너지를 계산할 수 있다. 도면 중 (1)이 소스·드레인 전극에 상당하고, (2)가 반도체층에 상당한다. 반도체층에 상당하는 막은 활성화 에너지 약 35meV로 열 활성형을 나타내고 비축퇴 반도체이며, 소스·드레인 전극에 상당하는 막은 활성화 에너지 3meV 미만이고 축퇴 반도체임을 확인할 수 있었다.
실시예 54
표 13에 나타내는 조건으로 도 9에 나타내는 상부 게이트 구조 전계 효과형 트랜지스터를 제작하고, 평가했다. 한편, 제 1 보호층을 적층 구조로 하고, 반도체층(13) 성막 전에 형성했다. 기판(10)측에 PECVD로 SiNx를 성막한 제 1 보호층(16b)을 형성하고, 그 위에 PECVD로 SiO 2 를 성막한 제 1 보호층(16a)을 형성했다.
트랜지스터의 평가 결과를 표 14에 나타낸다.
실시예 55
표 13에 나타내는 조건으로 도 10에 나타내는 전계 효과 트랜지스터를 제작했다. 이 트랜지스터는, 도 1에 나타내는 하부 게이트 구조의 에치 스토퍼(ES)형 전계 효과 트랜지스터에 있어서 소스 전극 및 드레인 전극을, 반도체층의 일부를 저 저항화함으로써 형성한 것이다.
유리 기판(10) 상에, 실온의 RF 스퍼터링으로 몰리브덴 금속을 20.0nm 적층한 후, 습식 에칭으로 패터닝하여 게이트 전극(11)을 제작했다.
다음으로, 게이트 전극을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)에 의해 SiOx를 성막하여 게이트 절연막(12)으로 했다.
다음으로, 평가예 18에서 제조한 타겟을 DC 스퍼터링법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 게이트 절연막 상에 성막했다. 스퍼터링 조건은 평가예 18과 마찬가지로 했다.
그 후, 옥살산계 습식 에칭액으로 패터닝하여 반도체층(13)(막 두께 40nm)을 형성했다.
다음으로, PECVD로 SiOx를 성막하고, 건식 에칭(RIE)으로 패터닝하여 제 1 보호층(16)(에치 스토퍼)으로 했다.
여기까지의 공정에서, 도 3b(h)에 나타내는, 제 1 보호층(16)이 형성된 기판을 얻었다.
그 후, 제 2 보호층(17)으로서, PECVD(PECVD SiNx:H)에 의해 SiNx를 성막함과 동시에, 반도체층(13)의 일부를 저 저항화시켜 소스 전극(14)·드레인 전극(15)을 형성했다. 한편, SiNx를 성막했을 때의 수소 플라즈마에 의해 반도체층의 일부가 저 저항화된다.
그 후, 콘택트 홀(18)을 형성하여 외부 배선과 접속했다.
그 후, 대기 하에 280℃에서 1시간 열처리하여 W=20㎛, L=5㎛의 하부 게이트 구조 코플래너형 전계 효과형 트랜지스터를 제조했다.
트랜지스터의 평가 결과를 표 14에 나타낸다.
실시예 56-58
표 13에 나타내는 바와 같이 반도체층의 형성, 소스·드레인 전극을 변경하고, 반도체층의 형성과 소스·드레인 전극의 형성을 습식 에칭으로 행한 것 이외는 실시예 1과 마찬가지로 제작·평가했다.
한편, 반도체층은 옥살산계 에칭액을 이용하여 패터닝하고, 소스 전극·드레인 전극은 PAN계 에칭액을 이용하여 패터닝했다.
비교예 1-5
표 15에 나타내는 구성의 하부 게이트 구조 백 채널 에치형 전계 효과형 트랜지스터를 제작했다.
반도체층은, 표 16에 나타내는 조건으로 2종의 타겟(ZnO와 In2O3-SnO2(원자비 In:Sn=1:1))을 이용하여 코스퍼터링으로 형성했다.
도 11은 코스퍼터링에 의한 박막 형성의 개념도이다.
회전대(31)에 기판(10)을 고정하고, 스퍼터링 처리 중에 축(32)에 의해 회전대(31)를 회전시킨다. 이에 의해, In2O3-SnO2 타겟(33) 및 ZnO 타겟(34) 양자를 사용한 성막을 할 수 있다.
한편, ZnO 타겟은 RF 스퍼터링, In2O3-SnO2(원자비 In:Sn=1:1) 타겟은 DC 스퍼터링을 이용하여 성막했다.
실시예 1과 마찬가지로 XPS로 측정한 비교예 1 및 5의 Sn 평균 가수는 각각 +2.9 및 +3.0이었다.
한편, 비교예에서 제작한 전계 효과형 트랜지스터의 소자 구성을 표 15에 나타낸다. 또한, 비교예에서 사용한 반도체층의 성막 조건, 반도체층의 조성, 특성을 표 16, 17에 나타낸다. 추가로, 비교예 트랜지스터의 평가 결과를 표 18에 나타낸다.
Figure 112014088461017-pat00015
Figure 112014088461017-pat00016
Figure 112014088461017-pat00017
Figure 112014088461017-pat00018
비교예 6-14
반도체층의 조성비를 표 16, 17에 나타내는 바와 같이 변경한 것 외에는 실시예 1과 마찬가지로 하여 전계 효과형 트랜지스터를 제조하고, 평가했다.
비교예 15-19
표 17에 나타내는 조건으로 반도체층을 형성하고, 표 15에 나타낸 TFT 구조 및 제조 프로세스로 한 것 외에는 실시예 1과 마찬가지로 하여 전계 효과형 트랜지스터를 제조하고, 평가했다.
비교예 20
조성비를 변경하고, 반도체층을 건식 에칭한 것 외에는 실시예 55와 마찬가지로 전계 효과형 트랜지스터를 제작하고, 평가했다.
그 결과, 반도체층의 조성비가 동일한 비교예 13과 비교하여 트랜지스터 특성이 대폭 저하되었다. 반도체의 일부를 저 저항화시킬 때에 주석의 저급 산화물이 생성되어 버려 콘택트 저항이 커졌기 때문이라고 생각된다. 이는 주석의 양이 많고, Sn/Zn 비도 큰 것이 원인이라고 생각된다.
[실시예 및 비교예의 검토]
(1) 반도체층에 있어서의 Zn량(Zn/(In+Sn+Zn))
도 12에 In과 Sn 비를 일정하게 했을 때의 Zn량(Zn/(In+Sn+Zn))과 이동도(a), 오프 전류(b)의 관계를 나타냈다. 도 12에서, 실시예의 측정치에 근거하는 선을 A로, 비교예의 측정치에 근거하는 선을 B로 나타내고 있다.
보호층이 없는 비교예 1-5와 비교하여, 보호층을 형성한 후에 열처리를 가한 것은 Zn량이 증가하여도 이동도가 저하되지 않았다. Zn/(In+Sn+Zn)=0.6 부근에서 매우 높은 이동도와 낮은 오프 전류를 나타내서, 실용적인 TFT를 구성할 수 있음을 알 수 있다.
(2) In량(In/(In+Sn+Zn)), 또는 Sn량(Sn/(In+Sn+Zn))
도 13에 Zn량을 일정하게 했을 때의 In량(In/(In+Sn+Zn))과 이동도(a), 오프 전류(b)의 관계를 나타낸다. 도 13은, 실시예 18-25로부터 얻어진 결과를, 도 2에 나타내는 조성 영역 1-3에 대하여 열처리 온도를 변경하여 비교한 결과를 나타내고 있다. 350℃에서 열처리한 경우는 이동도가 높고 오프 전류가 낮은 등 영역 3의 특성이 양호하고, 200℃에서 열처리한 경우는 이동도가 높은 등 영역 2의 특성이 양호했다.
또한, 보호층을 부착한 후에 280℃ 열처리를 가한 것은 Sn/In 비가 0.33 내지 1 부근에서 매우 높은 이동도와 낮은 오프 전류를 나타내서, 실용적인 TFT를 구성할 수 있음을 알 수 있다.
또한, 열처리 온도의 비교로부터, Sn/In 비가 작으면(Sn량이 적으면) 저온의 열처리로도 양호한 TFT 특성이 얻어져, 적정한 주석량으로 저온 프로세스에 대응할 수 있음을 알 수 있다.
(3) 보호층
비교예 18과 실시예 42의 비교로부터, 제 1 보호층 형성 후에 열처리를 함으로써 트랜지스터 특성의 향상(온오프 비의 향상, 오프 전류의 저감, S값의 저감, 역치 전압의 저감)과 내습성의 향상 효과를 확인할 수 있었다.
실시예 42와 실시예 40의 비교로부터, 제 2 보호층 형성 후에 열처리를 함으로써 내습성이나 S값이 더욱 향상됨을 알 수 있었다.
마찬가지로, 실시예 1과 비교예 19의 비교로부터, 제 1, 제 2 보호층에 의해 트랜지스터 특성의 향상(온오프 비의 향상, 오프 전류의 저감, S값의 저감, 역치 전압의 저감)과 내습성의 향상 효과를 알 수 있었다.
(4) 주석 원자의 첨가
비교예 17과 19의 비교로부터, 보호층이 없는 상태에서도 주석의 첨가에 의해 내습성이 향상됨을 알 수 있었다.
또한, 실시예 15, 12, 8, 비교예 8의 분위기 온도에 의한 역치 전압의 시프트량(ΔVth(temp))을 비교했다. Sn을 포함하지 않는 비교예 8은 ΔVth(temp)가 12V 이상이었던 데 반하여, Sn을 포함하는 실시예 15, 12, 8은 ΔVth(temp)가 6V 이하였다. Sn이 포함됨으로써 분위기 온도에 대한 안정성도 개량되었음을 확인할 수 있었다.
한편, 분위기 온도 25℃와 80℃에서의 Vth 차(Vth(25℃)-Vth(80℃))를 분위기 온도에 의한 역치 전압의 시프트량(ΔVth(temp))으로 했다.
(5) 성막시의 산소 분압
실시예 1, 38, 39로부터, 산소 분압 5×10-3Pa 내지 2.5×10-2Pa에서 양호한 특성이 얻어짐을 알 수 있었다.
(6) 반도체층의 조성 영역에 의한 프로세스상의 특징
도 2에 나타내는 각 영역은 하기의 프로세스를 적용할 수 있음을 확인할 수 있었다. 한편, 도 2 중, ○로 나타낸 점은 실시예의 조성을 나타내고, ×로 나타낸 점은 비교예 조성을 나타낸다.
영역 1: 반도체층의 옥살산 등에 의한 습식 에칭이 가능, 소스·드레인 전극의 PAN 등에 의한 습식 에칭이 가능
영역 2: 반도체층의 옥살산 등에 의한 습식 에칭이 가능
영역 3: 반도체층의 옥살산 등에 의한 습식 에칭이 가능, 소스·드레인 전극의 PAN 등에 의한 습식 에칭이 가능
영역 4: 소스·드레인 전극의 PAN 등에 의한 습식 에칭이 가능
영역 밖: 소스·드레인 전극의 PAN 등에 의한 습식 에칭이 가능
한편, 영역 1∼4 및 그들의 영역 밖 모두 건식 에칭이 가능했다.
(7) 타겟
한편, 평가예 1, 7, 19, 25, 26, 27, 비교예 6, 12, 15의 타겟의 성상을 표 19에 정리했다.
Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 70원자% 이하이고, In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 33원자% 미만이고, Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 5원자% 이상 15원자% 미만인 타겟(평가예 7, 25, 26, 27)의 성상은, In(인듐) 함유량이 적고, Zn2SnO4로 표시되는 스피넬 구조 화합물을 주성분으로 하여, 타겟 성상이 특히 양호했다. 또한, 전계 효과 트랜지스터를 제작했을 때의 특성도 양호했다.
Figure 112015042371119-pat00034
본 발명의 전계 효과형 트랜지스터는 디스플레이용 패널, RFID 태그, X선 디텍터 패널(detector panel)·지문 센서·광 센서(photo-sensor) 등의 센서 등에 적합하게 사용할 수 있다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 가지 상세하게 설명했지만, 당업자는 본 발명의 신규한 교시 및 효과로부터 실질적으로 벗어나는 일 없이 이들 예시적인 실시형태 및/또는 실시예에 많은 변경을 가하는 것이 용이하다. 따라서, 이들 많은 변경은 본 발명의 범위에 포함된다.
본 명세서에 기재된 문헌의 내용을 모두 여기에 원용한다.

Claims (9)

  1. In 원자, Sn 원자 및 Zn 원자를 함유하는 산화물이며,
    Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 70원자% 이하이고,
    In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 28원자% 미만이고,
    Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 5원자% 이상 15원자% 미만인 것을 특징으로 하는 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  2. 제 1 항에 있어서,
    Zn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 60원자% 이상 67원자% 이하이고,
    In/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 18원자% 이상 28원자% 미만이고,
    Sn/(In+Sn+Zn)으로 표시되는 원자 조성 비율이 7원자% 이상 14원자% 미만인, 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  3. 제 1 항에 있어서,
    표면 조도 Ra가 5㎛ 이하인, 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  4. 제 1 항에 있어서,
    상대 밀도가 이론 밀도의 95% 이상인, 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  5. 제 1 항에 있어서,
    벌크 저항이 20mΩcm 이하인, 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  6. 제 1 항에 있어서,
    항절력(抗折力)이 8kg/mm2 이상인, 전계 효과형 트랜지스터의 반도체층 형성용 스퍼터링 타겟.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 스퍼터링 타겟을 이용하여 반도체층을 성막하는 공정을 포함하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    반도체층을 형성하는 공정, 반도체층 상에 보호층을 형성하는 공정, 및 그들 공정 후에 150∼350℃에서 열처리하는 공정을 포함하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  9. 제 7 항에 있어서,
    반도체층의 일부를 저(低) 저항화시켜 소스 전극 또는 드레인 전극으로 하는 공정을 포함하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
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