KR102235076B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 버퍼층, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 버퍼층은 기판 상에 위치한다. 액티브층은 버퍼층 상에 위치하며, 산화물 반도체로 이루어지고 채널 영역을 포함한다. 게이트 절연막은 액티브층의 채널 영역 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치한다. 층간 절연막은 게이트 전극 상에 위치한다. 소스 전극 및 드레인 전극은 층간 절연막 상에 위치하며, 액티브층에 각각 연결된다. 또한, 액티브층의 채널 영역과 상기 채널 영역을 제외한 오프셋 영역에서 산소의 함량이 동일한 것을 특징으로 한다.
Description
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 액티브층에 사용될 수 있는 산화물 반도체로는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
도 1은 종래 박막트랜지스터를 제조하는 공정을 나타낸 도면이고, 도 2는 열처리 회수에 따른 오프셋 확장거리를 나타낸 그래프이고, 도 3은 도체화를 모식화한 도면이고, 도 4는 채널 길이에 따른 문턱전압을 나타낸 그래프이다.
도 1을 참조하면, 기판(10) 상에 산화물 반도체의 액티브층(20)이 형성되고, 그 위에 게이트 절연막(30)과 게이트 전극(40)이 형성된다. 산화물 반도체로 이루어진 액티브층(20)은 소스 전극과 드레인 전극이 접속되는 오프셋 영역을 도체화하는 공정이 수행된다. 도체화 공정은 도 2에 나타난 바와 같이, 아르곤(Ar) 반응 가스를 이용한 플라즈마 식각 공정에 의해 액티브층(20) 내의 산소 빈자리(oxygen vacancy)를 형성하는 방법이다. 그러나, 도 3에 나타난 바와 같이, 후속 열처리 공정 시, 오프셋 영역에서 채널 영역으로 산소 빈자리의 확산이 일어나게 되고, 이에 따라 오프셋 확장 거리(ΔL)가 증가된다. 따라서, 도 4에 나타난 바와 같이, 채널 길이가 줄어들어 문턱전압이 줄어드는 숏 채널 효과에 의해 소자 열화 현상이 발생한다.
본 발명은 소자 열화를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 버퍼층, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 버퍼층은 기판 상에 위치한다. 액티브층은 버퍼층 상에 위치하며, 산화물 반도체로 이루어지고 채널 영역을 포함한다. 게이트 절연막은 액티브층의 채널 영역 상에 위치한다. 게이트 전극은 게이트 절연막 상에 위치한다. 층간 절연막은 게이트 전극 상에 위치한다. 소스 전극 및 드레인 전극은 층간 절연막 상에 위치하며, 액티브층에 각각 연결된다. 또한, 액티브층의 채널 영역과 상기 채널 영역을 제외한 오프셋 영역에서 산소의 함량이 동일하다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 버퍼층을 형성하고, 버퍼층 상에 산화물 반도체를 이용하여 액티브층을 형성한다. 액티브층을 포함하는 기판 전체에 절연층과 금속층을 증착하고, 절연층과 금속층을 식각하여, 액티브층의 채널 영역에 대응되는 위치에 게이트 절연막과 게이트 전극을 형성한다. 게이트 전극이 형성된 기판 전체에 층간 절연막을 형성한다. 층간 절연막을 식각하여 액티브층의 나머지 영역을 노출하는 콘택홀을 형성한다. 층간 절연막 상에 액티브층에 각각 연결되는 소스 전극 및 드레인 전극을 형성한다. 또한, 액티브층의 채널 영역과 채널 영역을 제외한 오프셋 영역에서 산소의 함량이 동일하다.
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 재료로 도전성이 우수한 산화물 반도체를 사용한다. 따라서, 종래 수행되던 도체화 공정을 생략하여, 채널 길이가 줄어들고 문턱전압이 줄어드는 숏 채널 현상을 제거할 수 있는 이점이 있다. 그러므로, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 숏 채널 효과에 의한 소자의 열화 현상을 방지할 수 있는 이점이 있다.
도 1은 종래 박막트랜지스터를 제조하는 공정을 나타낸 도면.
도 2는 열처리 회수에 따른 오프셋 확장거리를 나타낸 그래프.
도 3은 도체화를 모식화한 도면.
도 4는 채널 길이에 따른 문턱전압을 나타낸 그래프.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도.
도 6은 도 5의 A 영역을 확대한 도면.
도 7은 도 5의 B 영역을 확대한 도면.
도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
도 10은 종래 기술에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지.
도 11은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지.
도 12는 종래 기술에 따라 제조된 박막트랜지스터를 나타낸 이미지.
도 13은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전압에 대한 드레인 전류를 나타낸 그래프.
도 2는 열처리 회수에 따른 오프셋 확장거리를 나타낸 그래프.
도 3은 도체화를 모식화한 도면.
도 4는 채널 길이에 따른 문턱전압을 나타낸 그래프.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도.
도 6은 도 5의 A 영역을 확대한 도면.
도 7은 도 5의 B 영역을 확대한 도면.
도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면.
도 10은 종래 기술에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지.
도 11은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지.
도 12는 종래 기술에 따라 제조된 박막트랜지스터를 나타낸 이미지.
도 13은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전압에 대한 드레인 전류를 나타낸 그래프.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도이고, 도 6은 도 5의 A 영역을 확대한 도면이며, 도 7은 도 5의 B 영역을 확대한 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 코플라나(coplanar type) 구조의 박막트랜지스터로 게이트 전극이 액티브층의 상부에 위치하는 구조이다.
보다 자세하게는, 기판(110) 상에 차광막(120)이 위치한다. 기판(110)은 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어진다. 차광막(120)은 외부 광이 내부로 입사되는 것을 차단하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 차광막(120)은 낮은 반사율을 가지는 재료로 이루어지며, 예를 들어, 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료로 이루어질 수 있다. 차광막(120)이 위치한 기판(110) 전체에 버퍼층(130)이 위치한다. 버퍼층(130)은 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다.
상기 버퍼층(110) 상에 액티브층(140)이 위치한다. 액티브층(140)은 산화물 반도체(Oxide semi-conductor)로 인듐(In)과 주석(Sn)을 포함하며, 예를 들어 액티브층(140)은 ITZO(Indium tin zinc oxide)로 이루어질 수 있다. 상기 액티브층(140) 상에 게이트 절연막(150)이 위치한다. 게이트 절연막(150)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(150)은 상부에 위치한 게이트 전극(160)과 대응되며 유사한 크기로 이루어진다. 따라서, 게이트 절연막(150)은 게이트 전극(160)과 액티브층(140)을 절연시킨다. 게이트 절연막(150) 상에 게이트 전극(160)이 위치한다. 게이트 전극(160)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 전극(160)은 상기 액티브층(140)의 채널 영역에 대응되게 위치한다.
본 발명의 액티브층(140)은 채널 영역(CH)과, 채널 영역(CH)을 제외한 오프셋 영역(OH)을 포함한다. 액티브층(140)의 채널 영역(CH)은 상기 게이트 전극(160)과 대응되는 영역에 해당되고, 오프셋 영역(OH)은 채널 영역(CH)을 제외한 모든 영역에 해당된다. 본 발명의 액티브층(140)의 채널 영역(CH)과 오프셋 영역(OH)은 산화물 반도체의 조성이 동일하다. 종래 산화물 반도체 액티브층은 채널 영역을 제외한 오프셋 영역에 플라즈마 식각을 하여 도체화 공정이 수행된다. 이 도체화 공정으로 인해 플라즈마 처리된 나머지 영역에는 산소가 빠져나간 산소빈자리가 형성된다. 이로 인해, 도체화 공정이 수행된 오프셋 영역은 도체화 공정이 수행되지 않은 채널 영역보다 산소의 함량이 현저히 적어진다. 그러나, 본 발명의 액티브층(140)은 채널 영역(CH)을 제외한 오프셋 영역(OH)에 도체화 공정이 수행되지 않는다. 따라서, 액티브층(140)의 채널 영역(CH)과 오프셋 영역(OH)의 산화물 반도체의 조성이 동일하다. 그러므로, 도체화 공정이 생략되어 제조비용이 절감되고, 도체화 공정으로 인한 발생하는 숏채널 현상을 제거할 수 있는 이점이 있다.
한편, 게이트 전극(160)이 형성된 기판(110) 상에 층간 절연막(170)이 위치한다. 층간 절연막(170)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 또한, 층간 절연막(170)은 액티브층(140)의 양측의 오프셋 영역(OH)을 노출하는 콘택홀들(175a, 175b)이 구비된다. 층간 절연막(170) 상에 소스 전극(180a)과 드레인 전극(180b)이 위치한다. 소스 전극(180a) 및 드레인 전극(180b)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(180a) 및 드레인 전극(180b)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 소스 전극(180a)과 드레인 전극(180b)은 층간 절연막(170)에 형성된 콘택홀들(175a, 175b)을 통해 액티브층(140)의 오프셋 영역(OH)에 각각 접속된다. 따라서, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)이 구성된다.
한편, 도 6을 참조하면, 본 발명의 게이트 전극(160)은 70도 이상의 테이퍼 각도(θ)로 이루어진다. 종래 습식 식각 공정에 의해 게이트 전극(160)을 식각하고, 건식 식각 공정에 의해 게이트 절연막을 식각하게 되면, 게이트 전극(160) 위의 포토레지스트가 게이트 절연막이 식각되는 동안 시간이 지나면서 뒤로 밀리게 된다. 따라서, 게이트 전극(160)의 테이퍼 각도가 낮아진다. 반면, 본원발명에서는 습식 식각 공정에 의해 게이트 절연막이 식각되면 포토레지스트가 뒤로 밀리는 현상이 발생하지 않아 게이트 전극(160)의 테이퍼 각도가 70도 이상으로 형성된다. 따라서, 본 발명의 게이트 전극(160)의 테이퍼 각도는 게이트 절연막이 습식 식각 공정으로 수행된 것을 확인할 수 있는 구조적인 특징으로 나타난다.
또한, 도 7을 참조하면, 본 발명의 버퍼층(130)은 액티브층(140)과 컨택하는 제1 영역(FP) 및 제1 영역(FP)을 제외한 제2 영역(SP)을 포함한다. 여기서, 버퍼층(130)의 제1 영역(FP)의 두께(T1)과 제2 영역(SP)의 두께(T2)는 동일하게 이루어진다. 본 발명에서는 종래 수행되던 도체화 공정이 생략된다. 이에 따라 종래 플라즈마를 이용한 건식 식각 공정에 의해 액티브층 밖으로 노출된 영역이 식각되지 않는다. 따라서, 본 발명에서는 액티브층(140)과 컨택하는 버퍼층(140)의 제1 영역(FP)의 두께(T1)는 액티브층(140) 밖으로 노출된 영역인 버퍼층(140)의 제2 영역(SP)의 두께(T2)와 동일하다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 재료로 도전성이 우수한 산화물 반도체를 사용한다. 따라서, 종래 수행되던 도체화 공정을 생략하여, 채널 길이가 줄어들고 문턱전압이 줄어드는 숏 채널 현상을 제거할 수 있는 이점이 있다. 그러므로, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 숏 채널 효과에 의한 소자의 열화 현상을 방지할 수 있는 이점이 있다.
도 8은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 포함하는 표시장치를 나타낸 도면이다. 하기에서는 전술한 박막트랜지스터 어레이 기판에 대한 설명을 생략하고, 표시장치의 예로 유기발광표시장치에 대해 설명하기로 한다. 다만, 본 발명은 유기발광표시장치에 한정되지 않으며, 액정표시장치 등의 평판표시장치에 사용가능하다.
도 8을 참조하면, 기판(110) 상에 액티브층(140), 게이트 전극(160), 소스 전극(180a) 및 드레인 전극(180b)을 포함하는 박막트랜지스터(TFT)가 위치한다. 이들 상에 유기절연막(190)이 위치한다. 유기절연막(190)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 상기 유기절연막(190)에는 박막트랜지스터(TFT)의 드레인 전극(180b)을 노출하는 비어홀(195)이 구비된다.
상기 유기절연막(190) 상에 화소 전극(210)이 위치한다. 화소 전극(210)은 투명도전막으로 이루어질 수 있다. 투명도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료일 수 있다. 여기서, 유기발광표시장치가 전면발광형 구조로 형성될 경우 투명도전막의 하부에 알루미늄(Al), 알루미늄-네오디움(Al-Nd), 은(Ag), 은 합금(Ag alloy) 등과 같은 고반사율의 특성을 갖는 반사금속막을 더 포함할 수 있고, 투명도전막/반사금속막/투명도전막의 구조로 이루어질 수 있다. 바람직하게 화소 전극(210)은 예를 들어 ITO/Ag/ITO의 구조로 이루어질 수 있다. 화소 전극(210)은 유기절연막(190)에 구비된 비어홀(195)을 통해 드레인 전극(180b)에 연결된다.
화소 전극(210) 상에 화소 전극(210)을 노출하는 뱅크층(220)이 위치한다. 뱅크층(220)은 화소를 정의하며 화소 전극(210)을 절연시키는 것으로 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 화소 전극(210)과 뱅크층(220) 상에 유기막층(230)이 위치한다. 유기막층(230)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층을 더 포함할 수 있다. 유기막층(230) 상에 대향 전극(240)이 위치한다. 대향 전극(240)은 일함수가 낮은 금속들로 은(Ag), 마그네슘(Mg), 칼슘(Ca) 등을 사용할 수 있다. 이에 따라, 화소 전극(210), 유기막층(230) 및 대향 전극(240)으로 구성된 유기발광 다이오드(OLED)가 구성된다. 따라서, 기판(110) 상에 박막트랜지스터(TFT)와 유기발광 다이오드(OLED)가 구비된 유기발광표시장치(200)가 구성된다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 도면이다.
도 9a를 참조하면, 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어지며 평탄도가 유지되는 기판(110) 상에 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료를 형성하고 마스크를 이용하여 패터닝하여 차광막(120)을 형성한다. 차광막(120)은 추후 액티브층이 형성될 영역마다 형성된다. 그러나, 본 발명에서는 이에 한정되지 않으며, 차광막(120)이 기판(110) 전면에 형성될 수도 있다.
이어, 차광막(120)이 형성된 기판(110) 상에 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), 스퍼터링(sputtering) 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 버퍼층(130)을 형성한다. 그리고, 버퍼층(130)이 형성된 기판(110) 상에 인듐산화물(In2O3), 주석산화물(SnO) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법으로 산화물 반도체층을 적층한다. 이어, 마스크를 이용하여 산화물 반도체층을 패터닝하여 액티브층(140)을 형성한다. 액티브층(140)은 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하여 형성할 수도 있다. 이때, 액티브층(140)은 기판(110) 상에 형성된 차광막(120)에 대응되도록 형성하여, 하부로부터 입사되는 광이 액티브층(140)에 도달하지 못하도록 하여 광에 의한 누설전류가 발생하는 것을 방지한다.
다음 도 9b를 참조하면, 액티브층(140)이 형성된 기판(110) 상에 CVD, PECVD 또는 스퍼터링 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 절연층(152)을 형성한다. 이어, 절연층(152) 상에 스퍼터링 증착방법으로 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 증착하여 금속층(162)을 형성한다.
이어, 도 9c를 참조하면, 금속층(162) 상에 포토레지스트(photoresist)를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 액티브층(140)의 채널 영역이 형성될 영역과 대응되도록 형성한다. 이어, 포토레지스트 패턴(PR)을 마스크로 하여 상기 금속층(162)을 식각하여 게이트 전극(160)을 형성한다. 이때, 상기 금속층(162)은 해당 재료를 식각할 수 있는 식각액을 이용하여 습식 식각(wet etching)법으로 식각한다.
다음, 도 9d를 참조하면, 포토레지스트 패턴(PR)을 이용하여 절연층(152)을 식각하여 게이트 절연막(150)을 형성한다. 이때, 절연층(152)은 해당 재료를 식각할 수 있는 식각액을 이용하여 습식 식각법으로 식각되고, 절연층(152)의 상부에 위치한 게이트 전극(160)을 따라 유사한 크기로 형성된다. 이후, 포토레지스트 패턴(PR)을 스트립하여 제거하여, 게이트 전극(160)과 게이트 절연막(150)의 형성 공정을 마무리한다.
이어, 도 9e를 참조하면, 게이트 전극(160)이 형성된 기판(110) 상에 CVD, PECVD 또는 스퍼터링 증착 방법으로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 증착하여 층간 절연막(170)을 형성한다. 그리고, 층간 절연막(170)을 식각하여 액티브층(140)의 양측 일부인 오프셋 영역(OH)를 노출하는 콘택홀들(175a, 175b)을 형성한다. 그리고, 기판(110) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 적층하고 패터닝하여 소스 전극(180a)과 드레인 전극(180b)을 형성한다. 이때, 소스 전극(180a)과 드레인 전극(180b)은 층간 절연막(170)에 형성된 콘택홀들(175a, 175b)을 통해 액티브층(140)에 각각 연결된다. 따라서, 액티브층(140), 게이트 전극(160), 소스 전극(180a) 및 드레인 전극(180b)을 포함하는 박막트랜지스터(TFT)가 형성된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 재료로 도전성이 우수한 산화물 반도체를 사용한다. 따라서, 종래 수행되던 도체화 공정을 생략하여, 채널 길이가 줄어들고 문턱전압이 줄어드는 숏 채널 현상을 제거할 수 있는 이점이 있다. 그러므로, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 숏 채널 효과에 의한 소자의 열화 현상을 방지할 수 있는 이점이 있다.
도 10은 종래 기술에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지이고, 도 11은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전극의 테이퍼 각도를 나타낸 이미지이다.
도 10을 참조하면, 종래 기술에 따라 제조된 박막트랜지스터의 게이트 전극은 게이트 전극의 식각 시 습식 식각으로 식각되지만 게이트 절연막 및 도체화 공정에서 건식 식각되기 때문에 테이퍼 각도가 약 15.9도로 작게 나타난다. 반면, 도 11을 참조하면, 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전극은 도체화 공정이 생략되고 게이트 절연막의 식각을 습식 식각으로 수행하기 때문에 게이트 전극의 테이퍼 각도가 약 78.5도로 크게 나타난다.
도 12는 종래 기술에 따라 제조된 박막트랜지스터를 나타낸 이미지이다. 도 12를 참조하면, 종래 기술에 따라 제조된 박막트랜지스터는 소스 전극 상부에 위치한 패시베이션층의 단차가 약 1150Å으로 나타난다. 하부의 액티브층의 두께인 350Å을 제외하면 약 800Å의 단차가 나타나는 것이다. 즉, 액티브층 하부에 위치한 버퍼층의 두께가 액티브층 이외의 영역에 위치한 버퍼층의 두께와 약 800Å의 차이를 나타내는 것이다. 이는 액티브층의 도체화 공정 시 플라즈마 식각에 의해 버퍼층이 식각된 두께로, 도체화 공정의 결과임을 알 수 있다. 반면, 본 발명의 실시예의 박막트랜지스터의 버퍼층은 도체화 공정이 생략되기 때문에 버퍼층의 두께가 동일하게 나타난다.
도 13은 본 발명의 실시예에 따라 제조된 박막트랜지스터의 게이트 전압에 대한 드레인 전류를 나타낸 그래프이다. 그래프에서 드레인 전류 값이 낮은 것은 드레인 전압이 0.1V 이고 드레인 전류 값이 높은 것은 드레인 전압이 10V일 때의 그래프이다. 또한, 본 발명의 실시예에 따라 제조된 박막트랜지스터의 전기적 특성을 하기 표 1에 나타내었다.
| 문턱전압 Vth(V) | 1.8 |
| 정하 이동도(㎠/Vs) | 7.7 |
| 그래프 기울기 | 0.22 |
| 오프셋 저항 (kΩ/□) | 146 |
상기 도 13 및 표 1을 참조하면, 본 발명의 실시예에 따라 제조된 박막트랜지스터는 오프셋 저항이 높아 전하 이동도는 다소 낮지만 박막트랜지스터로서 양호한 전기적 특성을 나타낸다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 액티브층의 재료로 도전성이 우수한 산화물 반도체를 사용한다. 따라서, 종래 수행되던 도체화 공정을 생략하여, 채널 길이가 줄어들고 문턱전압이 줄어드는 숏 채널 현상을 제거할 수 있는 이점이 있다. 그러므로, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 숏 채널 효과에 의한 소자의 열화 현상을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막트랜지스터 어레이 기판 110 : 기판
120 : 차광막 130 : 버퍼층
140 : 액티브층 150 : 게이트 절연막
160 : 게이트 전극 170 : 층간 절연막
180a : 소스 전극 180b : 드레인 전극
120 : 차광막 130 : 버퍼층
140 : 액티브층 150 : 게이트 절연막
160 : 게이트 전극 170 : 층간 절연막
180a : 소스 전극 180b : 드레인 전극
Claims (7)
- 기판;
상기 기판 상에 위치하는 버퍼층;
상기 버퍼층 상에 위치하며, 산화물 반도체로 이루어지고 채널 영역을 포함하는 액티브층;
상기 액티브층의 채널 영역 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 층간 절연막; 및
상기 층간 절연막 상에 위치하며, 상기 액티브층에 각각 연결되는 소스 전극 및 드레인 전극을 포함하며,
상기 액티브층의 채널 영역과 상기 채널 영역을 제외한 오프셋 영역에서 산소의 함량이 동일한 것이고,
상기 게이트 절연막은 습식 식각(wet etching)에 의해 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 산화물 반도체는 인듐(In)과 주석(Sn)을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 게이트 전극의 테이퍼 각도가 70도 이상인 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 버퍼층은 상기 액티브층과 컨택하는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하며,
상기 제1 영역과 제2 영역의 두께는 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 산화물 반도체를 이용하여 액티브층을 형성하는 단계;
상기 액티브층을 포함하는 기판 전체에 절연층과 금속층을 증착하는 단계;
상기 절연층과 금속층을 식각하여, 상기 액티브층의 채널 영역에 대응되는 위치에 게이트 절연막과 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판 전체에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 액티브층의 나머지 영역을 노출하는 콘택홀을 형성하는 단계; 및
상기 층간 절연막 상에 상기 액티브층에 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 게이트 절연막과 게이트 전극을 형성하는 단계는, 상기 절연층을 습식 식각(wet etching)하여 상기 게이트 절연막을 형성하는 것이고,
상기 액티브층의 채널 영역과 상기 채널 영역을 제외한 오프셋 영역에서 산소의 함량이 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 삭제
- 제5 항에 있어서,
상기 게이트 절연막과 게이트 전극을 형성하는 단계는,
상기 금속층을 습식 식각하여 상기 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 절연층을 습식 식각하여 상기 게이트 절연막을 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
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| KR1020140136171A KR102235076B1 (ko) | 2014-10-08 | 2014-10-08 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
Applications Claiming Priority (1)
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| KR1020140136171A KR102235076B1 (ko) | 2014-10-08 | 2014-10-08 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
Publications (2)
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|---|---|
| KR20160042353A KR20160042353A (ko) | 2016-04-19 |
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Family
ID=55917078
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| KR1020140136171A KR102235076B1 (ko) | 2014-10-08 | 2014-10-08 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
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| Country | Link |
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| JP2009272427A (ja) | 2008-05-07 | 2009-11-19 | Canon Inc | 薄膜トランジスタ及びその製造方法 |
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| KR102093192B1 (ko) * | 2012-12-03 | 2020-03-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 |
-
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