JP2009272427A - 薄膜トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】電気的ストレスによる閾値電圧変化の小さいコプラナー構造の薄膜トランジスタ及びその製造方法を提供する。
【解決手段】基板の上に、ゲート電極と、ゲート絶縁層と、ソース電極とドレイン電極とチャネル領域とからなる酸化物半導体層と、チャネル保護層と、層間絶縁層と、を少なくとも有する薄膜トランジスタであって、前記チャネル保護層は１層以上で形成され、そのうち前記酸化物半導体層と接する層は酸素を含む絶縁体からなり、該チャネル保護層の端部の膜厚が該チャネル保護層の中央部の膜厚と比べ薄く、かつ、前記層間絶縁層は水素を含有しており、該層間絶縁層と直接接している該酸化物半導体層の領域がソース及びドレイン電極をなしていることを特徴とする。
【選択図】図１

Description

本発明は、薄膜トランジスタ及びその製造方法に関する。より詳しくは、酸化物半導体を用いた薄膜トランジスタ及びその製造方法に関する。
現在、アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示素子におけるスイッチング素子や駆動素子として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）が広く使用されている。前記薄膜トランジスタにおける半導体層としては、アモルファスシリコンや低温ポリシリコン等が用いられている。
しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板など耐熱性が低いとされるフレキシブルな基板の使用は困難である。
また、アモルファスシリコンＴＦＴを駆動素子として用いる場合、電界効果移動度が小さい（〜１ｃｍ２Ｖ−１ｓ−１）ため大きいサイズのＴＦＴが必要となる。よって、画素の微細化が困難であること、また、長時間駆動させた場合、ＴＦＴの閾値電圧が変化して有機ＥＬ素子に流れる電流が減少してしまうといった問題がある。
低温ポリシリコンＴＦＴに関しても、シリコンの結晶化の際に用いるエキシマレーザ起因の不均一性を解消するための補正回路が必要となるため、回路が複雑になる。また、画面サイズがエキシマレーザの照射サイズに制限されるため、画面サイズの大型化が困難であるといった問題がある。
一方、近年、ＺｎＯを主成分として用いた酸化物半導体をチャネル層に用いたＴＦＴの開発が活発に行われている（特許文献１参照）。
酸化物半導体は、低温での成膜が可能であり、プラスチック基板やフィルム基板上にフレキシブルなＴＦＴを形成することができることから、上記問題を解決することが可能とされている。
また、最近ではインジウム、ガリウム、亜鉛、酸素からなるアモルファス酸化物半導体をＴＦＴのチャネル層に用いる技術が開示されている。
非特許文献１では、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に高い電界効果移動度（６〜９ｃｍ２Ｖ−１ｓ−１）を示すアモルファス酸化物半導体ＴＦＴを形成することが可能であると示されている。また、非特許文献２では、ＲＦマグネトロンスパッタリング法によりアモルファス酸化物半導体を室温成膜することで、１×１ｃｍ２の範囲内で均一なＴＦＴ特性が得られることが示されている。さらに、非特許文献３では、１００時間連続駆動させたときのアモルファス酸化物半導体ＴＦＴの閾値電圧変化がアモルファスシリコンＴＦＴと比べて非常に小さく、電気的ストレスに対する安定性が高いことが示されている。これに加えて、非特許文献４では、アモルファス酸化物半導体ＴＦＴの閾値電圧変化の３００００時間における外挿値が２Ｖ以下と非常に低い値となることを予想している。
このように、酸化物半導体ＴＦＴはフレキシブル基板を使用した表示装置や、有機ＥＬ素子用のアモルファスシリコンＴＦＴや低温ポリシリコンＴＦＴに代わるスイッチング素子や駆動素子として非常に有望であると言える。
さらに、現在、酸化物半導体ＴＦＴの高性能化のための技術も開示されている。
特許文献２には、ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴにおいて、ゲート絶縁層及びゲート電極をマスクとして使い、半導体層に水素を含有する層間絶縁層を形成する方法が開示されている。こうすることで半導体層中の水素濃度が増大することにより、半導体層が低抵抗化し、自己整合的にソース・ドレイン電極の形成され、コプラナー構造のＴＦＴが得られる。この構造では、ソース・ドレイン領域からチャネル領域までの寄生抵抗を小さくすることが可能であり、電流律速の発生を抑制できる。また、ソース・ドレイン領域とゲート電極の寄生容量減少によるＴＦＴ動作速度の向上などの効果が得られる。
また、特許文献３には、トップゲート型アモルファス酸化物半導体ＴＦＴにおいて、ゲート絶縁層及びゲート電極をマスクとして使って酸化物半導体層に水素プラズマ処理を行う方法が開示されている。これにより半導体層が低抵抗化し、自己整合的にソース・ドレイン電極を形成され、コプラナー構造のＴＦＴが得られる。
特開２００２−０７６３５６号公報 特開２００７−２２０８１７号公報 特開２００７−２５０９８３号公報 Ｎａｔｕｒｅ，４８８，４３２，（２００４） Ｒ．Ｈａｙａｓｈｉ ｅｔ．ａｌ，Ｊ．ＳＩＤ， Ｖｏｌ．１５，Ｉｓｓｕｅ １１，ｐｐ．９１５−９２１（２００７） Ｃ．Ｊ．Ｋｉｍ ｅｔ．ａｌ，ＩＥＥＥ ＩＥＤＭ ｐｒｏｃｅｅｄｉｎｇｓ，２００６ Ｓ．Ｉ．Ｋｉｍ ｅｔ．ａｌ，ＩＥＥＥ ＩＥＤＭ ｐｒｏｃｅｅｄｉｎｇｓ，２００７
しかしながら、特許文献２や特許文献３で示されるような自己整合的にソース・ドレイン電極が形成されるトップゲート型コプラナー構造のＴＦＴの場合、酸化物半導体チャネル層上にゲート絶縁層を形成する必要がある。このとき、ゲート絶縁層をプラズマ化学気相蒸着法（ＣＶＤ法）やスパッタ法などを用いて形成する場合、酸化物半導体チャネル層へのプラズマによるダメージが問題となる。また、プラズマＣＶＤ法により形成されたシリコン窒化膜やシリコン酸化膜などをゲート絶縁層に用いる場合、膜中に含まれる水素が酸化物半導体チャネル層に拡散し、酸化物半導体が低抵抗化する。よって、それらの問題を抑制するために、特許文献２に示されるような水素含有量の少ないゲート絶縁層を用いるなどの対策が必要となる。しかし、ゲート絶縁層の絶縁性が低い場合はＴＦＴのゲートリーク電流が高くなり、酸化物半導体層との界面の欠陥がオン電流低下やＳ値の増加をもたらす。そのため、酸化物半導体の低抵抗化の問題とは無関係にゲート絶縁層の形成方法や条件を選択できるボトムゲート型構造のＴＦＴが望ましい。
また、アモルファス酸化物半導体ＴＦＴを有機ＥＬ素子の駆動素子として用いる場合、長時間駆動させた際の閾値電圧の安定性は、非特許文献４に示される水準でも十分ではなく、閾値電圧を補正する回路が必要となる。そのため、電気的なストレスに対する更なる安定性の向上が望まれる。
本発明は前記課題に鑑みてなされたものであり、ボトムゲート型の構成をとることが可能であり、かつ、電気的ストレスによる閾値電圧変化の小さいコプラナー構造の薄膜トランジスタ及びその製造方法を提供することを目的とする。
本発明は、基板の上に、ゲート電極と、ゲート絶縁層と、ソース電極とドレイン電極とチャネル領域とからなる酸化物半導体層と、チャネル保護層と、層間絶縁層と、を少なくとも有する薄膜トランジスタであって、前記チャネル保護層は１層以上で形成され、そのうち前記酸化物半導体層と接する層は酸化物からなり、該チャネル保護層の端部の膜厚が該チャネル保護層の中央部の膜厚と比べ薄く、かつ、前記層間絶縁層は水素を含有しており、該層間絶縁層と直接接している該酸化物半導体層の領域がソース及びドレイン電極をなしていることを特徴とする。
また、前記チャネル保護層は１層からなっており、及び順テーパー形状に加工されていることを特徴とする。
また、前記チャネル保護層における順テーパー領域下の酸化物半導体層の水素濃度は、チャネル保護層中央部から端部に向かって濃度が減少するように連続的に変化することを特徴とする。
また、前記チャネル保護層は第１のチャネル保護層と第２のチャネル保護層の２層からなっており、該第１のチャネル保護層の上に該第２のチャネル保護層が積層した構造をしていることを特徴とする。
また、前記チャネル保護層と前記酸化物半導体層が重なるすべて領域の上部または下部にゲート電極が形成されていることを特徴とする。
また、前記酸化物半導体は、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含むアモルファス酸化物半導体であることを特徴とする。
また、前記酸化物半導体は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物のいずれかであることを特徴とする。
また、前記層間絶縁層は、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜、又はそれらの積層膜のいずれかであることを特徴とする。
また、前記ドレイン電極と前記チャネル領域の間、及び前記ソース電極と該チャネル領域の間には、中間抵抗領域が形成されており、該中間抵抗領域の抵抗率は該チャネル領域の抵抗率より低く、該ドレイン電極及びソース電極の抵抗率よりは高いことを特徴とする。
また、本発明は、基板の上に、ゲート電極と、ゲート絶縁層と、ソース電極とドレイン電極とチャネル領域とからなる酸化物半導体層と、チャネル保護層と、層間絶縁層と、を少なくとも有する薄膜トランジスタの製造方法であって、前記基板の上に、前記ゲート電極を形成する工程と、前記ゲート電極を有する前記基板の上に、前記ゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、前記酸化物半導体層を形成する工程と、前記酸化物半導体の上に絶縁層を形成し、該絶縁層をエッチングすることで、前記酸化物半導体のチャネル領域を覆うように、端部の膜厚が中央部の膜厚と比べ薄くなっている前記チャネル保護層を形成する工程と、前記チャネル保護層が形成された前記酸化物半導体層及びゲート絶縁層の上に、水素を含有する層間絶縁層を形成することで、ソース電極及びドレイン電極を形成する工程と、を少なくとも有することを特徴とする。
また、前記チャネル保護層を形成する工程において、該チャネル保護層は順テーパー状に形成されることを特徴とする。
また、前記チャネル保護層を形成する工程において、前記エッチングは酸化性ガスが含まれる雰囲気でなされることを特徴とする。
また、前記チャネル保護層を形成する工程において、該チャネル保護層は、前記絶縁層の成膜とパターニングを繰り返すことによって、積層をなすように形成されることを特徴とする。
また、本発明は、少なくとも基板の上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であることを特徴とする。
また、前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする。
また、前記表示素子は、液晶セルであることを特徴とする。
また、前記基板の上に前記表示素子及び前記薄膜トランジスタが二次元状に複数配されていることを特徴とする。
本発明によれば、チャネル保護層をマスクとして層間絶縁層形成時の水素拡散によりソース・ドレイン領域が形成されるため、ソース・ドレイン領域からチャネル領域までの寄生抵抗を低減できるコプラナー構造のＴＦＴを作製することが可能である。よって、本発明によれば、コプラナー構造のＴＦＴにおいて電流律速の発生を抑制することが可能である。
また、本発明によるＴＦＴは、チャネル領域とソース・ドレイン領域の間にチャネル領域より低く、ソース・ドレイン領域より高い抵抗率を持つ領域（以下、本明細書中では、中間抵抗領域と記載する）を有している。そのため、ソース・ドレイン端の電界集中を緩和し、ＴＦＴのホットキャリア劣化を緩和することが可能である。これにより、本発明によるＴＦＴは、電気的ストレスによる閾値電圧の変化が小さくなるので安定性に優れている。
以下、本発明の薄膜トランジスタ及びその製造方法の実施形態を、添付図面を参照しながら詳細に説明する。
図１は本発明の薄膜トランジスタの実施形態の一例であり、ボトムゲート型コプラナー構造ＴＦＴの概略的な断面図が示されている。同図において、符号１０は基板、符号１１はゲート電極、符号１２はゲート絶縁層、符号１３は酸化物半導体層、符号１３ａはドレイン電極（領域）、符号１３ｂはソース電極（領域）、符号１３ｃはチャネル領域を示している。また、符号１４はチャネル保護層、符号１５は層間絶縁層、符号１６はソース配線、符号１７はドレイン配線を示している。これより、製造の過程を順に説明していく。
（ゲート電極の形成）
まず、基板１０上にゲート電極１１を形成する。ここで、基板１０としては、ガラス基板の他、ポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネート等のプラスチックのフィルムや、薄板、絶縁層をコーティングしたステンレス基板等を用いてもよい。ゲート電極１１の層の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等を用いることができる。その材料としては、良好な電気伝導性を有するものであればどのようなものでもよい。例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金などの金属電極材料、及びそれらの積層膜、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の酸化物導電体を用いることができる。次に、フォトリソグラフィー法等を用いてゲート電極１１のパターンを形成する。
（ゲート絶縁層の形成）
次に、パターニングされたゲート電極１１を有する基板１０上にゲート絶縁層１２を形成する。ゲート絶縁層１２の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法等を用いることができる。ゲート絶縁層１２の材料としては、良好な絶縁特性を有するものであればどのようなものでもよい。例えば、ＰＥＣＶＤ法やスパッタ法などによるシリコン酸化膜やシリコン窒化膜を用いることができる。
また、本発明によるＴＦＴは、このようにボトムゲート型の構成をとることが可能であり、この場合、ゲート絶縁層形成後にチャネル層を形成することができる。そのため、酸化物半導体チャネル層に対するゲート絶縁層形成時のダメージや水素拡散を考慮する必要がない。よって、プラズマＣＶＤ法により形成された多量に水素を含むシリコン窒化膜の利用など、用途や設計に応じたゲート絶縁層の膜質や膜厚及びその形成法の自由な選択が可能となる。
（酸化物半導体層の形成）
次に、ゲート絶縁層１２上に酸化物膜からなる酸化物半導体層１３を形成する。作製には、スパッタ法、ＰＬＤ法、電子ビーム蒸着法等を用いることができる。酸化物半導体層１３はフォトリゾグラフィー法とエッチング法を用いてパターニングされる。
ここで、前記酸化物半導体層１３としては、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成されるアモルファス酸化物半導体を用いることが好ましい。さらに、アモルファス酸化物半導体の構成元素の少なくとも一部にＳｎを選択する場合、Ｓｎを、Ｓｎ１−ｐＭ４ｐに置換することもできる。ここで、０＜ｐ＜１であり、Ｍ４は、Ｓｎより原子番号の小さい４族元素のＳｉ、ＧｅあるいはＺｒから選ばれる。これらの元素に置換することにより、酸化物半導体層の抵抗率を制御することが可能である。
また、アモルファス酸化物半導体の構成元素の少なくとも一部にＩｎを選択する場合、Ｉｎを、Ｉｎ１−ｑＭ３ｑに置換することもできる。ここで、０＜ｑ＜１であり、Ｍ３は、Ｌｕ、又はＩｎより原子番号の小さい３族元素のＢ、Ａｌ、Ｇａ、あるいはＹから選ばれる。これらの元素に置換することにより、酸化物半導体層の抵抗率を制御することが可能である。
また、アモルファス酸化物半導体の構成元素の少なくとも一部にＺｎを選択する場合、Ｚｎを、Ｚｎ１−ｒＭ２ｒに置換することもできる。ここで、０＜ｒ＜１であり、Ｍ２は、Ｚｎより原子番号の小さい２族元素のＭｇあるいはＣａから選ばれる。これらの元素に間することにより、酸化物半導体層の抵抗率を制御することが可能である。
具体的には、本発明に適用できるアモルファス半導体材料は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物等がある。構成金属原子の組成比は必ずしも１である必要は無い。なお、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス相が形成され易くなる。例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にすればよい。Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にすればよい。
また、アモルファス構造であることは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわち、ハローパターンが観測される）ことで確認できる。なお、本発明において、上記した材料を酸化物半導体素子に用いる場合に、当該半導体層が微結晶状態の構成材料を含むことを除外するものではない。
（チャネル保護膜の形成）
次に、酸化物半導体層１３上にスパッタ法によりチャネル保護層１４となる絶縁層としてシリコン酸化膜を形成する。それから、該シリコン酸化膜にフォトレジストを塗布し、ゲート電極１１をマスクとして裏面露光を行うことによりレジストパターンを形成する。レジストパターンはレジスト現像後のポストベークの温度や時間を調整することにより、順テーパー状に形成する。この後、レジストパターンをマスクとして、ＣＦ４などのガスでドライエッチングを行うことで、チャネル保護層１４が形成される。この際、エッチングガスにＯ２ガス（酸化性ガス）を混合して、チャネル保護層１４のエッチングと同時にレジストの一部もエッチングすることで、レジストのテーパー形状を反映した順テーパー形状のチャネル保護層を形成することが可能である。一般にＯ２ガスの量を変化させることにより、テーパー角度の制御が可能である。ただし、Ｏ２ガスを混合しなくとも、チャネル保護層１４のエッチング時にレジストの一部も同時にエッチングすることができれば、特にＯ２ガスを混合する必要はない。これにより、チャネル保護層の端部が順テーパー形状になるためにチャネル保護層の端部の膜厚が中央部の膜厚と比べて薄いチャネル保護層１４を形成することができる。
また、レジスト露光時の裏面露光時の露光量を変えて絶縁層の成膜とパターニングを繰り返すことで２層以上の積層にし、チャネル保護層１４の端部の膜厚を中央部の膜厚と比べて薄くなるように調整してもよい。この場合、チャネル保護層１４のテーパー形状は連続的に膜厚が変化する順テーパーとならなくてもよい。例えば、チャネル保護層１４を第１のチャネル保護層１４ａと第２のチャネル保護層１４ｂの２層で形成した場合、図２（ａ）、（ｂ）に示すような構成にすることが可能である。図２（ａ）の構成では、第１のチャネル保護層１４ａが第２のチャネル保護層１４ｂに対して広い。図２（ｂ）の構成はその逆である。以上のことから、本発明のチャネル保護層は、１層以上の構造を有していることを特徴とする。
また、単層、積層に関係なく上述のチャネル保護層１４の形成の際、ゲート電極１１をマスクとした裏面露光ではなく、従来のフォトマスクと表面からの露光を行う方法を用いてもよい。この場合、ドレイン・ソース電極とゲート電極の間の寄生容量が増加する可能性が生じるだけで、何ら本発明の効果が失われることはない。
ここで、チャネル保護層１４の構成及び機能について、より詳細に説明する。酸化物半導体層１３と直接接するチャネル保護層１４には、チャネル保護層形成の際に酸化物半導体を低抵抗化させない機能が求められる。さらに、その上に水素を含有する絶縁層を形成した際にチャネル保護層の膜厚で水素の透過量を制御し、酸化物半導体の抵抗率を制御できる機能も求められる。そのような機能を有するものとしては、具体的には、シリコン酸化膜やシリコン酸窒化膜や酸化アルミニウム膜、酸化イットリウム膜、酸化マグネシウム膜などの酸化物が好ましい。そして当該酸化物は絶縁性を有することが望ましい。本発明において絶縁性を有するとは、当該酸化物膜の抵抗率が１０８Ωｃｍ以上であることをいう。
これらの膜は一般的な成膜方法であるプラズマＣＶＤ法やスパッタ法でアモルファス膜を形成しやすく、粒界を有する多結晶膜と比べた場合、水素の透過量を場所に依らず、より均一に制御することが可能である。また、これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物半導体（アモルファスＩＧＺＯ）について、酸化物半導体層上にシリコン酸化膜保護層が有るものとシリコン酸化膜保護層を無いものの抵抗率の比較を行った結果を図３に示す。図３より、シリコン酸化膜の保護層は酸化物半導体上に形成しても酸化物半導体を低抵抗化させない機能を有することがわかる。
また、図４にガラス基板上に形成されたアモルファスＩＧＺＯ上にシリコン酸化膜と水素を含有するシリコン窒化膜を順次形成したときの、アモルファスＩＧＺＯの抵抗率のシリコン酸化膜膜厚依存性を示す。ここで、アモルファスＩＧＺＯの膜厚は３０ｎｍである。また、シリコン酸化膜の膜厚は０ｎｍ、５０ｎｍ、１００ｎｍの３条件である。アモルファスＩＧＺＯとシリコン酸化膜の形成にはスパッタ法を用いた。また、水素を含有するシリコン窒化膜の膜厚は３００ｎｍである。水素を含有するシリコン窒化膜の形成には、プラズマＣＶＤ法を用いた。その際の原料ガスにはＳｉＨ４、ＮＨ３、Ｎ２を用いた。図４より、シリコン酸化膜の膜厚を変化させることで非常に大きい範囲でアモルファスＩＧＺＯの抵抗率を制御できることがわかる。したがって、図３及び図４の結果より、シリコン酸化膜はチャネル保護層として望ましいことがわかる。
ただし、チャネル保護層が積層で形成される場合、酸化物半導体層に直接接しないチャネル保護層に関しては、上記の記述により何ら限定されるものでない。例えば、チャネル保護層を２層にした図２（ａ）に示す構造においては、第２のチャネル保護層１４ｂをシリコン窒化膜で形成しても構わない。この場合、シリコン窒化膜は水素の透過を抑制する機能を有するため、シリコン酸化膜と比べて薄い膜厚での水素の透過量の制御が可能となる。また、このように水素の透過量を調整するためにチャネル保護層を２層以上にしても構わない。
また、チャネル保護層の中央部と端部の最適な膜厚（チャネル保護層の形状）に関しては、基板、下地層、酸化物半導体層、チャネル保護層、層間絶縁層の種類、形成条件、チャネル保護層以外の膜厚などにより大きく異なる。よって、図４に示した膜厚範囲に何ら限定されるものではなく、チャネル保護層中央部に対して、チャネル保護層端部の膜厚が薄いことが重要である。
以上の結果より、チャネル保護層端部の膜厚を中央部に対し薄くすることで、チャネル保護層端部領域下の酸化物半導体の抵抗率をチャネル領域となる中央部領域下の酸化物半導体に対して、小さくすることができることがわかる。さらに、図４に示すシリコン酸化膜の膜厚が０ｎｍである領域下（ソース・ドレイン領域となる）では、さらに酸化物半導体の抵抗率が減少する。これにより、結果として、チャネル領域とソース・ドレイン領域の間（チャネル保護層端部領域下）に中間抵抗領域を形成することができる。
さらに、チャネル保護層端部が順テーパー形状に加工されている場合は、順テーパー領域下の酸化物半導体の水素濃度は直上のチャネル保護層の膜厚に応じて変化する。このとき、チャネル保護層中央部から端部に向かって水素濃度が減少するように連続的に変化し、同様に抵抗率もチャネル保護層中央部から端部に向かって抵抗率が減少するように連続的に変化している。このように連続的に変化させることにより、チャネル領域とソース・ドレイン領域とのコンタクトを良好にするとともに、連続的に変化しない場合と比べて、ソース・ドレイン端の電界集中を抑えることが可能である。
この中間抵抗領域のチャネル長方向の長さは特に制限されないが、下限は基板面内での加工の均一性や制限性などを考慮して決定するのが望ましい。また、チャネル抵抗と比べて中間抵抗領域の抵抗が大きくなった場合、この中間抵抗領域の抵抗により、電流律速が発生してしまう。そのため、長さの上限は、中間抵抗領域による電流律速が発生しない程度の長さに抑えるのが望ましい。
また、この中間抵抗領域の下部にゲート電極が形成されていることにより、ＴＦＴがオン状態のときの中間抵抗領域による電流律速の影響を抑制することが可能である。このような構成をゲートオーバーラップ型ともいう。
（層間絶縁層の形成）
次に、層間絶縁層１５を成膜する。層間絶縁層１５には、プラズマＣＶＤ法により水素を含む原料を用いて形成したシリコン窒化膜やシリコン酸化膜などの絶縁層を用いる。 ここで、層間絶縁層１５には、酸化物半導体層１３に直接形成した際に該酸化物半導体層１３を低抵抗化させる機能が求められる。酸化物半導体は水素を添加することにより低抵抗化させることが可能であるので、層間絶縁層１５として水素を含む絶縁層を用いることが求められる。具体的には、水素を含むシリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜及びこれらの積層膜などが望ましい。また、これらの絶縁層の組成がストイキオメトリーから外れていても問題はない。形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため望ましい。図５に、本発明者らがアモルファスＩＧＺＯ上にプラズマＣＶＤ法により形成されたシリコン窒化膜の有無についてアモルファスＩＧＺＯの抵抗率を比較した結果を示す。図５より、シリコン窒化膜が有する方が有さない方と比べて約１０−８倍抵抗率が減少していることがわかる。よって、プラズマＣＶＤ法によるシリコン窒化膜の形成がアモルファス酸化物半導体を低抵抗化させる機能を有することがわかる。また、窒素を含む原料でも同様の効果が得られることがある。
以上のような層間絶縁層１５を酸化物半導体層１３上に形成することで、該層間絶縁層１５の原料中の水素が該酸化物半導体層１３に拡散され、チャネル保護層１４がない領域の酸化物半導体層１３が低抵抗化する。これにより、ドレイン電極１３ａとソース電極１３ｂが形成される。また、ドレイン電極１３ａとソース電極１３ｂとチャネル領域１３ｃとが同一層内に形成されるため、寄生抵抗の小さいコプラナー構造のＴＦＴが作製できる。
さらに、ゲート電極１１をマスクとした裏面露光を用いた場合、自己整合的に形成されたチャネル保護層１４をマスクとしてドレイン電極１３ａ及びソース電極１３ｂが形成されるので、ゲート電極に対するドレイン・ソース領域の重なりを小さくすることができる。これにより、寄生容量の小さいＴＦＴの作製が可能である。
また、チャネル保護層１４の端部の膜厚が薄い領域下では、中央部よりチャネル保護層１４を水素が透過しやすくなる。よって、チャネル保護層１４領域下の酸化物半導体１３の抵抗率が中央部領域下（チャネル領域１３ｃ）と比べて小さくなる。これにより、チャネル領域１３ｃとドレイン領域１３ａ及びソース領域ｂとの間に、抵抗率がチャネル領域より低く、ドレイン・ソース領域より高い中間抵抗領域１３ｄが形成される。そのため、ドレイン・ソース端の電界集中が緩和し、ＴＦＴのホットキャリア劣化を防止することが可能である。これにより、電気的ストレスによる閾値電圧の変化が小さい酸化物半導体薄膜トランジスタの提供が可能となる。
（ドレイン・ソース配線の形成）
この後、フォトリソグラフィー法とエッチング法を用いてコンタクトホールを形成し、外部との電気的接続を行うためにドレイン配線１６とソース配線１７を形成する。ドレイン・ソース配線層の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、ＣＶＤ法等を用いることができる。電極材料は、良好な電気伝導性を有するものであればどのようなものでもよい。例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金などの金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体を用いることができる。ただし、ドレイン電極１３ａとソース電極１３ｂをそのままドレイン・ソース配線に用いても構わない。
こうして、ボトムゲート型コプラナー構造酸化物半導体ＴＦＴが完成する。本発明においては、このように上記トランジスタを基板上に二次元状に複数配（平面状に縦横に配置）することができる。
（トップゲート型薄膜トランジスタ）
ここでは、図６を用いて、本発明を適用したトップゲート型薄膜トランジスタ及びその製造方法を説明する。
まず、基板１０上に酸化物半導体層１３を形成する。使用する基板１０や形成する酸化物半導体層１３はボトムゲート型のときと同様である。そして、酸化物半導体層１３はフォトリソグラフィー法とエッチング法を用いてパターニングされる。次に酸化物半導体層１３上にボトムゲート型のときと同様の方法でチャネル保護層１４となる絶縁層を形成し、チャネル保護層の端部の膜厚が中央部の膜厚と比べて薄くなるようにパターニングする。この際、ボトムゲート型の場合と同様に２層以上のチャネル保護層を形成していもよい。そして、水素を含む原料を用いて第１の層間絶縁層１５ａを形成する。この際、ドレイン電極１３ａ、ソース電極１３ｂ及び中間抵抗領域１３ｄが同時に形成される。また、このチャネル保護層１４と第１の層間絶縁層１５ａがそれぞれゲート絶縁層１２ａと１２ｂとして機能する。
次に、第１の層間絶縁層１５ａ上にゲート電極１１を形成する。使用する材料及び形成方法はボトムゲート型の時と同様である。この際、酸化物半導体層１３とチャネル保護層１４が重なる領域の上部すべてにゲート電極１１を配する構造の方が、ＴＦＴがオン状態のときの中間抵抗領域１３ｄによる電流律速の影響を抑制することができるため望ましい。さらに、第２の層間絶縁層１５ｂを第１の層間絶縁層１５ａと同様の方法で形成する。また、図７のように、チャネル保護層１４上に直接ゲート電極１１を形成し、層間絶縁層１５を形成してもよい。この場合、チャネル保護層１４がゲート絶縁層１２として機能する。また、この場合、チャネル保護層１４の端部の膜厚が薄い領域（もしくは、順テーパー部）の上部には、ゲート電極１１を形成しない。
そして、フォトリソグラフィー法とエッチング法を用いてコンタクトホールを形成し、外部との電気的接続を行うために、ドレイン配線１６とソース配線１７を形成する。
こうして、トップゲート型コプラナー構造酸化物半導体ＴＦＴが完成する。本発明においては、このように上記トランジスタを基板上に二次元状に複数配（平面状に縦横に配置）することができる。
これより、本発明の薄膜トランジスタを用いた表示装置の実施形態について説明する。
本発明によるＴＦＴの出力端子であるソース配線に、有機エレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に、表示装置の断面図である図８を用いて、具体的な表示装置構成の例を説明する。
図８に示すように、基板１１０上に上述の図１の説明と同様に酸化物半導体ＴＦＴ１２０を形成する。本発明においては、上記酸化物半導体ＴＦＴを基板上に二次元状に複数配する（平面状に縦横に配置）ことができる。まず、酸化物半導体ＴＦＴ１２０上に絶縁層１２８を形成し、コンタクトホールを形成する。次にソース配線１２７に、電極１３０が接続し、電極１３０上に正孔輸送層１３１ａ、発光層１３１ｂを形成する。さらに発光層１３１ｂ上に電極１３２を形成する。かかる構成により、発光層１３１ｂに注入する電流を、ドレイン配線１２６からソース配線１２７にアモルファス酸化物半導体チャネル領域１２３ｃに形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これを酸化物半導体ＴＦＴ１２０のゲート電極１２１の電圧によって制御することができる。ここで、電極１３０、正孔輸送層１３１ａ、発光層１３１ｂ、電極１３２は有機エレクトロルミネッセンス素子を構成する。
あるいは、図９に示すように、ソース配線１２７が延長されて電極１３０を形成し、これを高抵抗層１３３、１３５に挟まれた液晶セルや電気泳動型粒子セル１３４へ電圧を印加する電極１３０とする構成を取ることができる。（図９の構成においては、ソース配線とドレイン配線を明確に区別することはできないが、説明上、電極１３０と接続する配線をソース配線とする。）液晶セルや電気泳動型粒子セル１３４、高抵抗層１３３及び１３５、電極１３０、電極１３２は表示素子を構成する。これら表示素子に印加する電圧を、本図には示していない蓄積容量を介して、ドレイン配線１２６からソース配線１２７にアモルファス酸化物半導体チャネル領域１２３ｃに形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート電極１２１の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性被膜中に封止したカプセルであるなら、高抵抗膜１３３、１３５は不要である。
これより、本発明の実施例についてさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
（実施例１）
本実施例では、図１に示す、チャネル保護層が１層で形成されるボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを作製した。
まず、ガラス基板１０（コーニング社製１７３７）上に、ゲート電極１１を形成するための電極層を電子ビーム蒸着法により成膜した。電極材料にはＴｉ／Ａｕ／Ｔｉを用い、膜厚は５／４０／５ｎｍとした。
その後、フォトリソグラフィー法を用いて電極をパターニングし、ゲート電極１１とした。
次に、スパッタ法を用いてゲート絶縁層１２として膜厚２００ｎｍのシリコン酸化膜を成膜した。該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で形成した。ターゲットは３インチ径のＳｉＯ２を用い、投入ＲＦパワーは４００Ｗとした。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ＝１００％とした。
酸化物半導体層１３には、膜厚３０ｎｍのアモルファスＩＧＺＯを用いた。該酸化物半導体層は、ＲＦスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットは３インチ径のＩｎＧａＺｎＯ４組成を有する多結晶焼結体を用い、投入ＲＦパワーは２００Ｗとした。成膜時の雰囲気は、全圧０．５Ｐａとし、その際のガス流量はＡｒ：Ｏ２＝９５：５とした。その後、フォトリソグラフィー法を用いて酸化物半導体層１３をパターニング形成した。
その上にチャネル保護層１４として、スパッタ法により、膜厚３００ｎｍのシリコン酸化膜を成膜した。該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で形成した。ターゲットは３インチ径のＳｉＯ２を用い、投入ＲＦパワーは４００Ｗとした。シリコン酸化膜成膜時の雰囲気は、全圧０．１Ｐａであり、その際のガス流量はＡｒ：Ｏ２＝５０：５０であった。
そして、フォトリソグラフィー法により、チャネル保護層１４をパターニング形成した。この際のレジストには、ＡＺエレクトロニックマテリアル社のＡＺ１５００（２０ｃｐ）を用いた。プリベークの温度と時間は９０℃、２０分とし、ポストベークの温度と時間は、１２０℃、１０分とした。このときのレジストパターンのテーパー形状は、順テーパーでテーパーの角度は約２０度であった。また、ドライエッチングには、ＲＩＥ（Ｒｉｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いた。エッチングガスにはＣＦ４ガスを用い、投入ＲＦパワー１５０Ｗ、圧力５Ｐａでエッチングを行った。この際のチャネル保護層１４のテーパーは順テーパーでテーパーの角度は約１０度であった。
さらに層間絶縁層１５として、プラズマＣＶＤ法により、膜厚３００ｎｍのシリコン窒化膜を成膜した。このプラズマＣＶＤ法によるシリコン窒化膜の形成時の基板温度は２５０℃とした。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２を用いた。ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２＝１：２．５：２５とした。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとした。また、層間絶縁層１５の形成と同時にチャネル保護層１４の無い領域の酸化物半導体層がドレイン電極１３ａとソース電極１３ｂとなった。さらに、チャネル保護層１４端部の順テーパー領域下の酸化物半導体層が中間抵抗領域１３ｄとなった。そして、フォトリソグラフィー法とエッチング法により、層間絶縁層１５にコンタクトホールを形成した。
次に、ドレイン配線１６及びソース配線１７を形成するための電極層を電子ビーム蒸着により成膜した。電極材料にはＴｉ／Ａｕ／Ｔｉを用い、膜厚は５／３００／５ｎｍとした。その後、フォトリソグラフィー法により、ドレイン配線１６及びソース配線１７をパターニング形成した。
最後に、加熱炉で大気中２００℃、０．５時間のアニール処理を行い、ドライエッチングなどによるダメージを除去した。
以上の工程により、酸化物半導体ＴＦＴが完成した。
本実施例により作製した１８個の酸化物半導体ＴＦＴの伝達特性と出力特性をそれぞれ図１０及び図１１に示す。また、ＴＦＴの電界効果移動度は約５ｃｍ２／Ｖｓ、Ｓ値は約０．１５Ｖ／ｄｅｃａｄｅ、オン・オフ比約１０９であった。
図１０及び図１１からわかるように、本実施例の酸化物半導体ＴＦＴは、寄生抵抗が小さく、電気的ストレスによる閾値電圧変化の小さい良好な特性を示した。
（実施例２）
本実施例では、図２（ａ）に示す、チャネル保護層が２層で形成されるボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを作製した。
まず、実施例１と同様にガラス基板１０上に、ゲート電極１１、ゲート絶縁層１２、酸化物半導体層１３を形成する。
その上に第１のチャネル保護層１４ａとして、スパッタ法により、膜厚１０ｎｍのシリコン酸化膜を成膜する。成膜条件は、実施例１のチャネル保護層１４と同様である。そして、フォトリソグラフィー法とドライエッチング法により、チャネル保護層１４ａをパターニングする。
次に、第２のチャネル保護層１４ｂとして、スパッタ法により、膜厚３００ｎｍのシリコン酸化膜を成膜する。成膜条件は、実施例１のチャネル保護層１４と同様である。そして、フォトリソグラフィー法とドライエッチング法により、チャネル保護層１４ｂをパターニングする。
さらに層間絶縁層１５として、プラズマＣＶＤ法により、膜厚３００ｎｍのシリコン窒化膜を成膜する。成膜条件は、実施例１の層間絶縁層１５と同様である。また、層間絶縁層１５の形成と同時にチャネル保護層１４ａ、ｂの無い領域の酸化物半導体層がドレイン電極１３ａとソース電極１３ｂとなる。さらに、第１のチャネル保護層１４ａのみが存在する領域の膜厚が薄いためにその領域下の酸化物半導体層が中間抵抗領域１３ｄとなる。
そして、実施例１と同様に層間絶縁層１５にコンタクトホールを形成し、ドレイン配線１６、ソース配線１７を形成する。
最後に、実施例１と同様に加熱炉でアニール処理を行い、酸化物半導体ＴＦＴが完成する。
本実施例の酸化物半導体ＴＦＴは、寄生抵抗が小さく、電気的ストレスによる閾値電圧変化の小さい良好な特性を示した。
（実施例３）
本実施例では、図８に示す、ボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを用いた表示装置を製造した。
ここで、酸化物半導体ＴＦＴの製造工程は、前記実施例１と同様である。ただし、図１、２（ａ）〜（ｂ）に記載されるどの酸化物半導体ＴＦＴを用いてもよい。まず、本発明の酸化物半導体ＴＦＴ１２０上にプラズマＣＶＤ法により、シリコン窒化膜の絶縁層１２８を形成する。そして、絶縁層１２８にフォトリゾグラフィー法を用いてコンタクトホールを形成する。そして、ソース配線１２７に絶縁層１２８を介して電極１３０を形成する。電極１３０にはスパッタ法により形成したＩＴＯを用いる。次に電極１３０上に正孔輸送層１３１ａ、発光層１３１ｂを蒸着法により形成する。正孔輸送層１３１ａ、発光層１３１ｂにはそれぞれα‐ＮＰＤ、Ａｌｑ３を用いる。さらに発光層１３１ｂ上に電極１３２を蒸着法により形成する。電極材料にはＭｇＡｇを用いる。
このようにして、図８に示す、有機エレクトロルミネッセンス素子を表示素子とする表示装置を作成した。
（実施例４）
本実施例では、図９に示す、ボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを用いた表示装置を製造した。
ここで、酸化物半導体ＴＦＴの製造工程は、前記実施例１と同様である。ただし、図１、２（ａ）〜（ｂ）に記載されるどの酸化物半導体ＴＦＴを用いてもよい。前記、酸化物半導体ＴＦＴ１２０において、ドレイン配線１２６とソース配線１２７をＩＴＯで置き換え、また、ＩＴＯ膜の島の短辺を１００μｍまで延長する。そして、延長された９０μｍの部分を残し、ドレイン配線１２６及びゲート電極１２１への配線を確保した上で、酸化物半導体ＴＦＴ１２０を絶縁層１２８で被覆する。この上にポリイミド膜１３３を塗布し、ラビング工程を施す。
一方で、同じくプラスチック基板１４０上にＩＴＯ膜１３２とポリイミド膜１３５を形成し、ラビング工程を施したものを用意する。さらに前記酸化物半導体ＴＦＴ１２０を形成した基板１１０と５μｍの空隙を空けて対向させ、ここにネマチック液晶１３４を注入する。さらにこの構造体の両側に一対の偏光板１００、１５０を設ける。ここで、酸化物半導体ＴＦＴのドレイン配線１２６に電圧を印加し、ゲート電極１２１の印加電圧を変化させると、ソース配線１２７から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。またその透過率は、酸化物半導体ＴＦＴ１２０がオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。このようにして、図９に示す、液晶セルを表示素子とする表示装置を作成する。
（実施例５）
本実施例では、実施例４における酸化物半導体ＴＦＴを形成する基板として白色のプラスチック基板１１０を用い、酸化物半導体ＴＦＴ１２０の各電極を金に置き換え、ポリイミド膜１３３、１３５と偏光板１００、１４０を廃する構成とした。そして、白色のプラスチック基板１１０と透明のプラスチック基板１５０の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセル１３４を充填させる構成とする。この構成の表示装置の場合、本発明の酸化物半導体ＴＦＴによって、延長されたドレイン配線と上部のＩＴＯ膜間の電圧が制御され、カプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたソース配線領域の反射率を制御することで表示を行うことができる。
（実施例６）
本実施例では、図６に示すトップゲート型コプラナー構造の酸化物半導体ＴＦＴを作製した。
まずガラス基板１０上に酸化物半導体層１３を形成する。酸化物半導体層１３の形成方法は、実施例１と同様である。その後、フォトリソグラフィー法を用いて酸化物半導体層１３をパターニング形成する。
その上にチャネル保護層１４として、スパッタ法により、膜厚３００ｎｍのシリコン酸化膜を成膜する。そして、フォトリソグラフィー法により、チャネル保護層１４をパターニング形成する。この際、チャネル保護層１４は実施例１と同様の方法でパターニングされ、順テーパー形状となる。
さらに第１の層間絶縁層１５ａとして、プラズマＣＶＤ法により、膜厚２００ｎｍのシリコン窒化膜を成膜する。成膜条件は、実施例１の層間絶縁層１５と同様である。また、層間絶縁層１５の形成と同時にチャネル保護層１４の無い領域の酸化物半導体層がドレイン電極１３ａとソース電極１３ｂとなる。さらに、チャネル保護層１４のみが存在する領域の膜厚が薄いために、その領域下の酸化物半導体層が中間抵抗領域１３ｄとなる。このチャネル保護層１４と第１の層間絶縁層１５ａが、それぞれ第１のゲート絶縁層１２ａ及び第２のゲート絶縁層１２ｂとして機能する。
その上にゲート電極１１として、スパッタ法により１００ｎｍのＭｏを成膜する。そして、フォトリソグラフィー法により、ゲート電極１１をパターニング形成する。
さらに、第２の層間絶縁層１５ｂとして、プラズマＣＶＤ法により、膜厚３００ｎｍのシリコン窒化膜を成膜する。そして、実施例１と同様に第１の層間絶縁層１５ａ及び第２の層間絶縁層１５ｂにコンタクトホールを形成し、ドレイン配線１６、ソース配線１７を形成する。最後に、実施例１と同様に加熱炉でアニール処理を行い、酸化物半導体ＴＦＴが完成する。
本実施例の酸化物半導体ＴＦＴは、寄生抵抗が小さく、電気的ストレスによる閾値電圧変化の小さい良好な特性を示す。
本発明の酸化物半導体ＴＦＴは、液晶ディスプレイや有機ＥＬディスプレイのスイッチング素子や駆動素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温で形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグ、フレキシブルセンサーなどに幅広く応用することができる。
本発明のボトムゲート型コプラナー構造酸化物半導体ＴＦＴの一実施形態を模式的に示す図である。 チャネル保護層を２層有するボトムゲート型コプラナー構造酸化物半導体ＴＦＴの実施形態を模式的に示す図である。 シリコン酸化膜保護層の有無によるアモルファスＩＧＺＯ酸化物半導体の抵抗率の変化を示す図である。 アモルファスＩＧＺＯ酸化物半導体の抵抗率変化のシリコン酸化膜保護層膜厚依存性を示す図である。 シリコン窒化膜絶縁層の有無によるアモルファスＩＧＺＯ酸化物半導体の抵抗率変化を示す図である。 本発明のトップゲート型コプラナー構造酸化物半導体ＴＦＴの一実施形態を模式的に示す図である（ゲートオーバーラップ有）。 本発明のトップゲート型コプラナー構造酸化物半導体ＴＦＴの一実施形態を模式的に示す図である（ゲートオーバーラップ無）。 本発明に係る表示装置の一例の断面図である。 本発明に係る表示装置の他の例の断面図である。 本発明のチャネル保護層を有するボトムゲート型コプラナー構造酸化物半導体ＴＦＴの伝達特性をドレイン電圧＝１２Ｖの条件で測定した結果を示す図である。 本発明のチャネル保護層を有するボトムゲート型コプラナー構造酸化物半導体ＴＦＴの伝達特性をゲート電圧＝５、１０、１５、２０Ｖの条件で測定した結果を示す図である。
符号の説明
１０ 基板
１１ ゲート電極
１２ ゲート絶縁層
１２ａ 第１のゲート絶縁層
１２ｂ 第２のゲート絶縁層
１３ 酸化物半導体層
１３ａ ドレイン電極（領域）
１３ｂ ソース電極（領域）
１３ｃ チャネル領域
１３ｄ 中間抵抗領域
１４ チャネル保護層
１４ａ 第１のチャネル保護層
１４ｂ 第２のチャネル保護層
１５ 層間絶縁層
１５ａ 第１の層間絶縁層
１５ｂ 第２の層間絶縁層
１６ ドレイン配線
１７ ソース配線
１００ 偏光板
１１０ 基板
１２０ 酸化物半導体ＴＦＴ
１２１ ゲート電極
１２２ ゲート絶縁層
１２３ 酸化物半導体層
１２３ａ ドレイン電極（領域）
１２３ｂ ソース電極（領域）
１２３ｃ チャネル領域
１２４ チャネル保護層
１２５ 層間絶縁層
１２６ ドレイン配線
１２７ ソース配線
１２８ 絶縁層
１３０ 電極
１３１ａ ホール輸送層
１３１ｂ 発光層
１３２ 電極
１３３ 高抵抗層又はポリイミド膜
１３４ ネマチック液晶又は電気泳動型粒子セル
１３５ 高抵抗層又はポリイミド膜
１４０ 基板
１５０ 偏光板

Claims (17)

  1. 基板の上に、ゲート電極と、ゲート絶縁層と、ソース電極とドレイン電極とチャネル領域とからなる酸化物半導体層と、チャネル保護層と、層間絶縁層と、を少なくとも有する薄膜トランジスタであって、
    前記チャネル保護層は１層以上で形成され、そのうち前記酸化物半導体層と接する層は酸化物からなり、該チャネル保護層の端部の膜厚が該チャネル保護層の中央部の膜厚と比べ薄く、かつ、前記層間絶縁層は水素を含有しており、該層間絶縁層と直接接している該酸化物半導体層の領域がソース及びドレイン電極をなしていることを特徴とする薄膜トランジスタ。
  2. 前記チャネル保護層は１層からなっており、及び順テーパー形状に加工されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記チャネル保護層における順テーパー領域下の酸化物半導体層の水素濃度は、チャネル保護層中央部から端部に向かって濃度が減少するように連続的に変化することを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記チャネル保護層は第１のチャネル保護層と第２のチャネル保護層の２層からなっており、該第１のチャネル保護層の上に該第２のチャネル保護層が積層した構造をしていることを特徴とする請求項１に記載の薄膜トランジスタ。
  5. 前記チャネル保護層と前記酸化物半導体層が重なる領域の上部または下部にゲート電極が形成されていることを特徴とする請求項１から４のいずれか１項に記載の薄膜トランジスタ。
  6. 前記酸化物半導体は、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含むアモルファス酸化物半導体であることを特徴とする請求項１から５のいずれか１項に記載の薄膜トランジスタ。
  7. 前記酸化物半導体は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物のいずれかであることを特徴とする請求項６に記載の薄膜トランジスタ。
  8. 前記層間絶縁層は、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜、又はそれらの積層膜のいずれかであることを特徴とする請求項１から７のいずれか１項に記載の薄膜トランジスタ。
  9. 前記ドレイン電極と前記チャネル領域の間、及び前記ソース電極と該チャネル領域の間には、中間抵抗領域が形成されており、該中間抵抗領域の抵抗率は該チャネル領域の抵抗率より低く、該ドレイン電極及びソース電極の抵抗率よりは高いことを特徴とする請求項１から８のいずれか１項に記載の薄膜トランジスタ。
  10. 基板の上に、ゲート電極と、ゲート絶縁層と、ソース電極とドレイン電極とチャネル領域とからなる酸化物半導体層と、チャネル保護層と、層間絶縁層と、を少なくとも有する薄膜トランジスタの製造方法であって、
    前記基板の上に、前記ゲート電極を形成する工程と、
    前記ゲート電極を有する前記基板の上に、前記ゲート絶縁層を形成する工程と、
    前記ゲート絶縁層の上に、前記酸化物半導体層を形成する工程と、
    前記酸化物半導体の上に絶縁層を形成し、該絶縁層をエッチングすることで、前記酸化物半導体のチャネル領域を覆うように、端部の膜厚が中央部の膜厚と比べ薄くなっている前記チャネル保護層を形成する工程と、
    前記チャネル保護層が形成された前記酸化物半導体層及びゲート絶縁層の上に、水素を含有する層間絶縁層を形成することで、ソース電極及びドレイン電極を形成する工程と、
    を少なくとも有することを特徴とする薄膜トランジスタの製造方法。
  11. 前記チャネル保護層を形成する工程において、該チャネル保護層は順テーパー状に形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
  12. 前記チャネル保護層を形成する工程において、前記エッチングは酸化性ガスが含まれる雰囲気でなされることを特徴とする請求項１１に記載の薄膜トランジスタの製造方法。
  13. 前記チャネル保護層を形成する工程において、該チャネル保護層は、前記絶縁層の成膜とパターニングを繰り返すことによって、積層をなすように形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
  14. 少なくとも基板の上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であって、
    前記薄膜トランジスタは、請求項１から１３のいずれか１項に記載の薄膜トランジスタであることを特徴とする表示装置。
  15. 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項１４に記載の表示装置。
  16. 前記表示素子は、液晶セルであることを特徴とする請求項１４に記載の表示装置。
  17. 前記基板の上に前記表示素子及び前記薄膜トランジスタが二次元状に複数配されていることを特徴とする請求項１４から１６のいずれか１項に記載の表示装置。
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