KR102106030B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체막을 포함한 트랜지스터에서, 전기 특성이 안정된 트랜지스터를 제공한다. 트랜지스터에서, 가열에 의해 산소 방출이 가능한 산화막 위에, 적어도 산화막으로부터의 산소의 방출을 억제할 수 있는 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성한다. 이러한 적층형의 산화물 반도체막의 구성으로 함으로써, 제 2 산화물 반도체막의 형성 시에 산화막으로부터 산소의 방출을 억제하고, 그 후의 열 처리에서 산화막으로부터 산소를 방출시킨다. 따라서, 제 1 산화물 반도체막을 통과하여 제 2 산화물 반도체막에 산소의 공급을 적합하게 행하는 것이 가능하게 된다. 제 2 산화물 반도체막에 산소를 공급함으로써, 산소 결손의 발생이 억제되어 전기 특성이 안정된 것이 된다.
Description
본 발명은 산화물 반도체를 포함하는 반도체 장치에 관한 것이다.
본 명세서에서 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고; 트랜지스터, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치의 범주에 포함된다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 이 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 다른 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질의 산화물 반도체막을 포함한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체막을 포함한 트랜지스터는 비정질 실리콘막을 포함한 트랜지스터보다 동작이 빠르고(전계 효과 이동도가 높다고도 함), 다결정 실리콘막을 포함한 트랜지스터보다 제조가 용이하다는 특징을 갖고 있다.
그러나, 산화물 반도체막을 포함한 트랜지스터는 몇 가지 문제가 지적되고 있다. 그 하나로서 트랜지스터의 전기 특성의 불안정함이 있다. 구체적으로는 가시광 또는 자외광의 조사나, 바이어스-열 스트레스 시험(BT 스트레스 시험이라고도 함)에 의해, 트랜지스터의 문턱값 전압이 마이너스 측으로 시프트하여, 트랜지스터가 노멀리 온(normally on)의 경향을 나타내는 것이 지적되고 있다. 이 원인의 하나로서 산화물 반도체막 중의 산소 결손 등을 들 수 있다.
예를 들면, 산화물 반도체막이 비정질(amorphous)이면, 산화물 반도체막 중의 금속 원자와 산소 원자의 결합 상태는 질서화되지 않고; 산소 결손이 생기기 쉬운 상태에 있다고 할 수 있다. 그 때문에, 산화물 반도체막의 전기 특성(예를 들면, 전기 전도도)이 변화될 우려가 있다. 그리고, 이러한 산화물 반도체막을 이용한 트랜지스터에서는 트랜지스터의 전기 특성의 변동 요인이 되어, 상기 트랜지스터를 포함한 반도체 장치의 신뢰성을 저하시키게 된다.
산화물 반도체막 중에 발생한 산소 결손을 저감하는 방법의 하나로서 산화물 반도체막의 근방에 형성된 산화막 등으로부터 상기 산화물 반도체막에 산소를 공급하여, 산소 결손을 보충하는 방법 등을 들 수 있다. 그러나, 제조 공정에서, 가열 처리 등에 의해 산화물 반도체막의 형성 전(바꿔 말하면, 산화물 반도체막에 산소를 공급하기 전)에, 산화물 반도체막의 근방에 형성된 산화막 등으로부터 산소가 방출되게 되어, 산화물 반도체막에 산소의 공급을 충분히 행할 수 없을 우려가 있다.
이러한 문제를 감안하여, 본 발명의 일 양태에서는 산화물 반도체막을 포함하고, 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제의 하나로 한다.
가열에 의해 산소 방출이 가능한 산화막 위에, 적어도 산화막으로부터의 산소의 방출을 억제할 수 있는 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성한다. 이러한 적층형의 산화물 반도체막의 구성으로 함으로써, 제 2 산화물 반도체막의 형성 시에 산화막으로부터 산소의 방출을 억제하고, 그 후의 열 처리에서 산화막으로부터 산소를 방출시킨다. 따라서, 산소가 제 1 산화물 반도체막을 통과하여 제 2 산화물 반도체막에 산소의 공급을 적합하게 행하는 것이 가능하게 된다. 제 2 산화물 반도체막에 산소를 공급함으로써, 산소 결손의 발생이 억제되어 전기 특성이 안정된 것이 된다.
제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 아연을 포함하는 산화물막이다; 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다. 그 때문에, 제 2 산화물 반도체막은 동종의 재료인 제 1 산화물 반도체막 위에 형성되고, 제 1 산화물 반도체막과의 계면으로부터 성장하는 결정을 갖는 막으로 할 수 있다. 보다 상세하게는 이하와 같다.
본 발명의 일 양태는 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막과 중첩하는 영역에 형성된 게이트 전극을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
본 명세서 등에 있어서 함유율이란, 각 막 중에 포함되는 성분의 비율을 나타내고, 특히 제 1 산화물 반도체막 및 제 2 산화물 반도체막에서 언급하는 경우가 많다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막과 중첩하는 영역에 형성된 게이트 전극과; 게이트 전극 위에 형성된 보호 절연막과; 보호 절연막 위에 형성된 층간 절연막과; 층간 절연막 위에 형성되고, 제 2 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막과 중첩하는 영역에 형성된 게이트 전극과; 게이트 전극 위에 형성된 보호 절연막과; 보호 절연막 위에 형성된 층간 절연막과; 게이트 절연막, 보호 절연막, 및 층간 절연막에 형성된 제 1 개구 및 제 2 개구와; 제 1 개구 및 제 2 개구에 충전되고, 제 2 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막과 중첩하는 영역에 형성된 게이트 전극과; 게이트 전극과 중첩하는 영역에 형성된 절연막과; 채널 길이 방향의 단면에서, 게이트 전극 및 절연막의 측면에 형성된 사이드 월 절연막과; 사이드 월 절연막에 접촉하여 형성되고, 제 2 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극과; 적어도 소스 전극 및 드레인 전극 위에 형성된 보호 절연막 및 층간 절연막을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막과 중첩하는 영역에 형성된 게이트 전극과; 채널 길이 방향의 단면에서, 제 2 산화물 반도체막의 한쪽 측면과 접촉하는 소스 전극과 제 2 산화물 반도체막의 다른 한쪽 측면과 접촉하는 드레인 전극과; 게이트 전극의 한쪽 측면에 형성된 제 1 도전막과; 게이트 전극의 다른 한쪽 측면에 형성된 제 2 도전막과; 제 1 도전막 및 제 2 도전막의 측면에 형성된 사이드 월 절연막과; 적어도 게이트 전극, 소스 전극 및 드레인 전극 위에 형성된 보호 절연막 및 층간 절연막을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
상기 구성에서, 제 1 도전막의 적어도 일부는 게이트 절연막을 사이에 끼우고 소스 전극 위에 형성되고, 제 2 도전막의 적어도 일부는 게이트 절연막을 사이에 끼우고 드레인 전극 위에 형성되면 바람직하다.
이와 같이, 게이트 전극에 접촉하여 제 1 도전막 및 제 2 도전막을 형성함으로써, 게이트 절연막을 사이에 끼우고 소스 전극 및 드레인 전극과 중첩하는 영역(Lov 영역이라고도 함)을 가질 수 있다. 따라서, 미세화에 수반하는 온 전류의 저하를 억제할 수 있다.
본 발명의 다른 일 양태는 산화막 위에 형성된 제 1 산화물 반도체막을 포함하는 반도체 장치이고; 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막과; 제 2 산화물 반도체막 위에 형성된 게이트 절연막과; 게이트 절연막과 접촉하고, 제 2 산화물 반도체막의 상면 및 측면을 덮는 게이트 전극과; 게이트 전극 위에 형성된 보호 절연막 및 층간 절연막과; 채널 길이 방향의 단면에서, 층간 절연막, 보호 절연막, 게이트 절연막, 및 제 2 산화물 반도체막을 관통하는 개구부에서, 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, 제 1 산화물 반도체막은 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높다.
상기 각 구성에서, 소스 전극 및 드레인 전극은 화학적 기계적 연마 처리에 의해 평탄화된 표면을 갖고 있으면 바람직하다.
화학적 기계적 연마 처리에 의해 평탄화된 표면을 갖는 소스 전극 및 드레인 전극은 형성 시에, 레지스트 마스크를 이용한 에칭 처리를 이용하지 않기 때문에, 소스 전극 및 드레인 전극의 채널 길이 방향의 폭이 미세화되어 있는 경우에도 정밀한 가공을 정확하게 행할 수 있다.
상기 각 구성에서, 제 1 산화물 반도체막은 저저항 영역 및 고저항 영역을 포함하여, 적어도 제 2 산화물 반도체막보다 외측에 고저항 영역이 위치하면 바람직하다.
제 2 산화물 반도체막보다 외측에 형성된 제 1 산화물 반도체막의 고저항 영역은 각 트랜지스터 간의 분리층으로서 기능한다. 이러한 구성으로 함으로써 인접하는 트랜지스터 간이 전기적으로 접속되는 것을 억제할 수 있다.
상기 각 구성에서, 제 2 산화물 반도체막은 채널 영역, 및 채널 영역에 접촉하는 한 쌍의 저저항 영역을 포함하면 바람직하다. 제 2 산화물 반도체막의 채널 영역에 접촉하는 한 쌍의 저저항 영역을 형성함으로써, 제 2 산화물 반도체막과, 소스 전극 및 드레인 전극과의 접촉 저항을 저감시킬 수 있다.
상기 각 구성에서, 제 2 산화물 반도체막은 채널 폭 방향의 양측에 고저항 영역을 포함하면 바람직하다. 제 2 산화물 반도체막의 채널 폭 방향의 양측에 고저항 영역을 형성함으로써, 제 2 산화물 반도체막에 형성되는 기생 채널의 생성을 억제할 수 있다.
상기 각 구성에서, 제 1 산화물 반도체막은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐보다 크고, 제 2 산화물 반도체막은 막 중의 인듐의 함유율이 갈륨의 함유율보다 크면 바람직하다. 제 2 산화물 반도체막의 막 중의 인듐의 함유율이 갈륨의 함유율보다 크면 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다.
상기 각 구성에서, 제 1 산화물 반도체막은 In：Ga：Zn = 1：1：1 또는 In：Ga：Zn = 1：3：2의 원자수비의 산화물을 이용하여 형성되고, 제 2 산화물 반도체막은 In：Ga：Zn = 3：1：2의 원자수비의 산화물을 이용하여 형성되면 바람직하다.
상기 각 구성에서, 제 2 산화물 반도체막은 결정부를 포함하고, 결정부는 c축이 제 2 산화물 반도체막의 피형성면의 법선 벡터에 평행한 방향으로 정렬되면 바람직하다. 제 2 산화물 반도체막이 결정부를 포함함으로써, 제 2 산화물 반도체막 중의 금속 원자와 산소 원자의 결합 상태가 질서화되어, 산소 결손의 발생을 억제할 수 있다.
상기 각 구성에서, 보호 절연막은 산화 알루미늄막이며, 산화 알루미늄의 막 밀도가 3.2 g/cm3 이상이면 바람직하다. 보호 절연막으로서 이러한 산화 알루미늄막을 이용함으로써, 제 2 산화물 반도체막에 침입하는 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과를 얻을 수 있다.
산화물 반도체막을 포함한 트랜지스터에서, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
도 1의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 2의 (A) 내지 도 2의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 3의 (A) 내지 도 3의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 4의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 5의 (A) 내지 도 5의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 7의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 8의 (A) 내지 도 8의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 9의 (A)는 반도체 장치의 제작 공정의 일례를 나타내는 평면도, 및 단면도.
도 10의 (A)는 반도체 장치의 제작 공정의 일례를 나타내는 평면도, 및 단면도.
도 11의 (A) 내지 도 11의 (D)은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 12의 (A) 내지 도 12의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 13의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 14의 (A) 내지 도 14의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 15의 (A) 내지 도 15의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 16의 (A) 내지 도 16의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 17의 (A) 및 도 17의 (B)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 18의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 19의 (A) 내지 도 19의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 20의 (A) 내지 도 20의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 21의 (A) 내지 도 21의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 22의 (A) 내지 도 22의 (C)는 반도체 장치의 한 형태를 나타내는 단면도, 평면도 및 회로도.
도 23의 (A) 및 도 23의 (B)는 반도체 장치의 한 형태를 나타내는 회로도 및 사시도.
도 24의 (A)는 반도체 장치의 한 형태를 나타내는 단면도 및 평면도.
도 25의 (A) 및 도 25의 (B)는 반도체 장치의 한 형태를 나타내는 회로도.
도 26은 반도체 장치의 한 형태를 나타내는 블럭도.
도 27은 반도체 장치의 한 형태를 나타내는 블럭도.
도 28은 반도체 장치의 한 형태를 나타내는 블럭도.
도 29는 스퍼터링 타겟의 제작 공정을 나타내는 플로차트.
도 2의 (A) 내지 도 2의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 3의 (A) 내지 도 3의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 4의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 5의 (A) 내지 도 5의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 7의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 8의 (A) 내지 도 8의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 9의 (A)는 반도체 장치의 제작 공정의 일례를 나타내는 평면도, 및 단면도.
도 10의 (A)는 반도체 장치의 제작 공정의 일례를 나타내는 평면도, 및 단면도.
도 11의 (A) 내지 도 11의 (D)은 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 12의 (A) 내지 도 12의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 13의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 14의 (A) 내지 도 14의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 15의 (A) 내지 도 15의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 16의 (A) 내지 도 16의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 17의 (A) 및 도 17의 (B)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 18의 (A)는 반도체 장치의 일 양태를 나타내는 평면도, 및 단면도.
도 19의 (A) 내지 도 19의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 20의 (A) 내지 도 20의 (D)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 21의 (A) 내지 도 21의 (C)는 반도체 장치의 제작 공정의 일례를 나타내는 단면도.
도 22의 (A) 내지 도 22의 (C)는 반도체 장치의 한 형태를 나타내는 단면도, 평면도 및 회로도.
도 23의 (A) 및 도 23의 (B)는 반도체 장치의 한 형태를 나타내는 회로도 및 사시도.
도 24의 (A)는 반도체 장치의 한 형태를 나타내는 단면도 및 평면도.
도 25의 (A) 및 도 25의 (B)는 반도체 장치의 한 형태를 나타내는 회로도.
도 26은 반도체 장치의 한 형태를 나타내는 블럭도.
도 27은 반도체 장치의 한 형태를 나타내는 블럭도.
도 28은 반도체 장치의 한 형태를 나타내는 블럭도.
도 29는 스퍼터링 타겟의 제작 공정을 나타내는 플로차트.
이하에서는 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
단, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 돕기 위해, 실제 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
본 명세서 등에서 「제 1」, 「제 2」, 「제 3」 등의 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수치적으로 한정하는 것이 아니라는 것을 부기한다.
단, 본 명세서 등에서 「위」나 「아래」의 용어는 구성 요소의 위치 관계가 「바로 위쪽」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연막 위의 게이트 전극」의 표현의 경우, 게이트 절연막과 게이트 전극과의 사이에 다른 구성 요소가 있는 것을 의미한다.
또한, 본 명세서 등에서 「전극」이나 「배선」의 용어는 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대 또한 마찬가지이다. 또한, 「전극」이나 「배선」의 용어는 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
「소스」나 「드레인」의 기능은 예를 들면, 다른 극성의 트랜지스터를 이용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는 「소스」나 「드레인」의 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
단, 본 명세서 등에서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 가지려면」, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는 반도체 장치, 및 반도체 장치의 제작 방법의 한 형태를, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 도 3의 (A) 내지 도 3의 (D)를 이용하여 설명한다.
＜반도체 장치의 구성예 1＞
도 1의 (A) 내지 도 1의 (C)에, 반도체 장치의 일례로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도를 나타낸다. 도 1의 (A)는 평면도이며, 도 1의 (B)는 도 1의 (A)의 X1-Y1에 따른 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)의 V1-W1에 따른 단면도에 상당한다. 단, 도 1의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)을 생략하였다.
도 1의 (A) 내지 도 1의 (C)에 도시하는 반도체 장치는 산화막(104)과; 산화막(104) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩되는 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되며, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 높다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
여기서, 제 1 산화물 반도체막(106)을 형성하지 않는 구성을 생각한다. 그 때 제 2 산화물 반도체막(108)은 산화막(104) 위에 직접 형성되게 된다. 예를 들면, 제 2 산화물 반도체막(108)을 400℃ 등의 가열 성막을 행하면, 제 2 산화물 반도체막(108)의 형성 전에 산화막(104)으로부터 산소가 방출된다. 그 결과, 제 2 산화물 반도체막(108)의 형성 후에 산화막(104)으로부터 방출되는 산소의 양이 적어지게 되어, 제 2 산화물 반도체막(108)으로 산소 공급을 충분히 행할 수 없게 된다. 또한, 산화막(104)이 제 2 산화물 반도체막(108)과 다른 재료인 경우, 예를 들면, 산화막(104)이 산화 실리콘막인 경우, 제 2 산화물 반도체막(108)의 막 중에 산화막(104)의 구성 원소인 실리콘이 불순물로서 혼입되어, 제 2 산화물 반도체막(108)의 결정화를 저해할 우려가 있다.
그러나, 본 실시형태에 나타내는 구성으로 함으로써, 예를 들면, 산화막(104)의 형성 후에, 제 1 산화물 반도체막(106)은 낮은 온도(예를 들면, 실온 이상 200℃ 이하)에서 형성하고, 제 2 산화물 반도체막(108)은 높은 온도(예를 들면, 250℃ 이상 500℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하)에서 형성함으로써, 제 1 산화물 반도체막(106)에 의해 산화막(104)으로부터 방출되는 산소를 억제할 수 있다. 또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성되기 때문에, 제 2 산화물 반도체막(108)의 막 중에 혼입되는 불순물이 없거나, 또는 혼입되는 불순물이 매우 적다. 따라서, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 또한, 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시킨다는 뛰어난 효과를 얻는다.
제 2 산화물 반도체막(108)의 결정성이 향상됨으로써, 제 2 산화물 반도체막 중의 금속 원자와 산소 원자의 결합 상태가 질서화되어 산소 결손의 발생을 억제할 수 있다. 산소 결손이 발생했다고 하더라도, 산화막(104)으로부터의 산소의 공급에 의해, 산소 결손을 보충하는 것이 가능하게 된다.
단, 제 1 산화물 반도체막(106)에 있어서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능시킨다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않는 구성으로 한 경우, 인접하는 트랜지스터 사이가 전기적으로 접속될 우려가 있기 때문이다.
게이트 전극(112) 위에 형성된 보호 절연막(114)과, 보호 절연막(114) 위에 형성된 층간 절연막(116)과, 층간 절연막(116) 위에 형성되고, 제 2 산화물 반도체막(108)과 전기적으로 접속된 소스 전극(118a), 및 드레인 전극(118b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a), 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
여기서, 본 발명의 반도체 장치에 포함될 수 있는 각 구성 요소에 대하여, 그 상세한 설명에 대하여 이하에 기재한다.
[기판의 상세한 설명]
기판(102)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열 처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용하는 것도 가능하다.
[산화막의 상세한 설명]
산화막(104)은 기판(102)으로부터의 수소, 수분 등의 불순물 원소의 확산을 방지하는 효과가 있고, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막으로부터 선택된 하나, 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다. 또한, 산화막(104)의 그 외의 효과로서는 후에 형성되는 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 산소를 공급하는 효과가 있으면 바람직하다. 예를 들면, 산화막(104)으로서 산화 실리콘막을 이용한 경우, 상기 산화막(104)을 가열함으로써 산소의 일부를 이탈시킬 수 있으므로, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 산소를 공급하여, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 중의 산소 결손을 보충할 수 있다.
특히, 산화막(104) 중에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 산화막(104)으로서 SiO2 ＋α(단,α＞0)로 나타내어지는 산화 실리콘막을 이용하는 것이 바람직하다. 이러한 산화 실리콘막을 산화막(104)으로서 이용함으로써, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 산소를 공급할 수 있다.
[제 1 산화물 반도체막의 상세한 설명]
제 1 산화물 반도체막(106)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, In-Ga-Zn계 산화물(IGZO라고도 표기함)을 이용하여 형성될 수 있다. 단, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. 예를 들면, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물을 이용할 수 있다.
제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 인듐의 함유율이 낮고, 갈륨의 함유율이 크다. 또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 높다. 즉, 함유율이 In≤Ga의 조성이 되는 산화물을 이용하면 좋다. 예를 들면, In：Ga：Zn = 1：1：1, 또는 In：Ga：Zn = 1：3：2의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
또한, 제 1 산화물 반도체막(106)의 형성 방법으로서는 스퍼터링법, ALD(Atomic Layer Deposition)법, 증착법, 도포법 등을 이용할 수 있다. 제 1 산화물 반도체막(106)의 막 두께는 5 nm보다 크고 200 nm 이하로 하고, 바람직하게는 10 nm 이상 30 nm 이하로 한다. 제 1 산화물 반도체막(106)은 단결정, 다결정(폴리 크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
[제 2 산화물 반도체막의 상세한 설명]
제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막이며, In-Ga-Zn계 산화물(IGZO라고도 표기함)을 이용하여 형성될 수 있다. 단, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn 이외의 금속 원소를 포함해도 좋다. 예를 들면, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물을 이용할 수 있다.
제 2 산화물 반도체막(108)은 제 1 산화물 반도체막(106)보다 인듐의 함유율이 크고, 또한 갈륨의 함유율이 작다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 즉, 함유율이 In＞Ga의 조성이 되는 산화물을 이용하면 좋다. 예를 들면, In：Ga：Zn = 3：1：2, 또는 In：Ga：Zn = 2：1：3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
또한, 제 2 산화물 반도체막(108)의 형성 방법으로서는, 스퍼터링법, ALD법, 증착법, 도포법 등을 이용할 수 있다. 제 2 산화물 반도체막(108)의 막 두께는 5 nm보다 크고 200 nm 이하로 하고, 바람직하게는 10 nm 이상 30 nm 이하로 한다. 제 2 산화물 반도체막(108)은 단결정, 다결정(폴리 크리스탈이라고도 함), 또는 미결정 등의 결정성을 갖는 구조로 하는 것이 바람직하다.
또한, 제 2 산화물 반도체막(108)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다. CAAC-OS막은 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부가 포함되는 결정-비정질 혼상 구조의 산화물 반도체막이다. 단, 상기 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인 것이 많다. 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 볼 때 삼각형 모양 또는 육각형 모양의 원자 배열이 형성되고, c축에 수직인 방향으로부터 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 단, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서, 간단히 "수직"이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 "평행"이라고 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS막에서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 단, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행하는 것에 의해 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성의 변동이 작다. 문턱값의 변동, 및 편차를 억제할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
결정부, 또는 결정성을 갖는 산화물 반도체에서는 보다 벌크 내 결함을 저감시킬 수 있다. 또한 결정부, 또는 결정성을 갖는 산화물 반도체막 표면의 평탄성을 높이는 것에 의해, 이 산화물 반도체를 포함한 트랜지스터는 비정질 상태의 산화물 반도체를 포함한 트랜지스터 이상의 전계 효과 이동도를 얻을 수 있다. 산화물 반도체막 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는 평균 면 조도(Ra)가 0.15 nm 이하, 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
단, Ra는 JISB0601에 의해 정의되는 산술 평균 조도를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이다. 또한, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
여기서, 지정면이란, 조도 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역으로 한다. 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정할 수 있다.
제 2 산화물 반도체막(108)으로서 CAAC-OS막을 이용하는 경우, 이 CAAC-OS막을 형성하는 방법으로서는 3가지를 예로 들고 있다. 첫 번째는 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막의 성막을 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 두 번째는 산화물 반도체막을 얇은 막 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열 처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이, 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 세 번째는 첫 번째층의 산화물 반도체막을 얇게 성막한 후, 200℃ 이상 700℃ 이하의 열 처리를 행하고, 두 번째층의 산화물 반도체막의 성막을 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
기판(102)을 가열하면서 성막함으로써, 성막한 제 2 산화물 반도체막(108)에 포함되는 수소나 물 등의 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감되기 때문에 바람직하다. 또한, 제 2 산화물 반도체막(108)을, ALD법, 증착법, 도포법 등으로 형성해도 좋다.
단, 제 2 산화물 반도체막(108)으로서 CAAC-OS막 이외의 결정성을 갖는 산화물 반도체막(단결정 또는 미결정)을 형성하는 경우에는 성막 온도는 특별히 한정되지 않는다.
제 2 산화물 반도체막(108)은 에너지 갭이 2.8 eV 내지 3.2 eV이며, 실리콘의 에너지 갭 1.1 eV와 비교하여 크다. 제 2 산화물 반도체막(108)의 소수 캐리어 밀도는 1×10-9/cm3이며, 실리콘의 진성 캐리어 밀도의 1×1011/cm3와 비교하여 매우 작다.
제 2 산화물 반도체막(108)의 다수 캐리어(전자)는 트랜지스터의 소스로부터 흐를 뿐이다. 또한, 채널 형성 영역을 완전 공핍화하는 것이 가능하다. 따라서, 트랜지스터의 오프 전류를 매우 작게 하는 것이 가능하다. 제 2 산화물 반도체막(108)을 포함한 트랜지스터의 오프 전류는 실온에서, 10yA/μm 이하, 85℃∼95℃에서도, 1yA/μm 이하가 되어 매우 작다.
본 명세서에서 오프 전류란, n채널형 트랜지스터의 경우, 드레인 전극을 소스 전극과 게이트 전극보다 높은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 V 이하일 때, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 또는 p채널형 트랜지스터의 경우, 드레인 전극을 소스 전극과 게이트 전극보다 낮은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 V 이상일 때, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다.
또한, 제 2 산화물 반도체막(108)을 포함한 트랜지스터는 S값이 작아져, 이상적인 값을 얻을 수 있다. 상기 트랜지스터는 신뢰성이 높다.
[게이트 절연막의 상세한 설명]
게이트 절연막(110)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막 등을 이용하여 형성될 수 있다. 게이트 절연막(110)은 제 2 산화물 반도체막(108)과 접촉하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(110)은 막 중에 적어도 화학량론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하다. 예를 들면, 게이트 절연막(110)으로서 산화 실리콘막을 이용하는 경우에는 SiO2 ＋α(단,α＞0)로 하는 것이 바람직하다. 이 산화 실리콘막을 게이트 절연막(110)으로서 이용함으로써, 제 2 산화물 반도체막(108)에 산소를 공급할 수 있고, 전기 특성을 양호하게 할 수 있다.
게이트 절연막(110)은, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy, x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 이용하여 형성될 수 있다. 이러한 재료를 이용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연막(110)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 절연막(110)의 막 두께는 예를 들면 1 nm 이상 500 nm 이하로 할 수 있다. 게이트 절연막(110)의 형성 방법에 특별히 한정은 없지만; 예를 들면, 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
[게이트 전극의 상세한 설명]
게이트 전극(112)으로서는, 예를 들면, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이것들을 포함하는 합금 재료를 이용할 수 있다. 또한, 게이트 전극(112)으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3-ZnO), 또는 이러한 금속 산화물 재료에 실리콘, 또는 산화 실리콘을 함유시킨 것을 이용할 수 있다. 게이트 전극(112)은 상기 재료를 이용하여 단층, 또는 적층하여 형성할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, PE-CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다.
[보호 절연막의 상세한 설명]
보호 절연막(114)으로서는 무기 절연막을 이용하여 형성하는 것이 바람직하고, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 산화물 절연막을 단층, 또는 적층하여 이용하면 좋다. 또한, 상술한 산화물 절연막 위에, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막의 단층, 또는 적층을 더 형성해도 좋다. 예를 들면, 스퍼터링법을 이용하여, 게이트 전극(112)측으로부터 순차로 산화 실리콘막, 및 산화 알루미늄막의 적층을 형성할 수 있다. 보호 절연막(114)의 형성 방법에 특별히 한정은 없지만, 예를 들면, 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
또한, 보호 절연막(114)으로서는 특히 치밀성이 높은 무기 절연막을 형성하면 좋다. 예를 들면, 스퍼터링법에 의해 산화 알루미늄막을 형성할 수 있다. 산화 알루미늄막을 고밀도(막 밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)으로 함으로써, 제 2 산화물 반도체막(108)에 침입하는 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)를 얻을 수 있다. 따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 제 2 산화물 반도체막(108)의 변동 요인이 되는 수소, 수분 등의 불순물의 제 2 산화물 반도체막(108)으로의 혼입, 및 제 2 산화물 반도체막(108)을 구성하는 주성분 재료인 산소의 방출을 방지하는 보호막으로서 기능한다. 단, 막 밀도는 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR：X-Ray Reflection)에 의해 측정할 수 있다.
[층간 절연막의 상세한 설명]
층간 절연막(116)으로서는 무기 절연막을 이용하여 형성하는 것이 바람직하고, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막을 단층, 또는 적층하여 이용하면 좋다. 또한, 층간 절연막(116)의 제작 방법에 특별히 한정은 없지만; 예를 들면, 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
[소스 전극 및 드레인 전극의 상세한 설명]
소스 전극(118a), 및 드레인 전극(118b)으로서는 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측, 또는 상측의 한쪽, 또는 쌍방에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막, 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극(118a), 및 드레인 전극(118b)에 이용하는 도전막은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기함), 인듐 아연 산화물(In2O3-ZnO)을 이용할 수 있다. 소스 전극 및 드레인 전극에 이용하는 도전막은 상기의 재료를 이용하여 단층으로 또는 적층하여 성막할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, PE-CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는 후술하는 반도체 장치의 제작 방법 1에서, 도 2의 (A) 내지 도 2의 (D), 및 도 3의 (A) 내지 도 3의 (D)를 이용하여 설명한다.
＜반도체 장치의 제작 방법 1＞
이하, 도 2의 (A) 내지 도 2의 (D), 및 도 3의 (A) 내지 도 3의 (D)를 이용하여, 본 실시형태에 따른 도 1의 (A) 내지 도 1의 (C)에 도시하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
먼저, 기판(102)을 준비하고, 다음에, 기판(102) 위에 산화막(104), 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 형성한다(도 2의 (A) 참조).
산화막(104)을 형성하기 전에, 기판(102)에 대해서 플라즈마 처리 등을 행하여도 좋다. 플라즈마 처리로서는 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판(102)측에 RF 전원을 이용하여 전압을 인가하고, 기판(102) 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 단, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 기판(102) 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
제 2 산화물 반도체막(108)의 형성 방법으로서는 드라이 에칭법에 의해 산화물 반도체막의 에칭을 행한다. 에칭 가스에는 BCl3, Cl2, O2 등을 이용할 수 있다. 에칭 속도의 향상에는 ECR나 ICP 등의 고밀도 플라즈마원을 이용한 드라이 에칭 장치를 이용할 수 있다. 제 2 산화물 반도체막(108)의 형성 공정에 있어서, 제 1 산화물 반도체막(106)이 섬 형상으로 가공되지 않도록 제 2 산화물 반도체막(108)의 에칭 조건 등을 실시자가 적절히 선택하면 좋다. 제 2 산화물 반도체막(108)은 단부에 20° 내지 50°의 테이퍼를 갖고 있는 것이 바람직하다.
단, 산화막(104), 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 대기에 노출시키지 않고 연속하여 성막하는 것이 바람직하고; 특히, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 연속하여 성막하는 것이 바람직하다. 이와 같이, 산화막(104), 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 대기에 노출시키지 않고 연속하여 성막함으로써, 대기 중에 포함되는 수분, 수소와 같은 불순물 원소가 각 계면에 혼입되는 것을 억제할 수 있다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 성막 공정에서, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 수소, 또는 물이 가능한 한 포함되지 않는 것이 바람직하다. 예를 들면, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 성막 공정의 전 처리로서 스퍼터링 장치의 예비 가열실에서 산화막(104)이 제공된 기판(102)을 예비 가열하여, 기판(102), 및 산화막(104)에 흡착된 수소, 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 단, 예비 가열의 온도는 산화막(104)으로부터의 산소의 방출이 없거나, 또는 산소의 방출이 적은 온도로 하는 것이 바람직하다. 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 성막 시, 잔류 수분이 배기된 성막실(성막 체임버라고도 함)에서 행하는 것이 바람직하고, 더욱 바람직하게는 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 복수의 성막실을 가진 멀티 체임버 구성의 스퍼터링 장치를 이용하여, 진공 중에서 연속하여 성막하는 것이 바람직하다.
예비 가열실, 및 성막실의 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 예비 가열실, 및 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 포함되는 수소, 수분 등의 불순물의 농도를 저감시킬 수 있다.
단, 본 실시형태에서는 제 1 산화물 반도체막(106)으로서, 원자수비가 In：Ga：Zn = 1：1：1인 금속 산화물 타겟을 이용하고, 제 2 산화물 반도체막(108)으로서 원자수비가 In：Ga：Zn = 3：1：2인 금속 산화물 타겟을 이용하고, 스퍼터링법에 의해 성막한다. 단, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 형성하기 위해 이용할 수 있는 타겟은 이러한 재료, 및 조성을 포함하는 타겟으로 한정되는 것은 아니다. 또한, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 형성하기 위해 이용할 수 있는 타겟은 결정정을 가지는 것이 바람직하다; 즉, 단결정, 다결정 등의 결정성을 갖는 타겟을 이용하는 것이 바람직하다. 결정성을 갖는 타겟을 이용함으로써, 형성된 박막도 결정성을 갖고; 특히 형성된 박막에서는 c축으로 배향된 결정이 되기 쉽다.
여기서, c축이 상면의 법선 벡터에 평행인 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링용 타겟의 제작 방법에 대하여 설명한다(도 29 참조).
먼저, 스퍼터링 타겟의 원료를 칭량한다(스텝 S101).
여기에서는 스퍼터링용 타겟의 원료로서 InOX 원료(In을 포함하는 원료), GaOY 원료(Ga를 포함하는 원료), 및, ZnOZ 원료(Zn을 포함하는 원료)를 준비한다. 단, X, Y, 및 Z는 임의의 양수이며; 예를 들면 X는 1.5, Y는 1.5, Z는 1이면 좋다. 물론, 상기의 원료는 일례이며, 원하는 화합물을 얻기 위해 적절히 원료를 선택하면 좋다. 예를 들면, GaOY 원료 대신에, MOY 원료를 이용해도 좋다. 단, M은 Sn, Hf 또는 Al로 하면 좋다. 또는 M으로서 다음의 란타노이드가 이용될 수 있다: La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu. 본 실시형태에서는 3종의 원료를 이용한 예를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 본 실시형태를 4종 이상의 원료를 이용한 경우에 적용해도 상관없다.
다음에, InOX 원료, GaOY 원료 및 ZnOZ 원료를 소정의 비율로 혼합한다.
소정의 비율로서는 예를 들면, InOX 원료, GaOY 원료 및 ZnOZ 원료가 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 1：1：2, 3：1：4, 또는 3：1：2의 mol수비로 한다. 이러한 비율을 갖는 혼합 재료를 이용함으로써, c축이 상면의 법선 벡터에 평행인 결정 영역을 갖는 산화물 반도체를 포함하는 스퍼터링용 타겟을 얻기 쉽게 된다.
보다 구체적으로는 In：Ga：Zn = 1：1：1[원자수비]의 조성을 갖는 In-Ga-Zn 산화물의 스퍼터링 타겟을 형성하는 경우는 In2O3：Ga2O3：ZnO = 1：1：2[mol수비]가 되도록, 각각의 원료를 칭량한다.
단, GaOY 원료 대신에, MOY 원료를 이용한 경우도, InOX 원료, MOY 원료 및 ZnOZ 원료는 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 1：1：2, 3：1：4, 또는 3：1：2의 mol수비로 하면 좋다.
먼저, 습식 방식에 의한 스퍼터링 타겟의 형성 방법에 대하여 설명한다. 스퍼터링 타겟의 원료를 칭량한 후, 원료를 볼밀(ball mill) 등으로 분쇄 및 혼합하여 화합물 분말을 얻고, 상기 화합물 분말에 이온 교환수, 유기 첨가물 등을 혼합하여 슬러리를 형성한다(스텝 S111).
다음에, 수분을 투과하는 필터가 제공된 몰드에 슬러리를 흘려 넣어, 수분을 제거한다. 상기 몰드는 금속제 또는 산화물제를 이용하면 좋고, 직사각형 또는 환형의 상면 형상을 가진다. 또 상기 몰드는 저부에 하나 또는 복수의 구멍이 제공된 구조를 가지면 좋다. 이 구멍을 복수 형성하면 슬러리의 수분을 신속하게 제거할 수 있다. 상기 필터는 다공성 수지, 천 등을 이용하면 좋다.
슬러리 내의 수분의 제거는 슬러리가 흘려 넣어진 몰드의 저부에 제공되어 있는 구멍으로부터의 감압 배수에 의해 행해진다. 다음에, 감압 배수에 의해 수분이 제거된 슬러리를 더 자연 건조시킨다. 이것에 의해, 수분이 제거된 슬러리는 몰드의 내부의 형상으로 성형된다(스텝 S113).
다음에, 얻어진 성형체를 산소(O2) 분위기 내 1400℃에서 소성한다(스텝 S114). 이상에 의해, 습식 방식에 의한 스퍼터링 타겟을 얻을 수 있다.
다음에 건식 방식에 의한 스퍼터링 타겟의 형성 방법에 대하여 설명한다. 스퍼터링 타겟의 원료를 칭량한 후, 원료를 볼밀 등으로 분쇄 및 혼합하여 화합물 분말을 얻는다(스텝 S121).
얻어진 화합물 분말을 몰드에 깔고 프레스 장치로 가압함으로써, 상기 화합물 분말을 성형하여 성형체를 얻는다(스텝 S122).
얻어진 성형체를 전기로 등의 가열 장치 내에 설치하여, 산소(O2) 분위기 내 1400℃에서 소성한다(스텝 S123). 단, 본 실시형태에서는 스텝 S122 및 스텝 S123과 같이, 성형 공정 및 소성 공정이 나뉘어 있는 방식을 콜드 프레스 방식이라고 부르기로 한다. 콜드 프레스 방식의 비교예로서, 성형 공정 및 소성 공정을 동시에 행하는 핫 프레스 방식에 대하여, 이하에 설명한다.
먼저, 상술한 스텝 S121까지의 공정을 행한다. 얻어진 화합물 분말을 몰드에 깔고 상기 몰드를 아르곤(Ar) 분위기 내 1000℃에서 가열하면서, 몰드 내부에 제공된 화합물 분말을 프레스 장치에 의해 가압한다. 이와 같이, 화합물 분말을 소성하면서 가압함으로써, 상기 화합물 분말을 성형하여 성형체를 얻을 수 있다(스텝 S125). 이상에 의해, 건식 방식에 의한 스퍼터링 타겟을 얻을 수 있다.
또한, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
제 1 산화물 반도체막(106)이 성막하는 온도는 바람직하게는 실온 이상 200℃ 이하이며, 제 2 산화물 반도체막(108)이 성막하는 온도는 바람직하게는 250℃ 이상 500℃ 이하, 더욱 바람직하게는 300℃ 이상 400℃ 이하이다.
이와 같이 제 1 산화물 반도체막(106)을 저온(실온 이상 200℃ 이하)에서 성막하고, 제 2 산화물 반도체막(108)을 고온(250℃ 이상 500℃ 이하)에서 성막함으로써, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
또한, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 성막 직후에, 화학량론적 조성보다 산소가 많은, 즉, 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)에서 성막을 행하는 것이 바람직하다. 예를 들면, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)으로서 In-Ga-Zn계 산화물(IGZO)을 이용하여 성막 가스의 산소가 차지하는 비율이 많은 조건(특히 산소 가스 100%의 분위기)에서 성막하면, 성막 온도를 300℃ 이상이라고 해도, 막 중으로부터 Zn의 방출이 억제된다.
또한, 제 1 산화물 반도체막(106)을 상술한 금속 산화물 타겟을 이용하여 형성한 경우, 타겟의 조성과 기판 위에 형성되는 박막의 조성이 다른 경우가 있다. 예를 들면, In：Ga：Zn = 1：1：1[원자수비]의 금속 산화물 타겟을 이용한 경우, 성막 조건에 따라서도 다르지만, 박막인 제 1 산화물 반도체막(106)의 조성은 In：Ga：Zn = 1：1：0.6∼0.8[원자수비]이 되는 경우가 있다. 이것은 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 성막 중에서, ZnO가 승화하거나, 또는 In2O3, Ga2O3, ZnO의 각 성분의 스퍼터링 레이트가 다르기 때문이라고 생각된다.
따라서, 원하는 조성의 박막을 형성하고자 하는 경우에는 미리 금속 산화물 타겟의 조성을 조정할 필요가 있다. 예를 들면, 박막인 제 1 산화물 반도체막(106)의 조성을 In：Ga：Zn = 1：1：1[원자수비]로 하는 경우에는 금속 산화물 타겟의 조성을 In：Ga：Zn = 1：1：1.5[원자수비]로 하면 좋다. 즉, 금속 산화물 타겟의 ZnO의 함유율을 미리 크게 하면 좋다. 단, 타겟의 조성은 상기 수치로 한정되지 않고, 성막 조건이나, 형성되는 박막의 조성에 의해 적절히 조정할 수 있다. 또한, 금속 산화물 타겟의 ZnO의 함유율을 높게 함으로써, 얻어지는 박막의 결정성이 향상되기 때문에 바람직하다. 또한, 상기에서는 제 1 산화물 반도체막(106)에 대하여 설명을 행하였지만; 제 2 산화물 반도체막(108)에 대해서도 마찬가지로 원하는 조성의 박막을 형성하고자 하는 경우에는 금속 산화물 타겟의 조성을 조정해도 좋다.
금속 산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 치밀한 막으로 할 수 있다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 성막할 때 이용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 제 2 산화물 반도체막(108)의 형성 후, 제 2 산화물 반도체막(108)에 대하여, 열 처리를 행하여도 좋다. 상기 열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 상기 열 처리를 행함으로써, 제 2 산화물 반도체막(108)보다 과잉인 수소(물이나 수산기를 포함함)를 제거하는 것이 가능하다. 단, 상기 열 처리는 본 명세서 등에서, 탈수화 처리(탈수소화 처리)라고 적는 경우가 있다.
단, 탈수화 처리를 행하는 경우에, 산화막(104)으로부터 동시에 산소가 이탈할 가능성이 있다. 이것을 막기 위해, 탈수화 처리의 온도는 제 2 산화물 반도체막(108)으로부터 과잉인 수소(물이나 수산기를 포함함)를 제거하고, 또한 산화막(104)으로부터의 산소의 이탈을 억제할 수 있는 온도에 실시자가 적절히 선택하면 좋다. 단, 탈수소화 처리에 의해, 산화막(104)으로부터 산소가 이탈될 가능성이 있지만; 제 1 산화물 반도체막(106)이 형성되어 있기 때문에, 산화막(104)으로부터의 산소의 이탈을 억제하여, 효과적으로 탈수소화 처리를 행할 수 있다.
상기 열 처리는 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하여, 질소 분위기 하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안, 제 2 산화물 반도체막(108)은 대기에 노출시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 행하는 장치이다. 가스로서는 아르곤 등의 희가스, 또는 질소와 같은 열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 상기 열 처리로서 다음의 GRTA 처리가 행해지면 좋다. 가열된 불활성 가스 분위기 내에 피처리물을 투입하고, 몇 분간 가열한 후, 상기 불활성 가스 분위기로부터 피처리물을 꺼낸다. GRTA 처리를 이용하면 단시간의 고온 열 처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건에서도 적용이 가능하게 된다. 단, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다.
단, 불활성 가스 분위기로서는 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 이용하는 것이 바람직하다. 예를 들면, 열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 한다.
상술의 탈수화 처리(탈수소화 처리)를 행하면 제 2 산화물 반도체막(108)을 구성하는 주성분 재료인 산소가 동시에 이탈해 감소하게 될 우려가 있다. 제 2 산화물 반도체막(108)에서, 산소가 이탈한 개소에서는 산소 결손이 존재하고, 이 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 부르는 도너 준위가 생기게 된다. 따라서, 탈수화 처리(탈수소화 처리)를 행한 경우, 제 2 산화물 반도체막(108)의 막 중에, 산소를 공급하는 것이 바람직하다. 제 2 산화물 반도체막(108)의 막 중에 산소를 공급함으로써, 제 2 산화물 반도체막(108)의 산소 결손을 보충할 수 있다.
제 2 산화물 반도체막(108)의 산소 결손을 보충하는 방법의 일례는 다음과 같다: 제 2 산화물 반도체막(108)에 대하여 탈수화 처리(탈수소화 처리)를 행한 후, 같은 노(furnace)에 고순도의 산소 가스, 고순도의 아산화 질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 물 분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입한다. 산소 가스, 또는 아산화 질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열 처리 장치에 도입하는 산소 가스, 또는 아산화 질소 가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉, 산소 가스 또는 아산화 질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
제 2 산화물 반도체막(108)에 산소를 공급하는 방법의 일례로서는, 제 2 산화물 반도체막(108)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 첨가함으로써, 제 2 산화물 반도체막(108)에 산소를 공급한다. 산소의 첨가 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용한다.
제 2 산화물 반도체막(108)에 산소를 공급하는 방법의 일례로서는 산화막(104), 또는 후에 형성되는 게이트 절연막(110) 등을 가열함으로써, 산소의 일부를 이탈시켜, 제 2 산화물 반도체막(108)에 산소를 공급한다. 특히 본 실시형태에서는 산화막(104)으로부터 방출되는 산소를 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 산소를 공급하는 것이 적합하다.
위에서 설명한 바와 같이, 제 2 산화물 반도체막(108)의 형성 후에, 탈수화 처리(탈수소화 처리)를 행하여 제 2 산화물 반도체막(108)으로부터 수소, 또는 수분을 제거하고, 불순물이 극력 포함되지 않도록 고순도화한다. 또한, 탈수화 처리(탈수소화 처리)에 의해 동시에 감소된 산소를 제 2 산화물 반도체막(108)에 더하거나, 또는 산소를 공급하여 제 2 산화물 반도체막(108)의 산소 결손을 보충하는 것이 바람직하다. 본 명세서 등에서, 제 2 산화물 반도체막(108)에 산소를 공급하는 경우를 가산소화 처리라고 기재하는 경우가 있다. 또는 제 2 산화물 반도체막(108)에 포함되는 산소를 화학량론적 조성보다 많이 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
단, 상기에서는 제 2 산화물 반도체막(108)을 섬 형상으로 가공한 후에 탈수화 처리(탈수소화 처리), 및 가산소화 처리를 행하는 구성에 대하여 설명했지만; 개시하는 발명의 일 양태는 이것에 한정하여 해석되지 않는다. 제 2 산화물 반도체막(108)을 섬 형상으로 가공하기 전에, 상기 처리를 행하여도 좋다. 또한, 후에 형성되는 층간 절연막(116)의 형성 후에, 가열 처리를 행하고, 산화막(104), 또는 게이트 절연막(110) 등으로부터, 제 2 산화물 반도체막(108)에 산소를 공급해도 좋다.
이와 같이, 제 2 산화물 반도체막(108)은 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되어, 가산소화 처리에 의해 산소 결손을 보충하는 것에 의해, i형(진성)화 또는 i형에 한없이 가까운 산화물 반도체막으로 할 수 있다. 이러한 산화물 반도체막 중에는 도너에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다.
제 2 산화물 반도체막(108)은 구리, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에서, 이러한 불순물이 제 2 산화물 반도체막(108)에 혼입 또는 제 2 산화물 반도체막(108)의 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하다. 이러한 불순물이 제 2 산화물 반도체막(108)의 표면에 부착된 경우에는 옥살산이나 희불화 수소산 등에 노출되거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 제 2 산화물 반도체막(108)의 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 제 2 산화물 반도체막(108)의 구리 농도는 1×1018 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이하로 하고, 제 2 산화물 반도체막(108)의 알루미늄 농도는 1×1018 atoms/cm3 이하로 하고, 제 2 산화물 반도체막(108)의 염소 농도는 2×1018 atoms/cm3 이하로 한다.
또한, 제 2 산화물 반도체막(108)은 수소 등의 불순물이 충분히 제거되거나, 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써, 고순도화된 것이 바람직하다. 구체적으로는 제 2 산화물 반도체막(108)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 단, 상술한 제 2 산화물 반도체막(108)의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 충분한 산소의 공급에 의해 산소를 과포화 상태로 하기 위해, 제 2 산화물 반도체막(108)을 덮도록 과잉 산소를 포함하는 절연막(SiOx 등)을 접촉하여 제공하면 바람직하다.
과잉 산소를 포함하는 절연막은 PE-CVD법이나 스퍼터링법에서의 성막 조건을 적절히 설정하여, 막 중에 산소를 많이 포함시킨 SiOx막이나, 산화 질화 실리콘막을 이용하여 형성된다. 많은 과잉 산소를 절연막에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해, 절연막 중에 산소를 첨가한다.
또한, 과잉 산소를 포함하는 절연막의 수소 농도가 7.2×1020 atoms/cm3 이상인 경우에는 트랜지스터의 초기 특성의 편차의 증대, 트랜지스터의 전기 특성에 관한 L 길이 의존성의 증대, 또한 BT 스트레스 시험에서 매우 열화되기 때문에; 과잉 산소를 포함하는 절연막의 수소 농도는 7.2×1020 atoms/cm3 미만으로 한다. 즉, 제 2 산화물 반도체막(108)의 수소 농도는 5×1019 atoms/cm3 이하, 또한, 과잉 산소를 포함하는 절연막의 수소 농도는 7.2×1020 atoms/cm3 미만으로 하는 것이 바람직하다.
또한, 제 2 산화물 반도체막(108)을 덮고, 또한, 과잉 산소를 포함하는 절연막의 외측에 제공되도록, 제 2 산화물 반도체막(108)의 산소의 방출을 억제하는 블로킹막(AlOx 등)을 형성하면 바람직하다.
과잉 산소를 포함하는 절연막, 또는 블로킹막으로 제 2 산화물 반도체막(108)을 덮음으로써, 제 2 산화물 반도체막(108)에 있어서 화학량론적 조성과 거의 일치하는 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수 있다.
다음에, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 위에 게이트 절연막(110), 및 도전막(111)을 형성한다(도 2의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 도전막(111) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 게이트 전극(112)을 형성한 후, 레지스트 마스크를 제거한다(도 2의 (C) 참조).
단, 게이트 전극(112)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋고, 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 게이트 전극(112)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
다음에, 게이트 절연막(110), 및 게이트 전극(112) 위에 레지스트 마스크(132)를 형성한다(도 2의 (D) 참조).
다음에, 포토리소그래피 공정에 의해, 레지스트 마스크(132)를 선택적으로 노광, 및 현상을 행하여, 레지스트 마스크(132a)를 형성한다. 그 후, 게이트 전극(112), 및 레지스트 마스크(132a)를 마스크로서 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도펀트(142)를 도입한다. 도펀트(142)의 도입에 의해, 제 1 산화물 반도체막(106)에는 고저항 영역(106a)과 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(106b)이 형성된다. 또한, 도펀트(142)의 도입에 의해, 제 2 산화물 반도체막(108)에는 채널 영역(108a)과 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(108b)이 형성된다(도 3의 (A) 참조).
도펀트(142)는 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 도전율을 변화시키는 불순물이다. 도펀트(142)로서는 다음 중 어느 것으로부터 선택되는 하나 이상을 이용할 수 있다: 15족 원소(대표적으로는 질소(N), 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티탄(Ti), 및 아연(Zn).
또한, 도펀트(142)는 주입법에 의해, 다른 막(예를 들면 게이트 절연막(110))을 통과하여, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도입할 수도 있다. 도펀트(142)의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다. 그 때에는 도펀트(142)의 단체의 이온 혹은 불화물, 염화물의 이온을 이용하면 바람직하다.
도펀트(142)의 도입 공정은 가속 전압, 도스량 등의 주입 조건, 또 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(142)로서 인을 이용하고, 이온 주입법으로 인 이온의 주입을 행한다. 단, 도펀트(142)의 도스량은 1×1013 ions/cm2 이상 5×1016 ions/cm2 이하로 하면 좋다.
저저항 영역(108b)에서의 도펀트(142)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
도펀트(142)를 도입할 때에, 기판(102)을 가열하면서 행하여도 좋다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도펀트(142)를 도입하는 처리는 다수회 행하여도 좋고, 도펀트의 종류도 복수종 이용해도 좋다.
또한, 도펀트(142)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서는 온도 300℃ 이상 700℃ 이하(바람직하게는 300℃ 이상 450℃ 이하)에서 1시간, 산소 분위기 하에서 행하는 것이 바람직하다. 질소 분위기 하, 감압 하, 대기(초건조 에어) 하에서 가열 처리를 행하여도 좋다.
제 2 산화물 반도체막(108)을 결정성 산화물 반도체막, 또는 CAAC-OS막으로 한 경우, 도펀트(142)의 도입에 의해, 일부 비정질화하는 경우가 있다. 이 경우, 도펀트(142)의 도입 후에 가열 처리를 행하는 것에 의해, 제 2 산화물 반도체막(108)의 결정성을 회복할 수 있다.
다음에, 레지스트 마스크(132a)를 제거하여, 게이트 절연막(110), 및 게이트 전극(112) 위에 보호 절연막(114), 및 층간 절연막(116)을 형성한다(도 3의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)을 선택적으로 에칭 처리하고, 제 2 산화물 반도체막(108)(보다 구체적으로는 제 2 산화물 반도체막(108)에 형성된 저저항 영역(108b))에 이르는 개구부를 형성한 후, 레지스트 마스크를 제거한다(도 3의 (C) 참조).
다음에, 상기 개구부에 도전막을 성막하고, 그 후, 포토리소그래피 공정에 의해 상기 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 소스 전극(118a), 및 드레인 전극(118b)을 형성한다(도 3의 (D) 참조).
단, 본 실시형태에서는 도 3의 (D)에 도시하는 바와 같이, 채널 길이 방향의 단면에서, 게이트 전극(112)과 소스 전극(118a)이 형성된 개구부와의 거리와, 게이트 전극(112)과 드레인 전극(118b)이 형성된 개구부와의 거리가 다르다. 이러한 구성으로 함으로써, 오프 전류를 억제할 수 있다.
이상의 공정에 의해, 도 1의 (A) 내지 도 1의 (C)에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제한다. 또한, 제 1 산화물 반도체막을 제 2 산화물 반도체막의 하지막으로서 기능시키기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상됨으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타낸 반도체 장치의 변형예, 및 실시형태 1에 나타낸 반도체 장치의 제작 방법과 다른 제작 방법에 대하여, 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (D), 및 도 6의 (A) 내지 도 6의 (C)를 이용하여 설명을 행한다. 단, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 및 도 3의 (A) 내지 도 3의 (D)에 나타낸 부호에 대해서는 같은 부호를 이용하고, 그 반복 설명은 생략한다. 또한, 같은 개소의 상세한 설명도 생략한다.
＜반도체 장치의 구성예 2＞
도 4의 (A) 내지 도 4의 (C)에, 반도체 장치의 일례로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도를 나타낸다. 도 4의 (A)는 평면도이며, 도 4의 (B)는 도 4의 (A)의 X2-Y2에 따른 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)의 V2-W2에 따른 단면도에 상당한다. 단, 도 4의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)를 생략하였다.
도 4의 (A) 내지 도 4의 (C)에 도시하는 반도체 장치는 산화막(104)과; 산화막(104) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩하는 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되고, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성된다. 따라서, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 제 2 산화물 반도체막(108)으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한, 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 또한, 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한, 제 2 산화물 반도체막(108)의 결정성을 향상시킨다는 뛰어난 효과를 얻는다.
단, 제 1 산화물 반도체막(106)에서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능한다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않는 구성으로 한 경우, 인접하는 트랜지스터 사이가 전기적으로 접속되는 것을 방지하는 것이다.
게이트 전극(112) 위에 형성된 보호 절연막(114)과; 보호 절연막(114) 위에 형성된 층간 절연막(116)과; 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)의 제 1 개구부(151a), 및 제 2 개구부(151b)에 충전되고, 제 2 산화물 반도체막(108)과 전기적으로 접속된 소스 전극(118a) 및 드레인 전극(118b)과; 소스 전극(118a)과 전기적으로 접속된 배선(119a)과, 드레인 전극(118b)과 전기적으로 접속된 배선(119b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a), 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
본 실시형태에 나타내는 반도체 장치의 구조는 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)의 제 1 개구부(151a)에 충전된 소스 전극(118a)과; 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)의 제 2 개구부(151b)에 충전된 드레인 전극(118b)과; 소스 전극(118a) 및 드레인 전극(118b)에 전기적으로 접속된 배선(119a), 및 배선(119b)이 형성되어 있는 점에서, 실시형태 1에 기재한 반도체 장치의 구조와 다르다.
본 실시형태에 나타내는 반도체 장치는 후의 반도체 장치의 제작 방법 2에서 기재하지만, 소스 전극(118a), 및 드레인 전극(118b)이 충전된 개구부(제 1 개구부(151a), 및 제 2 개구부(151b))를 2회로 나누어 형성한다. 또한, 소스 전극(118a), 및 드레인 전극(118b)은 CMP 처리에 의해 도전막(118)을 분단하여 형성된다. 그 때문에, 소스 전극(118a), 및 드레인 전극(118b)의 형성에 포토리소그래피 공정을 이용할 필요가 없고, 노광기의 정밀도나 포토마스크의 정렬 불량에 영향을 받지 않고 소스 전극(118a), 및 드레인 전극(118b)을 형성하는 것이 가능하게 된다. 그 때문에 본 실시형태에 나타내는 반도체 장치는 미세화에 적합한 구조의 하나이다. 또한, 이러한 구조로 함으로써, 소스측 콘택트 영역 또는 드레인측 콘택트 영역과 게이트 전극(112)과의 거리를, 예를 들면 0.05μm 이상 0.1μm 이하까지 축소할 수 있다. 따라서, 소스와 드레인 간의 저항을 저감시킬 수 있기 때문에, 반도체 장치의 전기적 특성(예를 들면, 트랜지스터의 온 전류 특성)을 향상시킬 수 있는 구조이다.
단, 본 실시형태에 나타내는 반도체 장치에 이용할 수 있는 각 구성 요소의 상세한 사항에 대해서는 실시형태 1에 나타내는 구성과 마찬가지로 할 수 있기 때문에; 그 설명은 생략하고, 실시형태 1에 이용하지 않는 구성에 대하여, 이하에 기재한다.
[배선의 상세한 설명]
배선(119a), 및 배선(119b)으로서는 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측, 또는 상측의 한쪽, 또는 쌍방에 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막, 또는 이러한 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 배선(119a) 및 배선(119b)에 이용하는 도전막은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기함), 인듐 아연 산화물(In2O3-ZnO)을 이용할 수 있다. 배선(119a) 및 배선(119b)에 이용하는 도전막은 상기의 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, PE-CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는 후술하는 반도체 장치의 제작 방법 2에 있어서, 도 5의 (A) 내지 도 5의 (D) 및 도 6의 (A) 내지 도 6의 (C)를 이용하여 설명한다.
＜반도체 장치의 제작 방법 2＞
이하, 도 5의 (A) 내지 도 5의 (D) 및 도 6의 (A) 내지 도 6의 (C)을 이용하여, 본 실시형태에 따른 도 4의 (A) 내지 도 4의 (C)에 도시하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
먼저, 실시형태 1에 나타내는 제작 방법을 참작하여, 도 5의 (A)에 도시하는 상태까지 제작할 수 있다. 또한, 도 5의 (A)에 도시하는 단면도는 도 3의 (B)에 도시하는 단면도와 같다.
다음에, 포토리소그래피 공정에 의해 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)을 선택적으로 에칭 처리하여, 제 2 산화물 반도체막(108)(보다 구체적으로는 저저항 영역(108b))에 이르는 제 1 개구부(151a)를 형성하고, 레지스트 마스크를 제거한다(도 5의 (B) 참조).
상기 포토리소그래피 공정의 노광에는 파장이 수 nm∼수 10 nm로 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 미세한 패턴을 형성할 수 있다. 충분히 미세한 패턴을 형성할 수 있다면, 잉크젯법 등의 다른 방법을 이용하여 레지스트 마스크를 형성해도 좋다. 이 경우에는 레지스트 마스크의 재료로서 감광성을 갖는 재료를 이용할 필요는 없다.
다음에, 제 1 개구부(151a) 및 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)을 선택적으로 에칭 처리하여, 제 2 산화물 반도체막(108)(보다, 구체적으로는 저저항 영역(108b))에 이르는 제 2 개구부(151b)를 형성하고, 레지스트 마스크를 제거한다(도 5의 (C) 참조). 이것에 의해, 게이트 절연막(110), 보호 절연막(114), 및 층간 절연막(116)에, 게이트 전극(112)을 사이에 두고 한 쌍의 개구부가 형성되게 된다.
다음에, 제 1 개구부(151a), 및 제 2 개구부(151b)를 충전하도록, 층간 절연막(116) 위에 도전막(118)을 형성한다(도 5의 (D) 참조).
다음에, 층간 절연막(116) 위(적어도 게이트 전극(112)과 중첩되는 영역)에 제공된 도전막(118)을 제거하도록, 도전막(118)에 대해서 CMP(CMP：Chemical Mechanical Polishing, 화학적 기계 연마) 처리를 행함으로써; 제 1 개구부(151a) 및 제 2 개구부(151b)에 충전된 소스 전극(118a) 및 드레인 전극(118b)을 형성한다(도 6의 (A) 참조).
본 실시형태에서는 도전막(118)에 대하여, 층간 절연막(116)의 표면이 노출되는 조건에서 CMP 처리를 행함으로써, 소스 전극(118a) 및 드레인 전극(118b)을 형성한다. 단, CMP 처리의 조건에 따라서는 보호 절연막(114)의 표면도 연마되는 경우가 있다.
여기서, CMP 처리란, 피가공물의 표면을 화학적·기계적인 복합 작용에 의해 평탄화하는 방법이다. 보다 구체적으로는 연마 스테이지의 위에 연마포를 붙여 피가공물과 연마포와의 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜, 피가공물의 표면을 슬러리와 피가공물 표면과의 사이에서의 화학 반응과, 연마포와 피가공물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
단, CMP 처리는 1회만 행하여도 좋고, 다수회 행하여도 좋다. 다수회로 나누어 CMP 처리를 행하는 경우는 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 소스 전극(118a), 드레인 전극(118b), 층간 절연막(116)의 표면의 평탄성을 보다 향상시킬 수 있다.
단, 본 실시형태에서는 도전막(118)의 제거에 CMP 처리를 이용했지만; 다른 연마(연삭, 절삭) 처리를 이용해도 좋다. 또는 CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나, 플라즈마 처리 등을 조합해도 좋다. 예를 들면, CMP 처리 후, 드라이 에칭 처리나 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모하여도 좋다. 연마 처리에 에칭 처리, 플라즈마 처리 등을 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 도전막(118)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다.
상술한 바와 같이, 소스 전극(118a), 및 드레인 전극(118b)은 층간 절연막(116), 보호 절연막(114), 및 게이트 절연막(110)에 제공된 개구부(제 1 개구부(151a) 및 제 2 개구부(151b))를 충전하도록 제공된다. 따라서, 소스 전극(118a)과, 제 2 산화물 반도체막(108)이 접촉하는 영역(소스측 콘택트 영역)과, 게이트 전극(112)과의 거리(도 6의 (A)에서의 LSG)는 제 1 개구부(151a)의 단부와 게이트 전극(112)과의 폭에 의해 결정된다. 이와 같이 드레인 전극(118b)과, 제 2 산화물 반도체막(108)이 접촉하는 영역(드레인측 콘택트 영역)과, 게이트 전극(112)과의 거리(도 6의 (A)에서의 LDG)는 제 2 개구부(151b)의 단부와 게이트 전극(112)과의 폭에 의해 결정된다.
소스 전극(118a)을 제공하기 위한 제 1 개구부(151a)와 드레인 전극(118b)을 제공하기 위한 제 2 개구부(151b)를 한 번의 처리에 의해 형성하는 경우, 제 1 개구부(151a)와 제 2 개구부(151b)와의 채널 길이 방향의 폭의 최소 가공 치수는 마스크의 형성에 이용하는 노광 장치의 해상 한계로 제약된다. 따라서, 제 1 개구부(151a)와 제 2 개구부(151b)와의 거리를 충분히 축소하는 것이 어렵고, 결과적으로 소스측 콘택트 영역 및 드레인측 콘택트 영역과, 게이트 전극(112)과의 거리(LSG 및 LDG)의 미세화가 곤란하다.
그러나, 본 실시형태에 나타내는 제작 방법에서는 제 1 개구부(151a)와 제 2 개구부(151b)를, 2장의 마스크를 이용하여 형성하기 때문에; 노광 장치의 해상 한계에 의존하지 않고, 자유롭게 개구부의 위치를 설정하는 것이 가능하다. 따라서, 소스측 콘택트 영역 또는 드레인측 콘택트 영역과, 게이트 전극(112)과의 거리(LSG 또는 LDG)를, 예를 들면 0.05μm 이상 0.1μm 이하까지 축소할 수 있다. LSG 및 LDG를 축소함으로써, 소스와 드레인 간의 저항을 저감시킬 수 있기 때문에, 반도체 장치의 전기적 특성(예를 들면, 트랜지스터의 온 전류 특성)을 향상시킬 수 있다.
또한, 소스 전극(118a) 및 드레인 전극(118b)을 형성하기 위해 층간 절연막(116) 위의 도전막(118)을 제거하는 공정에서, 레지스트 마스크를 이용한 에칭 처리를 이용하지 않기 때문에, 소스 전극(118a) 및 드레인 전극(118b)의 채널 길이 방향의 폭이 미세화되어 있는 경우에도 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 높은 수율로 제작할 수 있다.
다음에, 층간 절연막(116), 소스 전극(118a), 및 드레인 전극(118b) 위에 도전막(119)을 성막한다(도 6의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 도전막(119) 위에 레지스트 마스크를 형성하고, 소스 전극(118a)과 전기적으로 접속된 배선(119a), 및 드레인 전극(118b)과 전기적으로 접속된 배선(119b)을 형성한다(도 6의 (C) 참조).
이상의 공정에 의해, 도 4의 (A) 내지 도 4의 (C)에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제할 수 있다. 또한 제 1 산화물 반도체막을 제 2 산화물 반도체막의 하지막으로서 기능시키기 위해, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상됨으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1, 및 실시형태 2에 나타낸 반도체 장치의 변형예, 및 실시형태 1, 및 실시형태 2에 나타낸 반도체 장치의 제작 방법과 다른 제작 방법에 대하여, 도 7의 (A) 내지 도 7의 (C), 도 8의 (A) 내지 도 8의 (D), 도 9의 (A) 내지 도 9의 (C), 도 10의 (A) 내지 도 10의 (C), 도 11의 (A) 내지 도 11의 (D) 및 도 12의 (A) 내지 도 12의 (C)를 이용하여 설명을 행한다. 단, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 도 3의 (A) 내지 도 3의 (D), 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (D) 및 도 6의 (A) 내지 도 6의 (C)에 나타낸 부호에 대해서는 같은 부호를 이용하여 그 반복 설명은 생략한다. 또한, 같은 부분의 상세한 설명도 반복 설명은 생략한다.
＜반도체 장치의 구성예 3＞
도 7의 (A) 내지 도 7의 (C)에, 반도체 장치의 일례로서, 탑 게이트 구조의 트랜지스터의 평면도 및 단면도를 나타낸다. 도 7의 (A)는 평면도이며, 도 7의 (B)는 도 7의 (A)에서의 X3-Y3에 따른 단면도에 상당하고, 도 7의 (C)는 도 7의 (A)에서의 V3-W3에 따른 단면도에 상당한다. 단, 도 7의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)을 생략하였다.
도 7의 (A) 내지 도 7의 (C)에 도시하는 반도체 장치는 산화막(104)과; 산화막(104) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩하는 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106) 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되며, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성된다. 따라서, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 또한, 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한, 제 2 산화물 반도체막(108)의 결정성을 향상시킨다는 뛰어난 효과를 얻는다.
단, 제 1 산화물 반도체막(106)에서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능한다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않는 구성으로 한 경우, 인접하는 트랜지스터 간이 전기적으로 접속되는 것을 막기 위해서이다.
게이트 전극(112)과 중첩하는 영역에 형성된 절연막(113)과; 채널 길이 방향의 단면에서, 게이트 전극(112), 및 절연막(113)의 측면에 형성된 사이드 월 절연막(115)과; 사이드 월 절연막(115)에 접촉하여 형성되고, 제 2 산화물 반도체막(108)과 전기적으로 접속된 소스 전극(118a) 및 드레인 전극(118b)과; 적어도 소스 전극(118a) 및 드레인 전극(118b) 위에 형성된 보호 절연막(114), 및 층간 절연막(116)과; 층간 절연막(116) 위에 형성된 절연막(120)과; 절연막(120), 층간 절연막(116), 보호 절연막(114)에 제공된 개구부를 통하여 소스 전극(118a) 및 드레인 전극(118b)과 전기적으로 접속된 배선(119a), 및 배선(119b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a), 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
본 실시형태에 나타내는 반도체 장치의 구조는 게이트 전극(112) 위의 절연막(113)과, 게이트 전극(112)의 측면을 따라 형성된 사이드 월 절연막(115)과, 사이드 월 절연막(115)에 접촉하여 형성되어 있는 소스 전극(118a) 및 드레인 전극(118b)과, 절연막(120)을 형성하는 점에서, 실시형태 1에 기재한 반도체 장치의 구조와 상이하다.
또한, 본 실시형태에 나타내는 반도체 장치는 소스 전극(118a), 및 드레인 전극(118b)으로서 이용하는 도전막을 절연막(113), 및 사이드 월 절연막(115) 위에 형성한 후, 도전막에 대하여 평탄화 처리(연마 처리라고도 할 수 있음)를 행하는 도전막의 일부를 제거함으로써, 소스 전극(118a), 및 드레인 전극(118b)을 형성한다. 따라서, 소스 전극(118a), 및 드레인 전극(118b)의 형성에 포토리소그래피 공정을 이용할 필요가 없고, 노광기의 정밀도나 포토마스크의 정렬 불량에 영향을 받지 않고 소스 전극(118a) 및 드레인 전극(118b)을 형성하는 것이 가능하게 된다. 따라서 본 실시형태에 나타내는 반도체 장치는 미세화에 적합한 구조 중 하나이다.
단, 본 실시형태에 나타내는 반도체 장치에 이용할 수 있는 각 구성 요소의 상세한 사항에 대해서는 실시형태 1, 및 실시형태 2에 나타내는 구성과 마찬가지로 할 수 있기 때문에; 그 설명은 생략한다. 실시형태 1, 및 실시형태 2에서 이용하지 않는 구성에 대하여 이하에 기재한다.
[절연막, 및 사이드 월 절연막의 상세한 설명]
절연막(113), 사이드 월 절연막(115), 및 절연막(120)으로서는 무기 절연막을 이용하여 형성하는 것이 바람직하고, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막을 단층, 또는 적층하여 이용하면 좋다. 또한, 절연막(113), 사이드 월 절연막(115), 및 절연막(120)의 제작 방법에 특별히 한정은 없지만; 예를 들면, 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는 후술하는 반도체 장치의 제작 방법 3에서, 도 8의 (A) 내지 도 8의 (D), 도 9의 (A) 내지 도 9의 (C), 도 10의 (A) 내지 도 10의 (C), 도 11의 (A) 내지 도 11의 (D) 및 도 12의 (A) 내지 도 12의 (C)를 이용하여 설명한다.
＜반도체 장치의 제작 방법 3＞
이하, 도 8의 (A) 내지 도 8의 (D), 도 9의 (A) 내지 도 9의 (C), 도 10의 (A) 내지 도 10의 (C), 도 11의 (A) 내지 도 11의 (D) 및 도 12의 (A) 내지 도 12의 (C)를 이용하여, 본 실시형태에 따른 도 7의 (A) 내지 도 7의 (C)에 도시하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
먼저, 실시형태 1에 나타내는 제작 방법을 참작하여, 도 8의 (A)에 도시하는 상태까지 제작할 수 있다. 단, 도 8의 (A)에 도시하는 단면은 도 2의 (B)에 도시하는 단면과 마찬가지이다.
다음에, 도전막(111) 위에 절연막(113a)을 형성한다(도 8의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 절연막(113a) 위에 레지스트 마스크를 형성하고, 절연막(113a), 및 도전막(111)을 선택적으로 에칭 처리하여, 절연막(113), 및 게이트 전극(112)을 형성한다(도 8의 (C) 참조).
다음에, 게이트 절연막(110), 및 절연막(113) 위에 레지스트 마스크(134)를 형성한다(도 8의 (D) 참조).
다음에, 포토리소그래피 공정에 의해, 레지스트 마스크(134)를 선택적으로 노광, 및 현상을 행하여, 레지스트 마스크(134a), 또는 레지스트 마스크(134b)를 형성한다. 그 후, 게이트 전극(112), 절연막(113), 및 레지스트 마스크(레지스트 마스크(134a), 또는 레지스트 마스크(134b))를 마스크로서 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도펀트(142)를 도입한다. 도펀트(142)의 도입에 의해, 제 1 산화물 반도체막(106)에는 고저항 영역(106a)과, 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(106b)이 형성된다. 도펀트(142)의 도입에 의해, 제 2 산화물 반도체막(108)에는 채널 영역(108a)과, 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(108b)이 형성된다(도 9의 (B), 및 도 10의 (B) 참조).
본 실시형태에서는 도펀트(142)가 도입되고, 저저항 영역(106b)과 저저항 영역(108b)이 형성되는 위치를 명확하게 나타내기 위해, 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 내지 도 10의 (C)에서는 단면도, 및 평면도를 이용하여 설명을 행한다.
도 9의 (A)는 평면도이며, 도 9의 (B)는 도 9의 (A)의 X3-Y3에 따른 단면도에 상당하고, 도 9의 (C)는 도 9의 (A)의 V3-W3에 따른 단면도에 상당한다. 단, 도 9의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)을 생략하였다. 또한, 도 10의 (A)는 평면도이며, 도 10의 (B)는 도 10의 (A)의 X3-Y3에 따른 단면도에 상당하고, 도 10의 (C)는 도 10의 (A)의 V3-W3에 따른 단면도에 상당한다. 단, 도 10의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)를 생략하였다.
또한, 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 내지 도 10의 (C)는 저저항 영역(106b)과 저저항 영역(108b)이 형성되는 위치에 대하여, 2가지의 제작 방법의 설명을 행한다. 단, 도 9의 (A) 내지 도 9의 (C)에 도시하는 방법, 및 도 10의 (A) 내지 도 10의 (C)에 도시하는 방법 모두, 본 발명의 일 양태이다.
이하에, 도 9의 (A) 내지 도 9의 (C), 및 도 10의 (A) 내지 도 10의 (C)에 도시하는 제작 방법의 차이에 대하여 설명한다.
도 9의 (A) 내지 도 9의 (C)에 도시하는 제작 방법에서, 레지스트 마스크(134a)는 제 2 산화물 반도체막(108)의 외측에 형성된다(도 9의 (A) 내지 도 9의 (C) 참조).
한편, 도 10의 (A) 내지 도 10의 (C)에 도시하는 제작 방법에서는 레지스트 마스크(134b)는 제 2 산화물 반도체막(108)의 긴 변 방향의 내측에 형성된다(도 10의 (A) 내지 도 10의 (C) 참조).
도 9의 (A) 내지 도 9의 (C)에 도시하는 제작 방법은 채널 영역(108a) 이외의 전면이 저저항 영역(108b)이 되기 때문에; 후에 형성되는 소스 전극(118a), 및 드레인 전극(118b)의 콘택트 영역을 넓게 형성할 수 있다. 한편, 도 10의 (A) 내지 도 10의 (C)에 도시하는 제작 방법은 제 2 산화물 반도체막(108)의 긴 변 방향을 채널 영역(108a)과 마찬가지로 저저항 영역(108b)보다 고저항으로 함으로써; 제 2 산화물 반도체막(108)의 긴 변 방향으로 형성될 수 있는 기생 채널(기생 트랜지스터라고도 함)의 생성을 억제할 수 있다.
이상과 같이, 레지스트 마스크(134a), 및 레지스트 마스크(134b)의 형상을 변경함으로써, 다른 효과를 갖는 반도체 장치를 제작할 수 있다.
다음에, 레지스트 마스크(레지스트 마스크(134a), 또는 레지스트 마스크(134b))를 제거하여, 게이트 절연막(110), 및 절연막(113) 위에 절연막(115a)을 형성한다(도 11의 (A) 참조).
다음에, 절연막(115a)을 에칭함으로써 사이드 월 절연막(115)을 형성한다. 사이드 월 절연막(115)은 절연막(115a)에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 예를 들면, 에칭 방법으로서는 드라이 에칭법을 이용하면 바람직하다. 드라이 에칭법에 이용하는 에칭 가스로서는 예를 들면, 트라이플루오로메테인, 옥타플루오로사이클로부탄, 테트라플루오로메테인 등의 불소를 포함하는 가스를 들 수 있다. 에칭 가스에는 희가스 또는 수소를 첨가해도 좋다. 드라이 에칭법은 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법：Reactive Ion Etching법)을 이용하면 바람직하다. 사이드 월 절연막(115) 형성 후, 게이트 전극(112), 절연막(113), 및 사이드 월 절연막(115)을 마스크로서 게이트 절연막(110)을 가공하여, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 노출시킨다(도 11의 (B) 참조). 단, 사이드 월 절연막(115)의 형성 시에 게이트 절연막(110)을 가공해도 좋다.
단, 본 실시형태에서는 게이트 전극(112), 및 절연막(113)의 형성 직후의 공정에서, 게이트 전극(112), 절연막(113), 및 레지스트 마스크(레지스트 마스크(134a), 또는 레지스트 마스크(134b))를 마스크에 이용하여 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 중에 도펀트(142)를 도입했다. 하지만, 사이드 월 절연막(115)의 형성 후에 게이트 전극(112), 절연막(113), 사이드 월 절연막(115), 및 레지스트 마스크를 마스크에 이용하여, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 중에 도펀트(142)를 도입해도 좋다. 이렇게 함으로써, 사이드 월 절연막(115)과 중첩되는 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)의 영역을 고저항 영역에 포함할 수 있다.
다음에, 제 1 산화물 반도체막(106), 제 2 산화물 반도체막(108), 절연막(113), 및 사이드 월 절연막(115)을 덮도록 도전막을 형성한다. 상기 도전막에 포토리소그래피 공정, 및 에칭 공정을 행하여, 도전막(118)을 형성한다(도 11의 (C) 참조).
다음에, 제 1 산화물 반도체막(106), 및 도전막(118) 위에 절연막(114a), 및 절연막(116a)을 형성한다(도 11의 (D) 참조).
다음에, 절연막(113) 위(적어도 게이트 전극(112)과 중첩하는 영역)에 제공된 도전막(118)을 제거하도록, 절연막(114a), 절연막(116a), 및 도전막(118)에 대하여 CMP 처리를 행한다. 따라서, 절연막(114a), 절연막(116a), 및 도전막(118)이 분단되어, 보호 절연막(114), 층간 절연막(116), 소스 전극(118a), 및 드레인 전극(118b)이 게이트 전극(112)을 사이에 끼우는 상태로 형성된다(도 12의 (A) 참조).
단, 도 12의 (A)에서는 소스 전극(118a), 및 드레인 전극(118b)의 표면과 절연막(113), 및 층간 절연막(116)의 표면이 동일 평면에 위치하고 있다. 하지만, CMP 장치에 의해 소스 전극(118a), 및 드레인 전극(118b)의 표면과, 절연막(113), 및 층간 절연막(116)을 연마하는 경우, 소스 전극(118a) 및 드레인 전극(118b)과, 절연막(113), 및 층간 절연막(116)의 연마 스피드(또는 연마 레이트)가 다른 경우, 소스 전극(118a), 및 드레인 전극(118b)의 표면과, 절연막(113), 또는 층간 절연막(116)의 표면은 높이가 달라 단차가 생기는 일이 있다. 예를 들면, 소스 전극(118a), 및 드레인 전극(118b)의 표면이 절연막(113)의 표면보다 낮아지는(오목한 상태가 됨) 경우가 있다. CMP 처리 조건에 따라서는 사이드 월 절연막(115)도 연마될 가능성이 있다.
단, 여기서의 CMP 처리는 실시형태 2에서 기재한 도전막(118)에 대한 CMP 처리의 내용을 참작할 수 있다.
다음에, 보호 절연막(114), 층간 절연막(116), 소스 전극(118a), 및 드레인 전극(118b) 위에 절연막(120)을 형성한다(도 12의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 절연막(120) 위에 레지스트 마스크를 형성하고, 보호 절연막(114), 층간 절연막(116), 및 절연막(120)을 선택적으로 에칭 처리하여, 소스 전극(118a), 및 드레인 전극(118b)에 이르는 개구부를 형성하고, 레지스트 마스크를 제거한다. 그 후, 상기 개구부를 덮도록 도전막을 성막하고, 포토리소그래피 공정에 의해 상기 도전막 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭 처리하여 배선(119a), 및 배선(119b)을 형성한다(도 12의 (C) 참조).
이상의 공정에 의해, 도 7의 (A) 내지 도 7의 (C)에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제한다. 또한, 제 1 산화물 반도체막을 제 2 산화물 반도체막의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상됨으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3에 나타낸 반도체 장치의 변형예, 및 실시형태 1 내지 실시형태 3에 나타낸 반도체 장치의 제작 방법과 다른 제작 방법에 대하여, 도 13의 (A) 내지 도 13의 (C), 도 14의 (D) 내지 도 14의 (D), 도 15의 (A) 내지 도 15의 (D), 도 16의 (A) 내지 도 16의 (D) 및 도 17의 (A) 및 도 17의 (B)를 이용하여 설명을 행한다. 단, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 도 3의 (A) 내지 도 3의 (D), 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (D), 도 6의 (A) 내지 도 6의 (C), 도 7의 (A) 내지 도 7의 (C), 도 8의 (A) 내지 도 8의 (D), 도 9의 (A) 내지 도 9의 (C), 도 10의 (A) 내지 도 10의 (C), 도 11의 (A) 내지 도 11의 (D) 및 도 12의 (A) 내지 도 12의 (C)로 나타낸 부호에 대해서는 같은 부호를 이용하고, 그 반복 설명은 생략한다. 또한, 같은 부분의 상세한 설명도 반복 설명은 생략한다.
＜반도체 장치의 구성예 4＞
도 13의 (A) 내지 도 13의 (C)에, 반도체 장치의 일례로서, 탑 게이트 구조의 트랜지스터의 평면도 및 단면도를 나타낸다. 도 13의 (A)는 평면도이며, 도 13의 (B)는 도 13의 (A)의 X4-Y4에 따른 단면도에 상당하고, 도 13의 (C)는 도 13의 (A)의 V4-W4에 따른 단면도에 상당한다. 단, 도 13의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)를 생략하였다.
도 13의 (A) 내지 도 13의 (C)에 도시하는 반도체 장치는 산화막(104)과; 산화막(104) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩된 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되며, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율로 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과, 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과, 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성되기 때문에, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시킨다는 뛰어난 효과를 얻는다.
단, 제 1 산화물 반도체막(106)에 있어서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능한다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않은 구성으로 한 경우, 인접하는 트랜지스터 간이 전기적으로 접속되는 것을 막기 위해서이다.
채널 길이 방향의 단면에서, 제 2 산화물 반도체막(108)의 한쪽 측면과 접촉하는 소스 전극(118a)과; 다른 한쪽 측면과 접촉하는 드레인 전극(118b)과; 게이트 전극(112)의 한쪽 측면에 형성된 제 1 도전막(121a)과; 게이트 전극(112)의 다른 한쪽 측면에 형성된 제 2 도전막(121b)과; 제 1 도전막(121a) 및 제 2 도전막(121b)의 측면에 형성된 사이드 월 절연막(115)과; 제 1 산화물 반도체막(106), 소스 전극(118a), 드레인 전극(118b), 사이드 월 절연막(115), 및 게이트 전극(112) 위에 형성된 보호 절연막(114)과; 보호 절연막(114) 위에 형성된 층간 절연막(116)과; 소스 전극(118a) 및 드레인 전극(118b)과 각각 전기적으로 접속된 배선(119a), 및 배선(119b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a) 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
본 실시형태에 나타내는 반도체 장치의 구조는 게이트 전극(112)의 양 측면에, 제 1 도전막(121a), 제 2 도전막(121b), 및 사이드 월 절연막(115)이 형성되어 있는 점, 및 제 2 산화물 반도체막(108)의 채널 길이 방향의 단면에서, 한쪽 측면과 접촉하는 소스 전극(118a), 및 다른 한쪽 측면과 접촉하는 드레인 전극(118b)이 형성되어 있는 점에서, 실시형태 1에 기재한 반도체 장치의 구조와 다르다.
또한, 본 실시형태에 나타내는 반도체 장치는 게이트 전극(112)의 한쪽 측면에 형성된 제 1 도전막(121a)의 적어도 일부가 게이트 절연막(110)을 사이에 끼우고 소스 전극(118a) 위에 형성되고, 게이트 전극(112)의 다른 한쪽의 측면에 형성된 제 2 도전막(121b)의 적어도 일부가 게이트 절연막(110)을 사이에 끼우고 드레인 전극(118b) 위에 형성되어 있다. 이와 같이, 게이트 전극(112)(보다 구체적으로는 게이트 전극(112), 제 1 도전막(121a), 및 제 2 도전막(121b))의 일부가 게이트 절연막(110)을 사이에 끼우고 소스 전극(118a) 및 드레인 전극(118b)과 중첩하는 영역(Lov 영역이라고도 함)을 형성할 수 있다. 따라서, 본 실시형태에 나타내는 반도체 장치는 미세화에 적합하고, 또한 미세화에 따른 온 전류의 저하의 억제에 적합한 구조의 하나이다.
단, 본 실시형태에 나타내는 반도체 장치에 이용할 수 있는 각 구성 요소의 상세한 사항에 대해서는 실시형태 1 내지 실시형태 3에 나타내는 구성과 마찬가지로 할 수 있기 때문에; 그 설명은 생략하고, 실시형태 1 내지 실시형태 3에서 이용하지 않는 구성에 대하여 이하에 기재한다.
[제 1 도전막, 및 제 2 도전막의 상세한 설명]
제 1 도전막(121a) 및 제 2 도전막(121b)으로서는 도전성을 갖고 있으면 좋고, 예를 들면 텅스텐, 티탄 등의 금속막, 또는 인, 붕소 등의 불순물 원소를 포함하는 실리콘막 등을 가공하여 형성할 수 있다. 또는 게이트 전극(112) 위에 다결정 실리콘막을 형성하고, 에칭에 의해 게이트 전극(112)에 접촉하는 도전막을 형성한 후, 이 도전막에 인, 붕소 등의 불순물 원소를 도핑에 의해 도입하고, 열 처리를 하여 도전성을 갖는 제 1 도전막(121a), 및 제 2 도전막(121b)으로 해도 좋다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는 후술하는 반도체 장치의 제작 방법 4에서, 도 14의 (A) 내지 도 14의 (D), 도 15의 (A) 내지 도 15의 (D), 도 16의 (A) 내지 도 16의 (D), 도 17의 (A) 및 도 17의 (B)를 이용하여 설명한다.
＜반도체 장치의 제작 방법 4＞
이하, 도 14의 (A) 내지 도 14의 (D), 도 15의 (A) 내지 도 15의 (D), 도 16의 (A) 내지 도 16의 (D), 도 17의 (A) 및 도 17의 (B)를 이용하여, 본 실시형태에 따른 도 13의 (A) 내지도 13의 (C)에 도시하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
먼저, 실시형태 1에 나타내는 제작 방법을 참작함으로써, 도 14의 (A)에 도시하는 상태까지 제작할 수 있다. 단, 도 14의 (A)에 도시하는 단면은 도 2의 (B)에 도시하는 반도체 장치의 변형이며, 제 2 산화물 반도체막(108)의 면적만 다르다.
다음에, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 위에 도전막을 형성하고, 포토리소그래피 공정에 의해 상기 도전막 위에 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭 처리하여, 도전막(118)을 형성한다(도 14의 (B) 참조).
다음에, 도전막(118)에 CMP 처리를 행하고, 제 2 산화물 반도체막(108)이 노출되도록 도전막(118)의 일부를 제거한다. 이 CMP 처리에 의해, 제 2 산화물 반도체막(108)과 중첩하는 영역의 도전막(118)이 제거되어, 소스 전극(118a), 및 드레인 전극(118b)이 형성된다(도 14의 (C) 참조).
단, 여기에서 CMP 처리는 실시형태 2에서 기재한 도전막(118)의 CMP 처리의 내용을 참작할 수 있다.
다음에, 제 1 산화물 반도체막(106), 제 2 산화물 반도체막(108), 소스 전극(118a), 및 드레인 전극(118b) 위에 게이트 절연막(110), 및 도전막(111)을 형성한다(도 14의 (D) 참조).
다음에, 포토리소그래피 공정에 의해 도전막(111) 위에 레지스트 마스크를 형성하고, 도전막(111)을 선택적으로 에칭 처리하여, 게이트 전극(112)을 형성한다(도 15의 (A) 참조).
다음에, 게이트 절연막(110), 및 게이트 전극(112) 위에 레지스트 마스크(136)를 형성한다(도 15의 (B) 참조).
다음에, 포토리소그래피 공정에 의해, 레지스트 마스크(136)를 선택적으로 노광, 및 현상을 행하여, 레지스트 마스크(136a)를 형성한다. 그 후, 게이트 전극(112), 및 레지스트 마스크(136a)를 마스크로서 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도펀트(142)를 도입한다. 도펀트(142)의 도입에 의해, 제 1 산화물 반도체막(106)에는 고저항 영역(106a)과, 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(106b)이 형성된다. 도펀트(142)의 도입에 의해, 제 2 산화물 반도체막(108)에는 채널 영역(108a)과, 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(108b)이 형성된다(도 15의 (C) 참조).
단, 본 실시형태에서는 소스 전극(118a) 및 드레인 전극(118b)을 통과하여, 제 1 산화물 반도체막(106)에 도펀트(142)가 도입되고, 저저항 영역(106b)이 형성되는 구조에 대하여 설명했지만; 이것으로 한정되지 않는다. 소스 전극(118a), 및 드레인 전극(118b)이 중첩하는 영역의 제 1 산화물 반도체막(106)이 고저항 영역(106a)과 같은 불순물 농도를 가져도 좋다.
다음에, 레지스트 마스크(136a)를 제거하여, 게이트 절연막(110), 및 게이트 전극(112) 위에 도전막(121)을 형성한다(도 15의 (D) 참조).
다음에, 도전막(121) 위에 절연막(115a)을 형성한다(도 16의 (A) 참조).
다음에, 절연막(115a)을 에칭함으로써 사이드 월 절연막(115)을 형성한다. 사이드 월 절연막(115)은 절연막(115a)에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 예를 들면, 에칭 방법으로서는 드라이 에칭법을 이용하면 바람직하다. 또한, 드라이 에칭법에 이용하는 에칭 가스로서는 예를 들면, 트라이플루오로메테인, 옥타플루오로사이클로부탄, 테트라플루오로메테인 등의 불소를 포함하는 가스를 이용할 수 있다. 에칭 가스에는 희가스 또는 수소를 첨가해도 좋다. 드라이 에칭법은 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법：Reactive Ion Etching법)을 이용하면 바람직하다. 사이드 월 절연막(115) 형성 후, 게이트 전극(112), 및 사이드 월 절연막(115)을 마스크로서, 도전막(121), 및 게이트 절연막(110)을 가공하고, 및 제 1 산화물 반도체막(106), 소스 전극(118a), 및 드레인 전극(118b)을 노출시킨다(도 16의 (B) 참조). 단, 사이드 월 절연막(115)의 형성 시에 도전막(121), 및 게이트 절연막(110)을 가공해도 좋다. 본 실시형태에서는 도전막(121)은 제 1 도전막(121a), 제 2 도전막(121b)으로 분단되고, 게이트 절연막(110)은 일부가 제거되고, 소스 전극(118a), 및 드레인 전극(118b)의 표면의 일부가 노출된다.
다음에, 제 1 산화물 반도체막(106), 게이트 전극(112), 사이드 월 절연막(115), 제 1 도전막(121a), 제 2 도전막(121b), 소스 전극(118a), 및 드레인 전극(118b)을 덮도록 보호 절연막(114), 및 층간 절연막(116)을 형성한다(도 16의 (C) 참조).
다음에, 포토리소그래피 공정에 의해 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 보호 절연막(114), 및 층간 절연막(116)을 선택적으로 에칭 처리하고, 소스 전극(118a), 및 드레인 전극(118b)에 이르는 개구부를 형성하여, 레지스트 마스크를 제거한다(도 16의 (D) 참조).
다음에, 상기 개구부를 충전하도록, 층간 절연막(116) 위에 도전막(119)을 형성한다(도 17의 (A) 참조).
다음에, 포토리소그래피 공정에 의해 도전막(119) 위에 레지스트 마스크를 형성하고, 도전막(119)을 선택적으로 에칭 처리하여, 배선(119a), 및 배선(119b)을 형성한다(도 17의 (B) 참조).
이상의 공정에 의해, 도 13의 (A) 내지 도 13의 (C)에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제한다. 또한 제 1 산화물 반도체막이 제 2 산화물 반도체막의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상됨으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4에 나타낸 반도체 장치의 변형예, 및 실시형태 1 내지 실시형태 4에 나타낸 반도체 장치의 제작 방법과 다른 제작 방법에 대하여, 도 18의 (A) 내지 도 18의 (C), 도 19의 (A) 내지 도 19의 (D), 도 20의 (A) 내지 도 20의 (D) 및 도 21의 (A) 내지 도 21의 (C)를 이용하여 설명을 행한다. 단, 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 도 3의 (A) 내지 도 3의 (D), 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (D) 및 도 6의 (A) 내지 도 6의 (C), 도 7의 (A) 내지 도 7의 (C), 도 8의 (A) 내지 도 8의 (D), 도 9의 (A) 내지 도 9의 (C), 도 10의 (A) 내지 도 10의 (C), 도 11의 (A) 내지 도 11의 (D) 및 도 12의 (A) 내지 도 12의 (C), 도 13의 (A) 내지 도 13의 (C), 도 14의 (D) 내지 도 14의 (D), 도 15의 (A) 내지 도 15의 (D), 도 16의 (A) 내지 도 16의 (D) 및 도 17의 (A) 및 도 17의 (B)에 나타낸 부호에 대해서는 같은 부호를 이용하고, 그 반복 설명은 생략한다.
＜반도체 장치의 구성예 5＞
도 18의 (A) 내지 도 18의 (C)에, 반도체 장치의 일례로서 탑 게이트 구조의 트랜지스터의 평면도 및 단면도를 나타낸다. 도 18의 (A)는 평면도이며, 도 18의 (B)는 도 18의 (A)의 X5-Y5에 따른 단면도에 상당하고, 도 18의 (C)는 도 18의 (A)의 V5-W5에 따른 단면도에 상당한다. 단, 도 18의 (A)에서는 복잡하게 되는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(예를 들면, 게이트 절연막(110) 등)를 생략하였다.
도 18의 (A) 내지 도 18의 (C)에 도시하는 반도체 장치는 산화막(104)과; 산화막(104) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩하는 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되고, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성되기 때문에, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시키는 것과 같은 뛰어난 효과를 얻는다.
단, 제 1 산화물 반도체막(106)에서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능한다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않는 구성으로 한 경우, 인접하는 트랜지스터 간이 전기적으로 접속되는 것을 막기 위해서이다.
게이트 전극(112) 위에 형성된 보호 절연막(114)과; 보호 절연막(114) 위에 형성된 층간 절연막(116)과; 채널 길이 방향의 단면에서, 층간 절연막(116), 보호 절연막(114), 게이트 절연막(110), 및 제 2 산화물 반도체막(108)을 관통하는 개구부에서, 제 2 산화물 반도체막(108)의 측면과 접촉하는 소스 전극(118a), 및 드레인 전극(118b)과; 소스 전극(118a)과 전기적으로 접속된 배선(119a)과, 드레인 전극(118b)과 전기적으로 접속된 배선(119b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a) 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
본 실시형태에 나타내는 반도체 장치의 구조는 게이트 절연막(110), 보호 절연막(114), 층간 절연막(116), 및 제 2 산화물 반도체막(108)의 개구부에 충전된 소스 전극(118a) 및 드레인 전극(118b)과; 소스 전극(118a) 및 드레인 전극(118b)에 전기적으로 접속된 배선(119a) 및 배선(119b)이 형성되어 있는 점에서, 실시형태 1에 기재한 반도체 장치의 구조와 다르다.
또한, 본 실시형태에 나타내는 반도체 장치의 구조는 제 2 산화물 반도체막(108)의 형상과, 제 2 산화물 반도체막(108)의 채널 영역(108a)의 상면 및 측면을 덮는 게이트 절연막(110), 및 게이트 전극(112)의 형상에 대해서도 실시형태 1에 나타낸 반도체 장치의 구조와 다르다.
단, 본 실시형태에 나타내는 반도체 장치는 제 2 산화물 반도체막(108)(보다 구체적으로는 채널 영역(108a))의 상면, 및 측면에 채널이 형성된다.
이와 같이, 본 실시형태에 나타내는 반도체 장치는 제 2 산화물 반도체막(108)을 두꺼운 상태(소위 판 모양)로 형성하고, 상기 제 2 산화물 반도체막(108)의 상면, 및 측면을 덮도록 게이트 절연막(110)을 형성하고, 및 그 위에 게이트 전극(112)을 형성한다. 이것에 의해, 채널 폭은 제 2 산화물 반도체막(108)(보다 구체적으로는 채널 영역(108a))의 상면, 및 측면을 합한 길이가 되기 때문에; 제 2 산화물 반도체막(108)의 상면의 폭을 증가시키지 않고, 실질적인 채널 폭을 증가시킬 수 있다. 채널 폭을 증가시킴으로써, 트랜지스터의 온 전류의 저하나 전기 특성의 편차를 억제할 수 있다.
단, 본 실시형태에 나타내는 반도체 장치에 이용할 수 있는 각 구성 요소의 상세한 사항에 대해서는 실시형태 1 내지 실시형태 4에 나타내는 구성과 마찬가지로 할 수 있기 때문에; 그 설명은 생략하고, 실시형태 1 내지 실시형태 4에서 이용하지 않는 구성에 대하여 이하에 기재한다.
[제 2 산화물 반도체막의 상세한 설명]
제 2 산화물 반도체막(108)으로서는 실시형태 1에 나타내는 구성과 마찬가지로 할 수 있지만, 막 두께만 실시형태 1의 구성과 다르다. 본 실시형태에 나타내는 제 2 산화물 반도체막(108)의 막 두께는 5 nm 초과 500 nm 이하로 하고, 바람직하게는 100 nm 이상 300 nm 이하로 한다.
단, 그 외의 구성 요소의 상세한 사항에 대해서는 후술하는 반도체 장치의 제작 방법 5에서, 도 19의 (A) 내지 도 19의 (D), 도 20의 (A) 내지 도 20의 (C), 및 도 21의 (A) 내지 도 21의 (C)를 이용하여 설명한다.
＜반도체 장치의 제작 방법 5＞
이하, 도 19의 (A) 내지 도 19의 (D), 도 20의 (A) 내지 도 20의 (C), 및 도 21의 (A) 내지 도 21의 (C)를 이용하여, 본 실시형태에 따른 도 18의 (A) 내지 도 18의 (C)에 도시하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
먼저, 실시형태 1에 나타내는 제작 방법을 참작하여, 도 19의 (A)에 도시하는 상태까지 제작할 수 있다. 단, 도 19의 (A)에 도시하는 단면은 도 2의 (A)에 도시하는 반도체 장치의 변형이며, 제 2 산화물 반도체막(108)의 막 두께만 다르다.
다음에, 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108) 위에 게이트 절연막(110), 및 도전막(111)을 형성한다(도 19의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 도전막(111) 위에 레지스트 마스크를 형성하고, 도전막(111)을 선택적으로 에칭 처리하여, 게이트 전극(112)을 형성한다(도 19의 (C) 참조).
다음에, 게이트 절연막(110), 및 게이트 전극(112) 위에 레지스트 마스크(138)를 형성한다(도 19(D) 참조).
다음에, 포토리소그래피 공정에 의해, 레지스트 마스크(138)를 선택적으로 노광, 및 현상을 행하고, 레지스트 마스크(138a)를 형성한다. 그 후, 게이트 전극(112), 및 레지스트 마스크(138a)를 마스크로서 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)에 도펀트(142)를 도입한다. 도펀트(142)의 도입에 의해, 제 1 산화물 반도체막(106)에는 고저항 영역(106a)과 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(106b)이 형성된다. 도펀트(142)의 도입에 의해, 제 2 산화물 반도체막(108)에는 채널 영역(108a)과 게이트 전극(112)이 중첩하는 영역에 인접하여 한 쌍의 저저항 영역(108b)이 형성된다(도 20의 (A) 참조).
단, 본 실시형태에서는 제 2 산화물 반도체막(108)을 통과하여, 제 1 산화물 반도체막(106)에 도펀트(142)가 도입되어 저저항 영역(106b)이 형성되는 구조에 대하여 설명했지만; 본 발명은 이에 한정되는 것은 아니다. 제 2 산화물 반도체막(108)이 중첩하는 영역의 제 1 산화물 반도체막(106)이 고저항 영역(106a)과 같은 불순물 농도를 가져도 좋다.
다음에, 레지스트 마스크(138a)를 제거하고, 게이트 절연막(110), 및 게이트 전극(112) 위에 보호 절연막(114), 및 층간 절연막(116)을 형성한다(도 20의 (B) 참조).
다음에, 포토리소그래피 공정에 의해 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 층간 절연막(116), 보호 절연막(114), 및 제 2 산화물 반도체막(108)을 선택적으로 에칭 처리하여, 제 1 산화물 반도체막(106)에 이르는 개구부(153a)를 형성하고, 레지스트 마스크를 제거한다(도 20의 (C) 참조).
다음에, 포토리소그래피 공정에 의해 개구부(153a), 및 층간 절연막(116) 위에 레지스트 마스크를 형성하고, 층간 절연막(116), 보호 절연막(114), 및 제 2 산화물 반도체막(108)을 선택적으로 에칭 처리하고, 제 1 산화물 반도체막(106)에 이르는 개구부(153b)를 형성하여, 레지스트 마스크를 제거한다(도 20의 (D) 참조). 이것에 의해, 게이트 전극(112), 및 채널 영역(108a)을 사이에 두고 한 쌍의 개구부가 형성되게 된다.
단, 본 실시형태에서는 개구부(153a), 및 개구부(153b)는 제 1 산화물 반도체막(106)에 이르도록 형성했지만; 이것으로 한정되지 않는다. 예를 들면, 산화막(104)에 이르도록 형성해도 좋다.
본 실시형태에 나타내는 제작 방법에서는 실시형태 2에 나타내는 제작 방법과 마찬가지로, 개구부(153a)와 개구부(153b)를, 2장의 마스크를 이용하여 형성하기 때문에; 노광 장치의 해상 한계에 의존하지 않고, 자유롭게 개구부의 위치를 설정하는 것이 가능하다. 따라서, 소스측 콘택트 영역 또는 드레인측 콘택트 영역과 게이트 전극(112)과의 거리를, 예를 들면 0.05μm 이상 0.1μm 이하까지 축소할 수 있다. 소스측 콘택트 영역 또는 드레인측 콘택트 영역과 게이트 전극(112)과의 거리를 축소함으로써, 소스와 드레인 간의 저항을 저감시킬 수 있기 때문에, 반도체 장치의 전기적 특성(예를 들면, 트랜지스터의 온 전류 특성)을 향상시킬 수 있다.
다음에, 개구부(153a), 및 개구부(153b)를 충전하도록, 층간 절연막(116) 위에 도전막(118)을 형성한다(도 21의 (A) 참조).
다음에, 층간 절연막(116) 위(적어도 게이트 전극(112)과 중첩하는 영역)에 제공된 도전막(118)을 제거하도록, 도전막(118)에 대해서 CMP 처리를 행함으로써; 개구부(153a), 및 개구부(153b)에 충전된 소스 전극(118a), 및 드레인 전극(118b)을 형성한다(도 21의 (B) 참조).
단, 본 실시형태에서는 소스 전극(118a) 및 드레인 전극(118b)과 제 2 산화물 반도체막(108)과의 접촉 영역은 층간 절연막(116), 보호 절연막(114), 게이트 절연막(110), 및 제 2 산화물 반도체막(108)을 관통하는 개구부에서, 제 2 산화물 반도체막(108)의 측면이다.
다음에, 층간 절연막(116), 소스 전극(118a), 및 드레인 전극(118b) 위에 도전막을 형성하고, 포토리소그래피 공정에 의해 상기 도전막 위에 레지스트 마스크를 형성하고, 소스 전극(118a)과 전기적으로 접속된 배선(119a), 및 드레인 전극(118b)과 전기적으로 접속된 배선(119b)을 형성한다(도 21의 (C) 참조).
이상의 공정에 의해, 도 18의 (A) 내지 도 18의 (C)에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제한다. 또한 제 1 산화물 반도체막이 제 2 산화물 반도체막의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상시킴으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 명세서에 나타내는 반도체 장치를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 구성의 일례를, 도면을 이용하여 설명한다.
도 22의 (A) 내지 도 22의 (C)는 반도체 장치의 구성의 일례이다. 도 22의 (A)에, 반도체 장치의 단면도를, 도 22의 (B)에 반도체 장치의 평면도를, 도 22의 (C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 22의 (A)는 도 22의 (B)의 C1-C2, 및 D1-D2의 단면에 상당한다.
도 22의 (A), 및 도 22의 (B)에 도시하는 반도체 장치는 하부에 제 1 반도체 재료를 포함한 트랜지스터(260)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(300)를 포함하는 것이다. 제 2 반도체 재료를 포함한 트랜지스터(300)로서는 실시형태 3에 나타내는 반도체 장치의 구조를 적용할 수 있다. 본 실시형태에서는 기재하고 있지 않지만, 실시형태 1, 실시형태 2, 실시형태 4, 및 실시형태 5에 기재된 반도체 장치의 구조를 적용할 수도 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(결정성 실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서, 예를 들면 결정성 실리콘을 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는 그 특성에 따라 장시간의 전하 유지를 가능하게 한다.
상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 설명하지만, p채널형 트랜지스터를 이용할 수 있는 것은 말할 필요도 없다.
도 22의 (A)의 트랜지스터(260)는 반도체 재료(예를 들면, 결정성 실리콘 등)를 포함하는 기판(200)에 제공된 채널 형성 영역(216)과, 채널 형성 영역(216)을 사이에 끼우도록 제공된 불순물 영역(220)과, 불순물 영역(220)에 접촉하는 금속 간 화합물 영역(224)과, 채널 형성 영역(216) 위에 제공된 게이트 절연막(208)과, 게이트 절연막(208) 위에 제공된 게이트 전극(210)을 포함한다. 단, 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(200) 위에는 트랜지스터(260)를 둘러싸도록 소자 분리 절연막(206)이 제공되어 있고, 트랜지스터(260)를 덮도록 절연막(228), 및 산화막(230)이 제공되어 있다. 단, 고집적화를 실현하기 위해서는 도 22의 (A)에 도시하는 바와 같이, 트랜지스터(260)가 사이드 월 절연막을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(260)의 특성을 중시하는 경우에는 게이트 전극(210)의 측면에 사이드 월 절연막을 형성하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(220)으로 해도 좋다.
결정성 실리콘 기판을 이용한 트랜지스터(260)는 고속 동작이 가능하다. 이 때문에, 상기 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(260)를 덮도록 절연막, 및 산화막을 형성한다. 트랜지스터(300), 및 용량 소자(264)의 형성 전의 처리로서, 이 절연막, 및 산화막에 CMP 처리를 가하여, 평탄화한 절연막(228), 산화막(230)을 형성하고, 동시에 게이트 전극(210)의 상면을 노출시킨다.
절연막(228)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다. 산화막(230)은 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등의 산화막을 이용할 수 있다. 절연막(228), 산화막(230)은 플라즈마 CVD법, 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
또한, 절연막(228)은 폴리이미드계 수지, 아크릴계 수지, 벤조사이클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 유기 재료를 이용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 따라 절연막(228)을 형성해도 좋다.
단, 본 실시형태에서, 절연막(228)으로서 질화 실리콘막을 이용하고, 산화막(230)으로서 산화 실리콘막을 이용한다.
연마 처리(예를 들면 CMP 처리)에 의해 충분히 평탄화된 산화막(230) 위에 제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)을 형성한다. 단, 산화막(230) 표면의 평균 면 조도는 0.15 nm 이하가 바람직하다.
도 22의 (A)에 도시하는 트랜지스터(300)는 산화물 반도체를 채널 형성 영역에 포함한 트랜지스터이다. 여기서, 트랜지스터(300)에 포함되는 제 2 산화물 반도체막(108)은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 특성의 트랜지스터(300)를 얻을 수 있다.
트랜지스터(300)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 제공하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(300) 위에는 절연막(302), 및 절연막(304)이 단층 또는 적층으로 제공되어 있다. 본 실시형태에서는 절연막(302), 및 절연막(304)으로서 트랜지스터(300)측으로부터 산화 실리콘막과 산화 알루미늄막과의 적층을 이용한다. 단, 산화 알루미늄막을 고밀도(예를 들면, 막 밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)으로 함으로써, 트랜지스터(300)에 안정적인 전기 특성을 부여할 수 있기 때문에 바람직하다.
또한, 절연막(302)을 사이에 끼고, 트랜지스터(300)의 소스 전극(118a)에 접속된 배선(119a)과 중첩하는 영역에는 도전막(306)이 제공되어 있고, 배선(119a)과 절연막(302)과 도전막(306)에 의해, 용량 소자(364)가 형성된다. 즉, 트랜지스터(300)의 소스 전극(118a)은 용량 소자(364)의 한쪽의 전극으로서 기능하고, 도전막(306)은 용량 소자(364)의 다른 한쪽의 전극으로서 기능한다. 단, 용량이 불필요한 경우에는 용량 소자(364)를 제공하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(364)는 별도로, 트랜지스터(300)의 상방에 제공해도 좋다.
트랜지스터(300), 및 용량 소자(364)의 위에는 절연막(304)이 제공되어 있다. 그리고, 절연막(304) 위에는 트랜지스터(300)와 다른 트랜지스터를 접속하기 위한 배선(308)이 제공되어 있다. 배선(308)은 절연막(302), 절연막(304) 등에 형성된 개구부를 충전하도록 형성되고, 드레인 전극(118b)과 전기적으로 접속된다.
도 22의 (A), 및 도 22의 (B)에서, 트랜지스터(260)와 트랜지스터(300)는 적어도 일부가 중첩되도록 제공되어 있다. 트랜지스터(260)의 소스 영역, 또는 드레인 영역과 제 2 산화물 반도체막(108)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(300), 및 용량 소자(364)가 트랜지스터(260)의 적어도 일부와 중첩되도록 제공되어 있다. 예를 들면, 용량 소자(364)의 도전막(306)은 트랜지스터(260)의 게이트 전극(210)과 적어도 일부가 중첩하여 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
다음에, 도 22의 (A), 및 도 22의 (B)에 대응하는 회로 구성의 일례를 도 22의 (C)에 도시한다.
도 22의 (C)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극, 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 소스 전극, 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되어 있다. 제 3 배선(3rd Line)과 트랜지스터(300)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(300)의 게이트 전극은 전기적으로 접속되어 있다. 트랜지스터(260)의 게이트 전극과, 트랜지스터(300)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(364)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(364)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 22의 (C)에 도시하는 반도체 장치에서는 트랜지스터(260)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(300)가 온 상태가 되는 전위로 하고, 트랜지스터(300)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극, 및 용량 소자(364)에 공급할 수 있다. 즉, 트랜지스터(260)의 게이트 전극에는 소정의 전하가 공급된다(기록). 여기에서는 다른 2개의 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(300)가 오프 상태가 되는 전위로 하고, 트랜지스터(300)를 오프 상태로 한다. 따라서, 트랜지스터(260)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(300)의 오프 전류는 매우 작기 때문에, 트랜지스터(260)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태로, 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(260)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극에 High 레벨 전하가 주어지고 있는 경우의 겉보기 문턱값 Vth _H는 트랜지스터(260)의 게이트 전극에 Low 레벨 전하가 주어지고 있는 경우의 겉보기 문턱값 Vth _L보다 낮아지기 때문이다. 여기서, 겉보기 문턱값 전압이란, 트랜지스터(260)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L의 사이의 전위 V0로 함으로써, 트랜지스터(260)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 주어지고 있었을 경우에는 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(260)는 「온 상태」가 된다. Low 레벨 전하가 주어지고 있었을 경우에는 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(260)는 「오프 상태」인 채이다. 따라서, 제 2 배선의 전위를 확인함으로써, 기억되고 있는 정보를 판독할 수 있다.
단, 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독하는 것이 요구된다. 이와 같이 정보를 판독하지 않는 경우에는 게이트 전극의 상태에 관계없이 트랜지스터(260)가 「오프 상태」가 되는 전위, 즉, Vth _H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는 게이트 전극 상태에 관계없이 트랜지스터(260)가 「온 상태」가 되는 전위, 즉, Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 이용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
트랜지스터(300)는 산화막(230) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩하는 영역에 형성된 게이트 전극(112)을 포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되며, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 이와 같이, 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성되기 때문에, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108) 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시키는 것과 같은 뛰어난 효과를 얻는다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제할 수 있다. 또한 제 1 산화물 반도체막이 제 2 산화물 반도체막의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성을 향상시킴으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1 내지 실시형태 5에 나타내는 반도체 장치를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 구성에 대하여, 실시형태 6에 나타낸 구성과 다른 구성에 대하여, 도 23의 (A) 및 도 23의 (B), 및 도 24의 (A) 및 도 24의 (B)를 이용하여 설명을 행한다.
도 23의 (A)는 반도체 장치의 회로 구성의 일례를 나타내고, 도 23의 (B)는 반도체 장치의 일례를 나타내는 개념도이다. 먼저, 도 23의 (A)에 도시하는 반도체 장치에 대하여 설명을 행하고, 계속하여 도 23의 (B)에 도시하는 반도체 장치에 대하여, 이하 설명을 행한다.
도 23의 (A)에 도시하는 반도체 장치에서, 비트선(BL)과 트랜지스터(300)의 소스 전극, 또는 드레인 전극은 전기적으로 접속되고, 워드선(WL)과 트랜지스터(300)의 게이트 전극과는 전기적으로 접속되고, 트랜지스터(300)의 소스 전극, 또는 드레인 전극과 용량 소자(354)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 포함한 트랜지스터(300)는 오프 전류가 매우 작다는 특징을 갖고 있다. 이 때문에, 트랜지스터(300)를 오프 상태로 함으로써, 용량 소자(354)의 제 1 단자의 전위(혹은 용량 소자(354)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 23의 (A)에 도시하는 반도체 장치(메모리 셀(350))에 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
먼저, 워드선(WL)의 전위를 트랜지스터(300)가 온 상태가 되는 전위로 하여 트랜지스터(300)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가 용량 소자(354)의 제 1 단자에 공급된다(기록). 그 후, 워드선(WL)의 전위를 트랜지스터(300)가 오프 상태가 되는 전위로 하여 트랜지스터(300)를 오프 상태로 한다. 따라서, 용량 소자(354)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(300)의 오프 전류는 매우 작기 때문에, 용량 소자(354)의 제 1 단자의 전위(혹은 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(300)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(354)가 도통하여, 비트선(BL)과 용량 소자(354)의 사이에 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화된다. 비트선(BL)의 전위의 변화량은 용량 소자(354)의 제 1 단자의 전위(혹은 용량 소자(354)에 축적된 전하)에 따라, 다른 값을 취한다.
예를 들면, 용량 소자(354)의 제 1 단자의 전위를 V, 용량 소자(354)의 용량을 C, 비트선(BL)이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB*VB0＋C*V)/(CB＋C)가 된다. 따라서, 메모리 셀(350)의 상태로서 용량 소자(354)의 제 1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 비트선(BL)의 전위(= (CB*VB0＋C*V1)/(CB＋C))는 전위 V0를 유지하고 있는 경우의 비트선(BL)의 전위(= (CB*VB0＋C*V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 23의 (A)에 도시하는 반도체 장치는 트랜지스터(300)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(354)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 기억하는 것이 가능하다.
다음에, 도 23의 (B)에 도시하는 반도체 장치에 대하여, 설명을 행한다.
도 23의 (B)에 도시하는 반도체 장치는 상부에 기억 회로로서 도 23의 (A)에 도시한 메모리 셀(350)을 복수 포함하는 메모리 셀 어레이(351a), 및 메모리 셀 어레이(351b)를 포함하고, 하부에 메모리 셀 어레이(351a), 및 메모리 셀 어레이(351b)를 동작시키기 위해서 필요한 주변 회로(353)를 가진다. 단, 주변 회로(353)는 메모리 셀 어레이(351a), 및 메모리 셀 어레이(351b)와 전기적으로 접속되어 있다.
도 23의 (B)에 도시한 구성으로 함으로써, 주변 회로(353)를 메모리 셀 어레이(351a), 및 메모리 셀 어레이(351b)의 바로 아래에 제공할 수 있다. 따라서, 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(353)에 제공되는 트랜지스터는 트랜지스터(300)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 이 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 포함한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 이 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
단, 도 23의 (B)에 도시한 반도체 장치에서는 메모리 셀 어레이(351a)와, 메모리 셀 어레이(351b)와, 2개의 메모리 셀 어레이가 적층된 구성을 예시했지만; 적층하는 메모리 셀 어레이의 수는 이것으로 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 해도 좋다.
다음에, 도 23의 (A)에 도시한 메모리 셀(350)의 구체적인 구성에 대하여 도 24의 (A) 및 도 24의 (B)를 이용하여 설명을 행한다.
도 24의 (A) 및 도 24의 (B)는 메모리 셀(350)의 구성의 일례이다. 도 24의 (A)에 메모리 셀(350)의 단면도를, 도 24의 (B)에 메모리 셀(350)의 평면도를 각각 나타낸다. 여기서, 도 24의 (A)는 도 24의 (B)의 F1-F2, 및 G1-G2에서의 단면에 상당한다.
도 24의 (A), 및 도 24의 (B)에 도시하는 트랜지스터(300)는 실시형태 3, 또는 실시형태 6에 나타낸 구성과 동일한 구성으로 할 수 있다. 단, 다른 실시형태에 나타내는 트랜지스터의 구성으로 해도 좋다.
트랜지스터(300)는 산화막(274) 위에 형성된 제 1 산화물 반도체막(106)과; 제 1 산화물 반도체막(106) 위에 형성된 제 2 산화물 반도체막(108)과; 제 2 산화물 반도체막(108) 위에 형성된 게이트 절연막(110)과; 게이트 절연막(110)과 접촉하고, 제 2 산화물 반도체막(108)과 중첩하는 영역에 형성된 게이트 전극(112)을 v포함한다.
제 1 산화물 반도체막(106), 및 제 2 산화물 반도체막(108)은 적어도 인듐, 갈륨, 및 아연을 포함하는 산화물막을 이용하여 형성되고, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)보다 갈륨의 함유율이 크다.
또한, 제 1 산화물 반도체막(106)은 막 중의 갈륨의 함유율이 인듐의 함유율과 동일하거나, 또는 갈륨의 함유율이 인듐의 함유율보다 크다. 또한, 제 2 산화물 반도체막(108)은 막 중의 인듐의 함유율이 갈륨의 함유율보다 높다. 이와 같이, 제 2 산화물 반도체막(108)의 인듐의 함유율을 높게 함으로써, 제 2 산화물 반도체막(108)의 결정성을 향상시킬 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)이 적층하여 형성되어 있고, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)의 조성이 다르다. 또한, 제 1 산화물 반도체막(106)은 제 2 산화물 반도체막(108)의 형성 시에 산화막(104)으로부터 방출되는 산소를 억제할 수 있다.
또한, 제 2 산화물 반도체막(108)은 동종의 재료인 제 1 산화물 반도체막(106) 위에 형성되기 때문에, 제 1 산화물 반도체막(106)과의 계면으로부터 성장하는 결정부를 갖는 산화물 반도체막으로 할 수 있다.
즉, 제 1 산화물 반도체막(106)은 적어도 제 2 산화물 반도체막(108)의 성막 시에, 산화막(104)으로부터 방출되는 산소를 억제하고, 또한 제 2 산화물 반도체막(108)의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막(108)의 결정성을 높일 수 있다. 산화막(104)으로부터 방출되는 산소는 제 2 산화물 반도체막(108)의 형성 후에, 열 처리 등에 의해 방출시키고, 제 1 산화물 반도체막(106)을 통과시켜, 제 2 산화물 반도체막(108)에 공급할 수 있다.
이와 같이, 제 1 산화물 반도체막(106)과 제 2 산화물 반도체막(108)을 적층하는 구성으로 함으로써, 제 2 산화물 반도체막(108)의 산소 결손의 발생을 억제하고, 또한 제 2 산화물 반도체막(108)의 결정성을 향상시키는 것과 같은 뛰어난 효과를 얻는다.
단, 제 1 산화물 반도체막(106)에서, 게이트 전극(112)이 중첩하는 영역, 및 제 2 산화물 반도체막(108)의 외측에는 각각 고저항 영역(106a)이 형성되고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(106b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108)에서, 게이트 전극(112)이 중첩하는 영역에는 채널 영역(108a)이 형성되어 있고, 게이트 전극(112)이 중첩하는 영역에 인접하여, 한 쌍의 저저항 영역(108b)이 형성되어 있다.
제 2 산화물 반도체막(108)의 외측에 형성된 고저항 영역(106a)은 각 트랜지스터 간의 분리층으로서 기능한다. 예를 들면, 제 2 산화물 반도체막(108)의 외측에 고저항 영역(106a)을 제공하지 않는 구성으로 한 경우, 인접하는 트랜지스터 간이 전기적으로 접속되는 것을 막기 위해서이다.
게이트 전극(112)과 중첩하는 영역에 제공된 절연막(113)과; 게이트 전극(112), 및 절연막(113)의 측벽에 형성된 사이드 월 절연막(115)과; 제 2 산화물 반도체막(108)과 전기적으로 접속된 소스 전극(118a) 및 드레인 전극(118b)과; 층간 절연막(116) 위에 형성된 절연막(120)과; 절연막(120), 층간 절연막(116), 보호 절연막(114)에 제공된 개구부를 통하여 소스 전극(118a), 및 드레인 전극(118b)과 전기적으로 접속된 배선(119a), 및 배선(119b)을 포함하는 구성으로 해도 좋다. 단, 소스 전극(118a) 및 드레인 전극(118b)은 제 2 산화물 반도체막(108)에 형성된 한 쌍의 저저항 영역(108b)과 접촉하고 있기 때문에, 접촉 저항을 저감시킬 수 있다.
또한, 트랜지스터(300) 위에 절연막(258)이 형성되어 있고, 절연막(258)을 사이에 끼고, 트랜지스터(300)의 소스 전극(118a)과 접속된 배선(119a)과 중첩하는 영역에는 도전막(262)이 제공되어 있고, 배선(119a)과 절연막(258)과 도전막(262)에 의해, 용량 소자(354)가 형성되어 있다. 즉, 트랜지스터(300)의 소스 전극(118a)은 용량 소자(354)의 한쪽의 전극으로서 기능하고, 도전막(262)은 용량 소자(354)의 다른 한쪽의 전극으로서 기능한다.
트랜지스터(300), 및 용량 소자(354) 위에는 절연막(256)이 단층 또는 적층으로 제공되어 있다. 그리고, 절연막(256) 위에는 인접하는 메모리 셀과 접속하기 위한 배선(272)이 제공되어 있다. 배선(272)은 절연막(256), 및 절연막(258) 등에 제공된 개구, 및 배선(119b)을 통하여 트랜지스터(300)의 드레인 전극(118b)과 전기적으로 접속되어 있다. 단, 배선(272)과 드레인 전극(118b)을 직접 접속해도 좋다. 배선(272)은 도 23의 (A)의 회로도의 비트선(BL)에 상당한다.
도 24의 (A), 및 도 24의 (B)에서, 트랜지스터(300)의 드레인 전극(118b)은 인접하는 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다.
이와 같이, 도 24의 (B)에 도시하는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
이상과 같이, 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 포함한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 포함한 트랜지스터는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 포함한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 포함한 주변 회로와, 산화물 반도체를 포함한 트랜지스터(보다 넓은 의미로는 충분히 오프 전류가 작은 트랜지스터)를 포함한 기억 회로를 일체로 구비함으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 나타내는 바와 같이, 본 발명의 기술적 사상은 다음과 같다. 산화막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 산화물 반도체막을 적층하여 형성함으로써, 적어도 제 2 산화물 반도체막의 성막 시에, 산화막으로부터 방출되는 산소를 억제할 수 있다. 또한 제 1 산화물 반도체막이 제 2 산화물 반도체막의 하지막으로서 기능하기 때문에, 제 2 산화물 반도체막의 결정성을 향상시킬 수 있다. 제 2 산화물 반도체막의 결정성이 향상됨으로써, 상기 제 2 산화물 반도체막의 산소 결손의 발생이 억제되어, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는 앞의 실시형태에 나타낸 반도체 장치를 휴대전화, 스마트 폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 25의 (A) 및 도 25의 (B), 도 26, 도 27 및 도 28을 이용하여 설명한다.
휴대전화, 스마트 폰, 전자 서적 등의 휴대 기기에서는 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서는 응답이 늦고, 화상 처리에서는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 이용한 경우, 이하의 특징이 있다.
통상의 SRAM은 도 25의 (A)에 도시하는 바와 같이 1개의 메모리 셀이 트랜지스터(801)∼트랜지스터(806)의 6개의 트랜지스터를 포함하고, 그것을 X 디코더(807), Y 디코더(808)로 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리 셀이 6 트랜지스터를 포함하기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 했을 때에 SRAM의 메모리 셀 면적은 통상 100∼150 F2이다. 이 때문에 SRAM은 비트당의 단가가 각종 메모리 중에서 가장 높다.
그에 대하여, DRAM은 메모리 셀이 도 25의 (B)에 도시하는 바와 같이 트랜지스터(811), 유지 용량(812)을 포함하고, 그것을 X 디코더(813), Y 디코더(814)로 구동하고 있다. 1개의 셀이 1 트랜지스터 1 용량을 포함하고, 면적이 작다. DRAM의 메모리 셀 면적은 통상 10 F2 이하이다. 단, DRAM은 항상 리프레시가 필요하고, 재기록을 행하지 않는 경우에도 전력을 소비한다.
그러나, 앞의 실시형태에 설명한 반도체 장치의 메모리 셀 면적은 10 F2 전후이며, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리 셀 면적이 축소되고, 또한 소비 전력을 저감시킬 수 있다.
다음에, 도 26에 휴대 기기의 블럭도를 나타낸다. 도 26에 도시하는 휴대 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)를 포함한다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), IF(909)를 포함한다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM을 포함하고; 이 부분에 앞의 실시형태에 설명한 반도체 장치를 채용함으로써, 고속으로 정보의 기록 및 판독을 할 수 있고, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다.
다음에, 도 27에 디스플레이의 메모리 회로(950)에 앞의 실시형태에 설명한 반도체 장치를 사용한 예를 나타낸다. 도 27에 도시하는 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)를 포함한다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독, 및 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
먼저, 어느 화상 데이터가 애플리케이션 프로세서(도시하지 않음)에 의해, 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내져 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상 30∼60 Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
다음에, 예를 들면 유저가 화면을 재기록하는 조작을 했을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 기억 화상 데이터 A는 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 다 기억되면, 디스플레이(957)의 다음의 프레임부터, 기억 화상 데이터 B가 판독되고, 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터 B가 보내져 표시가 행해진다. 이 판독은 다음에 다른 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952), 및 메모리(953)는 번갈아 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 메모리(952), 및 메모리(953)는 각각 다른 메모리에는 한정되지 않고, 1개의 메모리를 분할하여 사용해도 좋다. 앞의 실시형태에 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 고속으로 정보의 기록 및 판독을 할 수 있고, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감시킬 수 있다.
다음에, 도 28에 전자 서적의 블럭도를 나타낸다. 도 28은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)를 포함한다.
여기에서는 도 28의 메모리 회로(1007)에 앞의 실시형태에 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 가진다. 기능의 예로서는 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때, 특정의 개소에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸고, 언더라인을 긋고, 문자를 굵게 하고, 문자의 서체를 바꾸는 등에 의해, 주위와의 차이를 나타내는 것이다. 즉, 유저가 지정한 개소의 정보를 기억하여, 유지하는 기능이다. 이 정보를 장기 보존하는 경우에는 플래시 메모리(1004)에 카피해도 좋다. 이러한 경우에도, 앞의 실시형태에 설명한 반도체 장치를 채용하는 것에 의해, 고속으로 정보의 기록 및 판독을 할 수 있고, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감시킬 수 있다.
이상과 같이, 본 실시형태에 나타내는 휴대 기기에는 앞의 실시형태에 따른 반도체 장치가 탑재되어 있다. 이 때문에, 고속으로 정보의 기록 및 판독을 할 수 있고, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 저감시킨 휴대 기기가 실현된다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
102：기판
104：산화막
106：제 1 산화물 반도체막
106a：고저항 영역
106b：저저항 영역
108：제 2 산화물 반도체막
108a：채널 영역
108b：저저항 영역
110：게이트 절연막
111：도전막
112：게이트 전극
113：절연막
113a：절연막
114：보호 절연막
114a：절연막
115：사이드 월 절연막
115a：절연막
116：층간 절연막
116a：절연막
118：도전막
118a：소스 전극
118b：드레인 전극
119：도전막
119a：배선
119b：배선
120：절연막
121：도전막
121a：제 1 도전막
121b：제 2 도전막
132：레지스트 마스크
132a：레지스트 마스크
134：레지스트 마스크
134a：레지스트 마스크
134b：레지스트 마스크
136：레지스트 마스크
136a：레지스트 마스크
138：레지스트 마스크
138a：레지스트 마스크
142：도펀트
151a：제 1 개구부
151b：제 2 개구부
153a：개구부
153b：개구부
200：기판
206：소자 분리 절연막
208：게이트 절연막
210：게이트 전극
216：채널 형성 영역
220：불순물 영역
224：금속 간 화합물 영역
228：절연막
230：산화막
256：절연막
258：절연막
260：트랜지스터
262：도전막
264：용량 소자
272：배선
274：산화막
300：트랜지스터
302：절연막
304：절연막
306：도전막
308：배선
350：메모리 셀
351a：메모리 셀 어레이
351b：메모리 셀 어레이
353：주변 회로
354：용량 소자
364：용량 소자
801：트랜지스터
802：트랜지스터
803：트랜지스터
804：트랜지스터
805：트랜지스터
806：트랜지스터
807：X 디코더
808：Y 디코더
811：트랜지스터
812：유지 용량
813：X 디코더
814：Y 디코더
901：RF 회로
902：아날로그 베이스밴드 회로
903：디지털 베이스밴드 회로
904：배터리
905：전원 회로
906：애플리케이션 프로세서
907：CPU
908：DSP
909：IF
910：플래시 메모리
911：디스플레이 컨트롤러
912：메모리 회로
913：디스플레이
914：표시부
915：소스 드라이버
916：게이트 드라이버
917：음성 회로
918：키보드
919：터치 센서
950：메모리 회로
951：메모리 컨트롤러
952：메모리
953：메모리
954：스위치
955：스위치
956：디스플레이 컨트롤러
957：디스플레이
1001：배터리
1002：전원 회로
1003：마이크로 프로세서
1004：플래시 메모리
1005：음성 회로
1006：키보드
1007：메모리 회로
1008：터치 패널
1009：디스플레이
1010：디스플레이 컨트롤러
104：산화막
106：제 1 산화물 반도체막
106a：고저항 영역
106b：저저항 영역
108：제 2 산화물 반도체막
108a：채널 영역
108b：저저항 영역
110：게이트 절연막
111：도전막
112：게이트 전극
113：절연막
113a：절연막
114：보호 절연막
114a：절연막
115：사이드 월 절연막
115a：절연막
116：층간 절연막
116a：절연막
118：도전막
118a：소스 전극
118b：드레인 전극
119：도전막
119a：배선
119b：배선
120：절연막
121：도전막
121a：제 1 도전막
121b：제 2 도전막
132：레지스트 마스크
132a：레지스트 마스크
134：레지스트 마스크
134a：레지스트 마스크
134b：레지스트 마스크
136：레지스트 마스크
136a：레지스트 마스크
138：레지스트 마스크
138a：레지스트 마스크
142：도펀트
151a：제 1 개구부
151b：제 2 개구부
153a：개구부
153b：개구부
200：기판
206：소자 분리 절연막
208：게이트 절연막
210：게이트 전극
216：채널 형성 영역
220：불순물 영역
224：금속 간 화합물 영역
228：절연막
230：산화막
256：절연막
258：절연막
260：트랜지스터
262：도전막
264：용량 소자
272：배선
274：산화막
300：트랜지스터
302：절연막
304：절연막
306：도전막
308：배선
350：메모리 셀
351a：메모리 셀 어레이
351b：메모리 셀 어레이
353：주변 회로
354：용량 소자
364：용량 소자
801：트랜지스터
802：트랜지스터
803：트랜지스터
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806：트랜지스터
807：X 디코더
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811：트랜지스터
812：유지 용량
813：X 디코더
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902：아날로그 베이스밴드 회로
903：디지털 베이스밴드 회로
904：배터리
905：전원 회로
906：애플리케이션 프로세서
907：CPU
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909：IF
910：플래시 메모리
911：디스플레이 컨트롤러
912：메모리 회로
913：디스플레이
914：표시부
915：소스 드라이버
916：게이트 드라이버
917：음성 회로
918：키보드
919：터치 센서
950：메모리 회로
951：메모리 컨트롤러
952：메모리
953：메모리
954：스위치
955：스위치
956：디스플레이 컨트롤러
957：디스플레이
1001：배터리
1002：전원 회로
1003：마이크로 프로세서
1004：플래시 메모리
1005：음성 회로
1006：키보드
1007：메모리 회로
1008：터치 패널
1009：디스플레이
1010：디스플레이 컨트롤러
Claims (30)
- 반도체 장치로서,
산화막 위의 제 1 산화물 반도체막; 및
상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함하고,
상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막은 각각 인듐, 갈륨, 및 아연을 포함하고,
상기 제 1 산화물 반도체막은 섬 형상으로 가공되지 않고, 상기 제 2 산화물 반도체막은 섬 형상으로 가공되고,
상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높고,
상기 산화막은 열 처리에 의해 산소를 방출하는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치로서,
산화막 위의 제 1 산화물 반도체막;
상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
상기 제 2 산화물 반도체막의 상면에 접촉하는 소스 전극 및 드레인 전극;
상기 제 2 산화물 반도체막 위의 게이트 절연막; 및
상기 게이트 절연막을 개재하여 상기 제 2 산화물 반도체막 위에 있는 게이트 전극을 포함하고,
상기 제 1 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하고,
상기 제 1 산화물 반도체막의 상기 제 1 영역과 상기 제 2 산화물 반도체막은 서로 중첩되고,
상기 제 1 산화물 반도체막의 상기 제 2 영역과 상기 제 2 산화물 반도체막은 서로 중첩되지 않고,
상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막은 각각 인듐, 갈륨, 및 아연을 포함하고,
상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높은, 반도체 장치.
- 제 8 항에 있어서,
상기 게이트 전극 위의 보호 절연막; 및
상기 보호 절연막 위의 층간 절연막을 더 포함하고,
상기 소스 전극 및 상기 드레인 전극은, 상기 층간 절연막 위에 있고, 상기 제 2 산화물 반도체막에 전기적으로 접속되는, 반도체 장치.
- 제 8 항에 있어서,
상기 게이트 전극 위의 보호 절연막;
상기 보호 절연막 위의 층간 절연막; 및
상기 게이트 절연막, 상기 보호 절연막, 및 상기 층간 절연막에 제공되는 제 1 개구부와 제 2 개구부를 더 포함하고,
상기 소스 전극 및 상기 드레인 전극은, 상기 제 1 개구부와 상기 제 2 개구부에 충전되고, 상기 제 2 산화물 반도체막과 전기적으로 접속되는, 반도체 장치.
- 삭제
- 삭제
- 제 10 항에 있어서,
상기 소스 전극과 상기 드레인 전극은 각각 화학적 기계적 연마 처리에 의해 평탄화된 표면을 가지는, 반도체 장치.
- 삭제
- 제 8 항에 있어서,
상기 제 1 산화물 반도체막의 상기 제 1 영역은 저저항 영역을 포함하고,
상기 제 1 산화물 반도체막의 상기 제 2 영역은 고저항 영역을 포함하는, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,
상기 제 2 산화물 반도체막은 채널 영역과, 상기 채널 영역에 접촉하는 한 쌍의 저저항 영역을 포함하는, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,
채널 폭 방향으로 상기 제 2 산화물 반도체막의 양측에 고저항 영역을 포함하는, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,
상기 제 1 산화물 반도체막에서는 갈륨의 함유율이 인듐의 함유율보다 크거나 동일한, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,
상기 제 2 산화물 반도체막에서는 인듐의 함유율이 갈륨의 함유율보다 큰, 반도체 장치.
- 제 1 항 또는 제 8 항에 있어서,
상기 제 2 산화물 반도체막은 상기 제 2 산화물 반도체막이 형성되는 면의 법선 벡터에 평행한 방향으로 c축이 정렬되는 결정부를 포함하는, 반도체 장치.
- 삭제
- 삭제
- 제 9 항 또는 제 10 항에 있어서,
상기 보호 절연막은 산화 알루미늄막이고,
상기 산화 알루미늄막은 막 밀도가 3.2 g/cm3 이상인, 반도체 장치.
- 반도체 장치로서,
산화막 위의 제 1 산화물 반도체막;
상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
상기 제 2 산화물 반도체막 위의 게이트 절연막;
상기 게이트 절연막을 개재하여 상기 제 2 산화물 반도체막 위에 있는 게이트 전극;
상기 게이트 전극 위의 절연막;
상기 게이트 전극의 측면과 상기 절연막의 측면을 따르는 사이드 월 절연막;
상기 사이드 월 절연막 및 상기 제 2 산화물 반도체막의 상면에 접촉하는 소스 전극과 드레인 전극; 및
상기 소스 전극과 상기 드레인 전극 위에 있는 보호 절연막과 층간 절연막을 포함하고,
상기 제 1 산화물 반도체막은 섬 형상으로 가공되지 않고, 상기 제 2 산화물 반도체막은 섬 형상으로 가공되고,
상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막은 각각 인듐, 갈륨, 및 아연을 포함하고,
상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높은, 반도체 장치.
- 반도체 장치로서,
산화막 위의 제 1 산화물 반도체막;
상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
상기 제 1 산화물 반도체막의 상면 상의 소스 전극 및 드레인 전극;
상기 제 2 산화물 반도체막 위의 게이트 절연막; 및
상기 게이트 절연막을 개재하여 상기 제 2 산화물 반도체막 위에 있는 게이트 전극;
상기 제 2 산화물 반도체막은 상기 소스 전극과 상기 드레인 전극 사이에 있고, 상기 소스 전극과 상기 드레인 전극에 전기적으로 접속되고,
상기 제 1 산화물 반도체막은 섬 형상으로 가공되지 않고, 상기 제 2 산화물 반도체막은 섬 형상으로 가공되고,
상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막은 각각 인듐, 갈륨, 및 아연을 포함하고,
상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 인듐의 함유율이 낮고, 갈륨의 함유율이 높은, 반도체 장치.
- 제 25 항에 있어서,
상기 제 2 산화물 반도체막은 상기 소스 전극 및 상기 드레인 전극과 높이가 같은, 반도체 장치.
- 제 25 항에 있어서,
상기 게이트 전극의 한쪽 측면을 따르는 제 1 도전막;
상기 게이트 전극의 다른 한쪽 측면을 따르는 제 2 도전막;
상기 제 1 도전막과 상기 제 2 도전막 상의 사이드 월 절연막; 및
상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극 위에 있는 보호 절연막과 층간 절연막을 더 포함하는, 반도체 장치.
- 제 27 항에 있어서,
상기 제 1 도전막은 상기 게이트 절연막을 개재하여 상기 소스 전극 위에 있고,
상기 제 2 도전막은 상기 게이트 절연막을 개재하여 상기 드레인 전극 위에 있는, 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 제 1 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하고,
상기 제 1 산화물 반도체막의 상기 제 1 영역과 상기 제 2 산화물 반도체막은 서로 중첩되고,
상기 제 1 산화물 반도체막의 상기 제 2 영역과 상기 제 2 산화물 반도체막은 서로 중첩되지 않고,
상기 제 1 산화물 반도체막의 상기 제 1 영역은 저저항 영역을 포함하고,
상기 제 1 산화물 반도체막의 상기 제 2 영역은 고저항 영역을 포함하는, 반도체 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011282509 | 2011-12-23 | ||
| JPJP-P-2011-282509 | 2011-12-23 | ||
| PCT/JP2012/083764 WO2013094772A1 (en) | 2011-12-23 | 2012-12-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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