JP5500907B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、特に、金属酸化物膜をチャネル層に用いる電界効果型トランジスタを含む半導体装置に関する。
薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ: 以下、この明細書では単にＴＦＴと称する場合がある）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。
ＴＦＴのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが現在最も広く使われている。近年、これらシリコン材料を置き換えるべく、金属酸化物半導体がＴＦＴのチャネル層材料として注目を集め、研究開発が活発に行なわれている。金属酸化物半導体はチャネル層としての特性が優れていることに加え、室温付近で形成できるという特徴を有する。そのため、プラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際のチャネル層材料の有力候補の一つとして考えられている。
特開２００９−１４１００１号公報 特開昭６２−１５２１７４号公報 特開平０５−１９０５６８号公報 特開平０６−３３３９４９号公報 特開平０７−２１１９１４号公報
特許文献１に記載があるような酸化物半導体においては、イオン注入方による拡散層形成が難しいため、バルクシリコンＭＯＳトランジスタや多結晶シリコンＴＦＴのようなイオン注入方を用いた自己整合プロセスを組むことができない。そのため、ゲート電極とソース・ドレイン電極の間にオーバラップが生じ、寄生容量が形成されてしまう。この寄生容量はＴＦＴで形成した回路の高速化を阻む大きな要因となるため、できるだけ小さくしたい容量である。特に、プラスチックフィルムなどのフレキシブル基板上にＴＦＴを形成する場合、基板の伸縮を見込んで大きなレイアウトマージンを取る必要があるため、オーバラップ量は非常に大きくなる。
オーバラップによる寄生容量を低減する方法として、裏面露光とリフトオフを組み合わせたプロセスにより酸化物ＴＦＴを自己整合的に作製する例も提案されている。しかしながら、この製造方法ではリフトオフ時のパターンの欠落や残渣の発生などにより歩留りが低下してしまうという問題がある。
そこで、本願では、リフトオフを用いる場合のような不都合の生じない自己整合プロセスを酸化物半導体において実現することを課題とする。
なお、シリコン半導体においては、裏面露光とエッチングを組み合わせたプロセスによりＴＦＴを自己整合的に作製する例が、特許文献２〜５に公開されている。特許文献２〜５においては、ＴＦＴのチャネル層として、アモルファスシリコン、ポリシリコンを用いている。アモルファスシリコン、ポリシリコンのバンドギャップは約１ ｅＶ（波長１２４０ ｎｍ）と小さく、４００ ｎｍ以下の波長の光はほとんどが吸収される。このため、裏面からのレジスト露光のための光の波長を短くすることが難しい。この結果、一般的に用いられている水銀ランプのｉ線（波長３６５ ｎｍ）を適用することが出来ない。加えて、ＴＦＴのサイズの微細化も阻害される。
なお、特許文献５に示されているアモルファスシリコンの吸光度の波長依存性の図によれば、炭素を混ぜてバンドギャップを大きくした場合においても４００ ｎｍ以下の波長の光はほとんどが吸収されている。
さらに、特許文献３、４においては、ＴＦＴのチャネルとなるシリコン層と金属層を接続するためにｎ＋型シリコン層が必要となる。このため、ｎ＋型シリコン層を形成する工程を必要とする。
また、シリコン系ＴＦＴは高温プロセスを必要するため、プラスチックフィルムなどのフレキシブル基板上にＴＦＴを形成するには不向きである。一方、金属酸化物半導体はチャネル層としての特性が優れていることに加え、室温付近で形成できるという特徴を有する。そのため、プラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際のチャネル層材料の有力候補の一つとして考えられている。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、裏面露光により製造されるＴＦＴにおいて、チャネル層として酸化物半導体を用い、基板上の電極をマスクとして、前記基板の裏面側から前記ネガレジストを裏面露光し、前記ネガレジストの露光部分を残し前記ネガレジストを除去し、露光部分をエッチングマスクとする導電膜のエッチングにより、電極を加工する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、リフトオフを用いる場合のような不都合の生じない自己整合プロセスを酸化物半導体において実現することができる。また、裏面露光によるＴＦＴの製造において、裏面からのレジスト露光における光の波長を短くすることができる。加えて、ソース・ドレイン電極の抵抗が十分に小さく、動作速度の速いＴＦＴを製造することができる。更に、酸化物半導ＴＦＴにおける寄生容量を低減することができる。
酸化物ＴＦＴにおける電極間オーバラップと寄生容量を説明する断面図である。 本発明の実施の形態１における半導体装置の構成を示す平面図と断面図である。 図２の半導体装置の製造方法を示す図面である。 図２の半導体装置の製造方法を示す図面である。 図２に示すＴＦＴのゲート電極周辺の構造を示す図面である。 本発明の実施の形態１における半導体装置の構成を示す断面図である。 本発明の実施の形態１における半導体装置の構成を示す平面図と断面図である。 図６の半導体装置の製造方法を示す図面である。 図６の半導体装置の製造方法を示す図面である。 図６の半導体装置の製造方法を示す図面である。 本発明の実施の形態１における半導体装置の構成を示す平面図と断面図である。 本発明の実施の形態１における半導体装置の構成を示す平面図と断面図である。 本発明の実施の形態１における半導体装置の構成を示す断面図である。 本発明の実施の形態２における半導体装置の構成および製造方法を示す断面図である。 本発明の実施の形態３における半導体装置の構成および製造方法を示す断面図である。 本発明の実施の形態３における半導体装置の構成および製造方法を示す平面図である。 本発明の実施の形態３における半導体装置の構成を示す平面図と断面図である。 本発明の実施の形態３における半導体装置の構成および製造方法を示す平面図と断面図である。 本発明の実施の形態３における半導体装置の構成を示す断面図である。 本発明の実施の形態４における半導体装置の構成および製造方法を示す断面図である。 本発明の実施の形態５における半導体装置の構成および製造方法を示す断面図である。 本発明の実施の形態５における半導体装置の構成および製造方法を示す平面図と断面図である。 本発明の実施の形態６における半導体装置の構成および製造方法を示す断面図である。 実施の形態７における半導体装置（無線タグ）の構成を示すブロック図である。 実施の形態８における半導体装置の構成を示す模式図である。 実施の形態８における半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。
（実施の形態１）
図２に、酸化物半導体を用い作成したトップゲート、ボトムコンタクト型のＴＦＴを示す。ここでいうトップゲートとは、チャネル層ＣＨＮよりも上層にゲート電極ＧＥが形成されている構造のことであり、ボトムコンタクトとは、チャネル層ＣＨＮよりも下層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことである。
図２（ａ）は、ＴＦＴを上から見た図面である。図２（ｂ）は、図２（ａ）のＡ−Ａ´断面を示す図面である。図２（ｃ）は、図２（ａ）のＢ−Ｂ´断面を示す図面である。
図２（ａ）に示すように、半導体装置はソース電極ＳＥ、ドレイン電極ＤＥ、ゲート電極ＧＥ、チャネル層ＣＨＮからなる。ソース電極ＳＥは、下層配線ＬＷＩへ接続している。ゲート電極ＧＥは、上層配線ＵＷＩへ接続している。
図２（ｂ）に示すように、ソース電極ＳＥ、ドレイン電極ＤＥは、基板ＳＵＢ上に形成される。チャネル層ＣＨＮは、ソース電極ＳＥ、ドレイン電極ＤＥの間、及び、これらの上に形成される。ゲート絶縁膜ＧＩは、ソース電極ＳＥ、ドレイン電極ＤＥ、チャネル層ＣＨＮの上に形成される。ゲート絶縁膜ＧＩの上に、ゲート電極ＧＥが形成される。
図２（ｃ）に示すように、下層配線ＬＷＩが基板ＳＵＢ上に形成される。下層配線ＬＷＩは、ソース電極ＳＥ、ドレイン電極ＤＥと同層である。上層配線ＵＷＩは、ゲート絶縁膜ＧＩを介して下層配線ＬＷＩより上層に形成される。上層配線ＵＷＩは、ゲート電極ＧＥと同層である。
半導体チャネル層ＣＨＮを構成する酸化物半導体は金属との間のコンタクト抵抗が小さいため、半導体チャネル層ＣＨＮとソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜とを直接接続することができる。このため、シリコン系トランジスタのシリコン−金属間接合において必要となる高濃度不純物層ｎ＋、ｐ＋は不要である。従い、簡単な構成でＴＦＴを作成できる。
ここで、透明基板ＳＵＢは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じてソース電極ＳＥ、ドレイン電極ＤＥが形成される側の表面に絶縁膜のコーティングがなされている。
ソース電極ＳＥ、ドレイン電極ＤＥは、裏面露光に用いる光に対して不透明な材料によって形成されている。たとえば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜と金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜と金属との積層膜、その他の導電性金属化合物膜と金属との積層膜、高濃度にドーピングされた半導体、あるいはドーピングされた半導体と金属との積層膜によって形成されている。
ゲート絶縁膜ＧＩは、たとえば、Ｓｉ−Ｏ、Ａｌ−Ｏをはじめとした酸化物を用いるのが好ましいが、Ｓｉ−Ｎなど酸化物以外の絶縁膜を用いても良い。
チャネル層ＣＨＮは、たとえば、Ｚｎ−Ｏ、Ｉｎ-Ｏ、Ｇａ-Ｏ、Ｓｎ-Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されている。
ゲート電極ＧＥは、たとえば、ＩＴＯ（Ｉｎ-Ｓｎ-Ｏ）、Ａｌ−Ｚｎ-Ｏ、Ｓｎ−Ｏなどの透明導電膜、あるいは上記チャネル層ＣＨＮに用いた材料の導電性を高めたものによって形成されている。
図３Ａ〜図３Ｂは、図２のＴＦＴの製造工程を示す。（ａ−１）〜（ａ−７）は、図２（ａ）におけるＡ−Ａ´断面の製造工程である。（ｂ−１）〜（ｂ−７）は、図２（ｂ）におけるＢ−Ｂ´断面の製造工程である。また、（ａ−１）と（ｂ−１）、（ａ−２）と（ｂ−２）、（ａ−３）と（ｂ−３）、（ａ−４）と（ｂ−４）、（ａ−５）と（ｂ−５）、（ａ−６）と（ｂ−６）、（ａ−７）と（ｂ−７）は同じ製造プロセスを示す。
まず、ステップ（ａ−１）、（ｂ−１）に示すように、透明基板ＳＵＢ上に金属によりソース電極ＳＥ、ドレイン電極ＤＥが一定距離離間した領域である離間領域を隔てて形成される。また、同プロセスで下層配線ＬＷＩが形成される。金属の成膜はＣＶＤ法やスパッタ法などにより行ない、ソース電極ＳＥ、ドレイン電極ＤＥの形状への加工は一般的なフォトリソグラフィー技術とドライエッチングとの組み合わせにより行なう。
なお、透明基板ＳＵＢ等に用いている透明との語句は、後述する裏面露光の工程において照射される光（水銀ランプのｉ線 波長３６５ ｎｍなど）をある程度透過することができるという意味で用いているものであり、必ずしも肉眼で見た時に透明に見えるという意味ではない。
続いて、このソース電極ＳＥおよびドレイン電極ＤＥにまたがるように半導体チャネル層ＣＨＮが形成される。酸化物半導体の成膜はスパッタ法などにより行ない、チャネル層ＣＨＮの形状への加工は一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより行なう。
そして、ソース電極ＳＥ、ドレイン電極ＤＥ、半導体チャネル層ＣＨＮ、下層配線ＬＷＩを覆うようにして、ゲート絶縁膜ＧＩが形成される。このゲート絶縁膜ＧＩの成膜はＣＶＤ法やスパッタ法などにより行なう。
その後、ゲート絶縁膜ＧＩ上にスパッタ法などにより透明導電膜ＴＣＬが形成され、さらに、その上にネガレジストＮＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりネガレジストＮＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるソース電極ＳＥ、ドレイン電極ＤＥがマスクとして働き、それ以外の部材は露光光を透過するため、ソース電極ＳＥ、ドレイン電極ＤＥに対して自己整合的にネガレジストＮＲＥＳを露光することができる。なお、酸化物半導体は、約２５０ ｎｍから２０００ ｎｍ以上の波長の光に対して透過成分を持ち、例えば波長３６５ ｎｍの光に対しては約７５％の透過率を示す。そのため、水銀ランプのｉ線（波長３６５ ｎｍ）などの短い波長の光により、裏面露光を行うことができる。
続いて、ステップ（ａ−２）、（ｂ−２）に示すように、フォトマスクＰＭを用いて、下層回線ＬＷＩと透明導電膜ＴＣＬにより形成される上層配線ＵＷＩの交差部分上のネガレジストＮＲＥＳを表面側から露光する。これにより上層配線ＵＷＩの分断を防止している。表面側からの露光は、裏面露光の前後に行なえば良いが、裏面露光と同時に行なっても良い。
続いて、ステップ（ａ−３）、（ｂ−３）に示すように、露光部分以外のネガレジストＮＲＥＳが除去され、ネガレジストＮＲＥＳがパターニングされる。
続いて、ステップ（ａ−４）、（ｂ−４）に示すように、ネガレジストＮＲＥＳの露光部分をエッチングマスクとして、透明導電膜ＴＣＬをエッチングする。これにより、ゲート電極ＧＥのチャネル方向が形成される。
続いて、ステップ（ａ−５）、（ｂ−５）に示すように、ネガレジストＮＲＥＳの露光部分も除去する。
続いて、ステップ（ａ−６）、（ｂ−６）に示すように、透明導電膜ＴＣＬから上層配線ＵＷＩを形成するため、一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより透明導電膜ＴＣＬをゲート電極ＧＥ、上層配線ＵＷＩの形状に加工する。ここで（ａ−６）、（ｂ−６）の図では、ネガレジストＮＲＥＳを用いた場合を示したが、当然ポジレジストを用いてもよい。その場合、言うまでもなくステップ（ａ−６）、（ｂ−６）で用いるフォトマスクはネガ/ポジを反転させる。
なお、図３では、ゲート電極ＧＥの加工において、裏面露光を用いた自己整合的な加工であるステップ（ａ−１）を先に行ない、その後一般的なフォトリソグラフィー技術（ａ−６）を用いた加工を行なったが、この順序は逆とすることも可能である。
最後に、ステップ（ａ−７）、（ｂ−７）に示すように、ＴＦＴ、上層配線ＬＷＩ、上層配線ＵＷＩを得る。
以上のプロセスでは、高温プロセスは必要とされないため、プラスチックフィルムなどのフレキシブル基板上に容易にＴＦＴを形成することができる。
図４は、図２のＴＦＴのゲート電極周辺を表す図面である。図４（ａ）は、図３のステップ（ａ−５）、（ｂ−５）における透明導電膜ＴＣＬの形状を示す図面である。図４（ｂ）〜（ｄ）は、図３のステップ（ａ−６）、（ｂ−６）を経て加工されたゲート電極ＧＥを示す図面である。
ステップ（ａ−６）、（ｂ−６）の加工では自己整合的にレジストを露光することができないため、ゲート電極ＧＥの形状は厳密には、図６（ｂ）に示すような形状とはならず、図６（ｃ）あるいは図６（ｄ）のような凹凸をもった形状となる。
図５は、図３のステップ（ａ−１）において金属のエッチングをウェットエッチングにより行い、ソース電極ＳＥ、ドレイン電極ＤＥを形成したＴＦＴを示す図面である。図２ではソース電極ＳＥ、ドレイン電極ＤＥの形成にドライエッチングを用いた場合の例を示したため、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部が実質上垂直形状をしている。ウェットエッチングを用いた場合には、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状となる。
ドライエッチングを用いた場合、加工精度高まるというメリットがあり、ウェットエッチングを用いた場合、チャネル層ＣＨＮを形成する際にソース電極ＳＥおよびドレイン電極ＤＥに対する被覆性が高まるというメリットがある。
図６に、酸化物半導体を用い作成したトップゲート、ボトムコンタクト型のＴＦＴを示す。図６（ａ）は、ＴＦＴを上から見た図面である。図６（ｂ）は、図２（ａ）のＡ−Ａ´断面を示す図面である。図６（ｃ）は、図６（ａ）のＢ−Ｂ´断面を示す図面である。図６は、透明導電膜ＴＣＬの上に、導電層ＣＬが形成されている点で図２と異なる。図６の構造では、上層配線ＵＷＩが、透明導電膜ＴＣＬ、導電層ＣＬの２層構造となるため、上層配線の導電性が増す。
図６（ａ）は、透明導電膜ＴＣＬの上に導電層ＣＬが形成されている他は、図２（ａ）と同様なので、説明を省略する。図６（ｂ）は、図２（ｂ）と同様なので説明を省略する。
図６（ｃ）に示すように、下層配線ＬＷＩが基板ＳＵＢ上に形成される。下層配線ＬＷＩは、ソース電極ＳＥ、ドレイン電極ＤＥと同層である。上層配線ＵＷＩは、ゲート絶縁膜ＧＩを介して下層配線ＬＷＩより上層に形成される。上層配線ＵＷＩは、ゲート電極ＧＥと同層である。
図７Ａ〜図７Ｃは、図６のＴＦＴの製造工程を示す。（ａ−１）〜（ａ−７）は、図６（ａ）におけるＡ−Ａ´断面の製造工程である。（ｂ−１）〜（ｂ−７）は、図６（ｂ）におけるＢ−Ｂ´断面の製造工程である。また、（ａ−１）と（ｂ−１）、（ａ−２）と（ｂ−２）、（ａ−３）と（ｂ−３）、（ａ−４）と（ｂ−４）、（ａ−５）と（ｂ−５）、（ａ−６）と（ｂ−６）、（ａ−７）と（ｂ−７）、（ａ−８）と（ｂ−８）、（ａ−９）と（ｂ−９）、（ａ−１０）と（ｂ−１０）、（ａ−１１）と（ｂ−１１）は同じ製造プロセスを示す。
図７のステップ（ａ−１）、（ｂ−１）は、図３のステップ（ａ−１）、（ｂ−１）と同様なので説明を省略する。
ステップ（ａ−１）、（ｂ−１）に続いて、ステップ（ａ−２）、（ｂ−２）に示すように、露光部分以外のネガレジストＮＲＥＳが除去され、ネガレジストＮＲＥＳがパターニングされる。
続いて、ステップ（ａ−３）、（ｂ−３）に示すように、ネガレジストＮＲＥＳの露光部分をエッチングマスクとして、透明導電膜ＴＣＬをエッチングする。これにより、ゲート電極ＧＥのチャネル方向が形成される。
続いて、ステップ（ａ−４）、（ｂ−４）に示すように、ネガレジストＮＲＥＳの露光部分も除去する。
続いて、ステップ（ａ−５）、（ｂ−５）に示すように、透明導電膜ＴＣＬから上層配線ＵＷＩを形成するため、一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより透明導電膜ＴＣＬをゲート電極ＧＥ、上層配線ＵＷＩの形状に加工する。ここで（ａ−６）、（ｂ−６）の図では、ネガレジストＮＲＥＳを用いた場合を示したが、当然ポジレジストを用いてもよい。その場合、言うまでもなくステップ（ａ−６）、（ｂ−６）で用いるフォトマスクはネガ/ポジを反転させる。
続いて、ステップ（ａ−６）、（ｂ−６）に示すような構造を得る。
続いて、ステップ（ａ−７）、（ｂ−７）に示すように、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、透明導電膜ＴＣＬから成る上層配線ＵＷＩの上に、透明導電膜ＴＣＬから成る上層配線ＵＷＩの間隙領域を埋めるため
導電層ＣＬを形成する。導電層ＣＬの成膜はＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチングとの組み合わせにより行なう。
続いて、ステップ（ａ−８）、（ｂ−８）に示すように、導電層ＣＬの上に、ネガレジストＮＲＥＳを塗布する。そして、フォトマスクＰＭを用いて、透明導電層ＴＣＬからなる上層配線ＵＷＩ上のネガレジストＮＲＥＳ、及び、下層回線ＬＷＩと透明導電膜ＴＣＬにより形成される上層配線ＵＷＩの交差部分上を表面側から露光する。なお、導電層ＣＬを形成する目的は、透明導電膜ＴＣＬの間隙領域を埋めるためであるので、最低限、下層回線ＬＷＩと透明導電膜ＴＣＬにより形成される上層配線ＵＷＩの交差部分上を表面側から露光できれば良い。
続いて、ステップ（ａ−９）、（ｂ−９）に示すように、露光部分以外のネガレジストＮＲＥＳが除去され、ネガレジストＮＲＥＳがパターニングされる。
続いて、ステップ（ａ−１０）、（ｂ−１０）に示すように、ネガレジストＮＲＥＳの露光部分をエッチングマスクとして、導電層ＣＬをエッチングする。これにより、上層配線ＵＷＩは、透明導電膜ＴＣＬ、導電層ＣＬの２層となる。ここで（ａ−８）、（ｂ−８）、（ａ−９）、（ｂ−９）、（ａ−１０）、（ｂ−１０）の図では、ネガレジストＮＲＥＳを用いた場合を示したが、当然ポジレジストを用いてもよい。その場合、言うまでもなくステップ（ａ−８）、（ｂ−８）で用いるフォトマスクはネガ/ポジを反転させる。
続いて、ネガレジストＮＲＥＳの露光部分も除去し、ステップ（ａ−１１）、（ｂ−１１）に示す構造を得る。
以上のプロセスでは、高温プロセスは必要とされないため、プラスチックフィルムなどのフレキシブル基板上に容易にＴＦＴを形成することができる。
ステップ（ｂ−１）における裏面からの露光光が下層配線ＬＷＩにより遮断されるため、下層配線ＬＷＩと上層配線ＵＷＩの交差部分は露光されず、交差部分上のネガレジストＮＲＥＳが除去される。交差部分の透明導電膜ＴＣＬからなる上層配線ＵＷＩがエッチングにより分断され、間隙領域が生じてしまう。図７に示す製造工程によれば、この間隙領域を導電層ＣＬにより埋め、分断された透明導電膜から成る上層配線ＵＷＩを短絡させることができる。加えて、上層配線ＵＷＩが、透明導電膜ＴＣＬ、導電層ＣＬの２層構造となるため、上層配線の導電性が増す。
図８に、酸化物半導体を用い作成したトップゲート、ボトムコンタクト型のＴＦＴを示す。図８（ａ）は、ＴＦＴを上から見た図面である。図８（ｂ）は、図２（ａ）のＡ−Ａ´断面を示す図面である。図８（ｃ）は、図８（ａ）のＢ−Ｂ´断面を示す図面である。図８は、上層配線ＵＷＩを２層配線とせず、透明導電膜ＴＣＬの間隙領域のみを導電層ＣＬにより埋めている点が、図６とは異なる。
図９に、酸化物半導体を用い作成したトップゲート、ボトムコンタクト型のＴＦＴを示す。図８（ａ）は、ＴＦＴを上から見た図面である。図８（ｂ）は、図２（ａ）のＡ−Ａ´断面を示す図面である。図８（ｃ）は、図８（ａ）のＢ−Ｂ´断面を示す図面である。図９は、ゲート電極ＧＥが、透明導電膜ＴＣＬと導電層ＣＬの２層構造となっている点において、図６とは異なる。
図１０は、本実施の形態におけるＴＦＴを２層積層した半導体装置を示す図である。図１０の半導体装置は、上述した製造方法に従い図２（ａ）、図６（ａ）のＴＦＴを製造したのち、ＴＦＴを絶縁膜ＩＦで覆い、その上に再びＴＦＴを製造したものである。第２層目のＴＦＴの製造においても、最初に金属で形成したソース電極ＳＥ、ドレイン電極ＤＥをマスクに用い、裏面露光を適用することで自己整合的にソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ２を形成する。なお、図１０でもＴＦＴ部に上述したトップゲート／ボトムコンタクト型のＴＦＴを用いた場合の例を示したが、実施の形態２で示すトップゲート／トップコンタクト型のＴＦＴを用いても良い。
以上、本実施の形態１における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていた、ソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。また、ソース電極ＳＥ、ドレイン電極ＤＥに金属を用いるため、これらの電極、あるいはこれらの電極と一括に形成した配線の抵抗が十分に低い半導体装置を提供することができる。
（実施の形態２）
図１１は、本実施の形態２における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうトップゲートとは、チャネル層ＣＨＮよりも上層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、チャネル層ＣＨＮよりも上層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことを示している。
本実施の形態２における半導体装置の製造方法は以下の通りである（各工程の詳細は実施の形態１に準ずる）。まず、図１１（ａ）に示すように、透明基板ＳＵＢ上に半導体チャネル層ＣＨＮが形成される。続いて、この半導体チャネル層ＣＨＮ上に、金属によりソース電極ＳＥ、ドレイン電極ＤＥが形成される。ソース電極ＳＥ、ドレイン電極ＤＥは一定距離離間した領域である離間領域を隔てて形成されており、この離間領域は半導体チャネル層ＣＨＮの直上にある。そして、半導体チャネル層ＣＨＮ、ソース電極ＳＥ、ドレイン電極ＤＥを覆うようにして、ゲート絶縁膜ＧＩが形成される。その後、ゲート絶縁膜ＧＩ上に透明導電膜ＴＣＬが形成され、さらにその上にネガレジストＮＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりネガレジストＮＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるソース電極ＳＥ、ドレイン電極ＤＥがマスクとして働き、それ以外の部材は露光光を透過するため、ソース電極ＳＥ、ドレイン電極ＤＥに対して自己整合的にネガレジストＮＲＥＳを露光することができる。続いて、ネガレジストＮＲＥＳが図１１（ｂ）に示すようにパターニングされ、透明導電膜ＴＣＬが図１１（ｃ）に示すようにゲート電極ＧＥの形状に加工される。続いて、ネガレジストＮＲＥＳを除去し、図１１（ｄ）に示すような構造を得る。最後に、実施の形態１の図６で行なった加工と同様に、一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより透明導電膜ＴＣＬをゲート電極ＧＥの形状に加工し、ＴＦＴ構造を得る。
なお、上述の説明ではゲート電極ＧＥの加工において、裏面露光を用いた自己整合的な加工を先に行ない、その後一般的なフォトリソグラフィー技術を用いた加工を行なったが、この順序は逆とすることも可能である。
図１１ではソース電極ＳＥ、ドレイン電極ＤＥの形成にドライエッチングを用いた場合の例を示したため、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部が、実質上垂直形状をしているが、実施の形態１で示したのと同様にドライエッチング代わりにウェットエッチングを用いても良い。その場合、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状となる。ドライエッチングを用いた場合、加工精度が高まるというメリットがありと、ウェットエッチングを用いた場合、チャネル層ＣＨＮに与えるダメージが小さいというメリットがある。
本実施の形態２における各部材は実施の形態１に示したのと同様の材料によって形成されている。
以上、本実施の形態２における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていたソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。また、ソース電極ＳＥ、ドレイン電極ＤＥに金属を用いるため、これらの電極、あるいはこれらの電極と一括に形成した配線の抵抗が十分に低い半導体装置を提供することができる。
（実施の形態３）
図１２は、本実施の形態３における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層ＣＨＮよりも下層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、チャネル層ＣＨＮよりも上層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことを示している。
本実施の形態３における半導体装置の製造方法は以下の通りである。まず、図１２（ａ）に示すように、透明基板ＳＵＢ上に金属によりゲート電極ＧＥ形成される。金属の成膜はＣＶＤ法やスパッタ法などにより行ない、ゲート電極ＧＥの形状への加工は一般的なフォトリソグラフィー技術とドライエッチングあるいはウェットエッチングとの組み合わせにより行なう。
続いて、このゲート電極ＧＥを覆うようにして、ゲート絶縁膜ＧＩが形成される。このゲート絶縁膜ＧＩの成膜はＣＶＤ法やスパッタ法などにより行なう。
そして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを覆うようにして半導体チャネル層ＣＨＮが形成される。酸化物半導体の成膜はスパッタ法などにより行ない、チャネル層ＣＨＮの形状への加工は一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより行なう。
その後、チャネル層ＣＨＮを覆うようにしてスパッタ法などにより透明導電膜ＴＣＬが形成され、さらに、その上にネガレジストＮＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりネガレジストＮＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるゲート電極ＧＥがマスクとして働き、それ以外の部材は露光光を透過するため、ゲート電極ＧＥに対して自己整合的にネガレジストＮＲＥＳを露光することができる。
続いて、ネガレジストＮＲＥＳが図１２（ｂ）に示すようにパターニングされ、透明導電膜ＴＣＬが図１２（ｃ）に示すように加工される。その後、ネガレジストＮＲＥＳを除去し、図１２（ｄ）（断面図）、図１３（ａ）（上面から見た平面図。Ａ−Ａ’の断面が図１２（ｄ）に当たる）に示すような構造を得る。最後に、一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより透明導電膜ＴＣＬをソース電極ＳＥおよびドレイン電極ＤＥの形状に加工し、図１３（ｂ）に示すようなＴＦＴ構造を得る。
なお、上述の説明ではソース電極ＳＥおよびドレイン電極ＤＥの加工において、裏面露光を用いた自己整合的な加工を先に行ない、その後一般的なフォトリソグラフィー技術を用いた加工を行なったが、この順序は逆とすることも可能である。
本実施の形態３における各部材は基本的には実施の形態１に示したのと同様の材料によって形成されている。ただし、上述の製造方法を読めばわかる通り、ゲート電極ＧＥには実施の形態１のソース電極ＳＥ、ドレイン電極ＤＥに用いた材料を用い、ソース電極ＳＥ、ドレイン電極ＤＥには実施の形態１のゲート電極ＧＥに用いた材料を用いる。
本実施の形態によれば、チャネル層ＣＨＮを酸化物半導体を用いて作製しているため、水銀ランプのｉ線（波長３６５ ｎｍ）などの短い波長の光により、裏面露光を行うことができる。加えて、半導体チャネル層ＣＨＮを構成する酸化物半導体は多くの金属との間のコンタクト抵抗が小さいため、半導体チャネル層ＣＨＮとソース電極ＳＥ、ドレイン電極ＤＥを構成する金属膜とを直接接続することができる。
図１２ではソース電極ＳＥ、ドレイン電極ＤＥの形成にドライエッチングを用いた場合の例を示したため、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部が、実質上垂直形状をしているが、実施の形態１で示したのと同様にドライエッチング代わりにウェットエッチングを用いても良い。その場合、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状となる。ドライエッチングを用いた場合、加工精度高まるというメリットがありと、ウェットエッチングを用いた場合、チャネル層ＣＨＮに与えるダメージが小さいというメリットがある。
図１２の製造方法に従い、ゲート電極ＧＥと同工程により下層配線ＬＷＩと形成し、ソース電極ＳＥ、ドレイン電極ＤＥと同工程により上層配線ＵＷＩを形成する場合を考える。裏面からの露光光が下層配線ＬＷＩにより遮断されるため、下層配線ＬＷＩと上層配線ＵＷＩの交差部分は露光されず、交差部分上のネガレジストＮＲＥＳが除去される結果、交差部分の上層配線ＵＷＩがエッチングにより分断され、間隙領域が生じてしまう。このため、間隙領域を埋め、分断された上層配線ＵＷＩを短絡させる必要がある。
図１３は、図１２のＴＦＴのゲート電極周辺を表す図面である。図１３（ａ）は、図１２のステップ（ｄ）における透明導電膜ＴＣＬの形状を示す図面である。図１３（ｂ）は、透明導電膜ＴＣＬを加工し、ソース電極、ドレイン電極を形成したＴＦＴのゲート電極周辺を表す図面である。
図１４では、金属あるいは金属酸化物などの導電層ＣＬにより間隙領域を埋め、分断された上層配線ＵＷＩを短絡させる方法について説明する。
図１４は、図１２において、ゲート電極ＧＥと下層配線ＬＷＩを一体に形成し、ソース電極ＳＥと上層配線ＵＷＩを一体に形成した場合の半導体装置を示す図である。図１４（ａ）のＡ−Ａ’の断面が図１２に当たる。また、Ｂ−Ｂ’の断面が図１４（b）にあたる。
図１４において、下層配線ＬＷＩは、図１２におけるゲート電極ＧＥと同一工程により加工・形成される。すなわち、下層配線ＬＷＩの成膜はＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチングとの組み合わせにより行なう。
下層配線ＬＷＩと上層配線ＵＷＩを隔てるゲート絶縁膜層ＧＩは、図１２のゲート絶縁膜と同一工程により形成される。すなわち、ゲート絶縁膜ＧＩの成膜はＣＶＤ法やスパッタ法などにより行なう。
上層配線ＵＷＩを構成する透明導電膜ＴＣＬは、図１２におけるソース電極ＳＥ、ドレイン電極ＤＥと同一工程により加工・形成される。すなわち、上層配線ＵＷＩの成膜はスパッタ法などにより行ない、加工は裏面露光を用いた自己整合的な加工と一般的なフォトリソグラフィー技術を用いた加工の2回に分けて行なう。上層配線ＵＷＩを構成する導電膜ＣＬは、成膜をスパッタ法などにより行ない、加工を一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより行なう。
なお、図１４（ａ）と同様の工程により、図１４（ｃ）に示すように下層配線ＬＷＩ、上層配線ＵＷＩとの交差部分のみについて、導電層ＣＬを作製することもできる。また、同様に、図１４（ｄ）に示すように、上層配線ＵＷＩの部分のみならず、ソース電極ＳＥ、ドレイン電極ＤＥ上にも導電層ＣＬを作製することも可能である。
また、図１４ではＴＦＴ部に上述したボトムゲート／トップコンタクト型のＴＦＴを用いた場合の例を示したが、実施の形態４で示すボトムゲート／ボトムコンタクト型のＴＦＴを用いても良い。
図１５は、本実施の形態において、ゲート電極ＧＥと下層配線ＬＷＩを一体に形成し、ソース電極ＳＥと上層配線ＵＷＩを別の方法で一体に形成した場合の半導体装置を示す図である。図１５（ａ）のＡ−Ａ’の断面が図１２に当たる。また、Ｂ−Ｂ’の断面が図１５（ｂ）にあたる。
図１５と図１４の違いは、ネガレジストＮＲＥＳの露光の方法のみであるので、ネガレジストＮＲＥＳ塗布前の工程の説明は図１４の説明により代替する。
図１５の構造では、通常のフォトマスクＰＭを用いて、選択的に交差部分上のネガレジストＮＲＥＳを表面側から露光する。これにより上層配線ＵＷＩの分断を防止している。表面側からの露光は、裏面露光の前後に行なえば良いが、裏面露光と同時に行なっても良い。なお、図１５でもＴＦＴ部に上述したボトムゲート／トップコンタクト型のＴＦＴを用いた場合の例を示したが、実施の形態４で示すボトムゲート／ボトムコンタクト型のＴＦＴを用いても良い。
図１６は、本実施の形態におけるＴＦＴを２層積層した半導体装置を示す図である。図１６の半導体装置は、上述した製造方法に従い図１２（ｄ）のＴＦＴを製造したのち、ＴＦＴを絶縁膜ＩＦで覆い、その上に再びＴＦＴを製造したものである。第２層目のＴＦＴの製造においても、最初に金属で形成したゲート電極ＧＥをマスクに用い、裏面露光を適用することで自己整合的に、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２を形成する。なお、図１６でもＴＦＴ部に上述したボトムゲート／トップコンタクト型のＴＦＴを用いた場合の例を示したが、実施の形態４で示すボトムゲート／ボトムコンタクト型のＴＦＴを用いても良い。
以上、本実施の形態３における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていた、ソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。
（実施の形態４）
図１７は、本実施の形態４における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／ボトムコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層ＣＨＮよりも下層にゲート電極ＧＥが形成されている構造のことであり、ボトムコンタクトとは、チャネル層ＣＨＮよりも下層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことを示している。
本実施の形態４における半導体装置の製造方法は以下の通りである（各工程の詳細は実施の形態３に準ずる）。まず、図１７（ａ）に示すように、透明基板ＳＵＢ上に金属によりゲート電極ＧＥ形成される。金属の成膜はＣＶＤ法やスパッタ法などにより行ない、ゲート電極ＧＥの形状への加工は一般的なフォトリソグラフィー技術とドライエッチングとの組み合わせにより行なう。
続いて、このゲート電極ＧＥを覆うようにして、ゲート絶縁膜ＧＩが形成される。このゲート絶縁膜ＧＩの成膜はＣＶＤ法やスパッタ法などにより行なう。
そして、ゲート絶縁膜ＧＩ上にスパッタ法などにより透明導電膜ＴＣＬが形成され、さらに、その上にネガレジストＮＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりネガレジストＮＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるゲート電極ＧＥがマスクとして働き、それ以外の部材は露光光を透過するため、ゲート電極ＧＥに対して自己整合的にネガレジストＮＲＥＳを露光することができる。
その後、ネガレジストＮＲＥＳが図１７（ｂ）に示すようにパターニングされ、透明導電膜ＴＣＬが図１７（ｃ）に示すように加工される。続いて、ネガレジストＮＲＥＳを除去し、図１７（ｄ）に示すような構造を得る。そして、実施の形態３の図１３で行なった加工と同様に、一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより透明導電膜ＴＣＬをソース電極ＳＥ、ドレイン電極ＤＥの形状に加工し、ＴＦＴ構造を得る。
最後に、ゲート電極ＧＥを覆い、ソース電極ＳＥ、ドレイン電極ＤＥにまたがるようにして半導体チャネル層ＣＨＮが形成され、図１７（ｅ）に示すようなＴＦＴ構造を得る。酸化物半導体の成膜はスパッタ法などにより行ない、チャネル層ＣＨＮの形状への加工は一般的なフォトリソグラフィー技術とウェットエッチングあるいはドライエッチングとの組み合わせにより行なう。
なお、上述の説明ではゲート電極ＧＥの加工において、裏面露光を用いた自己整合的な加工を先に行ない、その後一般的なフォトリソグラフィー技術を用いた加工を行なったが、この順序は逆とすることも可能である。
図１７ではソース電極ＳＥ、ドレイン電極ＤＥの形成にドライエッチングを用いた場合の例を示したため、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部が、実質上垂直形状をしているが、実施の形態１で示したのと同様にドライエッチング代わりにウェットエッチングを用いても良い。その場合、ソース電極ＳＥの離間領域側の端部およびドレイン電極ＤＥの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状となる。ドライエッチングを用いた場合、加工精度が高まるというメリットがありと、ウェットエッチングを用いた場合、ゲート絶縁膜ＧＩに与えるダメージが小さいというメリットがある。
本実施の形態４における各部材は実施の形態３に示したのと同様の材料によって形成されている。
以上、本実施の形態４における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていたソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。
（実施の形態５）
図１８は、本実施の形態５における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層ＣＨＮよりも下層にゲート電極ＧＥが形成されている構造のことを示している。
本実施の形態５における半導体装置の製造方法は以下の通りである（各工程の詳細は実施の形態１に準ずる）。まず、透明基板ＳＵＢ上に図１８（ａ）に示すように、金属によりゲート電極ＧＥが形成される。そして、ゲート電極ＧＥを覆うようにして、ゲート絶縁膜ＧＩが形成される。その後、ゲート絶縁膜ＧＩ上に透明導電膜ＴＣＬが形成され、さらにその上にネガレジストＮＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりネガレジストＮＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるゲート電極ＧＥがマスクとして働き、それ以外の部材は露光光を透過するため、ゲート電極ＧＥに対して自己整合的にネガレジストＮＲＥＳを露光することができる。続いて、ネガレジストＮＲＥＳが図１８（ｂ）に示すようにパターニングされる。その後、酸素系プラズマ照射、酸素雰囲気アニールなどを行ない、ネガレジストＮＲＥＳ開口部より透明導電膜ＴＣＬの一部を改質（酸素導入によるキャリア濃度低減）し、チャネル層ＣＨＮが形成される。この際、チャネル層ＣＨＮにより分断された透明導電膜ＴＣＬの残りの部分はソース電極ＳＥおよびドレイン電極ＤＥとなる。最後にネガレジストＮＲＥＳを除去し、図１８（ｄ）に示すようなＴＦＴを得る。
図１９は本実施の形態５においてＴＦＴと同時に配線ＷＩや容量電極ＣＥを形成した場合の半導体装置の構成を示す図である。図１９（ａ）が上面図、図１９（ｂ）がＡ−Ａ’間の断面図である。
なお、本実施の形態５における各部材は実施の形態１に示したのと同様の材料によって形成されている。
以上、本実施の形態５における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていたソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。また、チャネル層ＣＨＮ、ソース電極ＳＥ、ドレイン電極ＤＥ、さらには必要に応じて配線ＷＩや容量電極ＣＥを同一の膜より一体に形成することができるため、チャネル層とソース・ドレイン電極との間のヘテロ接合による接触抵抗を排除した半導体装置を提供するこができる。また、製造工程が簡易になるため、製造コストが低い半導体装置を提供することができる。
（実施の形態６）
図２０は、本実施の形態６における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層ＣＨＮよりも下層にゲート電極ＧＥが形成されている構造のことを示している。
本実施の形態６における半導体装置の製造方法は以下の通りである（各工程の詳細は実施の形態１に準ずる）。まず、透明基板ＳＵＢ上に図２０（ａ）に示すように、金属によりゲート電極ＧＥが形成される。そして、ゲート電極ＧＥを覆うようにして、ゲート絶縁膜ＧＩが形成される。その後、ゲート絶縁膜ＧＩ上に透明半導体膜ＴＳが形成され、さらにその上にポジレジストＰＲＥＳが塗布され、透明基板ＳＵＢの裏面側よりポジレジストＰＲＥＳが露光される（裏面露光）。この露光工程においては、金属よりなるゲート電極ＧＥがマスクとして働き、それ以外の部材は露光光を透過するため、ゲート電極ＧＥに対して自己整合的にポジレジストＰＲＥＳを露光することができる。続いて、ポジレジストＰＲＥＳが図２０（ｂ）に示すようにパターニングされる。その後、プラズマ照射、レーザ照射、還元雰囲気アニールなどを行ない、ポジレジストＰＲＥＳ開口部より透明半導体膜ＴＳの一部を改質（酸素引き抜き、あるいは水素導入によるキャリア濃度増大）し、ソース電極ＳＥ、ドレイン電極ＤＥが形成される。この際、透明半導体膜ＴＳの残りの部分はチャネル層ＣＨＮとなる。最後にポジレジストＰＲＥＳを除去し、図２０（ｄ）に示すようなＴＦＴを得る。本実施の形態６においてもＴＦＴと同時に配線ＷＩや容量電極ＣＥを形成し、図１９のような構成をとることもできる。
なお、本実施の形態６における各部材は実施の形態１に示したのと同様の材料によって形成されている。
以上、本実施の形態６における自己整合型酸化物ＴＦＴによれば、図１に示すような、表面露光のみを用いて形成した際に生じていたソース電極ＳＥおよびドレイン電極ＤＥとゲート電極ＧＥとの間のオーバラップＯＬ、ならびにこのオーバラップＯＬに起因して生じていた寄生容量ＣＰの発生を抑制することができる。また、チャネル層ＣＨＮ、ソース電極ＳＥ、ドレイン電極ＤＥ、さらには必要に応じて配線ＷＩや容量電極ＣＥを同一の膜より一体に形成することができるため、チャネル層とソース・ドレイン電極との間のヘテロ接合による接触抵抗を排除した半導体装置を提供するこができる。また、製造工程が簡易になるため、製造コストが低い半導体装置を提供することができる。
（実施の形態７）
図２１は本実施の形態５における半導体装置の構成を示す図である。実施の形態１〜６に示す構造の酸化物ＴＦＴを用いてアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを構成し、無線タグを形成している。無線タグはリーダＲＤまたはライタＷＲと無線で通信を行うことができるようになっている。無線タグでは、リーダＲＤやライタＷＲとの無線通信を行なうが、高周波での動作が要求される。このとき、前記実施の形態１〜６に示す自己整合型酸化物ＴＦＴでは、寄生容量が小さいため高周波での動作が可能になる。これにより、前記実施の形態１〜６における自己整合型酸化物ＴＦＴを使用した回路の高速化を図ることができる。このことから、前記実施の形態１〜６に示す自己整合型酸化物ＴＦＴは、高周波動作が必要とされる無線タグの使用に適しているといえる。
（実施の形態８）
図２２は本実施の形態８における半導体装置の構成を示す図である。本実施の形態８では、前記実施の形態１〜６の構造を有する酸化物ＴＦＴを構成要素とする素子が基板ＳＵＢ上にアレイ状に配置されている。前記実施の形態１〜６に示す酸化物ＴＦＴを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、この酸化物ＴＦＴのゲート電極ＧＥと接続されるゲート線ＧＬに信号を送るゲート線駆動回路ＧＤＣや、この酸化物ＴＦＴのソース電極ＳＥあるいはドレイン電極ＤＥと接続されるデータ線ＤＬに信号を送るデータ線駆動回路ＤＤＣを構成するトランジスタに用いてもよい。この場合、各素子の酸化物ＴＦＴとゲート線駆動回路ＧＤＣあるいはデータ線駆動回路ＤＤＣ内の酸化物ＴＦＴを並行して形成することができる。
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図２３に示すような構成になる。図中ｘ方向に延在するゲート線ＧＬに走査信号が供給されると、酸化物ＴＦＴがオンし、このオンされた酸化物ＴＦＴを通して、図中ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＥに供給される。なお、ゲート線ＧＬは図中ｙ方向に並設され、データ線ＤＬは図中ｘ方向に並設され、隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬで囲まれる領域（画素領域）に画素電極ＰＥが配置されている。この場合、例えば、データ線ＤＬがソース電極ＳＥと電気的に接続され、画素電極ＰＥがドレイン電極ＤＥと電気的に接続される。あるいは、データ線ＤＬがソース電極ＳＥを兼ねてもよい。また、液晶表示装置に限らず有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに酸化物ＴＦＴを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに酸化物ＴＦＴを適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明における半導体装置は、無線タグ、記憶素子アレイなどを構成するトランジスタや周辺回路などに適用できる。また、透過型、反射型、半透過型の各液晶表示装置、並びに有機ＥＬ表示装置などの各画素を駆動するトランジスタや周辺回路などにも適用できる。
ＡＲ アンテナ共振回路
ＣＥ 容量電極
ＣＨＮ チャネル層
ＣＨＮ２ チャネル層
ＣＰ 寄生容量
ＤＤＣ データ線駆動回路
ＤＥ ドレイン電極
ＤＥ２ ドレイン電極
ＤＧＣ デジタル回路
ＤＬ データ線
ＧＤＣ ゲート線駆動回路
ＧＥ ゲート電極
ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＩＦ 絶縁膜
ＬＷＩ 下層配線
ＭＯＤ 変調器
ＮＲＥＳ ネガレジスト
ＯＬ オーバラップ
ＰＥ 画素電極
ＰＭ フォトマスク
ＰＲＥＳ ポジレジスト
ＲＣＴ 整流器
ＲＤ リーダ
ＳＥ ソース電極
ＳＥ２ ソース電極
ＳＵＢ 基板
ＴＣＬ 透明導電膜
ＴＦＴ 酸化物ＴＦＴ
ＵＷＩ 上層配線
ＷＩ 配線
ＷＲ ライタ

Claims (16)

  1. 基板上に金属膜によりソース電極とドレイン電極と共に第１配線を形成し、酸化物半導体によりチャネル膜を形成し、
    前記ソース電極と前記ドレイン電極と前記チャネル膜の上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、導電膜を形成し、
    前記導電膜上にネガレジストを塗布し、
    前記ソース電極と前記ドレイン電極と共に前記第１配線をマスクとして、前記基板の裏面側から前記ネガレジストを露光し、
    前記ネガレジストの露光部分を残し前記ネガレジストを除去し、
    前記露光部分をエッチングマスクとして前記導電膜をエッチングし、
    前記導電膜上にレジストを塗布し、
    前記基板の表面側から前記レジストを露光し、
    露光後の前記レジストをエッチングマスクとして前記導電膜を再度エッチングすることで、ゲート電極と共に第２配線を形成し、
    前記第１配線直上の前記第２配線の分断部分に第３配線を形成し接続することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の製造方法において、
    前記裏面露光の光源として、水銀ランプのi線を用いることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の製造方法において、
    前記基板は、プラスチックフィルムからなることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の製造方法において、
    前記チャネル膜は、Ｚｎ−Ｏ、Ｉｎ-Ｏ、Ｇａ-Ｏ、Ｓｎ-Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏの何れか一つから成ることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の製造方法において、
    前記ゲート絶縁膜は、Ｓｉ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｎの何れか一つから成ることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の製造方法において、
    前記導電膜は、Ｉｎ-Ｓｎ-Ｏ、Ａｌ−Ｚｎ-Ｏ、Ｓｎ−Ｏの何れか一つから成ることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の製造方法において、
    前記基板と、チャネル膜と、ゲート絶縁膜と、導電膜は透明であり、
    前記金属膜は不透明であることを特徴とする半導体装置の製造方法。
  8. 基板上に金属膜によりゲート電極と共に第１配線を形成し、
    前記ゲート電極と前記基板の上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体によりチャネル膜を形成し、
    前記チャネル膜上に導電膜を形成し、
    前記導電膜上にネガレジストを塗布し、
    前記ゲート電極と共に前記第１配線をマスクとして、前記基板の裏面側から前記ネガレジストを露光し、
    前記ネガレジストの露光部分を残し前記ネガレジストを除去し、
    前記露光部分をエッチングマスクとして前記導電膜をエッチングし、
    前記導電膜上にレジストを塗布し、
    前記基板の表面側から前記レジストを露光し、
    露光後の前記レジストをエッチングマスクとして前記導電膜を再度エッチングすることで、ソース電極とドレイン電極と共に第２配線を形成し、
    前記第１配線直上の前記第２配線の分断部分に第３配線を形成し接続することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の製造方法において、
    前記裏面露光の光源として、水銀ランプのi線を用いることを特徴とする半導体装置の製造方法。
  10. 請求項８記載の製造方法において、
    前記基板は、プラスチックフィルムからなることを特徴とする半導体装置の製造方法。
  11. 請求項８記載の製造方法において、
    前記チャネル膜は、Ｚｎ−Ｏ、Ｉｎ-Ｏ、Ｇａ-Ｏ、Ｓｎ-Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏの何れか一つから成ることを特徴とする半導体装置の製造方法。
  12. 請求項８記載の製造方法において、
    前記ゲート絶縁膜は、Ｓｉ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｎの何れか一つから成ることを特徴とする半導体装置の製造方法。
  13. 請求項８記載の製造方法において、
    前記導電膜は、Ｉｎ-Ｓｎ-Ｏ、Ａｌ−Ｚｎ-Ｏ、Ｓｎ−Ｏの何れか一つから成ることを特徴とする半導体装置の製造方法。
  14. 請求項８記載の製造方法において、
    前記基板と、チャネル膜と、ゲート絶縁膜と、導電膜は透明であり、
    前記金属膜は不透明であることを特徴とする半導体装置の製造方法。
  15. 基板上に金属膜によりソース電極とドレイン電極と共に第１配線を形成し、酸化物半導体によりチャネル膜を形成し、
    前記ソース電極と前記ドレイン電極と前記チャネル膜の上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、導電膜を形成し、
    前記導電膜上にネガレジストを塗布し、
    前記ソース電極と前記ドレイン電極と共に前記第１配線をマスクとして、前記基板の裏面側から前記ネガレジストを露光し、
    前記ネガレジストの露光部分を残し前記ネガレジストを除去し、
    前記露光部分をエッチングマスクとして前記導電膜をエッチングし、
    前記導電膜上にレジストを塗布し、
    前記基板の表面側から前記レジストを露光し、
    露光後の前記レジストをエッチングマスクとする前記導電膜のエッチングにより、ゲート電極と共に第２配線を形成し、
    前記第１配線直上の前記第２配線の分断部分に第３配線を形成し接続することにより製造された半導体装置。
  16. 基板上に金属膜によりゲート電極と共に第１配線を形成し、
    前記ゲート電極と前記基板の上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に酸化物半導体によりチャネル膜を形成し、
    前記チャネル膜上に導電膜を形成し、
    前記導電膜上にネガレジストを塗布し、
    前記ゲート電極と共に前記第１配線をマスクとして、前記基板の裏面側から前記ネガレジストを露光し、
    前記ネガレジストの露光部分を残し前記ネガレジストを除去し、
    前記露光部分をエッチングマスクとして前記導電膜をエッチングし、
    前記導電膜上にレジストを塗布し、
    前記基板の表面側から前記レジストを露光し、
    露光後の前記レジストをエッチングマスクとして前記導電膜を再度エッチングすることで、ソース電極とドレイン電極と共に第２配線を形成し、
    前記第１配線直上の前記第２配線の分断部分に第３配線を形成し接続することにより製造された半導体装置。
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