JP2010199458A - トランジスタ素子の製造方法 - Google Patents

Abstract

【課題】 ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板１１０上に金属からなるゲート電極１２０を形成し、その上に、透明なゲート絶縁層１３０およびＩｎＧａＺｎＯ_４からなる透明な酸化物半導体チャネル層１４０を形成する。その上に、ＩＴＯからなる導電層１７０を形成し、その上面をネガ型レジスト層１８０で覆う。ソース電極およびドレイン電極を形成する領域を含む所定領域が透光性を有するマスクＭ３を、基板の下面側に配置する。下方から光を照射し、マスクＭ３の遮光領域によって生じる影とゲート電極１２０によって生じる影とが、レジスト層１８０の非露光領域となるような背面露光を行う。現像によりレジスト層１８０の露光領域のみを残し、残存レジストを利用して導電層１７０をパターニングしてソース電極層およびドレイン電極層を形成する。
【選択図】図１２

Description

本発明は、トランジスタ素子の製造方法に関し、特に、「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の製造技術に関する。

薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。

薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード（staggered）型」の薄膜トランジスタの製造方法が開示されており、特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。

特開平１０−１８９９７７号公報 特開平９−９０４２６号公報 特開２００４−１０３９５７号公報

上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「逆スタガード（inverted staggered）型」の薄膜トランジスタの場合、ソース電極およびドレイン電極は、ゲート電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。

このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ゲート電極に対するソース・ドレイン電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ゲート電極を形成するためのフォトマスクと、ソース・ドレイン電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。

そこで、本発明は、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。

(1) 本発明の第１の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
このゲート絶縁層の上面におけるゲート電極層の上方位置に、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
ゲート電極層、ゲート絶縁層、半導体チャネル層を含めた基板上に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とゲート電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によって、一部分が半導体チャネル層の上面に接触し、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第６の段階と、
を行うようにしたものである。

(2) 本発明の第２の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
このゲート絶縁層の上面におけるゲート電極層の上方位置に、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
ゲート電極層、ゲート絶縁層、半導体チャネル層を含めた基板上に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにゲート電極層に部分的に重複し半導体チャネル層の上面を跨ぐように配置されたソース・ドレイン電極準備層を形成する第６の段階と、
このソース・ドレイン電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層の残存部分によりソース電極層およびドレイン電極層を形成する第７の段階と、
を行うようにしたものである。

(3) 本発明の第３の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
このゲート絶縁層の上面におけるゲート電極層の上方位置に、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
ゲート電極層、ゲート絶縁層、半導体チャネル層を含めた基板上に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によりソース・ドレイン電極準備層を形成する第６の段階と、
ゲート電極層に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分によりソース電極層およびドレイン電極層を形成する第７の段階と、
を行うようにしたものである。

(4) 本発明の第４の態様は、上述した第１〜第３の態様に係るトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ゲート電極層を形成する材料として金属を用いるようにしたものである。

(5) 本発明の第５の態様は、上述した第１〜第４の態様に係るトランジスタ素子の製造方法において、
第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。

(6) 本発明の第６の態様は、上述した第１〜第５の態様に係るトランジスタ素子の製造方法において、
第４の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いるようにしたものである。

(7) 本発明の第７の態様は、上述した第１〜第６の態様に係るトランジスタ素子の製造方法において、
第５の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いるようにしたものである。

本発明に係るトランジスタ素子の製造方法では、ゲート電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ソース電極層およびドレイン電極層を形成するパターニング処理を行う際に、ゲート電極層をフォトマスクの一部とした背面露光を行うようにしたため、ゲート電極層に対して自己整合性をもったソース電極層およびドレイン電極層を形成することが可能になる。その結果、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。

「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の基本構造を示す側断面図である。 「順スタガード（staggered）型」の薄膜トランジスタ素子の基本構造を示す側断面図である。 「逆スタガード型」の薄膜トランジスタ素子において、寄生容量が生じる原因を示す側断面図である。 図３に示す薄膜トランジスタ素子の上面図である。 本発明に係る製造方法で作成される「逆スタガード型」の薄膜トランジスタ素子の基本構造を示す側断面図である。 本発明に係る製造方法に用いられる第１のフォトマスクＭ１の平面図である。 本発明に係る製造方法の第１の段階〜第３の段階のプロセスを示す側断面図である。 本発明に係る製造方法に用いられる第２のフォトマスクＭ２の平面図である。 本発明に係る製造方法の第４の段階のプロセスを示す側断面図である。 本発明に係る製造方法の第５の段階のプロセスを示す側断面図である。 本発明に係る製造方法に用いられる第３のフォトマスクＭ３の平面図である。 本発明に係る製造方法の第６の段階の前段プロセスを示す側断面図である。 本発明に係る製造方法において、第４のフォトマスクＭ４として機能するゲート電極層１２０の平面図である。 図１１に示すフォトマスクＭ３と図１３に示すフォトマスクＭ４とを合成することにより得られるフォトマスクの平面図である。 本発明に係る製造方法の第６の段階の後段プロセスを示す側断面図である。 本発明に係る製造方法の別な実施形態に用いられる第３のフォトマスクＭ３^＊の平面図である。 本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第１のプロセスを示す側断面図である。 本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第２のプロセスを示す側断面図である。

以下、本発明を図示する実施形態に基づいて説明する。

＜＜＜ §１．一般的な薄膜トランジスタの構造 ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。

図１は、現在、最も普及している「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子１００の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ゲート電極層１２０が形成され、その上にゲート絶縁層１３０が形成されている。この絶縁層１３０の上には、活性層として機能する半導体チャネル層１４０が形成され、更に、ソース電極層１５０およびドレイン電極層１６０が形成される。なお、半導体チャネル層１４０とソース電極層１５０およびドレイン電極層１６０との界面には、高濃度不純物拡散層１４１，１４２が設けられているが、これは、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保するためである。

このような構造を有する薄膜トランジスタ素子１００では、ソース電極層１５０とドレイン電極層１６０との間に電圧を加えると、半導体チャネル層１４０を通して電流を流すことができ、その電流量をゲート電極層１２０に印加する電圧で制御することができる。

図示の例は、ソース・ドレイン電極層１５０，１６０と半導体チャネル層１４０とのオーミック接触部（高濃度不純物拡散層１４１，１４２の形成部）を、半導体チャネル層１４０の上面に形成した「トップコンタクト型」と呼ばれる構造であるが、このオーミック接触部を半導体チャネル層１４０の下面に形成した「ボトムコンタクト型」と呼ばれる構造も知られている。ただ、高濃度不純物拡散層１４１，１４２を、半導体チャネル層１４０の下面に形成する工程が必要になるため、製造プロセスは、より複雑にならざるを得ない。

各電極層１２０，１５０，１６０は、良好な導電率を有する導体材料であれば、どのような材料で構成してもかまわない。通常は、アルミニウム，モリブデン，タングステン，チタンなどの金属を各電極層として利用することが多いが、ＩＴＯなどの酸化物導電材料を電極層として用いる場合もある。一方、ゲート絶縁層１３０は、絶縁材料であれば、どのような材料で構成してもかまわないが、酸化シリコンや窒化シリコンなどのシリコン化合物が用いられることが多い。

また、半導体チャネル層１４０としては、通常、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されており、高濃度不純物拡散層１４１，１４２としては、これらシリコン系半導体にｎ型不純物を注入したｎ^＋拡散層などが利用されている。金属やＩＴＯなどからなるソース電極層１５０やドレイン電極層１６０と、シリコン系半導体からなる半導体チャネル層１４０との間に良好なオーミック接触を確保する上では、実用上、ｎ^＋拡散層などからなる高濃度不純物拡散層１４１，１４２が不可欠である。

一方、図２は、「順スタガード（staggered）型」として知られている薄膜トランジスタの基本構造を示す側断面図であり、図１に示すトランジスタの主要構造部を天地逆にした形態をなす。すなわち、ガラスや合成樹脂などの絶縁性材料からなる基板２１０上に、ソース電極層２２０およびドレイン電極層２３０が形成され、その上に、活性層として機能する半導体チャネル層２４０が形成され、更にその上に、ゲート絶縁層２５０およびゲート電極層２６０が形成されている。半導体チャネル層２４０とソース電極層２２０およびドレイン電極層２３０との界面には、良好なオーミック接触を確保するため、高濃度不純物拡散層２４１，２４２が設けられている。

＜＜＜ §２．寄生容量の発生要因 ＞＞＞
前述したとおり、薄膜トランジスタでは、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。

図３は、図１に示す「逆スタガード型」の薄膜トランジスタ素子１００において、寄生容量が生じる原因を示す側断面図であり、図４は、その上面図である。図３の側断面図は、図４に示す薄膜トランジスタ素子１００を切断線３−３の位置で切った断面を示すものである。

図３に示すとおり、ゲート電極１２０の上方には、ゲート絶縁層１３０を介して、シリコン系の半導体チャネル層１４０が配置されており、更にその上方に、ソース電極層１５０の一部分（内側端近傍）およびドレイン電極層１６０の一部分（内側端近傍）が形成されている。前述したとおり、高濃度不純物拡散層１４１，１４２は、半導体チャネル層１４０に対して良好なオーミック接触を確保する役割を果たす。

なお、ここに示す例の場合、図４の上面図に示すとおり、ゲート電極層１２０は基板１１０の図の上下端まで伸びているが、これは図の上下に隣接する別なトランジスタ素子（図示されていない）のゲート電極層に連なる構造を採るためである。また、ソース電極層１５０は基板１１０の左端まで伸びており、ドレイン電極層１６０は基板１１０の右端まで伸びているが、これは図示されていない配線層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。

さて、図３および図４において、輪郭基準線Ｌ１はソース電極層１５０の内側輪郭位置（図の右端）を示し、輪郭基準線Ｌ２はドレイン電極層１６０の内側輪郭位置（図の左端）を示している。これに対して、輪郭基準線Ｌ３はゲート電極層１２０の左側輪郭位置を示し、輪郭基準線Ｌ４はゲート電極層１２０の右側輪郭位置を示している。図示のとおり、輪郭基準線Ｌ１は輪郭基準線Ｌ３よりも右側に位置し、輪郭基準線Ｌ２は輪郭基準線Ｌ４よりも左側に位置するため、図４の上面図にハッチングを施して示したとおり、電極が上下に重なり合う重複領域Ｄ１，Ｄ２が発生する。別言すれば、ゲート電極層１２０の幅は、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２をはみ出す形になっている。

このように、予め重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行っておけば、フォトマスクの位置合わせが不完全なために、ソース電極層１５０およびドレイン電極層１６０の基板１１０に対する位置にずれが生じたり、ゲート電極層１２０の基板１１０に対する位置にずれが生じたりしても、半導体チャネル層１４０内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層１２０を配置することができる。

しかしながら、このように重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行うと、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層１５０とゲート電極層１２０とは、図４にハッチングを施して示す重複領域Ｄ１において上下に重なり合っており、ドレイン電極層１６０とゲート電極層１２０とは、図４にハッチングを施して示す重複領域Ｄ２において上下に重なり合っている。このため、この重複領域Ｄ１，Ｄ２において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。

したがって、寄生容量を生じさせない理想的な構造を採るのであれば、輪郭基準線Ｌ１の位置を輪郭基準線Ｌ３の位置に一致させ、輪郭基準線Ｌ２の位置を輪郭基準線Ｌ４の位置に一致させるような設計を行い、重複領域Ｄ１，Ｄ２が生じないようにするのが好ましい。しかしながら、従来の方法では、そのような設計に基づく薄膜トランジスタ素子を製造するのは非常に困難である。従来の製造プロセスでは、ゲート電極層１２０を形成するためのフォトマスクと、ソース電極層１５０およびドレイン電極層１６０を形成するためのフォトマスクと、が別個に用意され、それぞれ別工程でパターニングが行われる。このため、上述した理想的な構造をもった素子を製造するためには、この２通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、図３に例示するように、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。

＜＜＜ §３．本発明に係る製造方法の基本概念 ＞＞＞
本発明の着眼点は、ソース電極およびドレイン電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、寄生容量を抑制できる理想的な構造を実現する点にある。

図５は、本発明に係る製造方法で作成される「逆スタガード型」の薄膜トランジスタ素子の基本構造を示す側断面図である。この図５に示す素子の基本構造を、図３に示す従来の一般的な構造と比べると、ソース電極層１５０およびドレイン電極層１６０の輪郭基準線Ｌ５，Ｌ６が、ゲート電極層１２０の輪郭基準線Ｌ５，Ｌ６に一致していることがわかる。このため、ソース電極層１５０・ゲート電極層１２０間の上下方向の重なりや、ドレイン電極層１６０・ゲート電極層１２０間の上下方向の重なりは生じることがなく、寄生容量の発生を抑制することが可能になる。このように、各電極層の輪郭位置を正確に合わせるために、本発明では、ゲート電極層１２０自身をマスクとして利用したパターニングにより、ソース電極層１５０およびドレイン電極層１６０を形成することになる。

いま、図５において、基板１１０，ゲート絶縁層１３０，半導体チャネル層１４０，ソース電極層１５０、ドレイン電極層１６０を透明な材料によって構成し、ゲート電極層１２０を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ソース電極およびドレイン電極の形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。

ここで、ソース電極層１５０およびドレイン電極層１６０を形成するためにネガ型レジスト層を用いることにし、基板１１０の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なゲート電極層１２０の影が落ちることになり、ゲート電極層１２０自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ゲート電極層１２０と、形成されるソース電極層１５０およびドレイン電極層１６０との間に、位置合わせ誤差が生じることはなくなり、図５に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。

ここで、透明な基板１１０としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層１３０としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ソース電極層１５０およびドレイン電極層１６０を構成するための透明な導電性材料としては、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電材料が知られている。一方、不透明なゲート電極層１２０に用いる導電性材料としては、アルミニウム，モリブデン，タングステン，チタンなどの一般的な金属が利用できる。

ここで述べる実施形態の重要な特徴のひとつは、半導体チャネル層１４０に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、これらの一般的な半導体はいずれも不透明であり、上述した背面露光を用いるパターニングを行うには不適当である。

そこで、本願発明者は、ＩｎＧａＺｎＯ_４（Indium Gallium Zinc Oxide）という酸化物に着目した。このＩｎＧａＺｎＯ_４は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。しかも、ＩｎＧａＺｎＯ_４は、一般的なネガ型レジスト（たとえば、東京応化工業株式会社製のネガ型レジスト：型番ＯＭＲ−８５）の感光波長域の光に対して透明であるという特性を有している。

なお、「透明な半導体材料」という特性は、「ＩｎＧａＺｎＯ_４」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物（Indium Gallium Zinc Oxide）は、インジウムの酸化物「Ｉｎ_２Ｏ_３」と、ガリウムの酸化物「Ｇａ_２Ｏ_３」と、亜鉛の酸化物「ＺｎＯ」と、を混在させたものであり、Ｉｎ，Ｇａ，Ｚｎの各分子数の比を、ｘ：ｙ：ｚ（ｘ，ｙ，ｚは、任意の正の数）とすれば、その基本組成は、「（Ｉｎ_２Ｏ_３）_ｘ／２（Ｇａ_２Ｏ_３）_ｙ／２（ＺｎＯ）_ｚ」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」となり、酸素の分子数ｗは、「ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ」となる。また、これから酸素欠損が生じた物、すなわち、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる組成（δは欠損酸素数）でも、「透明な半導体材料」という特性が発現する。

本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「Ｉｎ_２Ｏ_３」と、ガリウムの酸化物「Ｇａ_２Ｏ_３」と、亜鉛の酸化物「ＺｎＯ」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「ＩＧＺＯ」と略記することにする。この「ＩＧＺＯ」であれば、透明な特性（一般的なネガ型レジストの感光波長域の光に対して透明という特性）が得られることになる。したがって、本発明に係る製造方法を実施する際には、ＩＧＺＯを半導体チャネル層１４０の材料として利用すればよい。

また、本願発明者が行った実験によると、このＩＧＺＯを半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料（主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料）を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、ｎ^＋拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、ＩＧＺＯを半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。したがって、ＩＧＺＯを半導体チャネル層に用いれば、容易に良好なオーミック接触を確保することができるという付随的な効果も得られることになる。

＜＜＜ §４．本発明に係る製造方法の基本的実施形態 ＞＞＞
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。図６は、ここで述べる実施形態で用いられる第１のフォトマスクＭ１の平面図であり、ハッチングを施した部分が遮光領域となる。この第１のフォトマスクＭ１は、ゲート電極層１２０を形成するために用いられるマスクであり、図示する透光領域Ａ１が、ゲート電極層１２０に対応する領域になる。そして、本発明では、後述するように、この第１のフォトマスクＭ１を用いたパターニングで形成されたゲート電極層１２０自身が、今度は、ソース電極層およびドレイン電極層をパターニングする際のマスクとして利用されることになる。すなわち、図６に示す第１のフォトマスクＭ１の透光領域Ａ１の左右の輪郭基準線Ｌ５，Ｌ６は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応したものになる。

以下、図７の側断面図を参照しながら、本発明に係る製造方法のプロセスの最初の段階を説明する。まず、図７(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板１１０を用意し（一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい）、その上に、不透明な第１の導電層１２５を形成する。この第１の導電層１２５は、ゲート電極層１２０を形成するためのものであり、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料によって構成すればよい。

続いて、図６に示すようなパターンが形成された第１のフォトマスクＭ１を用意し、第１の導電層１２５に対して、この第１のフォトマスクＭ１を用いたパターニングを行い、ゲート電極層１２０を形成する。図６に示す第１のフォトマスクＭ１は、ハッチングを施して示す両側の遮蔽領域間に、ゲート形成用の透光領域Ａ１が形成された物理的なマスクである。このようなフォトマスクＭ１を用いたパターニングを行う場合、第１の導電層１２５上にネガ型の感光レジスト層を形成して露光を行えばよい。

より具体的に説明すれば、図７(a) に示す第１の導電層１２５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図６に示す第１のフォトマスクＭ１を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ１に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ１に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図６に示す第１のフォトマスクＭ１のパターンとは逆転した反転マスクを用いることになる）。

次に、残存レジスト層を保護膜として利用して、第１の導電層１２５に対するエッチング処理を行えば、ゲート電極層１２０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図７(b) に示す構造を得ることができる。

続いて、図７(c) に示すように、ゲート電極層１２０を含めた基板１１０上に、たとえば、酸化シリコンからなる絶縁層１３０（透明な絶縁性材料からなる絶縁層）を形成し、更に、その上面に、ＩＧＺＯからなる半導体層１４５（透明な半導体材料からなる半導体層）を形成する。具体的には、真空チャンバ内に図７(b) に示す構造体を収容し、更に、絶縁層の組成に必要な材料とＩＧＺＯの組成に必要な材料をターゲットとして収容し、順次スパッタリングを行うことにより、まず、絶縁層１３０を形成し、更にその上面にＩＧＺＯからなる半導体層１４５の形成を行い、図７(c) に示す構造体を得ることができる。

次に、図８に示すようなパターンが形成された第２のフォトマスクＭ２を用意する。この第２のフォトマスクＭ２は、半導体チャネル層１４０を形成するために用いられるマスクであり、図示する透光領域Ａ２が、半導体チャネル層１４０に対応する領域になる。そこで、図７(c) に示す半導体層１４５に対して、第２のフォトマスクＭ２を用いたパターニングを行い、図９に示されているように、絶縁層１３０上に半導体チャネル層１４０を形成する。このようなフォトマスクＭ２を用いたパターニングを行う場合、半導体層１４５上にネガ型の感光レジスト層を形成して露光を行えばよい。

より具体的に説明すれば、図７(c) に示す半導体層１４５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図８に示す第２のフォトマスクＭ２を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ２に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ２に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図８に示す第２のフォトマスクＭ２のパターンとは逆転した反転マスクを用いることになる）。

次に、残存レジスト層を保護膜として利用して、半導体層１４５に対するエッチング処理を行えば、半導体チャネル層１４０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図９に示す構造を得ることができる。

続いて、ゲート電極層１２０、ゲート絶縁層１３０、半導体チャネル層１４０を含めた基板１１０上に、透明な導電性材料からなる第２の導電層１７０を形成する。たとえば、ＩＴＯやＩＺＯからなる層を、第２の導電層１７０として形成すればよい。更に、図１０に示すように、この第２の導電層１７０の上面に、ネガ型レジスト層１８０を形成する。

そして、図１１に示すようなパターンが形成された第３のフォトマスクＭ３を用意する。この第３のフォトマスクＭ３は、ハッチングを施して示す遮蔽領域間に、ソース・ドレイン電極形成用の透光領域Ａ３が形成された物理的なマスクである。透光領域Ａ３は、上方から観察したときにゲート電極層１２０に部分的に重複する透光領域である。前述したとおり、ゲート電極層１２０の平面パターンは、図６に示す第１のマスクＭ１の透光領域Ａ１と同じ形をしている。図１１に示す第３のマスクＭ３の透光領域Ａ３は、このゲート電極層１２０の平面パターンを中央部分において横切るような細長い形状をしていることになる。後述するように、透光領域Ａ３の左側部分は、ソース電極層１５０の平面パターンを形成し、右側部分は、ドレイン電極層１６０の平面パターンを形成する役割を果たすことになる。

次に、図１２に示すように、この第３のフォトマスクＭ３を基板１１０の下方に配置し、基板下方側からネガ型レジスト層１８０の感光波長域の光を照射し、第３のフォトマスクＭ３の遮光領域によって生じる影と、ゲート電極層１２０によって生じる影とが、ネガ型レジスト層１８０上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なゲート電極層１２０が、図１３に示すような第４のフォトマスクＭ４として機能することになる。この第４のフォトマスクＭ４は、左右両側に透光領域Ａ４，Ａ５が設けられており、これらに挟まれた中央部分が遮光領域として機能する。この遮光領域の左右の輪郭線は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応する。結局、この背面露光では、図１４に示すように、フォトマスクＭ３とフォトマスクＭ４とを合成することにより得られるフォトマスク「Ｍ３＋Ｍ４」を用いた場合と同じ露光結果が得られる。

このような背面露光に基づくパターニングを行えば、ネガ型レジスト層１８０のうち、図１４に示す透光領域Ａ６，Ａ７に対応する部分が露光領域となるので、ネガ型レジスト層１８０を現像して非感光部を除去すれば、図１５に示すように、透光領域Ａ６，Ａ７に対応する領域のみに形成された残存レジスト層１８６，１８７を形成することができる。そこで、この残存レジスト層１８６，１８７を保護膜として利用して、第２の導電層１７０に対するエッチング処理を行えば、最終的に、図５に示すように、それぞれ内側の一部分が半導体チャネル層１４０の上面に接触し、相互間に空隙部を介して配置されたソース電極層１５０およびドレイン電極層１６０を形成することができる。

前述したとおり、この図５に示す構造は、ソース電極層１５０、ドレイン電極層１６０、ゲート電極層１２０を基板１１０の上面に投影した場合、各電極間が投影面上で重なり合うことはない理想的な構造であり、寄生容量の発生を抑制することができる。

なお、ここでは、図７(c) に示す状態から、半導体層１４５のみに対して、第２のフォトマスクＭを用いたパターニングを行い、ゲート電極層１２０の上方に位置するゲート絶縁層１３０および半導体チャネル層１４０からなる構造（図９の構造）を得る例を述べたが、図７(c) に示す状態から、半導体層１４５および絶縁層１３０の双方に対して、第２のフォトマスクＭを用いたパターニングを行うようにしてもよい。この場合、ゲート絶縁層は、図示のような基板全面に形成された絶縁層１３０ではなく、半導体チャネル層１４０の直下にのみ形成された層になる。したがって、この場合、図１０の工程で形成される第２の導電層１７０の一部は、基板１１０の上面に直接形成されることになる。

以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、本発明の重要な概念は、ゲート電極層１２０をマスクとして利用した背面露光を行い、ソース電極層１５０およびドレイン電極層１６０に対するパターニングを行う点にある。したがって、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ゲート電極層１２０は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層１３０は、上述の例の場合、基板１１０の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層１４０とゲート電極層１２０との絶縁に必要な領域に形成されていれば足りる。

結局、この§４で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなるゲート電極層１２０を形成する第２の段階と、このゲート電極層１２０を含めた基板１１０上に透明な絶縁性材料からなるゲート絶縁層１３０を形成する第３の段階と、このゲート絶縁層１３０の上面におけるゲート電極層１２０の上方位置に透明な半導体材料からなる半導体チャネル層１４０を形成する第４の段階と、ゲート電極層１２０、ゲート絶縁層１３０、半導体チャネル層１４０を含めた基板１１０上に透明な導電性材料からなる導電層１７０を形成する第５の段階と、この導電層１７０の上面にネガ型レジスト層１８０を形成し、上方から観察したときにゲート電極層１２０に部分的に重複する透光領域Ａ３を有するソース・ドレイン電極形成用のフォトマスクＭ３を、基板１１０の下方に配置し、基板下方側から光を照射し、フォトマスクＭ３の遮光領域によって生じる影とゲート電極層１２０によって生じる影とが、ネガ型レジスト層１８０上の非露光領域となるような背面露光を行い、導電層１７０の非露光領域に対応する部分を除去するパターニングを行い、導電層１７０の残存部分によって、一部分が半導体チャネル層１４０の上面に接触し、相互間に空隙部を介して配置されたソース電極層１５０およびドレイン電極層１６０を形成する第６の段階と、を行えばよい。

＜＜＜ §５．本発明に係る製造方法の別な実施形態 ＞＞＞
ここでは、§４で述べた基本的実施形態の変形例を述べる。§４の基本的実施形態の場合、図１２に示すように、背面露光の工程において、基板１１０の下面側に第３のマスクＭ３を配置する必要がある。しかしながら、基板１１０の下方に十分なスペースを確保することができないような場合や、基板１１０に光拡散性がある場合など、基板１１０の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。

この別な実施形態では、ソース・ドレイン電極形成用の第３のフォトマスクとして、図１１に示すマスクＭ３の代わりに、図１６に示すマスクＭ３^＊を用意する。このマスクＭ３^＊は、マスクＭ３を反転したものになっている。そして、§４の基本的実施形態で述べたプロセスと同様のプロセスにより、図９に示す構造体を得た後、基板１１０上に、ＩＴＯやＩＺＯなどの透明な導電性材料からなる第２の導電層１７０を形成し、更に、その上面にポジ型レジスト層１８１を形成し、図１７に示す構造体を得る。ここで、図１７に示すように、用意したフォトマスクＭ３^＊を上方に配置し、上方から光を照射して上面露光を行う。

このような上面露光に基づくパターニングを行えば、ポジ型レジスト層１８１のうち、図１６に示す遮光領域Ａ３^＊に対応する部分が非露光領域、透光領域Ａ８，Ａ９に対応する部分が露光領域となるので、ポジ型レジスト層１８１を現像して感光部を除去すれば、遮光領域Ａ３^＊に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層１７０に対するエッチング処理を行えば、図１８に示すようなソース・ドレイン用の導電層１７５を得ることができる（この時点では、レジスト層１８２は、まだ形成されていない）。この段階で得られたソース・ドレイン用の導電層１７５は、最終的なソース電極層やドレイン電極層ではないので、ここでは、これをソース・ドレイン電極準備層１７５と呼ぶことにする。

なお、側断面図では、図１７に示す第２の導電層１７０と、図１８に示すソース・ドレイン電極準備層１７５とは区別できないが、平面パターンとして見れば、前者は基板全面の領域にわたって形成された層であるのに対して、後者は、図１６に示す遮光領域Ａ３^＊に対応する領域にのみ形成された層である。したがって、上方から観察すると、ソース・ドレイン電極準備層１７５は、ゲート電極層１２０に部分的に重複し半導体チャネル層１４０の上面を跨ぐように配置された細長い領域を占める。

続いて、ソース・ドレイン電極準備層１７５上に残存しているポジ型レジスト層（図１７のレジスト層１８１の残存部）を洗浄して除去し、今度は、ゲート電極層１２０、ゲート絶縁層１３０、半導体チャネル層１４０、ソース・ドレイン電極準備層１７５を含めた基板１１０上に、ネガ型レジスト層１８２を形成する。図１８は、このときの状態を示している。そして、基板下方側から感光波長域の光を照射する背面露光を行う。図１８に示すとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板１１０の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。

このような背面露光では、ゲート電極層１２０によって生じる影が、ネガ型レジスト層１８２上の非露光領域となるので、ソース・ドレイン電極準備層１７５の非露光領域に対応する部分（すなわち、ゲート電極１２０の平面パターンに重複する部分）を除去するパターニングを行い、ソース・ドレイン電極準備層１７５の残存部分によりソース電極層１５０およびドレイン電極層１６０を形成し、残存レジスト層を除去して洗浄する工程を行えば、§４で述べた基本的実施形態と同様に、図５に示す構造を得ることができる。

なお、上述した実施例の場合、ソース・ドレイン電極準備層１７５を得るために、図１６に示すようなフォトマスクＭ３^＊を用いて、ポジ型レジスト層１８１に対する上面露光を行っているが、ポジ型レジスト層１８１の代わりにネガ型レジスト層を形成し、図１１に示すようなフォトマスクＭ３を用いた上面露光を行っても、ソース・ドレイン電極準備層１７５を得ることが可能である。

結局、この§５で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなるゲート電極層１２０を形成する第２の段階と、このゲート電極層１２０を含めた基板１１０上に透明な絶縁性材料からなるゲート絶縁層１３０を形成する第３の段階と、このゲート絶縁層１３０の上面におけるゲート電極層１２０の上方位置に透明な半導体材料からなる半導体チャネル層１４０を形成する第４の段階と、ゲート電極層１２０、ゲート絶縁層１３０、半導体チャネル層１４０を含めた基板１１０上に透明な導電性材料からなる導電層１７０を形成する第５の段階と、この導電層１７０に対して、ソース・ドレイン電極形成用のフォトマスクＭ３^＊を用いたパターニングを行い、上方から観察したときにゲート電極層１２０に部分的に重複し半導体チャネル層１４０の上面を跨ぐように配置されたソース・ドレイン電極準備層１７５を形成する第６の段階と、このソース・ドレイン電極準備層１７５の上面にネガ型レジスト層１８２を形成し、基板下方側から光を照射し、ゲート電極層１２０によって生じる影が、ネガ型レジスト層１８２上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層１７５の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層１７５の残存部分によりソース電極層１５０およびドレイン電極層１６０を形成する第７の段階と、を行えばよい。

＜＜＜ §６．本発明に係る製造方法の更に別な実施形態 ＞＞＞
この§６で述べる実施形態は、§５で述べた実施形態の第６の段階（ソース・ドレイン電極形成用のフォトマスクＭ３^＊を用いたパターニング）と第７の段階（ゲート電極層１２０をマスクとした背面露光によるパターニング）との順序を入れ替えたものである。

すなわち、まず図１７に示すポジ型レジスト層１８１の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ゲート電極層１２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層１７０の残存部分は、図１３に示すマスクＭ４の透光部分（白い領域Ａ４，Ａ５）のような平面パターンになる。ここでも、この導電層１７０の残存部分をソース・ドレイン電極準備層と呼ぶことにする。

続いて、ゲート電極層１２０に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスク（たとえば、図１１に示すような閉領域Ａ３を有するマスクＭ３でもよいし、図１６に示すような閉領域Ａ３^＊を有するマスクＭ３^＊でもよい）を用意し、上記ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このソース・ドレイン電極準備層の残存部分により、図１４の領域Ａ６，Ａ７に対応する平面パターンをもったソース電極層１５０およびドレイン電極層１６０が得られる。

結局、この§６で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板１１０を用意する第１の段階と、この基板１１０上に不透明な導電性材料からなるゲート電極層１２０を形成する第２の段階と、このゲート電極層１２０を含めた基板１１０上に透明な絶縁性材料からなるゲート絶縁層１３０を形成する第３の段階と、このゲート絶縁層１３０の上面におけるゲート電極層１２０の上方位置に透明な半導体材料からなる半導体チャネル層１４０を形成する第４の段階と、ゲート電極層１２０、ゲート絶縁層１３０、半導体チャネル層１４０を含めた基板１１０上に透明な導電性材料からなる導電層１７０を形成する第５の段階と、この導電層１７０の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ゲート電極層１２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層１７０の非露光領域に対応する部分を除去するパターニングを行い、導電層１７０の残存部分によりソース・ドレイン電極準備層を形成する第６の段階と、ゲート電極層１２０に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分によりソース電極層１５０およびドレイン電極層１６０を形成する第７の段階と、を行えばよい。

３：切断線
１００：逆スタガード型の薄膜トランジスタ素子
１１０：ガラス基板
１２０：ゲート電極層
１２５：第１の導電層（金属）
１３０：絶縁層／ゲート絶縁層
１４０：半導体チャネル層
１４１，１４２：高濃度不純物拡散層
１４５：半導体層（ＩＧＺＯからなる酸化物半導体）
１５０：ソース電極層
１６０：ドレイン電極層
１７０：第２の導電層（ＩＴＯ）
１７５：ソース・ドレイン電極準備層
１８０：ネガ型レジスト層
１８１：ポジ型レジスト層
１８２：ネガ型レジスト層
１８６：残存レジスト層
１８７：残存レジスト層
２００：順スタガード型の薄膜トランジスタ素子
２１０：ガラス基板
２２０：ソース電極層
２３０：ドレイン絶縁層
２４０：半導体チャネル層
２４１，２４２：高濃度不純物拡散層
２５０：ゲート絶縁層
２６０：ゲート電極層
Ａ１〜Ａ９：フォトマスクの透光領域
Ａ３^＊：フォトマスクの遮光領域
Ｄ１，Ｄ２：重複領域
Ｌ１〜Ｌ６：各電極の輪郭基準線
Ｍ１〜Ｍ４，Ｍ３^＊：フォトマスク

Claims (7)

1. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
   少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
   前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
   前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
   前記ゲート絶縁層の上面における前記ゲート電極層の上方位置に、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
   前記ゲート電極層、前記ゲート絶縁層、前記半導体チャネル層を含めた前記基板上に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
   前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ゲート電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって、一部分が前記半導体チャネル層の上面に接触し、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第６の段階と、
   を有することを特徴とするトランジスタ素子の製造方法。
2. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
   少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
   前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
   前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
   前記ゲート絶縁層の上面における前記ゲート電極層の上方位置に、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
   前記ゲート電極層、前記ゲート絶縁層、前記半導体チャネル層を含めた前記基板上に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
   前記導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ゲート電極層に部分的に重複し前記半導体チャネル層の上面を跨ぐように配置されたソース・ドレイン電極準備層を形成する第６の段階と、
   前記ソース・ドレイン電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ソース・ドレイン電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ソース・ドレイン電極準備層の残存部分によりソース電極層およびドレイン電極層を形成する第７の段階と、
   を有することを特徴とするトランジスタ素子の製造方法。
3. 半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
   少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
   前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
   前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第３の段階と、
   前記ゲート絶縁層の上面における前記ゲート電極層の上方位置に、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第４の段階と、
   前記ゲート電極層、前記ゲート絶縁層、前記半導体チャネル層を含めた前記基板上に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第５の段階と、
   前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によりソース・ドレイン電極準備層を形成する第６の段階と、
   前記ゲート電極層に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、前記ソース・ドレイン電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ソース・ドレイン電極準備層の残存部分によりソース電極層およびドレイン電極層を形成する第７の段階と、
   を有することを特徴とするトランジスタ素子の製造方法。
4. 請求項１〜３のいずれかに記載のトランジスタ素子の製造方法において、
   第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
   第２の段階で、ゲート電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
5. 請求項１〜４のいずれかに記載のトランジスタ素子の製造方法において、
   第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
6. 請求項１〜５のいずれかに記載のトランジスタ素子の製造方法において、
   第４の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いることを特徴とするトランジスタ素子の製造方法。
7. 請求項１〜６のいずれかに記載のトランジスタ素子の製造方法において、
   第５の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いることを特徴とするトランジスタ素子の製造方法。

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