KR20150141452A - 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법 - Google Patents

산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법 Download PDF

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문국철
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송학성
문국철
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Abstract

본 발명은, 기판과; 상기 기판 상부에 형성되는 게이트전극과; 상기 게이트전극 상부에 형성되는 게이트절연층과; 상기 게이트절연층 상부에 형성되고, 상기 게이트전극의 양단에 각각 중첩되는 제1소스전극 및 제1드레인전극과; 상기 제1소스전극 및 상기 제1드레인전극 상부에 형성되는 산화물 반도체층과; 상기 산화물 반도체층 상부에 형성되는 차단층과; 상기 차단층 상부에 형성되는 보호층과; 상기 보호층 상부에 형성되고, 상기 제1소스전극 및 상기 제1드레인전극에 각각 연결되는 제2소스전극 및 제2드레인전극을 포함하는 표시장치용 어레이 기판을 제공한다.

Description

산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법 {Array Substrate For Display Device Including Oxide Thin Film Transistor And Method Of Fabricating The Same}
본 발명은 표시장치용 어레이 기판에 관한 것으로, 보다 상세하게는 산화물 반도체층의 특성 변화가 방지되고 커패시턴스 편차가 최소화되는 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
최근 정보화 사회가 발전함에 따라, 디스플레이 분야에 대한 요구도 다양한 형태로 증가하고 있으며, 이에 부응하여 박형화, 경량화, 저소비 전력화 등의 특징을 지닌 다양한 종류의 평판표시장치(flat panel display: FPD), 예를 들어, 액정표시장치(liquid crystal display: LCD), 플라즈마 표시장치(plasma display panel: PDP), 유기발광다이오드 표시장치(organic light emitting diode: OLED) 등이 널리 연구되고 있다.
이러한 표시장치는, 다수의 화소영역을 포함하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 구성되며, 다수의 화소영역에는 박막트랜지스터(thin film transistor: TFT)가 형성된다.
일반적으로 박막트지스터는 주로 비정질 실리콘(amorphous silicon) 등과 같은 반도체물질을 이용하여 제작되며, 표시장치에 있어서 균일한 전기적 특성을 구현할 수 있다.
그런데, 최근 대면적 및 고해상도의 표시장치가 요구됨에 따라, 보다 빠른 신호처리속도와 함께 안정된 작동 및 내구성이 확보된 박막트랜지스터의 필요성이 대두되고 있으나, 비정질 실리콘 박막트랜지스터는 이동도(mobility)가 1cm2/Vsec 이하 이므로, 대면적 및 고해상도의 표시장치에 사용되기에 부족한 면이 부각되었다.
이에 따라, 이동도 및 오프전류 등의 전기적 특성이 우수한 산화물 반도체물질로 이루어지는 액티브층을 포함하는 산화물 박막트랜지스터에 대한 연구가 활발히 진행되고 있다.
도 1은 종래의 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판을 도시한 단면도로서, 유기발광다이오드 표시장치에 사용되는 어레이 기판을 예를 들어 설명한다.
도 1에 도시한 바와 같이, 종래의 표시장치용 어레이 기판(10)은, 각 화소영역에 형성되는 산화물 박막트랜지스터(T)와, 산화물 박막트랜지스터(T)에 연결되는 발광다이오드(ED)를 포함하는데, 산화물 박막트랜지스터(T)는 게이트전극(22), 산화물 반도체층(30), 소스전극(42), 드레인전극(44)을 포함하고, 발광다이오드(ED)는 제1전극(62), 발광층(66), 제2전극(68)을 포함한다.
구체적으로, 기판(20) 상부에는 게이트전극(22)이 형성되고, 게이트전극(22) 상부에는 게이트절연층(24)이 형성되고, 게이트절연층(24) 상부의 게이트전극(22)에 대응되는 위치에는 산화물 반도체층(30)이 형성된다.
산화물 반도체층(30) 상부에는 식각 방지층(etch stopper)(40)이 형성되고, 식각 방지층(40) 상부에는 서로 이격되고 산화물 반도체층(30)의 양단에 각각 접촉하는 소스전극(42) 및 드레인전극(44)이 형성된다.
소스전극(42) 및 드레인전극(44) 상부에는 보호층(60)이 형성되는데, 보호층은(60)은 드레인전극(44)을 노출하는 콘택홀을 포함한다.
보호층(60) 상부의 화소영역에는 제1전극(62)이 형성되는데, 제1전극(62)은 보호층(60)의 콘택홀을 통하여 드레인전극(44)에 연결된다.
제1전극(62) 상부에는 뱅크층(64)이 형성되는데, 뱅크층(64)은 제1전극(62)의 가장자리부를 덮으며 제1전극(62)의 중앙부를 노출하는 개구부를 포함한다.
뱅크층(64) 상부에는 발광층(66)이 형성되는데, 발광층(66)은 뱅크층(64)의 개구부를 통하여 제1전극(62)의 중앙부와 접촉한다.
발광층(66) 상부의 기판(20) 전면에는 제2전극(68)이 형성된다.
게이트전극(22)과 게이트절연층(24) 사이의 계면을 기준으로 게이트전극(22)과 소스전극(42) 및 드레인전극(44)이 반대방향에 위치하는 스태거드 타입(staggered type)의 산화물 박막트랜지스터(T)에서, 식각 방지층(40)은 소스전극(42) 및 드레인전극(44)의 패터닝(patterning) 시 산화물 반도체층(30)을 보호하는 역할을 하는데, 실리콘 옥사이드(silicon oxide) 또는 실리콘 나이트라이드(silicon nitride: SiNx)와 같은 무기절연물질의 단일층 또는 이중층으로 이루어진다.
그런데, 식각 방지층(40)을 위한 무기절연물질의 증착 시, 산소 플라즈마(O2 plasma)의 산소(O2) 또는 반응가스 중의 수소(H2)에 의하여 산화물 반도체층(30)의 특성이 저하되는 문제가 있다.
예를 들어, 산소(O2) 또는 수소(H2)가 산화물 반도체층(30)에 유입될 경우, 산화물 반도체층(30)을 포함하는 산화물 박막트랜지스터의 문턱전압(threshold voltage) 변동이 발생할 수 있다.
그리고, 게이트전극(22)과 식각 방지층(40)을 정확히 정렬시킬 수 없으므로, 식각 방지층(40)의 폭이 게이트전극(22)의 폭보다 작도록 식각 방지층(40)을 형성하는데, 그 결과 게이트전극(20)이 소스전극(42) 및 드레인전극(44)과 중첩하게 된다.
이에 따라, 산화물 반도체층(30)의 채널영역(CH)은 식각 방지층(40)에 대응되는 중앙부(CA)와, 중앙부(CA) 양쪽의 게이트소스 중첩부(GS) 및 게이트드레인 중첩부(GD)로 구분되는데, 게이트소스 중첩부(GS) 및 게이트드레인 중첩부(GD)는, 게이트전극(22)과 소스전극(42)의 전압차 및 드레인전극(44)의 전압차에 의하여 산화물 박막트랜지스터(T)의 문턱전압(threshold voltage)을 변동(shift)시키거나, 기생용량을 구성하여 데이터신호를 지연시키는 요인으로 작용하는 문제가 있다.
특히, 게이트전극(22)과 소스전극(42)의 전압차 또는 게이트전극(22)과 드레인전극(44)의 전압차가 음인 경우, 즉 게이트전극(22)에 인가되는 전압이 소스전극(42) 또는 드레인전극944)에 인가되는 전압보다 낮을 경우, 문턱전압이 음의 방향으로 변동하는 문제가 있다.
한편, 게이트전극과 게이트절연층 사이의 계면을 기준으로 게이트전극과 소스전극 및 드레인전극이 동일방향에 위치하는 코플라나 타입(co-planar type)의 산화물 박막트랜지스터에서는, 게이트전극과 소스전극 사이 및 게이트전극과 드레인전극 사이에 생성되는 전기장이 산화물 반도체층에 인가되지 않으므로, 산화물 박막트랜지스터의 문턱전압 변동의 문제는 해소된다.
그러나, 코플라나 타입(co-planar type)의 산화물 박막트랜지스터에서는, 노광식각 공정에서의 오정렬에 의하여 게이트전극과 소스전극 사이의 커패시턴스(Cgs)와 게이트전극과 드레인전극 사이의 커패시턴스(Cgd)의 편차가 커지는 문제가 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 배면 노광(rear exposure)을 이용하여 소스전극 및 드레인전극이 게이트전극과 중첩되도록 함으로써, 문턱전압 변동이 방지되고 커패시턴스 편차가 최소화되는 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 산화물 반도체층 상부에 차단층을 형성함으로써, 산화물 반도체층의 특성 저하가 방지되는 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 기판과; 상기 기판 상부에 형성되는 게이트전극과; 상기 게이트전극 상부에 형성되는 게이트절연층과; 상기 게이트절연층 상부에 형성되고, 상기 게이트전극의 양단에 각각 중첩되는 제1소스전극 및 제1드레인전극과; 상기 제1소스전극 및 상기 제1드레인전극 상부에 형성되는 산화물 반도체층과; 상기 산화물 반도체층 상부에 형성되는 차단층과; 상기 차단층 상부에 형성되는 보호층과; 상기 보호층 상부에 형성되고, 상기 제1소스전극 및 상기 제1드레인전극에 각각 연결되는 제2소스전극 및 제2드레인전극을 포함하는 표시장치용 어레이 기판을 제공한다.
그리고, 상기 제1소스전극과 상기 게이트전극의 중첩부와, 상기 제1드레인전극과 상기 게이트전극의 중첩부는, 각각 0μm ~ 1.0μm의 범위의 폭을 가질 수 있다.
또한, 상기 제1소스전극 및 상기 제1드레인전극은 다결정 투명도전물질로 이루어질 수 있다.
그리고, 상기 제1소스전극 및 상기 제1드레인전극은 100 ~ 200의 범위의 두께를 가질 수 있다.
한편, 본 발명은, 기판 상부에 게이트전극을 형성하는 단계와; 상기 게이트전극 상부에 게이트절연층 및 투명도전물질층을 순차적으로 형성하는 단계와; 배면노광을 통하여 상기 투명도전물질층을 패터닝 하여 상기 게이트전극에 대응되는 투명도전물질 개구부를 갖는 투명도전물질패턴을 형성하는 단계와; 상기 투명도전물질패턴을 패터닝 하여 상기 게이트절연층 상부의 상기 게이트전극의 양단에 각각 중첩되는 제1소스전극 및 제1드레인전극을 형성하고, 상기 제1소스전극 및 상기 제1드레인전극 상부에 산화물 반도체층을 형성하고, 상기 산화물 반도체층 상부에 차단층을 형성하는 단계와; 상기 차단층 상부에 보호층을 형성하는 단계와; 상기 보호층 상부에 상기 제1소스전극 및 상기 제1드레인전극에 각각 연결되는 제2소스전극 및 제2드레인전극을 형성하는 단계를 포함하는 표시장치용 어레이 기판의 제조방법을 제공한다.
그리고, 상기 투명도전물질패턴을 형성하는 단계는, 상기 투명도전물질층 상부에 포토레지스트층을 형성하는 단계와; 상기 기판 하부로부터 빛을 조사하여 상기 포토레지스트층을 배면노광 하는 단계와; 상기 포토레지스트층을 현상하여 상기 게이트전극에 대응되는 포토레지스트 개구부를 갖는 포토레지스트패턴을 형성하는 단계와; 상기 포토레지스트패턴을 식각 마스크로 이용하여 상기 투명도전물질층을 패터닝 하여 상기 투명도전물질패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 포토레지스트층은 네거티브 타입의 포토레지스트로 이루어지고, 상기 포토레지스트 개구부의 폭이 상기 게이트전극의 폭보다 작게 형성되도록 상기 배면노광은 과다노광으로 진행될 수 있다.
그리고, 상기 제1소스전극, 상기 제1드레인전극, 상기 산화물 반도체층 및 상기 차단층을 형성하는 단계는, 상기 투명도전물질패턴 상부에 산화물 반도체물질층 및 차단물질층을 순차적으로 형성하는 단계와; 상기 차단물질층, 상기 산화물 반도체물질층 및 상기 투명도전물질패턴을 연속적으로 패터닝 하여 상기 제1소스전극, 상기 제1드레인전극, 상기 산화물 반도체층 및 상기 차단층을 형성하는 단계를 포함할 수 있다.
본 발명은, 배면노광(rear exposure)을 이용하여 소스전극 및 드레인전극이 게이트전극과 중첩되도록 함으로써, 문턱전압 변동이 방지되고 커패시턴스 편차가 최소화되는 효과를 갖는다.
그리고, 본 발명은, 산화물 반도체층 상부에 차단층을 형성함으로써, 산화물 반도체층의 특성 저하가 방지되는 효과를 갖는다.
도 1은 종래의 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판을 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조방법을 도시한 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법을 설명한다.
도 2는 본 발명의 실시예에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판을 도시한 단면도로서, 유기발광다이오드 표시장치에 사용되는 어레이 기판을 예로 들어 설명한다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 표시장치용 어레이 기판(110)은, 각 화소영역(미도시)에 형성되는 산화물 박막트랜지스터(T)와, 산화물 박막트랜지스터(T)에 연결되는 발광다이오드(ED)를 포함하는데, 산화물 박막트랜지스터(T)는 게이트전극(122), 제1 및 제2소스전극(142, 162), 제1 및 제2드레인전극(144, 164), 산화물 반도체층(150)을 포함하고, 발광다이오드(ED)는 제1전극(170), 발광층(174), 제2전극(176)을 포함한다.
구체적으로, 기판(120) 상부의 다수의 화소영역 각각에는 게이트전극(122)이 형성되고, 게이트전극(122) 상부의 기판 전면에는 게이트절연층(124)이 형성되고, 게이트절연층(124) 상부의 게이트전극(122) 양단에 대응되는 위치에는 제1소스전극(142) 및 제1드레인전극(144)이 형성된다.
도시하지는 않았지만, 게이트전극(122)과 함께 기판(120) 상부의 일 방향을 따라 게이트배선이 형성될 수 있으며, 산화물 박막트랜지스터(T)가 스위칭 박막트랜지스터일 경우 게이트전극(122)은 게이트배선에 연결될 수 있으며, 산화물 박막트랜지스터(T)가 구동 박막트랜지스터일 경우 게이트전극(122)은 스위칭 박막트랜지스터의 드레인전극에 연결될 수 있다.
게이트배선은 게이트전극(122)과 동일층, 동일물질로 이루어질 수 있다.
제1소스전극(142) 및 제1드레인전극(144)은 서로 이격되며 게이트전극(122)의 양단에 중첩되는데, 예를 들어 제1소스전극(142)과 게이트전극(122)의 중첩부와 제1드레인전극(144)과 게이트전극(122)의 중첩부의 폭은 각각 약 0μm보다 크고 약 1.0μm보다 작은 값일 수 있다.
즉, 제1소스전극(142)의 일단으로부터 게이트전극(122)의 일단까지의 거리(d)와 제1드레인전극(144)의 일단으로부터 게이트전극(122)의 타단까지의 거리는, 각각 약 0μm ~ 약 1.0μm의 범위일 수 있다.
이와 같이, 제1소스전극(142) 및 제1드레인전극(144)을 게이트전극(122)과 중첩되도록 형성함으로써, 게이트전극(122)과 제1소스전극(142) 사이 및 게이트전극(122)과 제1드레인전극(144) 사이에 생성되는 전기장이 산화물 반도체층(150)에 인가되지 않도록 할 수 있으며, 그 결과 산화물 박막트랜지스터(T)의 문턱전압 변동을 방지할 수 있다.
또한, 배면노광(rear exposure)을 이용하여 제1소스전극(142) 및 제1드레인전극(144)을 형성함으로써, 제1소스전극(142)과 게이트전극(122)의 중첩부의 폭과 제1드레인전극(144)과 게이트전극(122)의 중첩부의 폭을 동일하게 형성할 수 있으며, 그 결과 게이트전극(122)과 제1소스전극(142) 사이의 커패시턴스(Cgs)와 게이트전극(122)과 제1드레인전극(144) 사이의 커패시턴스(Cgd)의 편차를 최소화할 수 있다.
이러한 제1소스전극(142) 및 제1드레인전극(144)은 다결정 투명도전물질로 이루어질 수 있는데, 예를 들어 약 100 ~ 약 200의 범위의 두께를 갖는 다결정(polycrystalline) 인듐 틴 옥사이드(indium tin oxide) 또는 다결정 인듐 징크 옥사이드(indium zinc oxide)로 이루어질 수 있다.
제1소스전극(142) 및 제1드레인전극(144)을 다결정 투명도전물질로 형성하는 이유는 산화물 반도체물질에 대한 식각 선택비를 최대화하기 위함인데, 예를 들어 다결정 투명도전물질은 강산에 식각되는 반면, 산화물 반도체물질은 약산에 식각되므로, 다결정 투명도전물질과 산화물 반도체물질은 상대적으로 높은 식각 선택비를 가질 수 있다.
그리고, 제1소스전극(142) 및 제1드레인전극(144)을 상대적으로 낮은 두께로 형성하는 이유는 얇게 성막하는 이유는 식각시간을 최소화하고 잔사(residue)에 의한 문제를 방지하기 위함인데, 예를 들어 다결정 투명도전물질은 잔사가 상대적으로 많으므로 과도식각(over etching)하여야 하며, 이때 막 두께가 작을수록 식각시간이 줄어들고 잔사에 기인한 문제가 방지된다.
제1소스전극(142), 제1드레인전극(144), 제1소스전극(142) 및 제1드레인전극(144) 사이로 노출되는 게이트절연층(124) 상부에는 산화물 반도체층(150)이 형성되고, 산화물 반도체층(150) 상부에는 산화물 반도체층(150)과 동일한 형상의 차단층(152)이 형성된다.
산화물 반도체층(150)은 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide: IGZO), 징크 틴 옥사이드(zinc tin oxide: ZTO), 징크 인듐 옥사이드(zinc indium oxide: ZIO)와 같은 산화물 반도체물질로 이루어질 수 있다.
차단층(152)은 티타늄 옥사이드(titanium oxide: TiOx), 알루미늄 옥사이드(aluminum oxide: Al2O3)와 같은 금속산화물질로 이루어질 수 있으며, 약 10nm ~ 약 50nm의 범위의 두께를 가질 수 있다.
이러한 차단층(152)은 하부의 산화물 반도체층(150)과 동일 장비에서 진공파괴 없이 연속적으로 증착된 후 패터닝(patterning) 될 수 있으며, 후속되는 무기절연물질의 증착 시, 산소 플라즈마(O2 plasma)의 산소(O2)와 반응가스 중의 수소(H2)를 차단하여 산화물 반도체층(150)을 보호하는 역할을 한다.
차단층(152) 상부에는 제1소스전극(142) 및 제1드레인전극(144)을 각각 노출하는 제1 및 제2콘택홀을 갖는 보호층(160)이 형성되고, 보호층(160) 상부에는 제1 및 제2콘택홀을 통하여 제1소스전극(142) 및 제1드레인전극(144)에 각각 연결되는 제2소스전극(162) 및 제2드레인전극(164)과 제1전극(170)이 형성되는데, 제1전극(170)은 제2드레인전극(164)이 연장되어 형성될 수 있다.
도시하지는 않았지만, 제2소스전극(162) 및 제2드레인전극(164)과 함께 기판(120) 상부에 게이트배선과 교차하여 화소영역을 정의하는 데이터배선 및 파워배선이 형성될 수 있으며, 산화물 박막트랜지스터(T)가 스위칭 박막트랜지스터일 경우 제2소스전극(162)은 데이터배선에 연결되고, 산화물 박막트랜지스터(T)가 구동 박막트랜지스터일 경우 제2드레인전극(164)은 파워배선에 연결될 수 있다.
도 2에서는 제2드레인전극(164)이 연장되어 발광다이오드(ED)의 제1전극(170)이 형성되는 것을 예로 들었으나, 다른 실시예에서는 제2소스전극(162) 및 제2드레인전극(164) 상부에 제2드레인전극(164)을 노출하는 제3콘택홀을 갖는 절연층을 추가로 형성하고, 절연층 상부의 화소영역에 제3콘택홀을 통하여 제2드레인전극(164)에 연결되는 발광다이오드(ED)의 제1전극을 형성할 수도 있다.
제2소스전극(162), 제2드레인전극(164) 및 제1전극(170) 상부에는 뱅크층(172)이 형성되는데, 뱅크층(172)은 제1전극(170)의 가장자리부를 덮으며 제1전극(170)의 중앙부를 노출하는 개구부를 포함한다.
뱅크층(172) 상부에는 발광층(174)이 형성되는데, 발광층(174)은 뱅크층(172)의 개구부를 통하여 제1전극(170)의 중앙부에 연결된다.
발광층(174) 상부의 기판(120) 전면에는 제2전극(176)이 형성된다.
이러한 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조방법을 도면을 참조하여 설명한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판의 제조방법을 도시한 도면이다.
도 3a에 도시한 바와 같이, 기판(120) 상부에 제1금속물질을 증착하여 제1금속물질층(미도시)을 형성한 후, 포토레지스트(photoresist: PR)의 도포, 노광, 현상 및 식각을 포함하는 사진식각 공정(photolithographic process)을 통하여 제1금속물질층을 패터닝 하여 기판(120) 상부의 각 화소영역(미도시)에 게이트전극(122)을 형성한다.
그리고, 게이트전극(122) 상부의 기판(120) 전면에 게이트절연층(124), 투명도전물질질층(130)을 순차적으로 형성한다.
예를 들어, 게이트전극(122)은, 물리기상증착(physical vapor deposition: PVD) 방법을 통하여 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 등의 단일금속의 단일층 또는 다중층으로 형성할 수 있으며, 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti)과 같은 금속에 칼슘(Ca), Mg(마그네슘), 아연(Zn), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 지르코늄(Zr), 카드뮴(Cd), 금(Au), 은(Ag), 코발트(Co), 인(In), 탄탈(Ta), 하프늄(Hf), 텅스텐(W) 및 크롬(Cr) 중 하나 이상이 포함된 합금의 단일층 또는 다중층으로 형성할 수 있다.
게이트절연층(124)은, 화학기상증착(chemical vapor deposition: CVD) 방법을 통하여 실리콘옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx) 등의 무기절연물질의 단일층 또는 이중층으로 형성할 수 있다.
투명도전물질층(130)은, 물리기상증착(physical vapor deposition: PVD) 방법을 통하여 다결정 인듐 틴 옥사이드 또는 다결정 인듐 징크 옥사이드로 로 형성할 수 있는데, 예를 들어 약 100 ~ 약 200 범위의 두께로 형성할 수 있다.
투명도전물질층(130)을 다결정 투명도전물질로 형성하는 이유는 산화물 반도체물질에 대한 식각 선택비를 최대화하기 위함인데, 예를 들어 다결정 투명도전물질은 강산에 식각되는 반면, 산화물 반도체물질은 약산에 식각되므로, 다결정 투명도전물질과 산화물 반도체물질은 상대적으로 높은 식각 선택비를 가질 수 있다.
그리고, 투명도전물질층(130)을 상대적으로 낮은 두께로 형성하는 이유는 얇게 성막하는 이유는 식각시간을 최소화하고 잔사(residue)에 의한 문제를 방지하기 위함인데, 예를 들어 다결정 투명도전물질은 잔사가 상대적으로 많으므로 과도식각(over etching)하여야 하며, 이때 막 두께가 작을수록 식각시간이 줄어들고 잔사에 기인한 문제가 방지된다.
도 3b에 도시한 바와 같이, 투명도전물질층(130) 상부의 기판(120) 전면에 포토레지스트층(132)을 형성하고, 기판(120) 하부로부터 자외선(UV)과 같은 빛을 조사하여 포토레지스트층(132)을 배면노광(rear exposure) 하는데, 자외선(UV)과 같은 빛에 대하여 불투명한 게이트전극(122)에 대응되는 부분은 노광 되지 않고 나머지 부분만 노광 될 수 있다.
이때, 포토레지스트층(132)은 네거티브 타입의 포토레지스트(negative photoresist)로 이루어질 수 있으며, 노광량을 기준 노광량 보다 크게 하여 과다노광(over exposure) 되도록 할 수 있다.
이와 같이, 네거티브 타입의 포토레지스트층(132)에 대하여 과다노광의 배면노광을 진행함으로써, 포토레지스트층(132)에서 노광되지 않는 부분의 면적이 게이트전극(122)의 면적보다 작게 되며, 그 결과 포토레지스트층(132)에서 후속되는 현상에 의하여 제거되는 부분의 면적이 게이트전극(122)의 면적보다 작게 된다.
그리고, 양호한 포토레지스트패턴 형성을 위하여, 배면노광 전후로 포토레지스트층(132)에 대하여 각각 소프트베이킹(soft baking) 및 하드베이킹(hard baking)을 실시할 수 있다.
도 3c에 도시한 바와 같이, 배면노광 된 포토레지스트층(132)을 현상하여 노광되지 않은 부분을 제거함으로써, 포토레지스트 개구부(134a)를 갖는 포토레지스트패턴(134)을 형성한다.
여기서, 과다노광의 배면노광에 의하여 게이트전극(122)에 대응되고 게이트전극(122) 보다 작은 면적을 갖는 부분은 노광되지 않고 나머지 부분이 노광 되므로, 포토레지스트패턴(134)의 포토레지스트 개구부(134a)는 게이트전극(122) 보다 작은 면적을 갖고 게이트전극(122)에 대응되는 형태를 가질 수 있다.
즉, 포토레지스트패턴(134)의 포토레지스트 개구부(134a)의 제2폭(w2)은 게이트전극(122)의 제1폭(w1)보다 작게 형성될 수 있다(w2<w1).
도 3d에 도시한 바와 같이, 포토레지스트패턴(134)을 식각 마스크(etching mask)로 이용하여 하부의 투명도전물질층(130)을 패터닝 하고 포토레지스트패턴(134)을 제거함으로써, 게이트절연층(124) 상부에 게이트전극(122)에 대응되는 투명도전물질 개구부(136a)를 갖는 투명도전물질패턴(136)을 형성한다.
투명도전물질층(130)은 습식식각으로 패터닝 할 수 있는데, 예를 들어 왕수(aqua regia: 진한 질산(nitric acid)과 진한 염산(hydrochloric acid)이 1대 3의 부피비로 섞인 혼합물)와 같은 강산을 이용하여 패터닝 할 수 있다.
여기서, 투명도전물질패턴(136)의 투명도전물질 개구부(136a)는 게이트전극(122) 보다 작은 면적을 갖고 게이트전극(122)에 대응되는 형태를 가질 수 있으며, 이에 따라 투명도전물질패턴(136)은 게이트전극(122)의 양단에 중첩될 수 있다.
예를 들어, 투명도전물질패턴(136)과 게이트전극(122)의 중첩부의 폭은 각각 약 0μm보다 크고 약 1.0μm보다 작은 값일 수 있다.
즉, 투명도전물질패턴(136)의 투명도전물질 개구부(136a)의 일단으로부터 게이트전극(122)의 일단까지의 거리(d)와 투명도전물질패턴(136)의 투명도전물질 개구부(136a)의 타단으로부터 게이트전극(122)의 타단까지의 거리는, 각각 약 0μm ~ 약 1.0μm의 범위일 수 있다.
도 3e에 도시한 바와 같이, 투명도전물질패턴(136) 상부에 산화물 반도체물질층(154), 차단물질층(156)을 순차적으로 형성한다.
산화물 반도체물질층(154)은, 물리기상증착(PVD) 방법을 통하여 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide: IGZO), 징크 틴 옥사이드(zinc tin oxide: ZTO), 징크 인듐 옥사이드(zinc indium oxide: ZIO)와 같은 산화물 반도체물질로 형성할 수 있다.
그리고, 차단물질층(156)은, 물리기상증착(PVD) 방법을 통하여 티타늄 옥사이드(titanium oxide: TiOx), 알루미늄 옥사이드(aluminum oxide: Al2O3)와 같은 금속산화물질로 형성할 수 있으며, 약 10nm ~ 약 50nm의 범위의 두께를 가질 수 있다.
여기서, 산화물 반도체물질층(154)과 차단물질층(156)은 동일한 물리기상증착(PVD) 장비에서 진공파괴 없이 연속적으로 증착 될 수 있으며, 이에 따라 산화물 반도체물질층(154)의 상부 표면(즉, 산화물 반도체물질층(154)과 차단물질층(156)의 계면)의 오염을 방지할 수 있다.
예를 들어, 산화물 반도체물질층(154)과 차단물질층(156)은 각각 동일 스퍼터(sputter)의 상이한 공정챔버에서 진공파괴 없이 연속적으로 증착 될 수 있다.
도 3f에 도시한 바와 같이, 포토레지스트의 도포, 노광, 현상 및 식각을 포함하는 사진식각 공정을 통하여 차단물질층(156), 산화물 반도체물질층(154), 투명도전물질패턴(136)을 연속적으로 패터닝 하여, 게이트전극(122)의 양단에 대응되는 게이트절연층(124) 상부에 제1소스전극(142) 및 제1드레인전극(144)을 형성하고, 제1소스전극(142), 제1드레인전극(144), 제1소스전극(142) 및 제1드레인전극(144) 사이로 노출되는 게이트절연층(124) 상부에 산화물 반도체층(150), 차단층(152)을 형성한다.
이때, 차단물질층(156)은 건식식각(dry etching) 또는 습식식각(wet etching)으로 패터닝 할 수 있는데, 예를 들어 차단물질층(156)을 티타늄 옥사이드(titanium oxide: TiOx)로 형성할 경우 건식식각으로 패터닝 할 수 있으며, 차단물질층(156)을 알루미늄 옥사이드(aluminum oxide: Al2O3)로 형성할 경우 습식식각 또는 건식식각으로 패터닝 할 수 있다.
이러한 차단물질층(156)은 식각가스 또는 식각액으로부터 산화물 반도체물질층(154)을 보호하는 역할을 할 수 있다.
그리고, 산화물 반도체물질층(154)은 습식식각으로 패터닝 할 수 있는데, 예를 들어 초산(acetic acid) 또는 옥살산(oxalic acid)와 같은 약산을 이용하여 패터닝 할 수 있다.
도 3f에서는 제1소스전극(142)의 일단 및 제1드레인전극(144)의 일단이 각각 산화물 반도체층(150) 및 차단층(152)의 양단에 일치하도록, 차단물질층(156), 산화물 반도체물질층(154), 투명도전물질패턴(136)을 하나의 포토마스크 공정을 통하여 형성된 하나의 포토레지스트패턴을 이용하여 패터닝 하는 것으로 예로 들었다.
한편, 다른 실시예에서는 2개의 포토마스크 공정을 통하여 형성되는 2개의 포토레지스트패턴 또는 반투과마스크를 이용한 1개의 포토마스크 공정을 통하여 형성되는 2개의 포토레지스트패턴을 이용하여 패터닝 함으로써, 제1소스전극(142)의 일단 및 제1드레인전극(144)의 일단이 각각 산화물 반도체층(150) 및 차단층(152)의 양단 외측으로 노출되도록 할 수도 있으며, 이 경우 후속되는 보호층(160) 식각단계에서 콘택홀을 통하여 노출되는 산화물 반도체층(150) 및 차단층(152)의 제거단계는 생략할 수 있다.
도 3g에 도시한 바와 같이, 무기절연물질 또는 유기절연물질을 증착 및 패터닝 하여 차단층(152) 상부의 기판(120) 전면에 보호층(160)을 형성하는데, 보호층은(160)은 제1소스전극(142) 및 제1드레인전극(144)을 각각 노출하는 제1 및 제2콘택홀(160a, 160b)을 포함한다.
구체적으로, 차단층(152) 상부의 기판(120) 전면에 보호층(160)을 형성한 후, 포토레지스트의 도포, 노광, 현상 및 식각을 포함하는 사진식각 공정을 통하여 보호층(160)을 패터닝 하여 제1 및 제2콘택홀(160a, 160b)을 형성하여 하부의 차단층(152)을 노출시킨다.
이후, 제1 및 제2콘택홀(160a, 160b)을 통하여 노출된 차단층(152), 산화물 반도체층(150)을 식각하여 하부의 제1소스전극(142) 및 제1드레인전극(144)을 노출시킨다.
이때, 산화물 반도체층(150)은 초산(acetic acid) 또는 옥살산(oxalic acid)와 같은 약산으로 제거되는 반면, 다결정 투명도전물질로 이루어지는 제1소스전극(142) 및 제1드레인전극(144)은 왕수와 같은 강산으로 제거되므로, 상대적으로 높은 식각 선택비로 제1 및 제2콘택홀(160a, 160b)을 통하여 노출된 산화물 반도체층(150)만 제거하여 하부의 제1소스전극(142) 및 제1드레인전극(144)을 잔존시킬 수 있다.
도 3h에 도시한 바와 같이, 제2금속물질을 증착 및 패터닝 하여 보호층(160) 상부에 제2소스전극(162), 제2드레인전극(164), 제1전극(170)을 형성하는데, 제2소스전극(162)은 제1콘택홀(160a)을 통하여 제1소스전극(142)에 연결되고, 제2드레인전극(164)은 제2콘택홀(160b)을 통하여 제1드레인전극(144)에 연결되며, 제1전극(170)은 제2드레인전극(164)으로부터 연장될 수 있다.
한편, 다른 실시예에서는 제2소스전극(162) 및 제2드레인전극(164) 상부에 제2드레인전극(164)을 노출하는 제3콘택홀을 갖는 절연층을 추가로 형성하고, 절연층 상부의 화소영역에 제3콘택홀을 통하여 제2드레인전극(164)에 연결되는 발광다이오드(ED)의 제1전극을 형성할 수도 있다.
그리고, 무기절연물질 또는 유기절연물질을 증착 및 패터닝 하여 제1전극(170) 상부의 기판(120) 전면에 뱅크층(172)을 형성하는데, 뱅크층(172)은 제1전극(170)의 가장자리부를 덮으며 제1전극(170)의 중앙부를 노출하는 개구부를 포함한다.
또한, 섀도우 마스크를 이용하여 발광물질을 열증착 하여 뱅크층(172) 상부의 화소영역에 뱅크층(172)의 개구부를 통하여 제1전극(170)의 중앙부에 연결되는 발광층(174)을 형성하고, 도전성 물질을 증착 및 패터닝 하여 발광층(174) 상부의 기판(120) 전면에 제2전극(176)을 형성함으로써, 표시장치용 어레이 기판(도 2의 110)을 완성한다.
이후, 외기 또는 수분으로부터 발광층(166)을 보호하기 위하여 인캡슐레이션 기판(미도시)을 제2전극(176) 상부에 배치하고 씰 패턴을 이용하여 어레이기판(도 2의 110)과 합착함으로써, 유기발광다이오드 표시장치를 완성할 수 있다.
도 2의 실시예에서는 어레이 기판(110)을 유기발광다이오드 표시장치에 적용하는 것을 예로 들었으나, 다른 실시예에서는 어레이 기판(110)을 액정표시장치에 적용할 수도 있으며, 이 경우 제1전극(170)이 화소전극이 되고, 제1전극(170) 형성 후 발광다이오드(ED)를 형성하는 대신에 액정층을 개재하여 어레이 기판(110)과 공통전극이 형성된 컬러필터 기판을 씰 패턴을 이용하여 합착함으로써, 액정표시장치를 완성할 수 있다.
이상과 같이, 본원발명에 따른 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법에서는, 배면노광(rear exposure)을 이용하여 제1소스전극 및 제1드레인전극이 게이트전극과 중첩되도록 함으로써, 게이트전극과 제1소스전극 사이 및 게이트전극과 제1드레인전극 사이에 생성되는 전기장이 산화물 반도체층에 인가되지 않도록 할 수 있으며, 그 결과 산화물 박막트랜지스터의 문턱전압 변동을 방지할 수 있다.
그리고, 배면노광(rear exposure)을 이용하여 제1소스전극 및 제1드레인전극을 형성함으로써, 제1소스전극과 게이트전극의 중첩부의 폭과 제1드레인전극과 게이트전극의 중첩부의 폭을 동일하게 형성할 수 있으며, 그 결과 게이트전극과 제1소스전극 사이의 커패시턴스(Cgs)와 게이트전극과 제1드레인전극 사이의 커패시턴스(Cgd)의 편차를 최소화할 수 있다.
또한, 산화물 반도체층 상부에 차단층을 형성함으로써, 산화물 반도체층의 특성 변화를 방지하여 표시장치의 표시품질을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 어레이 기판 120: 기판
T: 산화물 박막트랜지스터 142: 제1소스전극
144: 제1드레인전극 150: 산화물 반도체층
152: 차단층 162: 제2소스전극
164: 제2드레인전극

Claims (8)

  1. 기판과;
    상기 기판 상부에 형성되는 게이트전극과;
    상기 게이트전극 상부에 형성되는 게이트절연층과;
    상기 게이트절연층 상부에 형성되고, 상기 게이트전극의 양단에 각각 중첩되는 제1소스전극 및 제1드레인전극과;
    상기 제1소스전극 및 상기 제1드레인전극 상부에 형성되는 산화물 반도체층과;
    상기 산화물 반도체층 상부에 형성되는 차단층과;
    상기 차단층 상부에 형성되는 보호층과;
    상기 보호층 상부에 형성되고, 상기 제1소스전극 및 상기 제1드레인전극에 각각 연결되는 제2소스전극 및 제2드레인전극
    을 포함하는 표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제1소스전극과 상기 게이트전극의 중첩부와, 상기 제1드레인전극과 상기 게이트전극의 중첩부는, 각각 0μm ~ 1.0μm의 범위의 폭을 갖는 표시장치용 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제1소스전극 및 상기 제1드레인전극은 다결정 투명도전물질로 이루어지는 표시장치용 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제1소스전극 및 상기 제1드레인전극은 100 ~ 200의 범위의 두께를 갖는 표시장치용 어레이 기판.
  5. 기판 상부에 게이트전극을 형성하는 단계와;
    상기 게이트전극 상부에 게이트절연층 및 투명도전물질층을 순차적으로 형성하는 단계와;
    배면노광을 통하여 상기 투명도전물질층을 패터닝 하여 상기 게이트전극에 대응되는 투명도전물질 개구부를 갖는 투명도전물질패턴을 형성하는 단계와;
    상기 투명도전물질패턴을 패터닝 하여 상기 게이트절연층 상부의 상기 게이트전극의 양단에 각각 중첩되는 제1소스전극 및 제1드레인전극을 형성하고, 상기 제1소스전극 및 상기 제1드레인전극 상부에 산화물 반도체층을 형성하고, 상기 산화물 반도체층 상부에 차단층을 형성하는 단계와;
    상기 차단층 상부에 보호층을 형성하는 단계와;
    상기 보호층 상부에 상기 제1소스전극 및 상기 제1드레인전극에 각각 연결되는 제2소스전극 및 제2드레인전극을 형성하는 단계
    를 포함하는 표시장치용 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 투명도전물질패턴을 형성하는 단계는,
    상기 투명도전물질층 상부에 포토레지스트층을 형성하는 단계와;
    상기 기판 하부로부터 빛을 조사하여 상기 포토레지스트층을 배면노광 하는 단계와;
    상기 포토레지스트층을 현상하여 상기 게이트전극에 대응되는 포토레지스트 개구부를 갖는 포토레지스트패턴을 형성하는 단계와;
    상기 포토레지스트패턴을 식각 마스크로 이용하여 상기 투명도전물질층을 패터닝 하여 상기 투명도전물질패턴을 형성하는 단계
    를 포함하는 표시장치용 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 포토레지스트층은 네거티브 타입의 포토레지스트로 이루어지고, 상기 포토레지스트 개구부의 폭이 상기 게이트전극의 폭보다 작게 형성되도록 상기 배면노광은 과다노광으로 진행되는 표시장치용 어레이 기판의 제조방법.
  8. 제 5 항에 있어서,
    상기 제1소스전극, 상기 제1드레인전극, 상기 산화물 반도체층 및 상기 차단층을 형성하는 단계는,
    상기 투명도전물질패턴 상부에 산화물 반도체물질층 및 차단물질층을 순차적으로 형성하는 단계와;
    상기 차단물질층, 상기 산화물 반도체물질층 및 상기 투명도전물질패턴을 연속적으로 패터닝 하여 상기 제1소스전극, 상기 제1드레인전극, 상기 산화물 반도체층 및 상기 차단층을 형성하는 단계
    를 포함하는 표시장치용 어레이 기판의 제조방법.
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* Cited by examiner, † Cited by third party
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WO2021201646A1 (ko) * 2020-04-03 2021-10-07 삼성전자 주식회사 디스플레이 모듈 및 그의 제조 방법
US11950487B2 (en) 2018-09-21 2024-04-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170126632A (ko) * 2016-05-10 2017-11-20 엘지디스플레이 주식회사 표시장치용 어레이기판 및 그 제조방법
US11950487B2 (en) 2018-09-21 2024-04-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same
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