KR102197263B1 - 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 Download PDF

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Abstract

표시 기판의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극, 액티브 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성한다. 상기 박막 트랜지스터를 덮는 제1 패시베이션층 및 제2 패시베이션층을 순차적으로 형성한다. 상기 제2 패시베이션층을 부분적으로 노출하는 포토레지스트 패턴을 형성한다. 상기 제2 패시베이션층 및 상기 제1 패시베이션층을 부분적으로 제거하여 드레인 전극을 노출하는 콘택홀을 형성한다. 상기 제2 패시베이션층, 상기 드레인 전극 및 상기 포토레지스트 패턴 상에 화소 전극층을 형성한다. 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴의 상면 및 측벽 상에 위치하는 상기 화소 전극층 부분을 제거하여 화소 전극을 형성한다.

Description

박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 {DISPLAY SUBSTRATE HAVING A THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터를 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위하여 표시 기판 상에 배치되는 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 박막 트랜지스터 또는 상기 표시 기판을 제조하는 과정에서 마스크를 이용하는 패터닝 공정이 반복하여 수행된다. 다만, 공정의 수가 증가할수록 공정 비용 및 공정 시간이 증가하는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
또한, 본 발명은 다른 목적은 마스크의 이용을 감소시킬 수 있는 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조방법에 따르면, 베이스 기판 상에 게이트 전극, 액티브 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성한다. 상기 박막 트랜지스터를 덮는 제1 패시베이션층 및 제2 패시베이션층을 순차적으로 형성한다. 상기 제2 패시베이션층을 부분적으로 노출하는 포토레지스트 패턴을 형성한다. 상기 제2 패시베이션층 및 상기 제1 패시베이션층을 부분적으로 제거하여 상기 드레인 전극을 노출하는 콘택홀을 형성한다. 상기 제2 패시베이션층, 상기 드레인 전극 및 상기 포토레지스트 패턴 상에 화소 전극층을 형성한다. 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴의 상면 및 측벽 상에 위치하는 상기 화소 전극층 부분을 제거하여 화소 전극을 형성한다.
일 실시예에서, 상기 콘택홀을 형성하는 단계에서, 상기 제1 패시베이션층을 식각하는 속도는 상기 제2 패시베이션층을 식각하는 속도보다 클 수 있다.
일 실시예에서, 상기 콘택홀은 하부가 상부보다 폭이 넓을 수 있다.
일 실시예에서, 상기 화소 전극층을 형성하는 단계 이후에, 열처리 공정을 수행하여, 상기 화소 전극층에 크랙(crack)을 형성할 수 있다.
일 실시예에서, 상기 제1 패시베이션층은 무기 절연 물질을 사용하여 형성하고, 상기 제2 패시베이션층은 상기 제1 패시베이션층과 상이한 물질을 사용하여 형성할 수 있다.
일 실시예에서, 상기 제1 패시베이션층은 실리콘 질화물을 사용하여 형성하고, 상기 제2 패시베이션층은 실리콘 산화물을 사용하여 형성할 수 있다.
일 실시예에서, 상기 액티브 패턴은 인듐-아연-주석 산화물로 형성할 수 있다.
일 실시예에서, 상기 박막 트랜지스터를 형성하는 단계는 상기 베이스 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 상기 게이트 전극과 중첩되는 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 데이터 금속층을 형성하는 단계; 및 상기 산화물 반도체층 및 상기 데이터 금속층을 패터닝하여, 소스 전극, 드레인 전극 및 액티브 패턴을 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 데이터 금속층을 형성하기 이전에, 상기 산화물 반도체층 상에 에치 스토퍼를 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 산화물 반도체층 및 상기 데이터 금속층을 패터닝하는 단계는, 상기 데이터 금속층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행하는 단계를 포함하고, 상기 식각 공정은 상기 에치 스토퍼의 상면이 노출될 때가지 수행될 수 있다.
일 실시예에서, 상기 산화물 반도체층 및 상기 데이터 금속층을 패터닝하는 단계는, 상기 데이터 금속층 상에 포토레지스트층을 형성하는 단계; 하프톤 마스크 또는 슬릿 마스크를 이용하여 상기 포토레지스트층을 노광시켜, 단차를 갖는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행하는 단계를 포함하고, 상기 식각 공정은 상기 산화물 반도체층의 상면이 노출될 때가지 수행될 수 있다.
일 실시예에서, 상기 산화물 반도체층을 형성한 이후에, 상기 산화물 반도체층을 100℃ 내지 700℃에서 어닐링하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 데이터 금속층을 형성하는 단계 이전에, 상기 산화물 반도체층 상에 산화물층을 형성하는 단계를 더 포함하며, 상기 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 또는 아연 알루미늄 산화물(ZAO)을 포함하며, 상기 산화물 반도체층 및 상기 데이터 금속층을 패터닝하는 단계는 상기 산화물층을 패터닝하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 기판의 제조 방법에 따르면, 상기 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극을 커버하는 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 상기 게이트 전극과 중첩되는 산화물 반도체층을 형성한다. 상기 산화물 반도체층 상에 산화물층을 형성한다. 상기 산화물층 상에 적어도 하나 이상의 데이터 금속층을 형성한다. 상기 산화물 반도체층, 상기 산화물층 및 상기 적어도 하나의 데이터 금속층을 패터닝하여, 소스 전극, 드레인 전극 및 액티브 패턴을 동시에 형성한다.
일 실시예에서, 상기 산화물층을 형성하기 이전에, 상기 산화물 반도체층 상에 에치 스토퍼를 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 갈륨 아연 산화물(GZO) 또는 아연 알루미늄 산화물(ZAO)을 포함하며, 상기 적어도 하나의 데이터 금속층은 구리를 포함하는 제1 데이터 금속층 및 구리와 망간의 합금을 포함하는 제2 데이터 금속층을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 표시 기판은 게이트 전극, 액티브 패턴, 소스 전극, 드레인 전극, 제1 패시베이션층, 제2 패시베이션층 및 화소 전극을 포함한다. 상기 게이트 전극은 베이스 기판 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함한다. 상기 소스 전극은 상기 액티브 패턴과 접촉한다. 상기 드레인 전극은 상기 소스 전극과 이격되며 상기 액티브 패턴과 접촉한다. 상기 제1 패시베이션층은 상기 액티브 패턴, 상기 소스 전극 및 상기 드레인 전극을 커버하며, 절연 물질을 포함한다. 상기 제2 패시베이션층은 상기 제1 패시베이션층 상에 배치되며, 상기 제1 패시베이션층과 상이한 물질을 포함한다. 상기 화소 전극은 상기 제1 패시베이션층 및 상기 제2 패시베이션층을 관통하는 콘택홀을 통해서 상기 드레인 전극과 전기적으로 연결된다.
일 실시예에서, 상기 콘택홀은 상부가 하부보다 좁은 폭을 가질 수 있다.
일 실시예에서, 상기 제1 패시베이션층은 실리콘 질화물을 포함하며, 상기 제2 패시베이션층은 실리콘 산화물을 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴 상에서 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 에치 스토퍼를 더 포함할 수 있다.
이와 같은 실시예들에 따르면, 화소 전극을 제조하는 과정에서 마스크를 이용하는 패터닝 과정이 생략될 수 있다. 또한, 상기 제1 패시베이션층과 상기 제2 패시베이션층의 식각 속도 차이에 의해서, 상기 제1 및 제2 패시베이션층들을 관통하는 콘택홀은 하부가 상부보다 넓은 폭을 가질 수 있다. 이에 따라, 상기 콘택홀의 측벽에 균일하게 형성된 화소 전극막에 크랙이 형성될 수 있다. 상기 크랙으로 인해서, 이후 화소 전극막을 부분적으로 제거하여 화소 전극을 형성할 수 있다.
또한, 데이터 금속막 및 산화물 반도체층을 동시에 식각함으로써, 마스크를 이용하는 패터닝을 간소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 13 내지 도 16는 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 17 내지 도 23는 본 발명의 또 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 24 내지 도 28은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 제1 게이트 절연층(101), 제2 게이트 절연층(102), 박막 트랜지스터, 제1 패시베이션층(401), 제2 패시베이션층(402) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(200), 에치 스토퍼(230), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 도 1에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 제1 게이트 절연층(101) 및 상기 제2 게이트 절연층(102)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버하며 순차적으로 적층될 수 있다. 예를 들어, 상기 제1 게이트 절연층(101)은 실리콘 산화물을 포함할 수 있으며, 상기 제2 게이트 절연층(102)은 실리콘 질화물을 포함할 할 수 있다. 다른 예시적인 실시예들에 있어서, 상기 제2 게이트 절연층(102)은 생략될 수 있다.
상기 액티브 패턴(200)은 상기 제2 게이트 절연층(102) 상에서 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(200)은 산화물 반도체를 포함한다. 즉, 상기 액티브 패턴(200)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(200)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
상기 에치 스토퍼(230)는 상기 액티브 패턴(200) 상에 배치된다. 상기 에치 스토퍼(230)는 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(200)과 접촉한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 다층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각기 순차적으로 적층된 제1 금속 패턴(도시되지 않음) 및 제2 금속 패턴(도시되지 않음)을 포함할 수 있다. 상기 제1 금속 패턴 및 상기 제2 금속 패턴은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 망간(Mn) 또는 이들의 합금을 포함할 수 있다. 예를 들어, 상기 제1 금속 패턴은 구리(Cu)를 포함할 수 있으며, 상기 제2 금속 패턴은 구리(Cu)와 망간(Mn) 합금을 포함할 수 있다.
또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(200) 사이에 배치된 금속산화물 패턴(도시되지 않음)을 더 포함할 수 있다. 상기 금속산화물 패턴은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminium oxide, ZAO) 중 하나 이상을 포함할 수 있다. 상기 금속산화물 패턴은 상기 금속 패턴으로부터 금속 원자들의 확산을 방지하고, 상기 금속 패턴과 상기 액티브 패턴(200) 사이의 콘택 저항을 감소시킬 수 있다.
상기 데이터 라인(DL)은 상기 소스 전극(SE)와 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다.
상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)은 상기 박막 트랜지스터를 커버하며, 순차적으로 적층될 수 있다. 상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)은 서로 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(401)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 패시베이션층(402)은 실리콘 산화물을 포함할 수 있다.
상기 화소 전극(PE)은 상기 제2 패시베이션층(402) 상에 배치되며, 상기 제1패시베이션층(401) 및 제2 패시베이션층(402)을 관통하는 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 콘택홀(CH)은 상기 제2 패시베이션층(402)보다 상기 제1 패시베이션층(401)에 대해서 높은 식각 속도를 갖는 식각액을 사용하여 형성할 수 있다. 이에 따라, 상기 콘택홀(CH)을 형성하는 과정에서 하부에 위치하는 상기 제1 패시베이션층(401)이 상기 제2 패시베이션층(402)보다 더 빨리 제거될 수 있다. 이에 따라, 상기 콘택홀(CH)은 패시베이션층이 단일층인 경우와 다른 측벽 형태를 가질 수 있다. 즉, 상기 패시베이션층이 단일층인 경우, 하부에서 콘택홀(CH)의 폭이 상부에서 콘택홀(CH)의 폭보다 좁다. 반면에, 제1 패시베이션층(401)과 제2 패시베이션층(402)이 이중층으로 형성된 본 발명의 경우, 하부에서 콘택홀(CH)의 폭이 상부에서 콘택홀(CH)의 폭보다 넓다.
다른 예시적인 실시예들에 있어서, 상기 제2 패시베이션층(402)과 상기 화소 전극(PE) 사이에는 평탄한 상면을 갖는 유기 절연층(도시되지 않음)이 추가적으로 배치될 수도 있다.
도 3 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 3을 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 상에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층구조를 가질 수 있다.
도 4를 참조하면, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 게이트 절연층(101), 제2 게이트 절연층(102) 및 산화물 반도체층(220)을 순차적으로 형성한다.
상기 제1 게이트 절연층(101) 및 상기 제2 게이트 절연층(102)은 서로 다른 소스 물질을 사용하여, 화학 기상 증착(CVD) 공정 또는 원자층 증착 공정(ALD)을 통해서 형성될 수 있다. 예를 들어, 상기 제1 게이트 절연층(101)은 실리콘 산화물을 포함할 수 있으며, 상기 제2 게이트 절연층(102)은 실리콘 질화물을 포함할 수 있다. 다른 실시예에서, 상기 제2 게이트 절연층(102)은 생략될 수도 있다.
이후, 상기 산화물 반도체층(220)은 산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다.
구체적으로, 상기 산화물 반도체층(220)의 형성을 위하여, 상기 산화물 반도체층(220)과 유사한 조성을 갖는 스퍼터링 타겟이 이용될 수 있다. 예를 들어, 단일상의 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO)을 포함하는 스퍼터링 타겟을 이용하여 상기 산화물 반도체층(220)을 형성할 수 있다.
또한, 상기 산화물 반도체층(220)을 형성한 후, 상기 산화물 반도체층(220)에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 100℃내지 약 700℃에서 이루어질 수 있으며, 바람직하게는 약 230℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층(220)의 전기적 특성이 개선될 수 있다.
도 5를 참조하면, 상기 산화물 반도체층(220) 상에 에치 스토퍼(230)를 형성한다. 구체적으로, 상기 산화물 반도체층(220) 상에 무기 절연층을 형성한 후, 이를 패터닝하여, 상기 에치 스토퍼(230)를 형성할 수 있다. 예를 들어, 상기 에치 스토퍼(230)는 실리콘 산화물을 포함한다. 상기 에치 스토퍼(230)는 게이트 전극(GE)과 중첩하며, 평면도 상에서 상기 게이트 전극(GE)보다 작은 사이즈를 가질 수 있다. 상기 에치 스토퍼(230)는 하부에 위치하는 상기 산화물 반도체층(220)이 이후 진행되는 식각 공정 등에서 손상되는 것을 방지할 수 있다.
도 6을 참조하면, 상기 산화물 반도체층(220) 상에 상기 에치 스토퍼(230)를 커버하는 데이터 금속층(250)을 형성하고, 상기 데이터 금속층(250) 상에 제1 포토레지스트 패턴(260)을 형성할 수 있다.
상기 데이터 금속층(250)은, 상기 게이트 금속층과 유사하게, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
일 실시예에 있어서, 상기 데이터 금속층(250)은 제1 금속층 및 제2 금속층을 갖는 다층구조일 수 있다. 예를 들어, 상기 제1 금속층은 구리를 포함할 수 있으며, 상기 제2 금속층은 구리 및 망간의 합금을 포함할 수 있다.
또한, 상기 데이터 금속층(250) 아래에는 금속산화물층(도시되지 않음)이 추가적으로 배치될 수 있다. 상기 금속산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminium oxide, ZAO) 중 하나 이상을 포함할 수 있다.
이후, 상기 데이터 금속층(250) 상에 스핀 코팅 등의 공정을 통해서 제1 포토레지스트층을 형성하고, 선택적인 노광 공정 및 현상 공정을 통해서 제1 포토레지스트 패턴(260)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(260)은 이후 소스 전극(SE) 및 드레인 전극(DE)이 배치되는 영역을 커버할 수 있다.
도 7을 참조하면, 상기 데이터 금속층(250) 및 상기 산화물 반도체층(220)을 부분적으로 제거하는 식각 공정을 수행하여 소스 전극(SE), 드레인 전극(DE) 및 액티브 패턴(200)을 형성한다.
상기 식각 공정은 상기 제1 포토레지스트 패턴(260)을 식각 마스크로 이용하는 건식 식각 공정일 수 있다. 이에 따라, 상기 제1 포토레지스트 패턴(260)에 의해서 커버되지 않은 상기 데이터 금속층(250) 부분이 제거되어 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 액티브 패턴(200)의 가장자리에 접촉하며, 서로 이격되어 상기 에치 스토퍼(230)의 일부를 노출한다.
한편, 상기 에치 스토퍼(230) 또는 상기 제1 포토레지스트 패턴(260)에 의해서 커버되지 않은 상기 산화물 반도체층(220) 부분도 동시에 제거되어 상기 액티브 패턴(200)을 형성한다.
하나의 마스크를 이용하는 패터닝 공정에 의해서 상기 액티브 패턴(200)과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 동시에 형성될 수 있다. 또한, 상기 에치 스토퍼(230)가 식각 저지막으로 역할을 하므로, 상기 액티브 패턴(200)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 상이한 평면 형상을 가질 수 있다. 이에 따라, 패터닝 공정이 단순화 될 수 있다.
이후, 스트립 공정 또는 애싱 공정을 수행하여, 상기 제1 포토레지스트 패턴(260)을 제거할 수 있다.
도 8을 참조하면, 상기 제2 게이트 절연층(102) 상에 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 에치 스토퍼(230)를 덮는 제1 패시베이션층(401) 및 제2 패시베이션층(402)을 형성한 후, 상기 제2 패시베이션층(402) 상에 제2 포토레지스트층(450)을 형성한다.
상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)은 서로 다른 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 패시베이션층(401)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 패시베이션층(402)은 실리콘 산화물을 포함할 수 있다. 이에 따라, 특정한 식각 용액에 대해서, 상기 제1 패시베이션층(401)과 상기 제2 패시베이션층(402)은 서로 다른 식각 속도를 가질 수 있다.
이후, 스핀 코팅 등의 공정을 수행하여, 상기 제2 포토레지스트층(450)을 형성한다.
한편, 도 8에서는 제2 패시베이션층(402) 상에 제2 포토레지스트층(450)이 직접적으로 형성되는 것으로 도시되었으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 제2 패시베이션층(402)과 제2 포토레지스트층(450) 사이에 평탄한 상면을 갖는 유기 절연층(도시되지 않음)이 추가적으로 배치될 수 있다.
도 9를 참조하면, 상기 제2 포토레지스트층(450)을 부분적으로 제거하여, 제2 포토레지스트 패턴(460)을 형성한다.
상기 제2 포토레지스트 패턴(460)은 상이한 두께를 갖는 부분들을 포함할 수 있다. 예를 들어, 상기 제2 포토레지스트 패턴(460)은 제1 두께부(461) 및 상기 제1 두께부(461)보다 두꺼운 제2 두께부(462)를 가질 수 있다.
상기 제2 포토레지스트 패턴(460)은 하프톤(half-tone) 마스크 또는 슬릿(slit) 마스크를 이용하여 1회의 패터닝 공정을 통해서 형성될 수 있다. 상기 하프톤(half-tone) 마스크 또는 상기 슬릿(slit) 마스크는 투과도에 따라, 투과 영역(TA), 반투과 영역(SA) 및 불투과 영역(OA)으로 구분될 수 있다. 이에 따라, 각각의 영역들에서 상기 제2 포토레지스트 패턴(460)은 상이한 두께를 가질 수 있다.
한편, 상기 제2 포토레지스트 패턴(460)은 상기 제2 패시베이션층(402)의 상면을 부분적으로 노출시킬 수 있다. 구체적으로, 드레인 전극(DE)과 중첩되는 상기 제2 패시베이션층(402)의 부분을 노출시킬 수 있다.
또한, 상기 제2 포토레지스트 패턴(460)의 측벽은 일정한 각도로 기울어질 수 있다. 즉, 도 9에서 도시된 바와 같이, 상기 제2 포토레지스트 패턴(460)의 측벽은 하부로 갈수록 폭이 좁아지도록 형성될 수 있다.
도 10을 참조하면, 상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)을 부분적으로 제거하여, 콘택홀(CH)을 형성하고 상기 제2 포토레지스트 패턴(460)의 상기 제1 두께부(461)도 제거한다.
상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)은 바람직하게 상기 제2 포토레지스트 패턴(460)을 식각 마스크로 사용하는 건식 식각 공정을 통해서 부분적으로 제거될 수 있다. 상기 건식 식각 공정에서, 상기 제1 패시베이션층(401)이 식각되는 속도는 상기 제2 패시베이션층(402)이 식각되는 속도보다 더 클 수 있다. 예를 들어, 상기 건식 식각 공정은 상기 제1 패시베이션층(401)을 상기 제2 패시베이션층(402)보다 약 5배 내지 약 10배 더 빠른 속도로 식각하는 식각액을 사용할 수 있다.
상기 제1 패시베이션층(401)과 상기 제2 패시베이션층(402)의 식각 속도 차이에 의해서, 상기 콘택홀(CH)은 일반적인 콘택홀과 다른 형상을 가질 수 있다. 즉, 상기 콘택홀(CH)은 하부의 폭이 상부의 폭보다 넓을 수 있다. 이에 따라, 상기 제1 및 제2 패시베이션층(401, 402)의 측벽들은 상기 제2 포토레지스트 패턴(460)의 측벽과 상이한 각도로 기울어질 수 있다. 즉, 상기 제1 및 제2 패시베이션층(401, 402)의 측벽들은 상부로 갈수록 폭이 좁아지고, 상기 제2 포토레지스트 패턴(460)은 하부로 갈수록 폭이 좁아지프로, 상기 제2 패시베이션층(402)과 상기 제2 포토레지스트 패턴(460)을 접촉하는 부분이 돌출될 수 있다.
이후, 에치백(etch back) 공정 등을 수행하여 상기 제2 포토레지스트 패턴(460)을 부분적으로 제거할 수 있다. 이때, 비교적 작은 두께를 가지는 상기 제1 두께부(461)은 완전히 제거될 수 있으나, 비교적 두꺼운 두께를 가지는 상기 제2 두께부(462)은 부분적으로만 제거되고 잔류하여 잔류 포토레지스트 패턴(465)을 형성할 수 있다.
도 11을 참조하면, 잔류 포토레지스트 패턴(465) 및 제2 패시베이션층(402)을 커버하고, 콘택홀(CH)을 부분적으로 매립하는 화소 전극층(480)을 형성하고, 열처리 공정을 수행한다.
상기 화소 전극층(480)은 인듐-주석 산화물, 인듐-아연 산화물 등과 같은 투명 도전성 물질을 포함하며, 상기 투명 도전층의 일부는 상기 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)과 접촉한다. 상기 화소 전극층(480)은 상기 콘택홀(CH)의 측벽 및 하부의 형상에 따라 균일한 두께로 형성될 수 있다.
이후, 열처리 공정을 수행하여 잔류 포토레지스트 패턴(465)과 화소 전극층(480)을 가열할 수 있다. 예를 들어, 상기 열처리 공정은 약 200℃내지 약 250℃의 온도에서 약 10분 내지 약 1시간 동안 진행될 수 있다. 이때, 잔류 포토레지스트 패턴(465)과 화소 전극층(480)의 열팽창계수의 차이에 의해서 화소 전극층(480)에 응력이 작용할 수 있다. 특히, 상기 콘택홀(CH)의 측벽(즉, 제1 및 제2 패시베이션층(401, 402)의 측벽)과 상기 제2 화소 전극층(480)의 측벽이 서로 다른 방향으로 경사져 있으므로, 이들이 만나는 부분에 응력이 집중될 수 있다. 이에 따라, 상기 콘택홀(CH)의 입구에 인접한 제2 화소 전극층(480) 부분에 크랙(CR)(crack)이 발생할 수 있다.
도 12를 참조하면, 스트립 공정을 수행하여 잔류 포토레지스트 패턴(465) 및 이를 커버하는 화소 전극층(480) 부분을 제거하고, 화소 전극(PE)을 형성한다.
상기 스트립 공정은 상기 잔류 포토레지스트 패턴(465)을 화학적으로 용해할 수 있는 용액을 사용하여 진행될 수 있다. 이때, 상기 용액은 스프레이 등을 이용하여 일정한 압력으로 분사될 수 있으며, 상기 압력은 또한 물리적으로 상기 잔류 포토레지스트 패턴(465)을 제거할 수 있다.
상기 잔류 포토레지스트 패턴(465)이 제거됨에 따라, 상기 잔류 포토레지스트 패턴(465)의 상면 및 측벽 상에 위치하는 화소 전극층(480) 부분도 함께 제거될 수 있다. 이때, 상기 콘택홀(CH)의 입구에 인접하여 위치하는 상기 크랙(crack)은 상기 화소 전극층(480) 부분이 용이하게 제거될 수 있도록 돕는다. 이에 따라, 마스크 및 노광 공정을 이용하는 별도의 포토리소그래피 공정을 생략하고, 상기 화소 전극층(480)을 패터닝하여 화소 전극(PE)을 형성할 수 있다.
도 3 내지 도 12를 참조하여 설명된 표시 기판의 박막 트랜지스터는 상기 에치 스토퍼(230)를 구비하나, 다른 실시예에서는 상기 에치 스토퍼(230)가 생략될 수 있다. 이하에서는, 상기 에치 스토퍼(230)가 생략된 박막 트랜지스터를 포함하는 표시 기판의 제조 방법을 설명하기로 한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 13 내지 도 16은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 13을 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 게이트 절연층(101), 제2 게이트 절연층(102) 및 산화물 반도체층을 순차적으로 형성한 후, 상기 산화물 반도체층을 패터닝하여 액티브 패턴(200)을 형성할 수 있다.
상기 게이트 전극(GE), 상기 제1 게이트 절연층(101), 상기 제2 게이트 절연층(102) 및 상기 산화물 반도체층을 형성하는 공정은 도 3 및 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다.
도 14를 참조하면, 상기 액티브 패턴(200) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
구체적으로, 상기 제2 게이트 절연층(101) 및 상기 액티브 패턴(200)을 커버하는 데이터 금속층을 형성한 후, 이를 패터닝하여 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다.
도 13 및 도 14에서, 상기 액티브 패턴(200)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 별도의 패터닝 공정을 통해서 형성되므로, 상기 액티브 패턴(200)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 다른 평면형상을 가질 수 있다. 이에 따라, 상기 액티브 패턴(200)은 상기 소스 전극(SE) 및 상기 드레인(DE) 전극과 중첩되는 고립된 섬 형상(island)을 가질 수 있으며, 상기 데이터 라인(DL) 또는 상기 게이트 라인(GL) 등과는 중첩되지 않을 수 있다. 이에 따라, 상기 액티브 패턴(200)에서 불가피한 광전류(photo current) 발생을 억제할 수 있다.
도 15를 참조하면, 상기 제2 게이트 절연층(102) 상에 상기 액티브 패턴(200), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는 제1 패시베이션층(401) 및 제2 패시베이션층(402)을 형성한 후, 상기 제2 패시베이션층(402) 상에 제2 포토레지스트층을 형성한다. 또한, 상기 제2 포토레지스트층을 부분적으로 제거하여, 제2 포토레지스트 패턴(460)을 형성한다.
도 16을 참조하면, 상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)을 부분적으로 제거하여, 콘택홀(CH)을 형성한다. 이후, 제2 포토레지스트 패턴(460) 및 제2 패시베이션층(402)을 커버하고, 콘택홀(CH)을 부분적으로 매립하는 화소 전극층(480)을 형성하고, 열처리 공정을 수행한다.
구체적으로, 상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)을 제거하는 과정에서, 상기 제1 패시베이션층(401)에 대해서 높은 식각 속도를 갖는 식각액을 사용할 수 있다. 이에 따라, 상기 콘택홀(CH)의 측벽은 하부보다 상부가 좁을 수 있다. 또한, 상기 제2 패시베이션층(402)과 상기 제2 포토레지스트 패턴(460)을 접촉하는 부분이 돌출될 수 있다.
상기 화소 전극층(480)은 잔류 포토레지스트 패턴(465) 및 제2 패시베이션층(402)을 커버하고, 콘택홀(CH)을 부분적으로 매립한다. 이후, 열처리 공정을 통해서, 상기 콘택홀(CH)의 입구에 인접한 제2 화소 전극층(480) 부분에 크랙(CR)(crack)이 발생할 수 있다.
이후, 도시되지 않았으나 스트립 공정을 수행하여 제2 포토레지스트 패턴(460) 및 이를 커버하는 화소 전극층(480) 부분을 제거하고, 화소 전극을 형성한다. 상기 화소 전극을 형성하는 과정에서 별도의 마스크를 이용한 패터닝 공정을 생략할 수 있으므로, 공정 효율성이 향상될 수 있다.
도 13 내지 도 16을 참조하여 설명된 표시 기판의 박막 트랜지스터의 제조 방법에서 액티브 패턴(200)은 소스 전극(SE) 및 드레인 전극(DE)과 별도의 패터닝 공정으로 형성되나, 다른 실시예에서는 액티브 패턴(200)은 소스 전극(SE) 및 드레인 전극(DE)과 동시에 형성될 수 있다. 이하에서는, 액티브 패턴(200)이 소스 전극(SE) 및 드레인 전극(DE)과 동시에 형성되는 표시 기판의 제조 방법을 설명한다.
도 17 내지 도 21은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 17을 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 게이트 절연층(101), 제2 게이트 절연층(102), 산화물 반도체층(220) 및 데이터 금속층(250)을 순차적으로 형성한다.
도 18을 참조하면, 데이터 금속층(250) 상에 제1 포토레지스트 패턴(262)을 형성한다.
상기 제1 포토레지스트 패턴(262)은 상기 데이터 금속층(250) 상에 제1 포토레지스트층을 형성한 후, 하프톤(half-tone) 마스크 또는 슬릿(slit) 마스크를 이용하여 상기 제1 포토레지스트층을 선택적으로 노광하고, 현상하여 형성할 수 있다.
상기 하프톤(half-tone) 마스크 또는 상기 슬릿(slit) 마스크는 투과도에 따라, 투과 영역(TA), 반투과 영역(SA) 및 불투과 영역(OA)으로 구분될 수 있다. 각각의 영역들에서 상기 제1 포토레지스트층의 노광 정도 및 경화 정도가 상이할 수 있다. 이에 따라, 상기 제1 포토레지스트 패턴(262)은 서로 다른 두께를 갖는 부분들을 포함할 수 있다. 즉, 상기 제1 포토레지스트 패턴(262)은 제1 두께부(264) 및 상기 제1 두께부(264)보다 큰 두께를 갖는 제2 두께부(266)를 포함할 수 있다. 이때, 상기 제2 두께부(266)는 이후 소스 전극(SE) 및 드레인 전극(DE)이 형성되는 위치에 배치되며, 상기 제1 두께부(266)는 상기 소스 전극(SE)과 드레인 전극(DE)이 형성되는 사이에 배치될 수 있다.
도 19를 참조하면, 상기 제1 포토레지스트 패턴(262)을 식각 마스크로 이용하여, 상기 데이터 금속층(250) 및 상기 산화물 반도체층(220)을 부분적으로 제거할 수 있다.
상기 식각 공정을 통해서, 상기 산화물 반도체층(220)은 부분적으로 제거되고 액티브 패턴(200)이 형성될 수 있다. 다만, 상기 제1 포토레지스트 패턴(262)의 상기 제1 두께부(264) 및 상기 제2 두께부(266)에 의해서 커버되는 상기 데이터 금속층(250) 부분은 제거되지 않을 수 있다.
도 20을 참조하면, 상기 제1 포토레지스트 패턴(262)을 부분적으로 제거하여 잔류 포토레지스트 패턴(268)을 형성한다.
예시적인 실시예들에 있어서, 에치백(etch back) 공정 등을 수행하여 상기 제1 포토레지스트 패턴(262)을 부분적으로 제거할 수 있다. 이때, 비교적 작은 두께를 가지는 상기 제1 두께부(264)은 완전히 제거될 수 있으나, 비교적 두꺼운 두께를 가지는 상기 제2 두께분(266)은 부분적으로만 제거되고 잔류하여 잔류 포토레지스트 패턴(268)을 형성할 수 있다.
도 21을 참조하면, 상기 잔류 포토레지스트 패턴(268)을 식각 마스크로 이용하여, 상기 데이터 금속층(250)을 부분적으로 제거하여 소스 전극(SE) 및 드레인 전극(DE)을 형성한다.
다만, 상기 식각 공정은 상기 액티브 패턴(200)에 대해서 낮은 식각률을 갖는 식각액을 사용할 수 있다. 이에 따라, 상기 액티브 패턴(200)은 식각되지 않을 수 있다. 이에 따라, 하나의 마스크를 이용하여 서로 다른 평면 형상을 갖는 소스 전극(SE), 드레인 전극(DE) 및 액티브 패턴(200)을 패터닝할 수 있다. 이에 따라, 공정을 단순화할 수 있다.
이후, 애싱 공정 또는 스트립 공정을 수행하여 상기 잔류 포토레지스트 패턴(268)을 제거할 수 있다.
도 22를 참조하면, 상기 제2 게이트 절연층(102) 상에 상기 액티브 패턴(200), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는 제1 패시베이션층(401) 및 제2 패시베이션층(402)을 형성한 후, 상기 제2 패시베이션층(402) 상에 제2 포토레지스트층을 형성한다. 또한, 상기 제2 포토레지스트층을 부분적으로 제거하여, 제2 포토레지스트 패턴(460)을 형성한다.
도 23을 참조하면, 상기 제1 패시베이션층(401) 및 상기 제2 패시베이션층(402)을 부분적으로 제거하여, 콘택홀(CH)을 형성한다. 이후, 제2 포토레지스트 패턴(460) 및 제2 패시베이션층(402)을 커버하고, 콘택홀(CH)을 부분적으로 매립하는 화소 전극층(480)을 형성하고, 열처리 공정을 수행한다.
이후, 도시되지 않았으나 스트립 공정을 수행하여 제2 포토레지스트 패턴(460) 및 이를 커버하는 화소 전극층(480) 부분을 제거하고, 화소 전극을 형성한다. 상기 화소 전극을 형성하는 과정에서 별도의 마스크를 이용한 패터닝 공정을 생략할 수 있으므로, 공정 효율성이 향상될 수 있다.
도 24 내지 도 28은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 24를 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 제1 게이트 절연층(101), 제2 게이트 절연층(102) 및 산화물 반도체층(220)을 순차적으로 형성한다. 이후, 상기 산화물 반도체층(220) 상에 에치 스토퍼(230)를 형성한다.
도 25를 참조하면, 상기 제2 게이트 절연층(102) 및 상기 에치 스토퍼(230) 상에 산화물층(260), 제1 데이터 금속층(270) 및 제2 데이터 금속층(280)을 순차적으로 형성한다.
상기 산화물층(260)은 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 산화물층(260)은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO) 또는 아연 알루미늄 산화물(zinc aluminium oxide, ZAO)을 포함할 수 있다.
상기 제1 데이터 금속층(270) 및 상기 제2 데이터 금속층(280)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 망간(Mn) 또는 이들의 합금을 포함할 수 있다. 예를 들어, 상기 제1 데이터 금속층(270)은 구리를 포함하고, 상기 제2 데이터 금속층(280)은 구리와 망간의 합금을 포함할 수 있다.
도 26을 참조하면, 상기 제2 데이터 금속층(280) 상에 제1 포토레지스트 패턴(260)을 형성하고, 이를 이용한 식각 공정을 통해서 상기 산화물 반도체층(220), 상기 산화물층(260), 상기 제1 데이터 금속층(270) 및 상기 제2 데이터 금속층(280)을 식각하여, 액티브 패턴(200), 소스 전극(SE) 및 드레인 전극(DE)을 동시에 형성할 수 있다.
하나의 마스크를 이용하는 패터닝 공정에 의해서 상기 액티브 패턴(200)과 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 동시에 형성될 수 있다. 또한, 상기 에치 스토퍼(230)가 식각 저지막으로 역할을 하므로, 상기 액티브 패턴(200)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 상이한 평면 형상을 가질 수 있다. 이에 따라, 패터닝 공정이 단순화 될 수 있다.
이후, 스트립 공정 또는 애싱 공정을 수행하여, 제1 포토레지스트 패턴(260)을 제거할 수 있다.
도 27을 참조하면, 상기 제2 게이트 절연층(102) 상에 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 에치 스토퍼(230)를 덮는 제1 패시베이션층(401) 및 유기 절연층(410)을 형성한 후, 이를 부분적으로 제거하여 콘택홀(CH)을 형성한다.
제1 패시베이션층(401)은 무기 절연물질을 포함할 수 있으며, 예를 들어 실리콘 질화물을 포함할 수 있다. 도시되지는 않았으나, 제1 패시베이션층(401) 상에는 제2 패시베이션층이 추가적으로 배치될 수 있다.
한편, 유기 절연층(410)은 스핀 코팅과 같은 코팅 공정을 통해서 형성될 수 있으며 평탄한 상면을 가질 수 있다.
도 28을 참조하면, 상기 유기 절연층(410) 및 상기 콘택홀(CH)의 내벽 상에 화소전극막을 형성한 후, 이를 패터닝하여 화소 전극(PE)을 형성할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정표시장치, 유기전계발광장치와 같은 표시장치에 이용될 수 있다.
100 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 200: 액티브 패턴
PE : 화소 전극 300: 에치스토퍼
401: 제1 패시베이션층 402: 제2 패시베이션층

Claims (3)

  1. 베이스 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 커버하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 게이트 전극과 중첩되는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 산화물층을 형성하는 단계;
    상기 산화물층 상에 적어도 하나 이상의 데이터 금속층을 형성하는 단계; 및
    하나의 마스크를 이용한 1회의 식각 공정으로 상기 산화물 반도체층, 상기 산화물층 및 상기 적어도 하나의 데이터 금속층을 패터닝하여, 소스 전극, 드레인 전극 및 액티브 패턴을 동시에 형성하는 단계를 포함하고,
    상기 산화물층은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO) 중 하나인 것을 특징으로 하는 표시 기판의 제조 방법.
  2. 제1항에 있어서, 상기 산화물층을 형성하기 이전에, 상기 산화물 반도체층 상에 에치 스토퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 적어도 하나의 데이터 금속층은 구리를 포함하는 제1 데이터 금속층 및 구리와 망간의 합금을 포함하는 제2 데이터 금속층을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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