KR20160089592A - 산화물 박막트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판을 탄소 분위기에서 일차 플라즈마 처리하는 단계와, 상기 채널층의 표면 처리를 위해 상기 일차 플라즈마 처리된 기판을 산화질소 분위기에서 이차 플라즈마 처리하는 단계 및 상기 일차 및 이차 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함한 산화물 박막트랜지스터의 제조방법에 관한 것이다.

Description

산화물 박막트랜지스터의 제조방법{METHOD FOR MANUFACTURING OXIDE THIN FILM TRANSISTOR}
본 발명의 실시예는 박막트랜지스터에 관한 것으로, 소자의 특성을 향상시킬 수 있는 산화물 박막트랜지스터의 제조방법에 관한 것이다.
디스플레이의 구동 및 스위칭 소자로서 대표적인 비정질 실리콘 박막트랜지스터(a-Si TFT)는 저온 공정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
따라서, 비정질 실리콘 박막트랜지스터의 장점(대형화, 저가격화, 균일도)과 다결정 실리콘 박막트랜지스터의 장점(고성능, 신뢰성)을 모두 취할 수 있는 새로운 박막트랜지스터 기술에 대한 요구가 어느 때보다도 크며, 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체가 있다.
산화물 반도체를 기존의 바텀 게이트(bottom gate) 구조의 박막트랜지스터에 적용하는 경우 소스/드레인 전극의 식각 공정 중 산화물 반도체가 손상을 받아 변성을 일으키는 문제가 발생한다.
이러한 문제를 해결하기 위해 소스/드레인 전극을 형성한 이후 후속공정(산소 플라즈마 처리)에서 산화물 반도체의 표면에 산소와의 결합을 복구시키거나 잉여의 산소를 공급하는 방안이 제시되었다.
한편, 소스/드레인 전극은 우수한 비저항 특성 및 전자 이동 특성을 갖는 구리(Cu) 금속으로 형성되는데, 소스/드레인 전극을 형성한 이후 산소 플라즈마 처리를 하게 되면 산소와 구리(Cu)가 반응을 하여 소스/드레인 전극 표면에 부식이 발생할 수 있다. 이러한 부식 현상으로 인해 산화물 반도체를 구비한 박막트랜지스터의 소자 특성이 저하될 수 있다.
또한, 소스/드레인 전극 상에는 산화물 반도체에 활성 산소를 주입하기 위한 산화실리콘(SiOx)으로 이루어진 보호층이 위치하는데, 보호층과 소스/드레인이 접하는 부분에서 보호층의 산소 성분과 소스/드레인 전극의 구리(Cu)가 반응하여 소스/드레인 전극 표면에 부식이 발생할 수 있다. 이러한 부식 현상 또한 산화물 반도체를 구비한 박막트랜지스터의 소자 특성을 저하시킬 수 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소자의 특성을 향상시켜 제품의 신뢰성을 향상시킬 수 있는 산화물 박막트랜지스터의 제조방법을 제공하고자 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제1 실시예는, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극이 형성된 기판을 탄소 분위기에서 일차 플라즈마 처리하는 단계와, 상기 채널층의 표면 처리를 위해 상기 일차 플라즈마 처리된 기판을 산화질소 분위기에서 이차 플라즈마 처리하는 단계 및 상기 일차 및 이차 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함한다.
상기 산화물 반도체층은 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된다.
상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함한다.
상기 소스 및 드레인 전극은 하나 이상의 층으로 이루어진 구리 계열의 도전성 물질을 포함한다.
상기 일차 및 이차 플라즈머 처리는 동일한 챔버 내에서 이루어진다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제2 실시예는, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계와, 상기 채널층의 표면 처리를 위해 상기 소스 및 드레인 전극이 형성된 기판을 산화질소 분위기에서 일차 플라즈마 처리하는 단계와, 상기 일차 플라즈마 처리한 기판을 탄소 분위기에서 이차 플라즈마 처리하는 단계 및 상기 일차 및 이차 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함한다.
상기 산화물 반도체층은 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된다.
상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함한다.
상기 소스 및 드레인 전극은 하나 이상의 층으로 이루어진 구리 계열의 도전성 물질을 포함한다.
상기 일차 및 이차 플라즈마 처리는 동일한 챔버 내에서 이루어진다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제3 실시예는, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 소스 및 드레인 전극 상에 제2 절연층을 형성하는 단계와, 상기 채널층의 표면 처리를 위해 상기 제2 절연층이 형성된 기판을 산화질소 분위기에서 플라즈마 처리하는 단계 및 상기 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함한다.
상기 산화물 반도체층은 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된다.
상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함한다.
상기 제2 절연층은 탄소 성분을 포함한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제4 실시예는, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계와, 상기 채널층의 표면 처리를 위해 상기 소스 및 드레인 전극이 형성된 기판을 산화질소 분위기에서 플라즈마 처리하는 단계와, 상기 플라즈마 처리된 기판 상에 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함한다.
상기 산화물 반도체층은 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된다.
상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함한다.
상기 제2 절연층은 탄소 성분을 포함한다.
이상 살펴본 바와 같은 본 발명의 실시예에 따른 산화물 박막트랜지스터의 제조방법은 소스 및 드레인 전극을 형성한 이후에 탄소를 포함하는 플라즈마 처리 또는 탄소를 포함하는 절연층을 형성하여 소스 및 드레인 전극이 산소와 직접 접촉하는 것을 차단할 수 있다.
또한, 본 발명의 실시예에 따른 산화물 박막트랜지스터의 제조 방법은 산소와의 접촉을 차단하여 소스 및 드레인 전극의 부식을 방지함으로써 소자의 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 산화물 박막트랜지스터의 단면도이다.
도 2는 구리, 산소 및 탄소의 반응결과를 나타낸 시뮬레이션 데이터이다.
도 3a 내지 도 3k는 도 1에 도시된 산화물 박막트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 4는 구리, 탄소 및 산화 구리의 반응결과를 나타낸 시뮬레이션 데이터이다.
도 5는 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 단면도이다.
도 6a 내지 도 6k는 도 5에 도시된 산화물 박막트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 고안의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 분이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "다른 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 실시예에 따른 산화물 박막트랜지스터의 단면도이다.
도 1을 참고하면, 본 발명의 실시예에 따른 산화물 박막트랜지스터는 기판(100)과, 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연층(120)과, 게이트 절연층(120) 상에 형성된 산화물 반도체층(130)과, 산화물 반도체층(130) 상에 형성된 소스 전극(140a) 및 드레인 전극(140b)과, 소스 및 드레인 전극(140a, 140b) 상에 순차적으로 형성된 제1 및 제2 보호층(150, 160)을 포함한다.
기판(100)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(100)의 재료로는 유리판, 금속판, 세라믹판 또는 플라스틱(폴리카보네이트 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소 수지 등) 등을 예로 들 수 있으나 이에 한정되지 않는다.
게이트 전극(110)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층하여 도전층을 형성할 수 있다. 도전층을 기판(100) 전면에 형성한 후, 포토리소그래피 공정을 실시하여 도전층 위에 감광막 패턴을 형성하고, 에칭에 의해 불필요한 부분을 제거하여 게이트 전극(110)이 형성된다.
게이트 전극(110)을 적층 구조로 하는 경우, 일 예로 알루미늄 층 상에 몰리브덴 층이 적층된 이중 구조 또는 구리층 상에 몰리브덴층을 적층한 이중 구조, 또는 구리층 상에 질화티탄층 혹은 질화탄탈을 적층한 이중 구조, 질화티탄층과 몰리브덴층을 적층한 이중 구조 중 선택된 어느 하나로 구성될 수 있다.
게이트 절연층(120)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화탄탈막 등의 무기 절연막을 이용하여, 이들 재료로 이루어지는 단층 또는 적층 구조로서 형성된다.
산화물 반도체층(130)은 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 어느 하나로 구성될 수 있다.
소스 전극(140a) 및 드레인 전극(140b)은 산화물 반도체층(130) 표면에 백채널(130a)에 의해 일정 간격 이격된다. 소스 전극(140a) 및 드레인 전극(140b)은 구리(Cu)를 포함한 구리 계열의 금속으로 구성될 수 있다.
제1 보호층(150)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 소스 전극(140a) 및 드레인 전극(140b) 상에 형성된다. 제1 보호층(150)은 산소가 풍부하여 산화물 반도체층(130)의 캐리어 농도 조절에 유리한 실리콘 산화물(SiOx)로 구성될 수 있다.
제2 보호층(160)은 제1 보호층(150) 상에 형성되어 실리콘 산화물(SiOx) 보다 습기 흡수에 유리한 실리콘 질화물(SiNx)로 구성될 수 있다. 제2 보호층(160)은 제1 보호층(150)과 동일한 챔버 내에서 PECVD 법으로 형성된다.
제1 및 제2 보호층(150, 160)을 형성하기 전, 노출되어 있는 산화물 반도체층(130)의 표면처리를 위해 소스 전극(140a) 및 드레인 전극(140b)이 형성된 기판(100)을 산소 분위기에서 플라즈마 처리할 수 있다.
이때, 소스 전극(140a) 및 드레인 전극(140b)은 구리(Cu) 계열의 금속으로 이루어져 있어 플라즈마 처리시에 산소와 반응을 일으켜 그 표면이 부식될 수 있다. 이러한 부식을 방지하기 위해 본 발명의 실시예에서는, 소스 전극(140a) 및 드레인 전극(140b)이 형성된 기판(100)을 탄소 분위기에서 일차 플라즈마 처리한 후 연속하여 산소 분위기에서 이차 플라즈마 처리를 한다.
소스 및 드레인 전극(140a, 140b)이 형성된 기판(100)을 탄소 분위기에서 일차 플라즈마 처리한 이후 산소 분위기에서 이차 플라즈마 처리를 하게 되면, 이차 플라즈마시 진공 챔버 내로 주입된 산소가 기판(100) 상에 잔류하는 탄소와 반응을 일으켜 이산화탄소(CO2) 가스를 생성한다.
즉, 이차 플라즈마 시 진공 챔버 내로 주입되는 산소는 도 2에 도시된 바와 같이, 소스 및 드레인 전극(140a, 140b)을 구성하는 구리(Cu)와 반응을 일으키지 않고 탄소(C)와 우선 반응을 일으켜 이산화탄소(CO2) 가스를 발생한다.
결국, 탄소 분위기에서 일차 플라즈마 처리한 이후에 산소 분위기에서 이차 플라즈마 처리를 하게 되면, 산소가 구리(Cu) 보다 탄소와 우선 반응하도록 하여 소스 및 드레인 전극(140a, 140b)의 표면 부식을 방지하고 산화물 박막트랜지스터의 소자 특성을 향상시킬 수 있다.
이하에서는 전술한 구조를 갖는 본 발명의 실시예에 따른 산화물 박막트랜지스터의 제조방법에 대해 설명하기로 한다.
도 3a 내지 도 3k는 도 1에 도시된 산화물 박막트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a를 참고하면, 기판(100) 상에 게이트 전극(110)을 형성하고, 게이트 전극(110) 상에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 구성된 게이트 절연층(120)을 형성한다. 게이트 절연층(120)을 형성한 후, 게이트 절연층(120) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다.
도 3b를 참고하면, 게이트 절연층(120)이 형성된 기판(100) 상에 게이트 전극(110)과 대응되는 산화물 반도체층(130)을 형성한다. 산화물 반도체층(130)은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition, PVD) 방법 등으로 형성될 수 있다. PVD 방법을 이용한 산화물 반도체층(130)의 형성에 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹 중 적어도 하나의 타겟을 포함할 수 있다.
도 3c를 참고하면, 산화물 반도체층(130)이 형성된 기판(100) 전면에 순차적으로 도전층(140') 및 감광막(200)을 형성한다. 이때, 도전층(140')은 구리(Cu)와 구리 합금 등 구리 계열의 금속성 재료로 이루어질 수 있다.
감광막(200) 상부에 투과부(A), 차단부(B) 및 반투과부(C)를 포함한 하프톤 마스크(300)를 배치한 후 노광 등의 일련의 단위 공정을 진행하여 도 3d에 도시된 바와 같이 도전층(140')의 일부를 노출시키는 제1 및 제2 감광막 패턴(200a, 200b)을 형성한다.
제1 감광막 패턴(200a)은 하프톤 마스크(300)의 반투과부(C)에 대응되어 형성되고, 제2 감광막 패턴(200b)은 하프톤 마스크(300)의 차단부(B)에 대응되어 형성되며 제1 감광막 패턴(200a)의 두께보다 두껍다.
연속하여, 도 3e를 참고하면, 제1 및 제2 감광막 패턴(200a, 200b)을 식각 마스크로 하여 외부로 노출된 도전층(140')을 제거하여 기판(100) 상에 도전 패턴(140")이 형성된다.
도 3f를 참고하면, 산소 플라즈마 등을 이용한 애슁(Ashing) 공정을 진행하여, 제1 감광막 패턴(200a)을 제거하여 도전 패턴(140")의 일부를 외부로 노출시킨다. 이와 동시에, 제2 감광막 패턴(200b)의 두께보다 얇아진 제3 감광막 패턴(200c)이 형성된다.
도 3g를 참고하면, 제3 감광막 패턴(200c)을 식각 마스크로 하여 습식 식각(wet etch) 공정을 진행함으로써 외부로 노출된 도전 패턴(140")을 제거하여 일정 간격 이격된 소스 전극(140a) 및 드레인 전극(140b)이 형성된다. 또한, 산화물 반도체층(130)의 일부가 외부로 노출된다.
소스 전극(140a) 및 드레인 전극(140b) 사이에 노출된 산화물 반도체층(130) 표면에는 오버 에치된 백 채널(130a)이 형성된다. 산화물 반도체층(130)을 오버 에치하는 것은 산화물 반도체층(130)의 표면으로부터 금속 물질을 완전히 제거하기 위한 것으로, 산화물 반도체층(130)에 비해 금속에 대해 선택도가 높은 물질을 포함한 식각액을 사용하여 형성된다.
일 예로, 소스 전극(140a) 및 드레인 전극(140b)이 구리(Cu)로 형성된 경우 식각액의 주성분은 H2O2를 이용할 수 있다.
이어, 스트립 공정을 통해 도 3h에 도시된 바와 같이, 제3 감광막 패턴(도 3g의 200c)을 제거한다.
도 3i를 참고하면, 소스 전극(140a) 및 드레인 전극(140b)이 형성된 기판(100)을 탄소(C) 분위기에서 일차 플라즈마 처리한다. 탄소(C) 분위기에서 기판(100)을 일차 플라즈마 처리하는 것은 기판(100)의 최상층에 위치한 소스 전극(140a) 및 드레인 전극(140b)이 후속 공정에 의해 주입되는 산소와 결합하는 것을 차단하기 위함이다.
도 3j를 참고하면, 일차 플라즈마 처리한 기판(100)을 산소를 포함하는 질소(N2O) 분위기에서 이차 플라즈마 처리한다. 이러한 이차 플라즈마 처리하는 것은 외부로 노출된 산화물 반도체층(130)의 백 채널(130a)에 표면 처리를 하여 활성 산소를 주입하고 후속되는 제1 보호층(150) 형성 공정에서의 플라즈마 손상을 보상하기 위함이다.
일차 플라즈마 처리 및 이차 플라즈마 처리는 챔버 내로 주입되는 가스를 달리하면 되므로 동일한 챔버 내에서 이루어질 수 있다.
이차 플라즈마 처리 시 챔버 내로 산소가 주입되더라도 산소가 구리(Cu) 보다 챔버 및/또는 기판(100)에 잔류하는 탄소(C)와 우선 결합하여 이산화 탄소(CO2) 가스를 생성한다.
즉, 이차 플라즈마 처리 시 챔버 내로 주입된 산소는 탄소(C)와 우선적으로 반응하므로 소스 전극(140a) 및 드레인 전극(140b)의 표면 부식을 방지할 수 있다.
이때, 일차 플라즈마 처리 및 이차 플라즈마 처리는 그 순서가 바뀔 수도 있다. 구체적으로, 진공 챔버 내로 산소를 포함하는 질소(N2O) 가스를 먼저 주입하여 기판(100)을 일차 플라즈마 처리하고, 연속하여 탄소(C)를 포함하는 가스를 주입하여 기판(100)을 이차 플라즈마 처리한다.
일차 플라즈마 처리 시 진공 챔버 내로 주입된 산소가 소스 및 드레인 전극(140a, 140b)의 구리(Cu)와 먼저 반응하여 산화 구리(CuOx)를 발생할 수 있지만, 연속하여 주입되는 탄소(C)가 도 4에 도시된 바와 같이 산화 구리(CuOx)와 반응하여 산화 구리(CuOx)를 환원시키므로 산화구리(CuOx)를 제거할 수 있다. 따라서, 기판(100)의 소스 전극(140a) 및 드레인 전극(140b)의 표면 부식이 방지될 수 있다.
결국, 소스 전극(140a) 및 드레인 전극(140b)의 표면 부식을 방지하여 산화물 박막트랜지스터의 소자 특성이 향상될 수 있다.
도 3k를 참고하면, 일차 및 이차 플라즈마 처리 공정을 진행한 기판(100) 상에 제1 및 제2 보호층(150, 160)이 순차적으로 형성된다. 제1 보호층(150)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 소스 전극(140a) 및 드레인 전극(140b) 상에 형성된다. 제1 보호층(150)은 산소가 풍부하여 산화물 반도체층(130)의 캐리어 농도 조절에 유리한 실리콘 산화물(SiOx)로 구성될 수 있다.
제2 보호층(160)은 제1 보호층(150) 상에 형성되어 실리콘 산화물(SiOx) 보다 습기 및 수분 흡수에 유리한 실리콘 질화물(SiNx)로 구성될 수 있다. 제2 보호층(160)은 제1 보호층(150)과 동일한 챔버 내에서 PECVD법으로 형성된다.
도 5는 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 단면도이다. 상술한 실시예와 동일한 구성요소의 설명은 생략하며 차이점을 중심으로 설명한다.
도 5를 참고하면, 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터는 기판(400)과, 기판(400) 상에 형성된 게이트 전극(410)과, 게이트 전극(410) 상에 형성된 제1 절연층(420)과, 제1 절연층(420) 상에 형성된 산화물 반도체층(430)과, 산화물 반도체층(430) 상에 형성된 소스 전극(440a) 및 드레인 전극(440b)과, 소스 및 드레인 전극(440a, 440b) 상에 형성된 제2 절연층(450)과, 제2 절연층(450) 상에 순차적으로 형성된 제1 보호층 및 제2 보호층(460, 470)을 포함한다.
제1 절연층(420)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화탄탈막 등의 무기 절연막을 이용하여, 기판(400)으로부터의 불순물이 산화물 반도체층(430)으로 침입하는 것을 방지한다.
산화물 반도체층(430)은 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 어느 하나로 구성될 수 있다.
소스 전극(440a) 및 드레인 전극(440b)은 산화물 반도체층(430)의 백채널(430a)에 의해 일정 간격 이격된다. 소스 전극(440a) 및 드레인 전극(440b)은 구리(Cu)를 포함한 구리 계열의 금속으로 구성될 수 있다.
제2 절연층(450)은 탄소를 포함하는 절연층으로, 기판(400) 상에서 외부로 노출된 소스 전극(440a) 및 드레인 전극(440b)을 감싼다. 제2 절연층(450)은 산화물 반도체층(430)의 백채널(430a) 표면 처리를 위해 산소를 주입할 때, 산소가 구리(Cu) 보다 탄소와 우선적으로 반응하게 하여 소스 전극(440a) 및 드레인 전극(440b)의 부식을 방지한다.
결국, 소스 및 드레인 전극(440a, 44b0) 표면의 부식을 방지하여 산화물 박막트랜지스터의 소자 특성이 향상될 수 있다.
제1 보호층(460)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 제2 절연층(450) 상에 형성된다. 제1 보호층(460)은 산소가 풍부하여 산화물 반도체층(430)의 캐리어 농도 조절에 유리한 실리콘 산화물(SiOx)로 구성될 수 있다.
소스 및 드레인 전극(440a, 440b) 상부에 실리콘 산화물()로 구성된 제1 보호층(460)이 형성되더라도, 제2 절연층(450)이 제1 보호층(460) 하부에 직접 배치되어 산소가 구리(Cu) 보다 탄소와 반응하게 하여 소스 전극(440a) 및 드레인 전극(440b)이 산소와 직접 접촉하는 것을 차단한다.
제2 보호층(470)은 제1 보호층(460) 상에 형성되어 실리콘 산화물(SiOx) 보다 습기 및 수분 흡수에 유리한 실리콘 질화물(SiNx)로 구성될 수 있다. 제2 보호층(470)은 제1 보호층(460)과 동일한 챔버 내에서 PECVD법으로 형성된다.
이와 같이, 소스 및 드레인 전극(440a, 440b)은 탄소를 포함한 제2 절연층(450)에 의해 산소와의 접촉이 차단되어 부식을 방지할 수 있다. 이로 인해 산화물 박막트랜지스터의 소사 특성이 향상될 수 있다.
이하에서는 전술한 구조를 갖는 본 발명의 다른 실시예에 따른 산화물 박막트랜지스터의 제조방법에 대해 설명하기로 한다.
도 6a 내지 도 6k는 도 5에 도시된 산화물 박막트랜지스터의 제조방법을 순차적으로 나타낸 단면도들이다.
도 6a를 참고하면, 기판(400) 상에 게이트 전극(410)을 형성하고, 게이트 전극(410) 상에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 구성된 제1 절연층(420)을 형성한다. 제1 절연층(420)을 형성한 후, 제1 절연층(420) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다.
도 6b를 참고하면, 제1 절연층(420)이 형성된 기판(400) 상에 게이트 전극(410)과 대응되는 산화물 반도체층(430)을 형성한다. 산화물 반도체층(430)은 일반적인 스퍼터링(sputtering) 법 및 증박(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition, PVD) 방법 등으로 형성될 수 있다. PVD 방법을 이용한 산화물 반도체층(430)의 형성에 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹 중 적어도 하나의 타겟을 포함할 수 있다.
도 6c를 참고하면, 산화물 반도체층(430)이 형성된 기판(400) 전면에 순차적으로 도전층(440') 및 감광막(500)을 형성한다. 이때, 도전층(440')은 구리(Cu)와 구리 합금 등 구리 계열의 금속성 재료로 이루어질 수 있다.
감광막(500) 상부에 투과부(A), 차단부(B) 및 반투과부(C)를 포함한 하프톤 마스크(600)를 배치한 후 노광 등의 일련의 단위 공정을 진행하여 도 6d에 도시된 바와 같이 도전층(440')의 일부를 노출시키는 제1 및 제2 감광막 패턴(500a, 500b)을 형성한다.
제1 감광막 패턴(500a)은 마스크(600)의 반투과부(C)에 대응되어 형성되고, 제2 감광막 패턴(500b)은 마스크(600)의 차단부(B)에 대응되어 형성되며 제1 감광막 패턴(500a)의 두께보다 두껍다.
연속하여 도 6e를 참고하면, 제1 및 제2 감광막 패턴(500a, 500b)을 식각 마스크로 하여 외부로 노출된 도전층(440')을 제거하여 기판(400) 상에 도전 패턴(440")이 형성된다.
도 6f를 참고하면, 산소 플라즈마 등을 이용한 애슁(Ashing) 공정을 진행하여, 제1 감광막 패턴(500a)을 제거하여 도전 패턴(440")의 일부를 외부로 노출시킨다. 이와 동시에, 제2 감광막 패턴(500b)의 두께보다 얇아진 제3 감광막 패턴(500c)이 형성된다.
도 6g를 참고하면, 제3 감광막 패턴(500c)을 식각 마스크로 하여 습식 식각(wet etch) 공정을 진행함으로써 외부로 노출된 도전 패턴(540")을 제거하여 일정 간격 이격된 소스 전극(440a) 및 드레인 전극(440b)이 형성된다. 또한, 산화물 반도체층(530)의 일부가 외부로 노출된다.
소스 전극(440a) 및 드레인 전극(440b) 사이에 노출된 산화물 반도체층(430) 표면에는 오버 에치된 백 채널(430a)이 형성된다. 백 채널(430a)은 산화물 반도체층(430)의 표면으로부터 금속 물질을 완전히 제거하기 위한 것으로 산화물 반도체층(430)에 비해 금속에 대해 선택도가 높은 물질을 포함한 식각액을 사용하여 형성된다.
이어, 스트립 공정을 통해 도 6h에 도시된 바와 같이, 제3 감광막 패턴(도 6g의 500c)을 제거한다.
도 6i를 참고하면, 소스 전극(440a) 및 드레인 전극(440b)이 형성된 기판(400) 전면에 탄소를 포함하는 제2 절연층(450)이 형성된다. 제2 절연층(450)을 기판(400) 상에 형성하는 것은 소스 전극(440a) 및 드레인 전극(440b)이 후속 공정에 의해 발생하는 산소와 접촉하는 것을 차단하기 위함이다.
도 6j를 참고하면, 제2 절연층(450)이 형성된 기판(400)을 산소를 포함하는 질소(N2O) 분위기에서 플라즈마 처리한다. 이러한 플라즈마 처리하는 것은 외부로 노출된 산화물 반도체층(430)의 백채널(430a)에 표면 처리를 하여 활성 산소를 주입하고 후속되는 제1 보호층(460)에서의 플라즈마 손상을 보상하기 위함이다.
기판(400) 상에 제2 절연층(450)을 형성하는 것과 플라즈마 처리는 동일한 챔버 내에서 이루어질 수 있다.
이때, 기판(400) 상에 제2 절연층(450)을 형성하는 것은 소스 전극(440a) 및 드레인 전극(440b)이 형성된 기판(400)을 플라즈마 처리한 이후에 실시될 수 있다.
구체적으로, 소스 전극(440a) 및 드레인 전극(440b)이 형성된 기판을 산소를 포함하는 질소 분위기(N2O)에서 플라즈마 처리하고, 연속하여 탄소를 포함하는 제2 절연층(450)을 기판(400) 전면에 형성한다.
플라즈마 처리 시 챔버 내로 주입된 산소가 구리(Cu)와 먼저 반응하여 산화 구리(CuOx)를 발생할 수 있지만, 후속공정에서 탄소를 포함한 제2 절연층(450)이 기판(400) 상에 형성되기 때문에 탄소가 산화구리(CuOx)와 반응하여 산화구리(CuOx)를 환원시켜 산화구리(CuOx)를 제거할 수 있다. 따라서, 기판(400)의 소스 전극(440a) 및 드레인 전극(440b)의 표면 부식이 방지될 수 있다.
결국, 소스 전극(440a) 및 드레인 전극(440b)의 표면 부식을 방지함에 따라 산화물 박막트랜지스터의 소자 특성이 향상될 수 있다.
도 6k를 참고하면, 플라즈마 처리 공정을 진행한 기판(400) 상에 제1 및 제2 보호층(460, 470)이 순차적으로 형성된다. 제1 보호층(460)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 제2 절연층(450) 상에 형성된다. 제1 보호층(460)은 산소가 풍부하여 산화물 반도체층(430)의 캐리어 농도 조절에 유리한 실리콘 산화물(SiOx)로 구성될 수 있다.
제2 보호층(470)은 제1 보호층(460) 상에 형성되어 실리콘 산화물(SiOx) 보다 습기 및 수분 흡수에 유리한 실리콘 질화물(SiNx)로 구성될 수 있다. 제2 보호층(470)은 제1 보호층(460)과 동일한 챔버 내에서 PECVD 법으로 형성된다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/400: 기판 110/410: 게이트 전극
120/420: 게이트 절연층/제1 절연층 130/430: 산화물 반도체층
130a/430a: 백 채널 140a/440a: 소스 전극
140b/440b: 드레인 전극 150/460: 제1 보호층
160/470: 제2 보호층 450: 제2 절연층

Claims (18)

  1. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극이 형성된 기판을 탄소 분위기에서 일차 플라즈마 처리하는 단계;
    상기 채널층의 표면 처리를 위해 상기 일차 플라즈마 처리된 기판을 산화질소 분위기에서 이차 플라즈마 처리하는 단계; 및
    상기 일차 및 이차 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함하는 산화물 박막트랜지스터의 제조방법.
  2. 제1 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 산화물 박막트랜지스터의 제조방법.
  3. 제1 항에 있어서,
    상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함하는 산화물 박막트랜지스터의 제조방법.
  4. 제1 항에 있어서,
    상기 소스 및 드레인 전극은 하나 이상의 층으로 이루어진 구리 계열의 도전성 물질을 포함하는 산화물 박막트랜지스터의 제조방법.
  5. 제1 항에 있어서,
    상기 일차 및 이차 플라즈마 처리는 동일한 챔버 내에서 이루어지는 산화물 박막트랜지스터의 제조방법.
  6. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
    상기 채널층의 표면 처리를 위해 상기 소스 및 드레인 전극이 형성된 기판을 산화질소 분위기에서 일차 플라즈마 처리하는 단계;
    상기 일차 플라즈마 처리한 기판을 탄소 분위기에서 이차 플라즈마 처리하는 단계; 및
    상기 일차 및 이차 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함하는 산화물 박막트랜지스터의 제조방법.
  7. 제6 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 산화물 박막트랜지스터의 제조방법.
  8. 제6 항에 있어서,
    상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함하는 산화물 박막트랜지스터의 제조방법.
  9. 제6 항에 있어서,
    상기 소스 및 드레인 전극은 하나 이상의 층으로 이루어진 구리 계열의 도전성 물질을 포함하는 산화물 박막트랜지스터의 제조방법.
  10. 제6 항에 있어서,
    상기 제1 및 제2 플라즈마 처리는 동일한 챔버 내에서 이루어지는 산화물 박막트랜지스터의 제조방법.
  11. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극 상에 제2 절연층을 형성하는 단계;
    상기 채널층의 표면 처리를 위해 상기 제2 절연층이 형성된 기판을 산화질소 분위기에서 플라즈마 처리하는 단계; 및
    상기 플라즈마 처리된 기판 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계를 포함하는 산화물 박막트랜지스터의 제조방법.
  12. 제11 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 산화물 박막트랜지스터의 제조방법.
  13. 제11 항에 있어서,
    상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함하는 산화물 박막트랜지스터의 제조방법.
  14. 제11 항에 있어서,
    상기 제2 절연층은 탄소 성분을 포함하는 산화물 박막트랜지스터의 제조방법.
  15. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 채널층을 포함하는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 일정 간격 이격된 소스 및 드레인 전극을 형성하는 단계;
    상기 채널층의 표면 처리를 위해 상기 소스 및 드레인 전극이 형성된 기판을 산화질소 분위기에서 플라즈마 처리하는 단계;
    상기 플라즈마 처리된 기판 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 제1 보호층 및 제2 보호층을 순차적으로 형성하는 단계;를 포함하는 산화물 박막트랜지스터의 제조방법.
  16. 제15 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-아연-산화물(IGZO), 아연 산화물(ZnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 주석 산화물(SnO2), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO) 및 인듐 아연 주석 산화물(IZTO)로 구성된 그룹으로부터 선택된 산화물 박막트랜지스터의 제조방법.
  17. 제15 항에 있어서,
    상기 제1 보호층은 실리콘 산화물을 포함하고, 상기 제2 보호층은 실리콘 질화물을 포함하는 산화물 박막트랜지스터의 제조방법.
  18. 제15 항에 있어서,
    상기 제2 절연층은 탄소 성분을 포함하는 산화물 박막트랜지스터의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328665B2 (en) 2020-02-04 2022-05-10 Samsung Display Co., Ltd. Pixel and display device including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018157101A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 トランジスタ、メモリ及びトランジスタの製造方法
US11581374B2 (en) * 2019-08-06 2023-02-14 Boe Technology Group Co. Ltd. Display substrate and method of manufacturing the same, display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190784A1 (en) * 2003-04-15 2007-08-16 Lsi Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
JP2011049548A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011181123A (ja) * 2010-02-26 2011-09-15 Fuji Electric Device Technology Co Ltd 磁気記録媒体の製造方法
US20130026462A1 (en) * 2010-03-04 2013-01-31 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor and thin film transistor manufactured by the same, and active matrix substrate
JP2013243343A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
JP5728221B2 (ja) * 2010-12-24 2015-06-03 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP2015079797A (ja) * 2013-10-15 2015-04-23 東京エレクトロン株式会社 銅層をエッチングする方法
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190784A1 (en) * 2003-04-15 2007-08-16 Lsi Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
JP2011049548A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011181123A (ja) * 2010-02-26 2011-09-15 Fuji Electric Device Technology Co Ltd 磁気記録媒体の製造方法
US20130026462A1 (en) * 2010-03-04 2013-01-31 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor and thin film transistor manufactured by the same, and active matrix substrate
JP2013243343A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328665B2 (en) 2020-02-04 2022-05-10 Samsung Display Co., Ltd. Pixel and display device including the same

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