JP6227396B2 - 薄膜トランジスタ及びそれを用いた表示装置 - Google Patents

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Description

本発明は、チャネル層に酸化物半導体を用いた薄膜トランジスタ及びそれを用いた表示装置に関する。
表示装置では、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置される。液晶表示装置では、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
現在、スマートフォン（登録商標）やタブレットデバイスの急速な普及とともに、それらに適用される液晶ディスプレイ（ＬＣＤ）には高精細化・低消費電力化・低コスト化が強く要求されている。これらの要求に応えるため、ＬＣＤのＴＦＴ基板として、チャネル層にアモルファスＳｉ（ａ−Ｓｉ）に比べて移動度の大きなＴＡＯＳ（Transparent Amorphous Oxide Semiconductors）、特にＩＧＺＯ（Indium Gallium Zinc Oxide）膜を用いた酸化物ＴＦＴの開発が活発化している(例えば、特許文献１)。また、配線の微細加工技術については例えば特許文献２に開示されている。
特開２０１０−６７８４９号公報 特開２０１３−４６０６号公報
発明者等は、液晶表示装置（ＬＣＤ）のＴＦＴ基板において、チャネル層として酸化物半導体層を用いたボトムゲート・チャネルエッチ型ＴＦＴの適用について検討を行った。ボトムゲート・チャネルエッチ型ＴＦＴを用いた理由は、低コスト化に有利なためである。また、チャネル層上にソース・ドレイン電極を形成するための導電膜のパターニングにはドライエッチング法を用いた。チャネル層としてａ−Ｓｉを用いる場合には、酸性溶液を用いて導電膜をエッチング加工することができるが、例えばＩＧＺＯ（Indium Gallium Zinc Oxide）等の酸化物半導体は酸性溶液に対してエッチングされ易い性質があるためである。また、表示用パネルの高精細化に伴い、開口率向上や寄生容量低減のため、ソース・ドレイン電極配線幅の縮小が求められることに鑑み、導電膜としてはシート抵抗が低いＡｌ系配線材料を用いた。それに伴い、エッチングガスとしては塩素系ガスを用いた。なお、Ａｌ系配線材料のドライエッチング時の加工側壁でのサイドエッチングを抑制するため、ドライエッチング時にレジスト起因のカーボン系材料からなる側壁保護膜が形成される条件でエッチングを行った。
その結果、ＴＦＴにおいて初期閾値電圧（Ｖｔｈ）ディプリートやＶｔｈシフトの現象が生じることが判明した。
本発明の目的は、初期Ｖｔｈディプリート及びＶｔｈシフトを抑制可能なボトムゲート・チャネルエッチ型薄膜トランジスタ及びそれを用いた高精細な表示装置を提供することにある。
上記目的を達成するための一実施形態として、チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる酸化物半導体層と、
前記酸化物半導体層の一端上部まで延伸して形成されたソース電極配線と前記ソース電極配線の加工用の第１ハードマスク層との積層膜と、
前記酸化物半導体層の他端上部まで延伸して形成されたドレイン電極配線と前記ドレイン電極配線の加工用の第２ハードマスク層との積層膜と、
前記第１ハードマスク層の上面、前記ソース電極配線の側面、前記酸化物半導体層の上面、前記第２ハードマスク層の上面、前記ドレイン電極配線の側面を覆って形成された保護絶縁膜と、を備えたことを特徴とする薄膜トランジスタとする。
また、他の実施形態として、チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
ゲート電極配線と、前記ゲート電極配線を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネル層となる酸化物半導体層とを有する基板上に、Ａｌ系金属膜を形成する工程と、
前記Ａｌ系金属膜上にハードマスク膜を形成する工程と、
前記ハードマスク膜上にソース電極配線及びドレイン電極配線形成用のパターンを有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ハードマスク膜をエッチングしてソース電極配線パターンに対応する第１ハードマスク層と、ドレイン電極配線パターンに対応する第２ハードマスク層とを形成する工程と、
前記レジストパターンを除去する第１アッシング工程と、
前記第１ハードマスク層と前記第２ハードマスク層をマスクとし、前記Ａｌ系金属膜を塩素系ガスを用いてドライエッチングし、ソース電極配線とドレイン電極配線とを形成すると共に、前記酸化物半導体層を露出する工程と、
前記ドライエッチング後、残留塩素ガス成分を除去する第２アッシング工程と、
前記ソース電極配線側壁、前記酸化物半導体層表面、前記ドレイン電極配線側壁を覆うように保護絶縁膜を形成する工程と、を経て製造されることを特徴とする薄膜トランジスタとする。
本発明の第１の実施例に係る薄膜トランジスタの断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（ソース・ドレイン電極配線用膜上にハードマスク用絶縁膜を形成）を説明するための断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（ハードマスク用絶縁膜上にレジストパターンを形成）を説明するための断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（レジストパターンをマスクとしてハードマスク層を形成）を説明するための断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（レジストパターンを除去）を説明するための断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（ハードマスク層をマスクとしてソース・ドレイン電極配線を形成）を説明するための断面図である。 本発明の第１の実施例に係る薄膜トランジスタの製造工程（ハードマスク用絶縁膜上にレジストパターンを形成）を説明するための平面図である。 本発明の第１の実施例に係る薄膜トランジスタを含むＩＰＳ表示モードの液晶表示装置の要部断面図である。 本発明の第１の実施例に係る薄膜トランジスタを含む有機ＥＬ表示装置（ＯＬＥＤ）の要部断面図である。 本発明の第２の実施例に係る薄膜トランジスタの断面図である。 本発明の第３の実施例に係る薄膜トランジスタの断面図である。 本発明の第４の実施例に係る薄膜トランジスタの断面図である。 発明者等が検討した薄膜トランジスタの断面図である。 配線構造に関する先行技術を説明するための要部断面図である。 本発明の第１の実施例に係る表示装置の全体概略平面図である。
発明者等は、ドライエッチングを用いてソース・ドレイン電極配線を形成したボトムゲート・チャネルエッチ型薄膜トランジスタの初期Ｖｔｈディプリート及びＶｔｈシフトの原因について検討した。図８は発明者等が検討した薄膜トランジスタの断面図である。絶縁基板３０１の上にはゲート電極配線３０２が形成されており、ゲート電極配線３０２の上部にはゲート絶縁膜３０３を介してチャネル層である酸化物半導体層３０４が形成されている。酸化物半導体層３０４の上にはソース電極配線用コンタクト層３６１ａを介してソース電極配線３０５ａ、ソース電極配線上の反射防止層３７１ａ、及びドレイン電極配線用コンタクト層３６１ｂを介してドレイン電極配線３０５ｂ、ドレイン電極配線上の反射防止層３７１ｂが配置されている。更に、酸化物半導体層３０４の表面、及びソース電極配線３０５ａ、ドレイン電極配線３０５ｂ等の側壁や上部を覆って保護絶縁膜３０７、有機平坦化膜３２１が形成されている。なお、ソース・ドレイン等の呼称は便宜的なものであり、一方をソースとした場合、他方をドレインと呼ぶことができる。
図８に示す薄膜トランジスタの断面図を詳細に観察した結果、反射防止層がソース・ドレイン電極配線に対して庇を形成していること、この庇の下部の保護絶縁膜３０７には“鬆（す）”３８１が形成され、有機平坦化膜３２１にまで延在していることが判明した。有機平坦化膜３２１は水分・水素を含んでいるため酸化物半導体層が導体化し、Ｖｔｈに影響したものと推定された。図８中の破線は水分・水素が浸入し易い経路を示す。
そこで反射防止層の庇について検討した。この庇はドライエッチング時に形成される側壁保護膜が機能すれば形成され難いはずのものである。しかしながら、側壁保護膜の厚さはパネル面内のパターンにより異なりやすい。例えば、表示パネル内の画素ＴＦＴ部ではパターン密度が小さく被エッチング面積に対するレジスト残面積の割合が小さいことから、レジストからのカーボン系材料の供給が少なく側壁保護膜が薄くなりやすい。これに対して表示パネル内の周辺回路部では配線の引き回しや複数のＴＦＴなどが形成されパターン密度が大きいことから、画素ＴＦＴ部に比べて被エッチング面積に対するレジスト残面積の割合が大きい。このため、レジストからのカーボン系材料の供給が多く側壁保護膜が厚くなりやすいと推定された。
また、側壁保護膜の厚さは、ＴＦＴのチャネル幅（Ｗ）やチャネル長（Ｌ）によっても異なりやすい。例えば、近年の高精細パネルでは画素ＴＦＴのＷ、Ｌは縮小が進んでいるが、このような箇所ではドライエッチング時にカーボン系材料が側壁に入りにくく側壁保護膜は薄くなりやすいことが分かった。一方、周辺回路部では画素ＴＦＴを駆動するためにＷが大きい出力ＴＦＴなどが形成されており、これらの箇所ではカーボン系材料が側壁に入りやすく側壁保護膜は厚くなりやすい。なお、特許文献２には側壁保護膜が形成される技術が開示されている。図９は特許文献２に記載された配線構造を説明するための要部断面図であり、ＳｉＯ２層２１３をハードマスクとしてＡｌＣｕ配線２１０をドライエッチする際、側壁保護膜２１２が形成されることが開示されている。符号２０１は第１層間膜、符号２０２は第２層間膜、符号２０３はコンタクトプラグの下側部分、符号２０４はコンタクトプラグの上側部分、符号２０９、２１１はＴｉＮ/Ｔｉの積層膜である。しかしながら、上述の通り側壁保護膜の厚さが電極配線の位置や形状により異なるため、発明者等が検討した薄膜トランジスタではこの技術をそのまま適用することが困難であった。
側壁保護膜が薄い場合、Ａｌ系配線材料ではサイドエッチングが入りやすくなる。このため、パネル内において例えば画素と周辺回路部ではサイドエッチング量が異なりやすいと推定された。
また、Ａｌ系配線は、酸化物半導体層との良好なコンタクト性能を確保するためにＴｉ系膜上に形成されることが望ましい。また、Ａｌ系配線上には反射防止層としてＴｉ系膜がさらに形成されるのが望ましい。このような、Ｔｉ系／Ａｌ系配線材料／Ｔｉ系の積層構造では金属材料によってエッチングレートが異なることから側壁ではサイドエッチング量に差が生じやすい。通常、Ａｌ系配線材料のサイドエッチングが大きく、側面に凹凸が生じやすい。
また、Ａｌ系配線材料では、そのドライエッチングには塩素（Ｃｌ）系のガスが一般的には用いられ、残留Ｃｌが水分と反応してＨＣｌが発生し、腐食が生じやすいことが知られている。さらに、例えばＴｉＷ／Ａｌ系配線材料／ＴｉＷの積層構造では異種金属材料間の電池反応が生じることから、Ａｌ系配線材料の腐食はさらに進みやすい。これらのことから、レジスト等に残留しているＣｌを極力除去するため、ドライエッチングに引き続いて酸素プラズマを発生させ、アッシングによるレジストの除去が通常行われる。
また、アッシング時、酸素と炭素は結合強度が大きいことから、側壁保護膜が薄い例えば画素ＴＦＴでは、側壁保護膜が厚い周辺回路部のＴＦＴよりもカーボン系材料からなる側壁保護膜は除去されやすいと推定された。このため、側壁保護膜が薄い例えば画素ＴＦＴでは、アッシング後の次工程で例えばレジスト剥離を行う場合、その例えばアルカリ性溶液によって例えばＡｌ系積層配線ではサイドエッチングが入りやすくなる。
また、ボトムゲート・チャネルエッチ型のＴＦＴではソース・ドレイン電極上には保護絶縁膜が形成されるのが一般的である。酸化物ＴＦＴの場合、通常ＣＶＤ法を用いて保護絶縁膜（シリコン酸化膜）が形成される。しかし、発明者等の検討によれば、酸化物ＴＦＴの場合、この保護絶縁膜の成膜温度を３００℃以上に上昇させるのは困難である。これは、高温化によって酸化物半導体層から酸素が抜けやすくなるからである。酸化物半導体膜では酸素欠損が生じた後、余剰になった電子がキャリアとしてふるまう。このようになると酸化物ＴＦＴでは初期Ｖｔｈがディプリートしやすい。Ｖｔｈディプリートではパネルに内蔵された周辺回路がある場合、その動作が困難になる。よって酸化物ＴＦＴの保護ＳｉＯ膜の成膜温度としては３００℃以下が好適となることが分かった。
これに対し、ソース・ドレイン配線のカバレッジ性という点では成膜温度は３００℃以上にするのが望ましい。厚膜のソース・ドレイン配線で良好なカバレッジを確保するためには３００℃以上がさらに望ましい。従って、３００℃以下の成膜温度では、Ａｌ系配線材料のサイドエッチング量が大きい場合、保護絶縁膜のカバレッジが不良となり、ソース・ドレイン配線側壁には保護ＳｉＯ膜形成後、“す”が発生しやすくなってしまう。
また、高精細液晶パネルの画素ＴＦＴ上には有機平坦化膜が形成される場合が多い。この有機平坦化膜には通常多量の水分が含まれる。この水分は有機平坦化膜形成後の熱工程によりその一部は画素ＴＦＴ側に拡散する。ソース・ドレイン電極の側壁に“す”が発生している場合、カバレッジ性が良い場合に比べて有機平坦化膜から拡散した水分や水素が酸化物半導体層に到達しやすい。酸化物半導体層はその水分によって導体化し、Ｖｔｈがディプリートしやすくなる。
さらに、Ａｌ系配線材料のドライエッチング時、レジストも一定量はエッチングされる。（但し、対象となる被エッチング膜（この場合はＡｌ系配線材料）よりはエッチングレートは遅い）。このとき、エッチングされたレジストからはカーボン系材料や水素、水分が供給される。また、側壁保護膜の強化を目的としてＣｌ系ガスにＣ系やＣＨ系のガスを添加する場合もある。ドライエッチングでは被エッチング膜の残渣抑制のため、被エッチング膜が削れた直後（ジャストエッチング）の段階でエッチングを終了させず、下地膜が現れた後にもエッチングを一定時間継続する（オーバーエッチング）。このため、その時間では下地膜の酸化物半導体膜はレジストからのカーボン系材料や水素、水分に直接晒されることになる。しかし、例えばＩＧＺＯ膜に代表される酸化物半導体膜に対して炭素や水素は次のような悪影響を及ぼしやすい。
ドライエッチング中のプラズマ下において、炭素は酸素との結合強度が強いことから、レジストや添加ガスから生成された炭素系イオンやラジカルはプラズマからのエネルギーを受け、酸化物半導体中から酸素を引き抜きやすい。これにより、酸化物半導体膜では酸素欠損が生じやすい。従って、酸化物ＴＦＴのＶｔｈがディプリートしやすいという課題が生じる。
また、ボトムゲート・チャネルエッチ型の酸化物ＴＦＴにおいて、そのバックチャネルにＣ系のコンタミネーションが多い場合には、例えばゲートストレスによるＶｔｈシフトが大きくなるなど、ＴＦＴの信頼性が悪化しやすい。
また、水素は酸化物半導体膜を構成する金属元素を還元しやすい性質がある。このため、水素が供給された酸化物半導体膜は導体化しやすくなり、ＴＦＴはＶｔｈがディプリートしやすくなる。
上述したように、Ａｌ系配線材料のドライエッチング直後には腐食対策のため、酸素プラズマによるアッシングによってレジスト除去を通常行う。
このアッシング時、レジスト除去促進のためにアッシング室（装置）のプラズマ生成電力やステージ温度を高くすると、酸素プラズマが強くなることから酸素を供給しているにもかかわらず、酸化物半導体層中の酸素結合が切れやすくなり酸素欠損が発生しやすくなる場合があることが分かった。
また酸素プラズマでアッシングされたレジストはＣＯ２とＨ２Ｏに分解される。このＨ２Ｏが酸化物半導体層に供給されると上述したようにＴＦＴはディプリートしやすくなってしまうことが分かった。
以上の検討の結果、ボトムゲート・チャネルエッチ型の酸化物ＴＦＴにおいて、そのソース・ドレイン電極配線をドライエッチングによって加工するときに、マスクとして有機化合物からなるレジストを使用していることに起因していること、したがって、以上の課題の対策には同ドライエッチング時のマスクとして有機化合物からなるレジスト材料以外のものを適用することが望ましいことが判明した。本発明は上記知見に基づいて生まれたものである。
より具体的には、薄膜トランジスタ、それを用いた表示装置であって、ボトムゲート型のチャネルエッチ型であって、ゲート電極配線、ゲート絶縁膜、チャネル層、ソース・ドレイン電極配線、及び保護絶縁膜を少なくとも有しており、チャネル層は酸化物半導体層からなり、またソース・ドレイン電極配線上には非有機化合物からなるハードマスク層を有していることを特徴とする。
また、ソース電極配線とドレイン電極配線の間に露出している酸化物半導体層上（バックチャネル上）に形成された保護絶縁膜の膜厚よりも、ソース・ドレイン電極配線上に形成されたハードマスク層と保護絶縁膜の合計の膜厚の方が大きい。
また、ソース・ドレイン電極配線はＡｌ系材料からなり、その他金属材料との積層膜とすることもできる。
また、ハードマスク層はシリコン酸化膜（ＳｉＯ膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などが好適である。
また、ソース・ドレイン電極配線は積層膜とすることもできる。
例えばＳｉＯ膜からなるハードマスク層を形成していることから、Ａｌ系材料からなるソース・ドレイン電極をＣｌ系ガスによってドライエッチングする際、有機化合物からなるレジストマスクを非使用としている。よって、パターン密度による側壁保護膜の厚さによる課題を回避できる。さらにＯ２プラズマによるアッシングを行っても（レジスト除去ではなく、Ｃｌ系ガスによる腐食対策として実施するもの）、側壁保護膜の厚さの差が少ないことから、その後のレジスト剥離工程時にサイドエッチング量の差が生じにくい。
また、ハードマスク層を形成したことによって、ハードマスク層とソース・ドレイン電極配線とのサイドエッチング量に差が生じる可能性が発生するが、これに対してはハードマスク層の側壁形状を好適なもの（テーパを寝かす等）に加工しておき、また例えばＳｉＯ膜からなるハードマスク層として（ソース・ドレイン電極配線加工時の）エッチングガスで多少削れる膜質に選択しておけば、好適なドライエッチング条件を適用することにより、ハードマスク層とソース・ドレイン電極配線層のサイドエッチング量の差を小さくすることは可能である。
また、保護絶縁膜の成膜温度として酸化物ＴＦＴに好適な３００℃以下を使用したとしても良好なカバレッジ性能を確保することができる。従って、ソース・ドレイン電極配線の側壁と保護絶縁膜の間に“す”が形成されにくいことから、有機平坦化膜からの水分拡散があったとしても酸化物半導体層の導体化は回避されやすい。
また、ソース・ドレイン電極配線をオーバーエッチ条件で加工したとしても、露出した酸化物半導体層上へのレジストに起因するカーボン系材料や水素、水分の供給は回避される。このため、酸化物ＴＦＴの初期Ｖｔｈがディプリートしにくい。
上述したように、ドライエッチング後のアッシングはＣｌ系ガスの除去が主目的になるので、通常のレジスト除去の場合（例えばフルアッシングの場合）よりも条件を緩和することができる。このため、強い酸素プラズマによる、酸化物半導体層での酸素結合の切断は生じにくくなる。さらにアッシング時にレジスト起因で発生するＣＯ２やＨ２Ｏの発生は回避されることからＴＦＴのディプリートが生じにくい。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表わされる場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本発明の第１の実施例に係る薄膜トランジスタについて図１を用いて説明する。本実施例に係る薄膜トランジスタは、チャネル保護層を有するボトムゲート型ＴＦＴである。絶縁基板１０１の上にはゲート電極配線１０２が形成されており、ゲート電極配線１０２の上部にはゲート絶縁膜１０３を介してチャネル層である酸化物半導体層１０４が形成されている。酸化物半導体層１０４の上にはソース電極配線１０５ａ、ソース電極配線上のハードマスク層１０６ａ、及びドレイン電極配線１０５ｂ、ドレイン電極配線上のハードマスク層１０６ｂが配置されている。更に、酸化物半導体層１０４の表面、及びソース電極配線１０５ａ、ドレイン電極配線１０５ｂ等の側壁や上部を覆って保護絶縁膜１０７が形成されている。
次に、本薄膜トランジスタの製造方法について図２Ａ〜図２Ｆを用いて説明する。先ず、図２Ａに示す構造の製造工程について説明する。絶縁基板１０１を準備し、金属膜をスパッタで成膜する。絶縁基板１０１としては、例えばガラス基板を用いる。あるいはアンダーコート膜としてプラズマＣＶＤ法でシリコン酸化膜（ＳｉＯ膜）やシリコン窒化膜（ＳｉＮ）を形成したガラス基板等を利用可能である。
次いで、ホトリソ・エッチング（ウェット又はドライ）加工により、ゲート電極配線１０２を形成する。ゲート電極配線材料として、例えばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、或いはそれらの積層を用いる。または，本実施例ではＴＦＴ作製の上限温度がトータルプロセスにおいて４００℃以下に下げられることが可能であることから、ＡｌやＣｕ等の低抵抗金属を利用可能である。成膜はスパッタリング法が望ましい。膜厚は配線抵抗が大きくならない程度のものが必要であり、本実施例では２００ｎｍとしているが、例えば５０〜４００ｎｍの範囲の値とすることもできる。
次に、ゲート絶縁膜１０３をプラズマＣＶＤにより成膜する。ゲート絶縁膜１０３としては、シリコン酸化膜（ＳｉＯ膜）が好適であるがシリコン酸窒化膜（ＳｉＯＮ膜）やＳｉＯ膜とＳｉＮ膜の積層等を用いることが可能である。また、ＴＥＯＳ系の膜を用いることもできる。なお、酸化物半導体層１０４側にはＳｉＯ膜を形成するのが望ましい（ＳｉＮ膜中に多量に含まれる水素によって酸化物半導体層１０４が還元されやすくなるのを防ぐため）。ＳｉＯ膜の成膜には，プラズマＣＶＤ法を用いるのが好適である。
ただし、プラズマＣＶＤ法以外の、例えば成膜温度が低い熱ＣＶＤや光ＣＶＤ法等も利用可能である。プラズマＣＶＤ装置としては、平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用することができる。プラズマＣＶＤ法によってＳｉＯ膜を成膜するには、原料ガスとしてＳｉＨ４（モノシラン）、Ｎ２Ｏ（亜酸化窒素）を供給するのが代表的である。さらに成膜時、例えばＡｒ（アルゴン）などのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置能力や基板面積に応じて選択される。プラズマＣＶＤにおけるＲＦ周波数は１３．５６ＭＨｚが代表的であるが、これら以外の周波数を使用することも可能である。ＲＦパワーは装置サイズや基板面積に応じて選択される。
また平行平板型のプラズマＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は、ゲート絶縁膜としての耐圧やＴＦＴの信頼性を確保できる膜質を得るために２００℃以上が好適である。一方、ゲート電極配線１０２がＡｌ等の場合、ヒロックなどの異常が発生するのを抑制するために４００℃以下が望ましい。また成膜圧力については適用するＲＦ周波数や電極仕様に応じて制御される必要がある。また、ゲート絶縁膜１０３の膜厚は、ゲート耐圧を確保し、さらにゲート電極配線１０２の側方端部で膜厚が薄くなることを防止するため、例えば１００ｎｍから４００ｎｍの範囲とすることが望ましい。一方、決められたゲート電圧で必要なドレイン電流を得るために例えば４００ｎｍ以下が望ましい。成膜条件の代表例を以下に示す。
・装置: 平行平板型プラズマＣＶＤ、・ガス流量比:ＳｉＨ４／Ｎ２Ｏ＝１／７５など、・ＲＦ周波数:１３．５６〜２７．１２ＭＨｚ、・ＲＦパワー密度：２Ｗ／ｃｍ２前後、・電極間隔：２０ｍｍ前後、・基板温度:３５０℃、・成膜圧力:１００〜２００Ｐａ
次に、酸化物半導体膜をスパッタにより成膜する。酸化物半導体層１０４としては、アモルファス状態のＩＧＺＯ膜が好適である。ただし、材料ではＩｎ−Ｚｎ系、Ｉｎ−Ｇａ系等の酸化物も利用可能である。また、膜状態として結晶性を有していても構わない。成膜にはスパッタリング法を用いるのが好適である。ただし、可能であればＣＶＤ法でも構わない。スパッタ装置にはＤＣ電源型、ＡＣ電源型どちらも利用可能である。ターゲットにはＩｎ：Ｇａ：Ｚｎ＝１：１：１のものが望ましいが、多少の比率変更は可能である。スパッタ成膜時には、スパッタリングガスとして酸素（Ｏ２）とＡｒを導入する。これらガスの流量や分圧は装置能力や基板面積に応じて選択される。成膜温度は室温で可能であるが、膜質向上のために１００℃程度に昇温するのが望ましい。膜厚は５〜５０ｎｍ。単膜として形成したとき、比抵抗は１Ｅ６〜１Ｅ８（Ω・ｃｍ）が望ましい。成膜条件の代表例を以下に示す。
・装置:ＤＣスパッタ、・Ｏ２分圧：０．０１〜０．１Ｐａ、・パワー密度：０．３〜１Ｗ／ｃｍ２、・基板温度: １００℃
次いで、ホトリソ・エッチング（ウェット）加工により、酸化物半導体層１０４を形成する（ウェットエッチング液はシュウ酸系など）。酸化物半導体層１０４をスパッタ形成直後の膜質からＴＦＴのチャネル層として使用可能な膜質に整えるため、アニールを行う。アニール雰囲気として、大気中、酸素雰囲気中、水蒸気雰囲気中及びそれらと窒素の混合雰囲気中などが望ましい。またアニール温度は４００℃以下が適用可能であるが、アニール効果促進のため、２００℃以上が好適である。
引き続き、酸化物半導体膜１０４上にソース・ドレイン電極配線１０５ａ、１０５ｂとなる金属膜１０５をスパッタにより形成する。金属膜材料として、Ａｌ系（純Ａｌ、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等）及び他金属材料（Ｔｉ、ＴｉＮ、ＴｉＷ等）の積層膜を用いることが可能である。成膜はスパッタリング法が望ましい。膜厚は，材料によるが配線抵抗低減のため１５０〜１０００ｎｍ程度とすればよい。配線幅は１〜５μｍ程度が好適である。
次いで、ソース・ドレイン電極配線となる金属膜１０５の上に、ハードマスク層となる膜１０６を形成する。以上で図２Ａに示す構造を得る。ハードマスク層となる膜１０６としては、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜などの絶縁膜や、Ｗ成分が多いＭｏＷ、ＴｉＮなどの金属膜などが適用可能である。（ハードマスク層１０６ａ、１０６ｂを例えばフッ素系のガスを用いてドライエッチング加工するとき、下地のソース・ドレイン電極配線１０５ａ、１０５ｂ（Ａｌ系配線材料）よりもエッチングレートが大きくなる材料（選択比が大きい材料）、さらに、ソース・ドレイン電極配線１０５ａ、１０５ｂ（Ａｌ系配線材料）を例えばＣｌ系のガスを用いてドライエッチング加工するとき、ソース・ドレイン電極配線１０５ａ、１０５ｂよりも上層のハードマスク層１０６ａ、１０６ｂはエッチングレートが低い材料が望ましい。）
なお、ハードマスク層となるＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜はプラズマＣＶＤ法やスパッタリング法で形成可能である。ＣＶＤ法で形成する場合、原料ガスの１つとして一般的にはシラン系のガス（ＳｉＨ４など）を使用することになるが、シラン系ガスには水素が含まれることから、ハードマスク層形成後の熱工程時、酸化物半導体層に水素が拡散する可能性がある。さらにＳｉＮ膜の場合は原料ガスの１つとしてシラン系のガスに加えてアンモニア（ＮＨ３）を供給する場合が多い。よって、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜中の水素含有量を成膜条件の調整によって低減することが望ましい。また、酸化物半導体層１０４からの酸素脱離を抑制するため、ＣＶＤの場合の成膜温度は３００℃以下が好適である。また、ハードマスク層１０６ａ、１０６ｂは、ソース・ドレイン電極配線１０５ａ、１０５ｂをドライエッチング終了するまでに層として残存している必要があり、この点を考慮して膜１０６の膜質や膜厚を選択する必要がある。例えばＳｉＯと、例えば３００℃以下のプラズマＣＶＤ法を用いて形成したＳｉＯ膜からなるハードマスク層１０６ａ、１０６ｂなど、ソース・ドレイン電極配線材料との選択比があまり大きく取れないときには（選択比２程度）、膜１０６の膜厚として予め少なくとも７５ｎｍ〜５００ｎｍを確保しておくことが望ましい。選択比が１０程度に大きく取れる膜の場合には膜１０６の膜厚は１０ｎｍ程度とすることができる。
引き続き、図２Ｂに示すようにハードマスク層となる膜１０６をパターニングするためのレジストパターン１１１をホトリソグラフィプロセス（レジスト塗布、現像）により形成する。ハードマスク層となる膜１０６の上にレジストパターン１１１を形成したときの平面図を図２Ｆに示す。図２Ｂは図２ＦのＡ−Ａ’での断面図である。
次いで、図２Ｃに示すようにレジストパターン１１１をマスクにして、ハードマスク層となる膜１０６を加工し、ハードマスク層１０６ａ、１０６ｂを形成する。ハードマスク層１０６ａ、１０６ｂが例えばＳｉＯ膜からなる場合、ドライエッチングのガスとしてＣＦ系を供給するのが望ましい。ＣＦ系であれば、ハードマスク層１０６ａ、１０６ｂのオーバーエッチ時間を長くしても、Ａｌ系材料からなるソース・ドレイン電極配線１０５ａ、１０５ｂのエッチングは低く抑えられる。ガス種としてはＣＦ４、Ｃ２Ｆ４、Ｃ３Ｆ８、Ｃ４Ｆ８、ＣＨＦ３などやその組み合わせを供給する。Ｎ２やＡｒなどのキャリアガスを混合させることは可能である。また、ハードマスク層１０６ａ、１０６ｂが例えばＭｏＷ膜からなる場合は、そのドライエッチング時にＳＦ６＋Ｏ２などのガスを供給すればよい。
次に、図２Ｄに示すように、ハードマスク層１０６ａ、１０６ｂ上のレジストパターンをアッシング（第１アッシング）により除去する。この時点でレジストパターンを除去することにより、レジストアッシング時にレジストから発生するＨ２Ｏ等による酸化物半導体への悪影響を抑制することができる。
次いで、図２Ｅに示すように、ハードマスク層１０６ａ、１０６ｂをマスクとして金属膜１０５加工してソース・ドレイン電極配線１０５ａ、１０５ｂを形成する。ドライエッチング用のガスとしてＣｌ系ガスを供給するのが望ましい。Ｃｌ系ガスであれば、ハードマスク層６ａ、６ｂのエッチングは抑制される。ガス種としてはＣｌ２やＣｌ２＋ＢＣｌ３などを供給する。さらにＯ２を混合させる他、Ｎ２やＡｒなどのキャリアガスを混合させることも可能である。レジストによる側壁保護膜形成プロセスに頼ることが難しく、またＣＨ系のガスを多量に添加することも難しいことから、ドライエッチングの条件を工夫しても（低圧化、バイアス増大など）、Ａｌ系配線のサイドエッチング量が大きくなりやすい。
よって、ソース・ドレイン電極配線１０５ａ、１０５ｂの厚膜化を避ける、また後述の図７のようにハードマスク層１０６ａ、１０６ｂに工夫を施す、マスク寸法を本来欲しい配線幅よりも縮小する（パネルのソース・ドレイン電極配線として必要な線幅は１〜５μｍ程度であることから寸法調整が可能である）、ホトリソの露光を調整する等、事前の対策を行うことが望ましい。なお、ドライエッチング後のアッシング（本実施例ではこの時点でレジストパターンは存在しないが、アッシング（第２アッシング）と呼ぶ。なお、アッシングには酸素プラズマを用いたプラズマアッシングと、オゾン、酸素と光を用いる光励起アッシングがある）はＡｌ系配線の腐食対策として残留Ｃｌ系ガスの除去が主目的となるので、通常のレジスト除去の場合（例えばフルアッシングの場合）よりもアッシング条件を緩和することができる。このため、強い酸素プラズマによる、酸化物半導体層での酸素欠損の発生は生じ難くなる。なお、アッシング条件の緩和とは、プラズマアッシングの場合にはプラズマ生成用電力の低減や導入酸素ガス量の低減、光励起アッシングの場合には光強度の低減や導入オゾン・酸素量の低減等である。更に、残留塩素ガス成分を除去する第２アッシングでは、レジストを除去する第１アッシング時にレジスト起因で発生するＣＯ２やＨ２Ｏの発生は回避されることからＴＦＴのディプリートは生じ難い。
引き続き、保護絶縁膜１０７を形成することにより、図１の構造を得ることができる。なお、保護絶縁膜１０７を形成するための原料ガスがＳｉＨ４／Ｎ２Ｏ系のＳｉＯ膜（特に水素や水分の含有量が少なく、屈折率１．４６〜１．４８）が好適である。同ＳｉＯ膜の成膜方法としては各ＣＶＤ法を利用可能であるが、プラズマＣＶＤ法を用いるのが好適であり、その場合、電極構造、キャリアガス、ＲＦ周波数についてはゲート絶縁膜１０３と同様である。電極間距離は安定してプラズマ放電が維持されるように調整される。ただし、原料ガスの流量比、ＲＦパワー、成膜温度、膜厚についてはゲート絶縁膜１０３の成膜時とは変えた方が好都合となる場合が多い。なお、保護絶縁膜を昇温脱離ガス分析（Thermal Desorption Spectroscopy:ＴＤＳ）したとき、水素分子放出量は５×１０２１個／ｃｍ３以下、水分子放出量は３×１０２１個／ｃｍ３以下が望ましい。
（ａ）原料ガスの流量比
酸化物半導体層１０４の水素による還元や導体化を出来るだけ抑制するために、Ｎ２Ｏに比べてＳｉＨ４の流量比は小さい方が望ましい。ただし、屈折率が小さい粗な膜が形成されやすくなるのでＳｉＨ４の流量比が小さすぎるのは望ましくない。また酸化物半導体層１０４の導体化抑制には保護絶縁膜１０７は酸素リッチであることが望ましいが、酸素が過剰になるとＴＦＴの信頼性が悪化しやすくなるという弊害もある。このため、成膜装置サイズ等にもよるが、代表的にはＳｉＨ４：Ｎ２Ｏ＝１：２０〜１：２００程度が望ましい。また、ハードマスク層１０６ａ、１０６ｂがソース・ドレイン電極配線１０５ａ、１０５ｂに対するマスクとしての役割に対し、保護絶縁膜１０７は酸化物半導体層１０４の導体化抑制（外部からの水分、水素の拡散抑制、酸化物半導体層１０４への酸素の供給）が主な目的である。このため、ハードマスク層１０６ａ、１０６ｂと保護絶縁膜１０７のどちらにも例えばシリコン酸化膜を用いた場合、成膜条件の調整により共通の膜質を選択することも可能であるが、ハードマスク層１０６ａ、１０６ｂにはエッチング耐性の高い膜、保護絶縁膜１０７には酸素を供給しやすい膜など、２つの層で目的に応じて膜質を変更することができる。
（ｂ）ＲＦパワー
酸化物半導体層１０４が受けるプラズマダメージを出来るだけ減らすために低い方が望ましい。ただし、低すぎるとＮ２Ｏガスの分解が進まずに水素含有量の多い膜が形成されやすくなるので好ましくない。
（ｃ）成膜温度
酸化物半導体層１０４が受けるダメージを出来るだけ減らすために低い方が望ましい。ただし、低すぎると屈折率の小さい膜や水素・水分の含有量が多い膜が形成されやすくなるので好ましくない。
（ｄ）膜厚
厚い場合、膜中に含まれる水素や水分が増加し、その拡散によってＴＦＴのＶｔｈがディプリートしやすくなる、ゲートストレスに対して弱くなる等の問題が生じやすくなる。その一方、膜厚が薄いとソース・ドレイン電極配線１０５ａ、１０５ｂのカバレッジ不良が生じやすくなり、さらに酸素の供給が少なくなる。このため、ソース・ドレイン電極配線１０５ａ、１０５ｂ等の膜厚にも依るが、保護絶縁膜１０７の膜厚は５０ｎｍ〜５００ｎｍ程度が望ましい（ソース・ドレイン電極配線１０５ａ、１０５ｂの膜厚以上ができれば望ましい）。
以上から、成膜条件の代表例を以下に示す。
・装置:平行平板型プラズマＣＶＤ、・ガス流量比:ＳｉＨ４／Ｎ２Ｏ ＝１／１００など、・ＲＦ周波数:１３．５６〜２７．１２ＭＨｚ、・ＲＦパワー密度：０．５〜１．５Ｗ／ｃｍ２、・電極間隔：３００ｍｍ前後、・基板温度:１５０〜３００℃、・成膜圧力:１００〜２００Ｐａ
さらに、保護絶縁膜１０７の成膜時に、酸化物半導体層１０４のバックチャネルを酸化させるために、Ｎ２ＯやＯ２によるプラズマ処理を追加することも可能である。この処理条件としては、ＳｉＨ４は導入せずに（導入するにしても出来るだけ少なくして）、それ以外の条件は上記ＳｉＯ成膜時と同様な条件とすればよい。あるいは、プラズマを立てずに、ただＮ２ＯやＯ２を流すだけという方法もあり得る。
さらに、ＳｉＯ膜に積層して、水分の透過性（吸湿性）が低く、屈折率が大きい膜を形成するためにＳｉＯＮ膜やＳｉＮ膜を積層することができる。ＳｉＮ膜の場合、その膜厚は１００ｎｍ程度が望ましい。（ＳｉＮ膜中には多量の水素が含まれやすいことから２５０ｎｍ以上の厚膜化は回避するのが望ましい。）
なお、本実施例においては、ソース電極配線とドレイン電極配線の間に露出している酸化物半導体層１０４の上（バックチャネル上）に形成された保護絶縁膜１０７の膜厚は、ソース・ドレイン電極配線上に形成されたハードマスク層１０６ａ、１０６ｂと保護絶縁膜１０７の合計の膜厚よりも小さくなる。
図１に示す保護絶縁膜１０７が形成された絶縁基板１０１の上に有機平坦化膜を形成し、ＴＦＴ特性を評価した結果、初期Ｖｔｈディプリートの発生は見られなかった。また、Ｖｔｈシフトの現象は認められなかった。
本実施例で示した薄膜トランジスタを表示装置へ適用した例について図３を用いて説明する。図３は本発明の第１の実施例に係る薄膜トランジスタを含むＩＰＳ表示モードの液晶表示装置の要部断面図である。ＴＦＴを形成した基板上にコモン電極１２２と画素電極１２４を設けており、これらを利用して電界を印加することにより、基板と平行方向で液晶分子の配向を変化させる。現在のスマートフォンやタブレット端末では、視角特性が良好であることからＩＰＳ表示モードが標準的に用いられている。ＴＦＴを形成した後、保護絶縁膜１０７上に例えば有機樹脂からなる有機平坦化膜１２１を形成している。この後、ドレイン電極１０５ｂの有機平坦膜１２１上にはコンタクトホールを形成する。
次に、例えば膜厚５０〜１００ｎｍのＩＴＯ膜からなるコモン電極１２２を加工形成している。次いで、コモン電極１２２と同電極が形成されていない有機平坦化膜１２１上には容量絶縁膜１２３を形成している。容量絶縁膜１２３は比誘電率が高いＳｉＮ膜が好適である。また膜厚は画素サイズにもよるが１０〜３００ｎｍを用いることが可能である。容量絶縁膜１２３上の画素形成領域には例えば膜厚５０〜１００ｎｍのＩＴＯ膜からなる画素電極１２４を加工形成している。この後、画素電極１２４上に配向膜１２５を形成する。次いで、ブラックマトリクス（ＢＭ）層１３１、カラーフィルタ層１３２、配向膜１３３からなる対向基板を形成して、ＴＦＴ形成基板と張り合わせる。これに液晶１４１を封入すると、図３に示す液晶表示装置が完成する。なお、図１０に表示装置の全体概略図を示す。表示装置１００は、表示部１８０と駆動回路部１９０とを有する。本実施例のＴＦＴを適用することによりＶｔｈディプリートやΔＶｔｈシフトが抑制されていることから、液晶パネルでは表示ムラ等が発生しにくくなる。なお、図３ではＴＦＴとしては図１に示した構成のものが適用されているが、他の実施例に示したＴＦＴが適用されていてもよい。また、ＩＰＳ表示モードに限らず、他の表示モードの液晶表示装置にも適用可能である。
本実施例で示した薄膜トランジスタを表示装置へ適用した他の例について図４を用いて説明する。図４は本発明の第１の実施例に係る薄膜トランジスタを含む有機ＥＬ表示装置（ＯＬＥＤ）の要部断面図である。ＴＦＴを形成した後、保護絶縁膜１０７上に例えば有機樹脂からなる有機平坦化膜１５１を形成し、この後、ドレイン電極配線１０５ｂの形成領域にコンタクトホールを設けている。ここには、例えばＡｌ膜からなる画素電極１５２を形成している。なお、画素電極１５２には反射金属膜や透明電極を用いることが可能であり、膜厚は例えば１００ｎｍが好適である。画素電極１５２上に、ＯＬＥＤの電荷輸送層１５３、発光層１５４、電荷輸送層１５５を蒸着法などにより形成している。さらに、透明導電膜からなる上部電極１５６を蒸着やスパッタリング法などで形成してから封止膜１５７を形成すると、図４に示すＯＬＥＤ表示装置が完成する。本実施例のＴＦＴを適用することによりＶｔｈディプリートやΔＶｔｈシフトが抑制されていることから、液晶パネルでは表示ムラ等が発生しにくくなる。なお、図４ではＴＦＴとしては図１に示した構成のものが適用されているが、他の実施例に示したＴＦＴが適用されていてもよい。
以上、本実施例によれば、Ｖｔｈディプリート初期Ｖｔｈディプリート及びＶｔｈシフトを抑制可能なボトムゲート・チャネルエッチ型薄膜トランジスタ及び表示ムラが低減された表示装置を提供することができる。
本発明の第２の実施例に係る薄膜トランジスタについて図５を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
図５において、酸化物半導体層１０４とソース・ドレイン電極配線１０５ａ、１０５ｂの間に、ソース電極配線のコンタクト層１６１ａとドレイン電極配線のコンタクト層として１６１ｂを形成している。これらコンタクト層１６１ａ、１６１ｂの材料としては、Ｔｉ、ＴｉＮなどが好適である（Ｃｌ系のガスでドライエッチングされやすい材料）。コンタクト層１６１ａ、１６１ｂとソース・ドレイン電極配線１０５ａ、１０５ｂは、スパッタリング法で連続成膜できれば好適である。膜厚は、酸化物半導体層１０４の膜厚に応じて５ｎｍ〜１００ｎｍを選択することが可能である。
図５に示す保護絶縁膜１０７が形成された絶縁基板上に有機平坦化膜を形成し、ＴＦＴ特性を評価した結果、初期Ｖｔｈディプリートの発生は見られなかった。また、Ｖｔｈシフトの現象は認められなかった。
また、本実施例に係る薄膜とランジスタを図３及び図４に示す表示装置に適用した結果、表示ムラが抑制された表示装置を得ることができた。
本実施例によれば、実施例１と同様の効果を得ることができる。また、Ｔｉ系材料からなるコンタクト層１６１ａ、１６１ｂを適用することにより、酸化物半導体層１０４とソース・ドレイン電極配線１０５ａ、１０５ｂの接触抵抗が低下し、ＴＦＴの移動度向上やオン電流増大が可能となる。
本発明の第３の実施例に係る薄膜トランジスタについて図６を用いて説明する。なお、実施例１又は２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
図６において図５と異なる点は、ソース・ドレイン電極配線１０５ａ、１０５ｂとハードマスク層１０６ａ、１０６６ｂの間に、それぞれ反射防止層１７１ａ、１７１ｂを形成している点にある。これら反射防止層１７１ａ、１７１ｂの材料としては、Ｔｉ、ＴｉＮなどが好適である（Ｃｌ系のガスでドライエッチングされやすい材料）。反射防止層１７１ａ、１７１ｂはソース・ドレイン電極配線１０５ａ、１０５ｂとスパッタリング法で連続成膜できれば好適である。膜厚は、酸化物半導体層１０４の膜厚に応じて５ｎｍ〜１００ｎｍを選択することが可能である。膜厚は５ｎｍ〜１００ｎｍを選択することが可能である。
図６に示す保護絶縁膜１０７が形成された絶縁基板上に有機平坦化膜を形成し、ＴＦＴ特性を評価した結果、初期Ｖｔｈディプリートの発生は見られなかった。また、Ｖｔｈシフトの現象は認められなかった。
また、本実施例に係る薄膜とランジスタを図３及び図４に示す表示装置に適用した結果、表示ムラが抑制された表示装置を得ることができた。
本実施例によれば、実施例１、２と同様の効果を得ることができる。また、Ｔｉ系材料からなる反射防止層１７１ａ、１７１ｂを適用することにより、ホトリソ露光時に照射光と下層膜からの反射光による定在波の発生が抑制され、ソース・ドレイン電極配線１０５ａ、１０５ｂの加工精度の向上を図ることができる。
本発明の第４の実施例に係る薄膜トランジスタについて図７を用いて説明する。なお、実施例１乃至３の何れかに記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
図７において図１と異なる点は、ハードマスク層１０６ａ、１０６ｂの端部（ソース・ドレイン電極配線の側壁側）においてテーパを寝かせて加工している点にある（順テーパ角度として３０〜７０°）。これにより、ハードマスク層とソース・ドレイン電極配線とのサイドエッチング量に差が生じるような場合であっても、テーパ角度を調整することによりサイドエッチング量の差を小さくすることが可能となる。
図７に示す保護絶縁膜１０７が形成された絶縁基板上に有機平坦化膜を形成し、ＴＦＴ特性を評価した結果、初期Ｖｔｈディプリートの発生は見られなかった。また、Ｖｔｈシフトの現象は認められなかった。
また、本実施例に係る薄膜とランジスタを図３及び図４に示す表示装置に適用した結果、表示ムラが抑制された表示装置を得ることができた。
本実施例によれば、実施例１と同様の効果を得ることができる。また、ハードマスク層１０６ａ、１０６ｂとして例えばＳｉＯ膜を適用すれば、ソース・ドレイン電極配線１０５ａ、１０５ｂのドライエッチング時に供給するＣｌ系のガスによってエッチングが進む（Ａｌ系材料に比べればエッチングレートは遅い）。ハードマスク層１０６ａ、１０６ｂ側壁のテーパを寝かして加工することによって側壁部では膜厚が薄くなることから、Ｃｌ系ガスでのエッチング時にエッチングされる。これにより、ハードマスク層１０６ａ、１０６ｂとソース・ドレイン電極配線１０５ａ、１０５ｂのサイドエッチング量の差を小さくすることが可能である。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
１００…表示装置、１０１…絶縁基板、１０２…ゲート電極配線、１０３…ゲート絶縁膜、１０４…酸化物半導体層、１０５…ソース・ドレイン電極配線用金属膜、１０５ａ…ソース電極配線、１０５ｂ…ドレイン電極配線、１０６…ハードマスク層となる膜、１０６ａ…ソース電極配線上のハードマスク、１０６ｂ…ドレイン電極配線上のハードマスク、１０７…保護絶縁膜、１１１…レジストパターン、１２１…有機平坦化膜、１２２…コモン電極、１２３…容量絶縁膜、１２４…画素電極、１２５…配向膜、１３１…ブラックマトリクス（ＢＭ）層、１３２…カラーフィルタ層、１３３…配向膜、１４１…液晶、１５１…有機平坦化膜、１５２…画素電極、１５３…電荷輸送層、１５４…発光層、１５５…電荷輸送層、１５６…上部電極、１５７…封止膜、１６１ａ…ソース電極配線のコンタクト層、１６１ｂ…ドレイン電極配線のコンタクト層、１７１ａ…ソース電極配線上の反射防止層、１７１ｂ…ドレイン電極配線上の反射防止層、１８０…表示部、１９０…駆動回路部、２０１…第１層間膜、２０２…第２層間膜、２０３…コンタクトプラグの下側部分、２０４…コンタクトプラグの上側部分、２０９…下側ＴｉＮ／Ｔｉ膜、２１０…ＡｌＣｕ膜、２１１…上側ＴｉＮ／Ｔｉ膜、２１２…側壁保護膜、２１３…ＳｉＯ２層（ハードマスク）、３０１…絶縁基板、３０２…ゲート電極配線、３０３…ゲート絶縁膜、３０４…酸化物半導体層、３０５ａ…ソース電極配線、３０５ｂ…ドレイン電極配線、３０７…保護絶縁膜、３２１…有機平坦化膜、３６１ａ…ソース電極配線のコンタクト層、３６１ｂ…ドレイン電極配線のコンタクト層、３７１ａ…ソース電極配線上の反射防止層、３７１ｂ…ドレイン電極配線上の反射防止層、３８１…す（鬆）。

Claims (12)

  1. チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
    基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる酸化物半導体層と、
    前記酸化物半導体層の一端上部まで延伸して形成されたソース電極配線と前記ソース電極配線の加工用の第１ハードマスク層との積層膜と、
    前記酸化物半導体層の他端上部まで延伸して形成されたドレイン電極配線と前記ドレイン電極配線の加工用の第２ハードマスク層との積層膜と、
    前記第１ハードマスク層の上面、前記ソース電極配線の側面、前記酸化物半導体層の上面、前記第２ハードマスク層の上面、前記ドレイン電極配線の側面を覆って形成された保護絶縁膜と、を備え、
    前記保護絶縁膜は、ＴＤＳ分析において水素分子放出量は５×１０ ２１ 個／ｃｍ ３ 以下、水分子放出量は３×１０ ２１ 個／ｃｍ ３ 以下であることを特徴とする薄膜トランジスタ。
  2. チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
    基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる酸化物半導体層と、
    前記酸化物半導体層の一端上部まで延伸して形成されたソース電極配線と前記ソース電極配線の加工用の第１ハードマスク層との積層膜と、
    前記酸化物半導体層の他端上部まで延伸して形成されたドレイン電極配線と前記ドレイン電極配線の加工用の第２ハードマスク層との積層膜と、
    前記第１ハードマスク層の上面、前記ソース電極配線の側面、前記酸化物半導体層の上面、前記第２ハードマスク層の上面、前記ドレイン電極配線の側面を覆って形成された保護絶縁膜と、を備え、
    前記酸化物半導体層と前記ソース電極配線との間、及び前記酸化物半導体層と前記ドレイン電極配線との間には、コンタクト層が形成され、
    前記ソース電極配線と前記第１ハードマスク層との間、及び前記ドレイン電極配線と前記第２ハードマスク層との間には、それぞれ反射防止層が形成されていることを特徴とする薄膜トランジスタ。
  3. チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
    基板と、前記基板上に形成されたゲート電極配線と、前記ゲート電極配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる酸化物半導体層と、
    前記酸化物半導体層の一端上部まで延伸して形成されたソース電極配線と前記ソース電極配線の加工用の第１ハードマスク層との積層膜と、
    前記酸化物半導体層の他端上部まで延伸して形成されたドレイン電極配線と前記ドレイン電極配線の加工用の第２ハードマスク層との積層膜と、
    前記第１ハードマスク層の上面、前記ソース電極配線の側面、前記酸化物半導体層の上面、前記第２ハードマスク層の上面、前記ドレイン電極配線の側面を覆って形成された保護絶縁膜と、を備え、
    前記第１ハードマスク層及び前記第２ハードマスク層の端部は、３０〜７０°の順テーパ角度を有することを特徴とする薄膜トランジスタ。
  4. 請求項１乃至３のいずれか１項に記載の薄膜トランジスタにおいて、
    前記酸化物半導体層上の前記保護絶縁膜の厚さは、前記ソース電極配線の上部に形成された前記第１ハードマスク層と前記保護絶縁膜との厚さの合計よりも薄いことを特徴とする薄膜トランジスタ。
  5. 請求項１乃至３のいずれか１項に記載の薄膜トランジスタにおいて、
    前記ソース電極配線及び前記ドレイン電極配線は、Ａｌ系金属で構成されていることを特徴とする薄膜トランジスタ。
  6. 請求項１乃至３のいずれか１項に記載の薄膜トランジスタにおいて、
    前記第１及び前記第２ハードマスク層は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＭｏＷ、或いはＴｉＮで構成されていることを特徴とする薄膜トランジスタ。
  7. 表示領域と駆動回路部とを備えた表示装置において、
    前記表示領域には請求項１乃至３のいずれか１項に記載の薄膜トランジスタが配置されており、前記保護絶縁膜上には有機平坦化膜が形成されていることを特徴とする表示装置。
  8. 請求項７記載の表示装置において、
    前記表示領域は液晶とカラーフィルタとを含むことを特徴とする表示装置。
  9. 請求項７記載の表示装置において、
    前記表示領域は発光層と電荷輸送層とを含むことを特徴とする表示装置。
  10. チャネル層に酸化物半導体層を用いるボトムゲート・チャネルエッチ型の薄膜トランジスタにおいて、
    ゲート電極配線と、前記ゲート電極配線を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極配線上に形成されたチャネル層となる酸化物半導体層とを有する基板上に、Ａｌ系金属膜を形成する工程と、
    前記Ａｌ系金属膜上にハードマスク膜を形成する工程と、
    前記ハードマスク膜上にソース電極配線及びドレイン電極配線形成用のパターンを有するレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記ハードマスク膜をエッチングしてソース電極配線パターンに対応する第１ハードマスク層と、ドレイン電極配線パターンに対応する第２ハードマスク層とを形成する工程と、
    前記レジストパターンを除去する第１アッシング工程と、
    前記第１ハードマスク層と前記第２ハードマスク層をマスクとし、前記Ａｌ系金属膜を塩素系ガスを用いてドライエッチングし、ソース電極配線とドレイン電極配線とを形成すると共に、前記酸化物半導体層を露出する工程と、
    前記ドライエッチング後、残留塩素ガス成分を除去する第２アッシング工程と、
    前記ソース電極配線側壁、前記酸化物半導体層表面、前記ドレイン電極配線側壁を覆うように保護絶縁膜を形成する工程と、を経て製造されることを特徴とする薄膜トランジス
    タ。
  11. 請求項１０記載の薄膜トランジスタにおいて、
    前記保護絶縁膜は、ＳｉＨ ４ ガスとＮ ２ Ｏガスとを用い、基板温度が１５０℃〜３００℃の範囲で形成されることを特徴とする薄膜トランジスタ。
  12. 請求項１０記載の薄膜トランジスタにおいて、
    前記ドライエッチング後のアッシングは、前記レジストパターンのアッシングに比べて緩和された条件で行われることを特徴とする薄膜トランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015001024T5 (de) * 2014-02-28 2016-12-22 Semiconductor Energy Laboratory Co., Ltd. Eine Halbleitervorrichtung, eine Anzeigevorrichtung, die die Halbleitervorrichtung umfasst, ein Anzeigemodul, das die Anzeigevorrichtung umfasst und ein elektronisches Gerät, das die Halbleitervorrichtung, die Anzeigevorrichtung oder das Anzeigemodul umfasst
KR20150137214A (ko) * 2014-05-28 2015-12-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
KR102280449B1 (ko) * 2015-01-19 2021-07-23 삼성디스플레이 주식회사 산화물 박막트랜지스터의 제조방법
US9871060B2 (en) * 2015-02-16 2018-01-16 Kabushiki Kaisha Toshiba Semiconductor light emitting device
CN104952791A (zh) * 2015-06-26 2015-09-30 深圳市华星光电技术有限公司 Amoled显示器件的制作方法及其结构
JP6457896B2 (ja) * 2015-07-09 2019-01-23 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
US9716135B2 (en) * 2015-07-24 2017-07-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic thin film transistor array substrate and fabrication method thereof
CN105655257A (zh) * 2016-01-13 2016-06-08 深圳市华星光电技术有限公司 薄膜晶体管结构的制造方法
CN106449519B (zh) * 2016-10-14 2019-05-24 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、显示装置
CN107464850B (zh) * 2017-08-01 2020-05-15 上海天马微电子有限公司 一种薄膜晶体管及其制造方法、显示面板和显示装置
KR102430705B1 (ko) * 2017-10-30 2022-08-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP7327940B2 (ja) * 2019-01-10 2023-08-16 株式会社ジャパンディスプレイ 半導体装置及び表示装置
CN110098259A (zh) * 2019-04-10 2019-08-06 深圳市华星光电技术有限公司 非晶硅薄膜晶体管及其制作方法
CN112466931A (zh) 2020-11-27 2021-03-09 Tcl华星光电技术有限公司 电极结构及其制备方法、薄膜晶体管
CN115732571A (zh) * 2021-08-31 2023-03-03 福州京东方光电科技有限公司 金属氧化物薄膜晶体管及其制备方法、显示面板
CN113964191B (zh) * 2021-10-20 2023-06-23 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526996B1 (en) * 2000-06-12 2003-03-04 Promos Technologies, Inc. Dry clean method instead of traditional wet clean after metal etch
WO2005024950A1 (ja) * 2003-09-05 2005-03-17 Fujitsu Limited 半導体装置及びその製造方法
US7169637B2 (en) * 2004-07-01 2007-01-30 Sharp Laboratories Of America, Inc. One mask Pt/PCMO/Pt stack etching process for RRAM applications
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
WO2008149873A1 (en) * 2007-05-31 2008-12-11 Canon Kabushiki Kaisha Manufacturing method of thin film transistor using oxide semiconductor
JP5303119B2 (ja) * 2007-06-05 2013-10-02 株式会社ジャパンディスプレイ 半導体装置
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5258467B2 (ja) 2008-09-11 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101337195B1 (ko) * 2008-10-10 2013-12-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법, 이를 구비한액정표시장치
CN102640293B (zh) * 2009-11-27 2015-07-22 株式会社半导体能源研究所 半导体器件
WO2011068066A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5547995B2 (ja) * 2010-03-11 2014-07-16 株式会社ジャパンディスプレイ 表示装置およびその製造方法
JP5530794B2 (ja) * 2010-04-28 2014-06-25 株式会社日立ハイテクノロジーズ 真空処理装置及びプラズマ処理方法
CN102870221B (zh) * 2010-06-08 2014-03-26 夏普株式会社 薄膜晶体管基板、具有它的液晶显示装置和薄膜晶体管基板的制造方法
US9246010B2 (en) * 2010-07-14 2016-01-26 Sharp Kabushiki Kaisha Thin film transistor substrate
US9437743B2 (en) * 2010-10-07 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Thin film element, semiconductor device, and method for manufacturing the same
KR101630022B1 (ko) * 2010-12-27 2016-06-13 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2013004606A (ja) 2011-06-14 2013-01-07 Rohm Co Ltd 半導体装置およびその製造方法
JP6194140B2 (ja) * 2012-02-23 2017-09-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI593025B (zh) * 2013-01-30 2017-07-21 半導體能源研究所股份有限公司 氧化物半導體層的處理方法
US10566455B2 (en) * 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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