CN102640293B - 半导体器件 - Google Patents

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Abstract

经受脱水或脱氢的步骤和添加氧的步骤以使得载流子浓度小于1×1012 /cm3的本征或基本上本征半导体用于其中形成沟道区的绝缘栅晶体管的氧化物半导体层。氧化物半导体层中形成的沟道的长度设置为0.2μm至3.0μm(包括两端)，以及氧化物半导体层和栅绝缘层的厚度分别设置为15nm至30nm(包括两端)和20nm至50nm(包括两端)或者分别为15nm至100nm(包括两端)和10nm至20nm(包括两端)。因此，能够抑制短沟道效应，并且阈值电压的变化量在上述沟道长度的范围之内能够小于0.5V。

Description

半导体器件
技术领域
本发明涉及包括氧化物半导体的绝缘栅晶体管。
背景技术
近年来，使用在具有绝缘表面的衬底之上形成的半导体薄膜(厚度大约为数纳米至数百纳米)来形成绝缘栅晶体管的技术已经引起关注。绝缘栅晶体管广泛应用于诸如IC和电光装置之类的电子装置，并且已经预计特别是作为图像显示装置的开关元件迅速发展。各种金属氧化物存在并且用于各种应用。氧化铟是众所周知的材料，并且用作液晶显示器等所需的透明电极材料。
一些金属氧化物具有半导体特性。具有半导体特性的这类金属氧化物的示例包括氧化钨、氧化锡、氧化铟和氧化锌。其中具有半导体特性的这种金属氧化物用于沟道形成区的绝缘栅晶体管是已知的(专利文献1和2)。
[参考文献]
[专利文献1] 日本已发表专利申请No. 2007-123861。
[专利文献2] 日本已发表专利申请No. 2007-096055。
发明内容
包括氧化物半导体的元件具有较高的场效应迁移率，并且因而能够不仅应用于显示装置的像素的开关元件，而且还应用于驱动器电路。此外，包括氧化物半导体的元件还能够应用于常规地包括诸如存储器元件或图像拾取装置之类的体晶体管（bulk transistor）的装置。
对于任何用途，预期根据高精度或高集成化的元件的尺寸的减小，并且尺寸减小的极限需要考虑与结构相结合的因素、例如短沟道效应以及材料的性质和物理处理技术所引起的问题来确定。
本发明的一个实施例的目的是提供一种具有有利电特性的绝缘栅晶体管，其中能够最大程度地抑制短沟道效应。
按照本发明的一个实施例，经过了脱水或脱氢的步骤以及添加氧的步骤的高度纯化氧化物半导体用于其中形成沟道区的绝缘栅晶体管的氧化物半导体层。
按照本发明的一个实施例的氧化物半导体是一种半导体，该半导体通过将作为电子施主(施主)的杂质降低到最小来成为本征或基本上本征，并且具有比硅半导体要大的能隙。具体来说，氧化物半导体的能隙为2 eV或以上，优选地为2.5 eV或以上，更优选地为3 eV或以上。
也就是说，本发明的一个实施例是其中使用氧化物半导体来形成沟道区的绝缘栅晶体管。在氧化物半导体中，去除氧化物半导体中包含的氢或OH基，使得氧化物半导体中的氢的浓度为5×1019 /cm3或更小、优选地为5×1018 /cm3或更小、更优选地为5×1017 /cm3或更小、进一步更优选地为1×1016 /cm3或更小作为通过二次离子质谱(SIMS)所测量的最小值，以及载流子浓度小于1×1012 /cm3、优选地小于1×1011 /cm3、更优选地小于或等于1.45×1010 /cm3（这是硅的本征载流子浓度）。在一般使用的砷化硅或镓中，即使施主或受主的浓度充分降低，也无法实现这种极低的载流子浓度。那是因为砷化硅和镓的能隙分别略大于1 eV，并且通过这种等级的能隙，因大约室温下的热激发而生成载流子。此外，在诸如碳化硅和氮化镓之类的宽带隙半导体中，存在因热激发而生成的明显极少的载流子；但是，晶体缺陷、局部的化学计算差等引起载流子的生成。因此，在这种半导体材料中，无法实现极低的载流子浓度，除非半导体材料具有带极少缺陷的理想晶体。换言之，本发明的一个实施例中使用的氧化物半导体能够仅通过具有能隙为2 eV或以上、优选地为2.5 eV或以上、更优选地为3 eV或以上的特性以及没有因晶体缺陷等而引起的载流子的特性来具有其载流子浓度，这些特性是氧化物半导体特有的特性。按照本发明人的发现，在许多氧化物半导体中，特别是在包含锌的氧化物半导体中，杂质没有变成施主或受主，其中有些例外、例如氢、氧和氮，并且氢的离子化速率相当低。已知的是，载流子由这些氧化物半导体中的氧空位(氧缺陷)来生成，并且氧空位能够通过适当的热处理来消除。也就是说，按照本发明的一个实施例，具有以上所述的这种极低载流子浓度的本征或基本上本征半导体能够通过将氧化物半导体中的氢的浓度设置成上述等级并且然后通过氧气氛中的热处理填充氧空位(氧缺陷)来得到。
按照上述方式经过高度纯化的氧化物半导体用于绝缘栅晶体管的沟道形成区，由此绝缘栅晶体管具有常截止的电特性；因此，当漏极电压为1 V至10 V的范围之内的给定电压时，截止电流(当栅极与源极之间的电压为0 V或更小时在源极与漏极之间流动的电流)能够为1×10-13 A或更小，或者截止电流密度(通过将截止电流除以绝缘栅晶体管的沟道宽度所得到的数值)能够为100 aA/μm(aA：毫微安，毫微表示10-18倍)或更小、优选地为10 aA/μm或更小、更优选地为1 aA/μm或更小。
虽然极低的截止电流特性能够如上所述来得到，但是耗尽层可能延伸，并且因而短沟道效应易于发生，因为沟道形成区使用具有极低载流子浓度的这种本征或基本上本征半导体来形成。具体来说，本发明的一个实施例中所处理的氧化物半导体具有以上指出的极低载流子浓度；因此，甚至在具有从一般知识尚未被认为引起短沟道效应的充分长的沟道长度的绝缘栅晶体管中，短沟道效应也发生。但是，这种事实尚未被完全研究。本发明人已经发现，由于鉴于该事实的研究，有效的是优化氧化物半导体层和栅绝缘层的厚度以抑制这种短沟道效应。按照本发明的一个实施例，在沟道长度为0.2 μm至3.0 μm(包括两端)的绝缘栅晶体管中，因短沟道效应引起的阈值电压的变化量(ΔVth)的最大值能够抑制为小于0.5 V、优选地为0.25 V或更小、更优选地为0.1 V或更小。
本说明书中公开的本发明的一个实施例是一种绝缘栅晶体管，其中包括：栅电极层；栅绝缘层，与栅电极层重叠；氧化物半导体层，隔着栅绝缘层与栅电极层重叠；源电极和漏电极层，与氧化物半导体层的部分重叠；以及氧化物绝缘层，与氧化物半导体层相接触。氧化物半导体层的载流子浓度小于1×1012/cm3。在氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm(包括两端)。氧化物半导体层的厚度为15 nm至30 nm(包括两端)。栅绝缘层的厚度为20 nm至50 nm(包括两端)。
本说明书中公开的本发明的另一个实施例是一种绝缘栅晶体管，其中包括：栅电极层；栅绝缘层，与栅电极层重叠；氧化物半导体层，隔着栅绝缘层与栅电极层重叠；源电极和漏电极层，与氧化物半导体层的部分重叠；以及氧化物绝缘层，与氧化物半导体层相接触。氧化物半导体层的载流子浓度小于1×1012/cm3。在氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm(包括两端)。氧化物半导体层的厚度为15 nm至100 nm(包括两端)。栅绝缘层的厚度为10 nm至20 nm(包括两端)。
本发明的一个实施例的目的是通过上述结构来实现如下方面。阈值电压的变化量(ΔVth)的最大值小于0.5 V、优选地为0.25 V或更小、更优选地为0.1 V或更小。为了将ΔVth抑制到0.25 V或更小，优选的是将栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm至50 nm(包括两端)或者分别为20 nm至50 nm(包括两端)和15 nm或更小。为了将ΔVth抑制到0.1 V或更小，优选的是将栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm或更小。
在上述结构中，绝缘栅晶体管的栅电极层能够使用包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者这些膜的两个或更多的叠层（stack）来形成。
源电极层和漏电极层可使用任意能够用于栅电极层的金属元素来形成，或者可形成为具有一种结构，其中铬、钽、钛、钼、钨等的高熔点金属层在铝、铜等的金属层之上和/或之下形成。在使用铝的情况下，添加了诸如硅、钛、钽、钨、钼、铬、钕或钇之类的防止铝膜中的小丘和须（hillock and whisker）的生成的元素的铝材料可用来代替纯铝。
作为栅绝缘层，能够使用氧化硅、氧氮化硅（silicon oxynitride）、氮氧化硅（silicon nitride oxide）、氮化硅、氧化铝、氧化铪、氧化钽等中的任意的单层膜或层叠膜（laminate film）。
在上述结构中，绝缘栅晶体管包括氧化物半导体层之上的氧化物绝缘层，并且氧化物绝缘层可使用以氧化硅膜、氮氧化硅膜、氧化铝膜或氧氮化铝膜为代表的无机绝缘膜来形成。
注意，作为氧化物半导体层，能够使用由InMO3(ZnO)m(m＞0)所表示的薄膜。在这里，M表示从Ga、Al、Mn和Co中所选的一种或多种金属元素。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
通过形成具有上述结构的绝缘栅晶体管，甚至在本征或基本上本征半导体用于沟道形成区的情况下，也能够最大程度地抑制短沟道效应，并且在沟道长度的上述范围中，阈值电压的变化量的最大值能够抑制为小于0.5 V。
注意，在本说明书中，半导体器件表示能够通过利用半导体特性来起作用的一般装置，并且电光装置、半导体电路和电子装置都是半导体器件。
按照本发明的一个实施例，甚至在包括本征或基本上本征高度纯化氧化物半导体层、具有沟道长度较短的结构的绝缘栅管中，也能够通过适当设置氧化物半导体和栅绝缘层的厚度来抑制短沟道效应。
附图说明
图1是示出按照本发明的一个实施例的晶体管的截面图；
图2A至图2E是示出按照本发明的一个实施例的制造过程的截面图；
图3示出包括氧化物半导体的绝缘栅晶体管的VG-ID特性；
图4A和图4B是包括氧化物半导体的绝缘栅晶体管的照片；
图5A和图5B示出包括氧化物半导体的绝缘栅晶体管的VG-ID特性(温度特性)；
图6是包括氧化物半导体的反交错（inverted-staggered）绝缘栅晶体管的纵向截面图；
图7A和图7B是与沿图6的A-A’所截取的截面对应的能带图(示意图)；
图8A和图8B是与沿图6的B-B’所截取的截面对应的能带图(示意图)；图8A示出将正电位(VG＞0)提供给栅极(G1)的状态，以及图8B示出将负电位(VG＜0)提供给栅极(G1)的状态；
图9示出真空能级、金属的功函数(φM)和氧化物半导体的电子亲合势(χ)之间的关系；
图10示出用于科学计算的绝缘栅晶体管的结构模型；
图11A至图11D示出通过由科学计算来计算阈值电压所得到的结果；
图12A和图12B示出电子装置；
图13A和图13B示出电子装置；
图14A和图14B示出电子装置；
图15是示出按照本发明的一个实施例的晶体管的截面图；
图16示出按照本发明的一个实施例的晶体管的VG-ID特性；
图17是比较按照本发明的一个实施例的晶体管的阈值电压和科学计算结果的图表。
具体实施方式
将参照附图来描述实施例和示例。注意，本发明并不局限于以下描述，并且本领域的技术人员将易于理解，本发明的模式和细节能够通过各种方式来修改，而没有背离本发明的精神和范围。因此，本发明不应当被理解为局限于实施例和示例的以下描述。注意，在以下所述的本发明的结构中，相同部分或者具有相似功能的部分在不同附图中由相同的参考标号来表示，并且省略其描述。
(实施例1)
在这个实施例中，所述的将是按照本发明的一个实施例的绝缘栅晶体管的结构以及绝缘栅晶体管的制造方法。
在这个实施例中，以反交错绝缘栅晶体管为例，并且图1示出其结构。注意，该结构并不局限于反交错结构，而是可采用其它底接触结构、顶栅结构等的任一个。
图1所示的绝缘栅晶体管在衬底400之上包括栅电极层421、栅绝缘层402、氧化物半导体层404、源电极层445a、漏电极层445b、氧化物绝缘层427以及用作保护膜的绝缘层428。
另外，图1中的“L”表示在氧化物半导体层404中形成的沟道区的沟道长度，并且通过源电极层445a与漏电极层445b之间的距离来定义。一般来说，当距离较短时，延伸到沟道区的源区和漏区的耗尽层的比例可能增加，使得采用栅极电压的对电流的控制较难。换言之，所谓的短沟道效应可能发生。特别是在作为本发明的一个实施例的绝缘栅晶体管中，由于作为具有明显低载流子浓度的本征或基本上本征半导体的氧化物半导体层用于沟道形成区，所以耗尽层可能延伸，并且因而可能引起短沟道效应。
当短沟道效应发生时，例如，阈值电压发生变化，以及此外，亚阈值摆动（subthreshold swing）和截止电流增加，并且源极与漏极之间的耐受电压降低；因此，晶体管的性质变得相当差。为了抑制短沟道效应，有效的是：减小作为沟道形成层的氧化物半导体层的厚度，使得能够抑制因漏极电场引起的耗尽层的延伸；以及减小栅绝缘层的厚度以增加栅极电场，使得漏极电场的影响相对降低。
因此，在作为具有明显低载流子浓度的本征或基本上本征半导体的按照本发明的一个实施例的氧化物半导体层用于沟道形成区的情况下，氧化物半导体层和栅绝缘层具有相对于某个范围中的沟道长度的厚度的优选范围，这允许抑制短沟道效应。当沟道长度为0.2 μm至3.0 μm(包括两端)的绝缘栅晶体管包括具有下列厚度的氧化物半导体层和栅绝缘层时，阈值电压的变化量的最大值能够抑制成小于0.5 V。
栅电极层421能够形成为具有使用诸如铝、铜、钼、钛、铬、钽、钨、钕或钪之类的金属材料、包含任意这些金属材料作为其主要成分的合金材料或者包含任意这些金属材料的氮化物的单层结构或叠层结构。优选的是，栅电极层借助于诸如铝或铜之类的低电阻金属材料来形成，这是有效的；但是，低电阻金属材料优选地与高熔点金属材料结合使用，因为它具有诸如低耐热性以及被腐蚀的趋势之类的缺点。作为高熔点金属材料，能够使用钼、钛、铬、钽、钨、钕、钪等。
源电极层445a和漏电极层445b(包括在与源电极层445a和漏电极层445b相同的层中形成的布线层)可使用任意能够用于栅电极层的金属元素来形成，或者可形成为具有一种结构，其中铬、钽、钛、钼、钨等的高熔点金属层在铝、铜等的金属层之上和/或之下形成。又备选地，当使用添加了诸如硅、钛、钽、钨、钼、铬、钕或钇之类的防止铝膜中的小丘和须的生成的元素的铝材料时，耐热性能够增加。
备选地，源电极层445a和漏电极层445b(包括在与源电极层445a和漏电极层445b相同的层中形成的布线层)可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟和氧化锡的合金(In2O3-SnO2，缩写成ITO)、氧化铟和氧化锌的合金(In2O3-ZnO)或者任意包含硅或氧化硅的金属氧化物材料。
作为栅绝缘层402，能够使用通过CVD方法、溅射方法等所形成的氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化钽等中的任意的单层膜或层叠膜。栅绝缘层402的厚度为10 nm至20 nm(包括两端)或者20 nm至50 nm(包括两端)，并且有选择地与氧化物半导体层的厚度的示例相结合，下面将进行描述。
作为用于氧化物半导体层404的材料，能够使用诸如In-Sn-Ga-Zn-O基材料之类的四元金属氧化物材料、诸如In-Ga-Zn-O基材料、In-Sn-Zn-O基材料、In-Al-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料或Sn-Al-Zn-O基材料之类的三元金属氧化物材料、诸如In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、In-Mg-O基材料或In-Ga-O基材料之类的二元金属氧化物材料、In-O基材料、Sn-O基材料或Zn-O基材料。另外，上述材料可包含SiO2。在这里，例如，In-Ga-Zn-O基材料表示包含铟(In)、镓(Ga)和锌(Zn)的氧化物，而对组成比没有具体限制。此外，In-Ga-Zn-O基材料可包含除了In、Ga和Zn之外的元素。
氧化物半导体层404通过溅射方法来形成。当栅绝缘层402的厚度为10 nm至20 nm(包括两端)时，氧化物半导体层404的厚度优选地为15 nm至100 nm(包括两端)，以及当栅绝缘层402的厚度为20 nm至50 nm(包括两端)时，氧化物半导体层404的厚度优选地为15 nm至30 nm(包括两端)。通过这种组合，能够最大程度地抑制短沟道效应。
在被形成之后，氧化物半导体层404经过采用电炉、RTA(快速热退火)设备等的脱水或脱氢处理。脱水或脱氢处理在惰性气体气氛中以400℃至750℃(包括两端)来执行。注意，在玻璃等用作衬底的情况下，必需以小于或等于衬底的应变点的温度来执行脱水或脱氢处理。例如，加热可使用电炉以450℃来执行一小时。通过RTA设备，脱水或脱氢能够在短时间中执行；因此，处理能够甚至在高于玻璃衬底的应变点的温度下执行。
用作沟道保护层的氧化物绝缘层427设置在氧化物半导体层404、源电极层445a和漏电极层445b之上。使用以氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜或氧氮化铝膜为代表的无机绝缘膜来形成氧化物绝缘层427。
此外，绝缘层428优选地作为保护膜来设置。作为绝缘层428，优选地使用氮化硅膜、氮氧化硅膜或氮化铝膜。
虽然未示出，但是导电膜可设置在氧化物绝缘层427或绝缘层428之上，以便与沟道形成区重叠，使得形成背栅电极层。有效的是在抑制阈值电压的变化方面将背栅电极层的电位设置成特定电位(例如地电位)。
接下来将参照图2A至图2E来描述用于制造包括图1的氧化物半导体层的绝缘栅晶体管的方法。
首先，导电膜在具有绝缘表面的衬底400之上形成。然后，抗蚀剂掩模通过第一光刻过程来形成，以及有选择地蚀刻导电膜，使得形成栅电极层421。
注意，抗蚀剂掩模可通过喷墨方法来形成。通过喷墨方法来形成抗蚀剂掩模不需要光掩模；因此，制造成本能够降低。
形成栅电极层421的导电膜使用从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的元素、包含任意上述元素作为其主要成分的金属材料、包含任意这些元素或者任意上述金属材料的组合的合金膜、任意这些元素、任意上述金属材料和任意金属膜的叠层等等来形成。
当后来执行的热处理的温度较高时，应变点为730℃或更高的玻璃衬底优选地用作衬底400。作为玻璃衬底的材料，例如能够使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃之类的玻璃材料。
注意，代替上述玻璃衬底，使用诸如陶瓷衬底、石英衬底或蓝宝石衬底之类的绝缘体所形成的衬底可用作衬底400。备选地，可使用晶化玻璃衬底等。
虽然未示出，但是用作基底膜的绝缘层可设置在衬底400与栅电极层421之间。基底膜具有防止杂质元素从衬底400扩散的功能，并且能够形成为具有使用氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一个或多个的单层结构或分层结构。
作为用于形成绝缘层的方法的示例，将描述通过溅射方法来形成氧化硅层的示例。例如，在下列条件下采用RF溅射方法来形成氧化硅膜：石英(优选地为合成石英)用作靶；衬底温度为108℃；衬底与靶之间的距离(T-S距离)为60 mm；压力为0.4 Pa；高频功率为1.5 kW；以及气氛为包含氧和氩的气氛(氧与氩的流量比为1:1(各流量比为25 sccm))。氧化硅膜的厚度为100 nm。从业人员可适当地改变这些条件。注意，代替石英(优选地为合成石英)，硅靶可用作在形成氧化硅膜时使用的靶。作为溅射气体，使用氧或者氧和氩的混合气体，并且采用RF溅射方法。
在那种情况下，优选地在去除处理室中剩余的水分的情况下形成绝缘层。这用于防止氢、羟基和水分包含在绝缘层中。
为了去除处理室中剩余的水分，优选地使用捕集真空泵。例如，优选地使用低温泵、离子泵或钛升华泵。此外，排气单元可以是提供有冷阱的涡轮分子泵。在采用低温泵排空的沉积室中，去除氢原子、包含氢原子的化合物、如水(H2O)等，由此能够降低沉积室中形成的绝缘层的杂质(具体为氢)的浓度。
优选的是使用从其中将诸如氢、水、羟基或氢化物之类的杂质去除到数ppm或者数ppb的浓度的高纯度气体，作为在形成绝缘层时使用的溅射气体。
溅射方法的示例包括：上述RF溅射方法，其中高频电力用作溅射电源；DC溅射方法；以及脉冲DC溅射方法，其中以脉冲方式来施加偏压。RF溅射方法主要用于形成绝缘膜的情况，而DC溅射方法主要用于形成金属导电膜的情况。
另外，还存在多源溅射设备，其中能够设置不同材料的多个靶。通过多源溅射设备，不同材料的膜能够形成为层叠在同一个室中，或者多种材料能够在同一个室中同时溅射供膜形成。
另外，存在一种提供有室内部的磁系统的溅射设备，磁系统用于磁控管溅射方法，并且存在一种用于ECR溅射方法的溅射设备，其中使用通过采用微波所产生的等离子体，而无需使用辉光放电。
此外，作为使用溅射方法的沉积方法，还存在反应溅射方法，其中靶物质和溅射气体成分在沉积期间相互发生化学反应，以便形成其化合物薄膜，并且存在偏压溅射方法，其中电压在沉积期间还施加到衬底。从业人员可适当地选择这些溅射方法的任一种。
此外，绝缘层可具有分层结构，其中，例如，诸如氮化硅层、氮氧化硅层、氮化铝层或者氮氧化铝层之类的氮化物绝缘层和上述氧化物绝缘层按照这个顺序从衬底侧来层叠。
例如，引入从其中去除氢和水分并且其包含高纯度氮的溅射气体以及使用硅发出，由此在氧化硅层与衬底之间形成氮化硅层。在这种情况下，优选地在去除处理室中剩余的水分的情况下形成氮化硅层，与氧化硅层相似。
在形成氮化硅层的情况下，可在膜形成中加热衬底。
在氮化硅层和氧化硅层的叠层这样设置为绝缘层的情况下，能够借助于公共硅发出在相同处理室中形成氮化硅层和氧化硅层。在首先引入包含氮的溅射气体之后，使用在处理室中安装的硅靶来形成氮化硅层，然后将溅射气体切换到包含氧的溅射气体，并且使用相同的硅靶来形成氧化硅层。因此，氮化硅层和氧化硅层能够相继形成而无需暴露于空气；因此能够防止诸如氢和水分之类的杂质吸附到氮化硅层的表面。
然后，栅绝缘层402在栅电极层421之上形成。
在这里，后来将要形成的氧化物半导体层是通过去除杂质而成为本征或基本上本征的并且对界面能级（interface level）和界面电荷相当敏感的氧化物半导体；因此，与栅绝缘层的界面是重要的。为此，将要与高度纯化的氧化物半导体相接触的栅绝缘层需要具有高质量。
例如，优选地采用使用微波(2.45 GHz)的高密度等离子体CVD方法，因为能够形成密集的并且具有高耐受电压和高质量的绝缘膜。当高度纯化的氧化物半导体和高质量栅绝缘层相互紧密接触时，界面电平可减小，并且界面特性能够是有利的。不用说，能够采用例如溅射方法或等离子体CVD方法之类的另一种形成方法，只要能够形成作为栅绝缘层的高质量绝缘层。此外，有可能形成与氧化物半导体的界面的质量和特性通过在形成绝缘层之后所执行的热处理得到改进的绝缘层。在任何情况下，形成具有作为栅绝缘层的有利质量并且能够降低与氧化物半导体的界面状态密度以形成有利界面的绝缘层。
在85℃下以2×106 V/cm进行的为时12小时的偏置温度应力测试(BT测试)中，如果杂质添加到氧化物半导体，则杂质与氧化物半导体的主要成分之间的结合被高电压(B：偏置)和高温度(T：温度)破坏，并且所生成的悬挂键引起阈值电压(Vth)的漂移。相反，按照本发明的一个实施例，氧化物半导体的杂质、特别是氢、水等降低到最小，并且如上所述使氧化物半导体与栅绝缘层之间的界面特性是有利的，由此能够得到相对于BT测试是稳定的绝缘栅晶体管。
在这个实施例中，栅绝缘层402使用其中采用微波(2.45 GHz)的高密度等离子体CVD设备来形成。在这里，高密度等离子体CVD设备指的是能够实现高于或等于1×1011 /cm3的等离子体密度的设备。例如，等离子体通过施加3 kW至6 kW(包括两端)的微波功率来生成。
将甲硅烷气体(SiH4)、一氧化二氮(N2O)和稀有气体作为源气体引入室中，以便在10 Pa至30 Pa的压力下生成高密度等离子体，并且绝缘层在衬底之上形成。随后，可通过引入氧化氮(N2O)和稀有气体，来对绝缘层的表面执行等离子体处理，而没有在停止提供甲硅烷气体之后暴露于空气。至少在形成绝缘层之后，通过引入氧化氮(N2O)和稀有气体，来对绝缘层的表面执行等离子体处理。通过上述加工过程所形成的绝缘层是一种绝缘层，例如即使它具有小于100 nm的小厚度，也能够确保其可靠性。
在形成栅绝缘层402中，引入室中的甲硅烷气体(SiH4)与一氧化二氮(N2O)的流量比是在1:10至1:200的范围之内。另外，作为引入室中的稀有气体，能够使用氦、氩、氪、氙等。具体来说，优选地使用低成本的氩。
此外，使用高密度等离子体CVD设备所形成的绝缘层具有优良阶梯覆盖和优良的厚度可控性。
使用高密度等离子体CVD设备所形成的绝缘层的质量与通过使用常规平行板等离子体CVD设备所得到的绝缘层是明显不同的。例如，在使用相同蚀刻剂相互进行比较时，使用高密度等离子体CVD设备所形成的蚀刻速率比使用平行板等离子体CVD设备所形成的绝缘层要低10％或以上或者20％或以上。也就是说，使用高密度等离子体CVD设备所形成的绝缘层能够说成是密集的。
在这个实施例中，使用高密度等离子体CVD设备所形成的厚度为10 nm至50 nm(包括两端)的氧氮化硅膜(又称作SiOxNy，其中x＞y＞0)用作栅绝缘层402。
备选地，栅绝缘层402可通过等离子体CVD方法、溅射方法等形成为具有使用氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氧化铪层和氧化钽层中的任意的单层或分层结构。注意，栅绝缘层402优选地通过溅射方法来形成，使得它包含尽可能少的氢。在通过溅射方法来形成氧化硅膜的情况下，硅靶或石英靶用作靶，并且氧或者氧和氩的混合气体用作溅射气体。此外，栅绝缘层402优选地在去除处理室中剩余的水分的同时通过与用于形成绝缘层(基底膜)的上述方法相似的方法来形成。
又备选地，栅绝缘层402可具有其中层叠氧化硅层和氮化硅层的结构。例如，总厚度为10 nm至50 nm(包括两端)的栅绝缘层可按照如下方式来形成：使得氧化硅层(SiOx(x＞0))作为第一栅绝缘层以及然后氮化硅层(SiNy(y＞0))作为第二栅绝缘层层叠在第一栅绝缘层之上。
随后，在栅绝缘层402之上，氧化物半导体膜形成为10 nm至100 nm(包括两端)的厚度(参见图2A)。
在这里，如上所述，栅绝缘层和氧化物半导体膜的厚度的组合设置成使得阈值电压的变化量的最大值在沟道长度L处于0.2 μm至3.0 μm(包括两端)的范围之内时能够抑制到小于0.5 V。
作为氧化物半导体膜，能够使用由InMO3(ZnO)m(m＞0)所表示的薄膜。在这里，M表示从Ga、Al、Mn和Co中所选的一种或多种金属元素。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
在这个实施例中，氧化物半导体膜通过溅射方法、借助于In-Ga-Zn-O基氧化物半导体靶来形成。作为溅射气体，能够使用稀有气体(通常为氩)、氧或者稀有气体(通常为氩)和氧的混合气体。
优选的是使用从其中将诸如氢、水、羟基或氢化物之类的杂质去除到数ppm或者数ppb的浓度的高纯度气体作为溅射气体。
作为用于溅射方法的膜形成靶，使用具有下列组成比的金属氧化物：In2O3:Ga2O3:ZnO的组成比为1:1:1[摩尔比]。备选地，可使用具有下列组成比的金属氧化物：In2O3:Ga2O3:ZnO的组成比为1:1:2[摩尔比]。
膜形成靶的填充率（fill rate）为90％至100％(包括两端)，优选地为95％至100％(包括两端)。借助于具有高填充率的膜形成靶，能够形成密集氧化物半导体膜。
将衬底保持在控制为降低压力的处理室中，将去除了氢和水分的溅射气体引入去除了剩余水分的处理室中，并且氧化物半导体膜借助于作为靶的金属氧化物在绝缘层之上形成。为了去除处理室中剩余的水分，优选地使用捕集真空泵。例如，优选地使用低温泵、离子泵或钛升华泵。此外，排气单元可以是提供有冷阱的涡轮分子泵。在采用低温泵排空的沉积室中，去除氢原子、诸如水(H2O)之类的包含氢原子的化合物(更优选地，还有包含碳原子的化合物)等等，由此能够降低沉积室中形成的氧化物半导体膜的杂质浓度。当形成氧化物半导体膜时，可对衬底加热。
沉积条件的一个示例如下所述：衬底温度为室温，衬底与靶之间的距离为110 mm，压力为0.4 Pa，DC功率为0.5 kW，以及气氛为包含氧和氩的气氛(氧的流量比为15 sccm:氩的流量比为30 sccm)。优选的是使用脉冲DC电源，因为能够降低膜形成中生成的颗粒(又称作粉状物质或灰尘)，并且膜厚度能够是均匀的。
注意，在氧化物半导体膜通过溅射方法来形成之前，附于其上将要形成氧化物半导体膜的表面的灰尘优选地通过其中引入氩气并且生成等离子体的反溅射（reverse sputtering）被去除。在这里，反溅射是一种方法，通过该方法，离子与待处理表面碰撞，使得表面经过修正，与离子用以与溅射靶碰撞的标准溅射相反。注意，氮气氛、氦气氛、氧气氛等等可用来代替氩气氛。
在形成氧化物半导体膜之前，热处理(以高于或等于400℃但低于衬底的应变点)可在惰性气体气氛(例如氮、氦、氖或氩)中执行，使得去除栅绝缘层中包含的诸如氢和水之类的杂质。
随后，氧化物半导体膜通过第二光刻过程处理为岛状氧化物半导体层。也就是说，抗蚀剂施加于氧化物半导体膜之上，并且通过已知光刻方法来处理，以便形成抗蚀剂掩模。抗蚀剂掩模可通过喷墨方法来形成。当抗蚀剂掩模通过喷墨方法来形成时，制造成本能够降低(参见图2B)。
然后，氧化物半导体层404经过第一热处理。第一热处理的温度高于或等于400℃但低于或等于750℃，优选地高于或等于400℃但低于衬底的应变点。在这里，将衬底引入作为热处理设备之一的电炉中，在氮气氛中以450℃对氧化物半导体层执行一小时热处理。通过第一热处理，能够进行氧化物半导体层404的脱水或脱氢。当温度从热处理温度降低时，气氛可切换到氧。通过在温度降低时将气氛切换到氧，将氧提供给氧化物半导体中的氧空位部分。当消除生成载流子的氧空位时，载流子显著降低，并且因此能够得到作为本发明的特征的具有极低载流子浓度的氧化物半导体。
注意，在本说明书中，在诸如氮或稀有气体之类的惰性气体的气氛下的热处理称作用于脱水或脱氢的热处理。在本说明书中，“脱氢”并不表示通过热处理仅消除H2。为了方便起见，H、OH等的消除也称作“脱水或脱氢”。
用于热处理的设备并不局限于电炉，而可以是提供有用于使用来自诸如电阻加热元件之类的加热元件的热传导或热辐射来加热待处理的对象的设备。例如，能够使用诸如GRTA(气体快速热退火)设备或LRTA(灯快速热退火)设备之类的RTA(快速热退火)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯所发射的光(电磁波)的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体的热处理的设备。作为气体，使用不会与待处理对象发生反应的诸如氮之类的惰性气体或者诸如氩之类的稀有气体。
例如，作为第一热处理，GRTA可按如下所述来执行。将衬底传递并放入已经加热到650℃至700℃(包括两端)的高温的惰性气体中，加热数分钟，从已经加热到高温的惰性气体中传递和取出。GRTA实现在短时间的高温热处理。
注意，在第一热处理中，优选的是，水、氢等没有包含在处理气氛、例如氮或者诸如氦、氖或氩之类的稀有气体中。因此，优选的是，引入用于热处理的设备中的氮或者诸如氦、氖或氩之类的稀有气体具有6N(99.9999％)或更高、或者更优选地为7N(99.99999％)或更高的纯度(也就是说，杂质浓度设置为1 ppm或更低，优选地为0.1 ppm或更低)。当使用氧时，氧的纯度优选地处于相似水平。
此外，氧化物半导体层404可根据第一热处理的条件或者氧化物半导体层的材料来晶化为微晶膜或多晶膜。例如，氧化物半导体层可晶化以成为具有90％或以上或者80％或以上的晶化度的微晶氧化物半导体层。此外，取决于第一热处理的条件以及氧化物半导体层的材料，氧化物半导体层可成为没有包含结晶成分的非晶氧化物半导体层。氧化物半导体层可成为其中微晶部分(粒径大于或等于1 mm但小于或等于20 nm，通常大于或等于2 nm但小于或等于4 nm)混合到非晶氧化物半导体层中的氧化物半导体层。
备选地，氧化物半导体层的第一热处理可对尚未被处理成岛状氧化物半导体层的氧化物半导体膜来执行。在那种情况下，在第一热处理之后，从加热设备中取出衬底，并且执行光刻过程。注意，希望水在后一步骤中没有附于氧化物半导体层。
注意，用于对氧化物半导体层的脱水或脱氢的热处理可在下列定时的任一个执行：在形成氧化物半导体层之后；在氧化物半导体层之上形成源电极层和漏电极层之后；以及在源电极层和漏电极层之上形成氧化物绝缘层之后。
在上述条件下经过充分脱水或脱氢的氧化物半导体层中，谱中的两个峰值在大约250℃至300℃处的至少一个峰值甚至在脱水或脱氢氧化物半导体层的温度增加到450℃时也没有被热解吸谱(TDS)检测到。
在半导体层404形成为具有岛状之后，导电膜在栅绝缘层402和氧化物半导体层404之上形成。
使用从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的元素、包含任意上述元素作为其主要成分的合金、包含任意上述元素的组合的合金等，来形成导电膜。导电膜可具有一种结构，其中铬、钽、钛、钼、钨等的高熔点金属层在铝、铜等的金属层之上和/或之下形成。在使用铝的情况下，使用添加了诸如硅、钛、钽、钨、钼、铬、钕或钇之类的防止铝膜中的小丘和须的生成的元素的铝材料，由此耐热性能够增加。 
备选地，导电膜可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟和氧化锡的合金(In2O3-SnO2，缩写成ITO)、氧化铟和氧化锌的合金(In2O3-ZnO)或者任意包含硅或氧化硅的金属氧化物材料。
随后，执行第三光刻过程。形成抗蚀剂掩模，并且有选择地蚀刻导电膜，使得形成源电极层445a和漏电极层445b。此后，去除抗蚀剂掩模(参见图2C)。
用于形成源电极层445a和漏电极层445b的抗蚀剂掩模可通过喷墨方法来形成。当抗蚀剂掩模采用喷墨方法来形成时，没有使用光掩模；因此制造成本能够降低。
然后，氧化物绝缘层427在氧化物半导体层404、源电极层445a和漏电极层445b之上形成(参见图2D)。氧化物绝缘层427使用氧化硅膜、氮氧化硅膜、氧化铝膜、氧氮化硅膜等形成。在这个实施例中，氧化物绝缘层427通过溅射方法由氧化硅膜来形成。
厚度为1 nm或以上的氧化物绝缘层427能够适当地使用用以没有将诸如水和氢之类的杂质混合到氧化物绝缘层427中的方法来形成。在这个实施例中，采用溅射方法来形成用于氧化物绝缘层427的氧化硅膜。膜形成中的衬底温度可以是从室温至300℃，在这个实施例中为100℃。为了在膜形成中防止诸如水或氢之类的杂质进入，优选的是在在膜形成之前，在降低压力下以从150℃至350℃的温度执行2至10分钟的预烘焙，使得挥发附于表面的水分等，以便形成氧化物绝缘层427，而没有暴露于空气。能够采用溅射方法在稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体(通常为氩)和氧的混合气氛中形成氧化硅膜。此外，氧化硅靶或硅靶能够用作靶。例如，借助于硅靶，氧化硅膜能够采用溅射方法在氧和稀有气体的气氛中形成。形成为与氧化物半导体层相接触的氧化物绝缘层使用没有包含诸如水分、氢离子和OH-之类的杂质并且阻止这类杂质从外部进入的无机绝缘膜来形成。
随后，第二热处理在诸如氮气氛之类的惰性气体气氛中执行(优选地以从200℃至400℃，例如从250℃至350℃的温度)。例如，第二热处理在氮气氛中以250℃执行1小时。备选地，RTA处理可在高温下执行短时间。氧化物绝缘层427与氧化物半导体层404的部分相接触的状态中执行第二热处理。注意，通过第二热处理，通过第一热处理(脱水或脱氢)开始具有较低电阻的氧化物半导体层404处于氧过剩状态。因此，氧化物半导体层404能够具有较高电阻(作为i型)。
在这个实施例中，第二热处理在形成氧化硅膜之后执行；但是，热处理的定时并不局限于紧接形成氧化硅膜之后的定时，只要它在形成氧化硅膜之后。注意，热处理的定时并不局限于那个定时，而是例如在光刻过程或膜形成步骤之前和之后可多次执行。
此外，可在空气中以100℃至200℃(包括两端)执行热处理1小时至30小时(包括两端)。这种热处理可在固定加热温度下执行。备选地，加热温度的下列变化可重复进行多次：加热温度从室温增加到100℃至200℃(包括两端)的温度，并且然后降低到室温。此外，这种热处理可在形成氧化物绝缘层之前以降低压力来执行。在降低压力下，加热时间能够缩短。
随后，作为保护绝缘层的绝缘层428在氧化物绝缘层427之上形成(参见图2E)。作为绝缘层428，使用氮化硅膜、氮氧化硅膜、氮化铝膜等。在这个实施例中，绝缘层428通过溅射方法由氮化硅膜来形成。
当形成氧化物半导体膜时，去除气氛中的残留水分，并且按照上述方式通过热处理去除膜中的水分；因此，氧化物半导体膜中的氢和氢化物的浓度能够降低。另外，执行包含氮的气氛中的退火处理或者在氧化物半导体膜与氧化物绝缘层相接触的同时的退火处理，由此能够将氧提供给氧空位。因此，能够提供包括载流子浓度小于1×1012 /cm3、优选地小于1×1011 /cm3、更优选地硅的本征载流子浓度为1.45×1010 /cm3或更小的本征或基本上本征氧化物半导体的绝缘栅晶体管。
此外，通过有利地控制绝缘栅晶体管的沟道长度、氧化物半导体层和栅绝缘层的厚度，在这种本征或基本上本征氧化物半导体中能够最大程度地抑制短沟道效应。
注意，这个实施例中所述的结构能够与任意其它实施例和示例中所述的结构适当地结合。
(实施例2)
按照本发明的一个实施例，氧化物半导体中将要作为载流子的施主(或受主)的杂质降低到相当低的水平，由此使半导体作为本征或基本上本征的，并且氧化物半导体用于绝缘栅晶体管。在这个实施例中，将借助于采用用于评估的元件(又称作TEG)所得到的截止电流的测量值和能带图来描述绝缘栅晶体管包括本征或基本上本征半导体的事实。
图3示出沟道长度L为3 μm并且沟道宽度W为10000 μm的绝缘栅晶体管的初始特性，其中各具有3 μm的沟道长度L和50 μm的沟道宽度W的200个绝缘栅晶体管并联连接。另外，图4A示出顶视图，以及图4B示出其局部放大视图。图4B中由虚线包围的区域是沟道长度L为3 μm、沟道宽度W为50 μm并且Lov长度为1.5 μm的一级的绝缘栅晶体管。为了测量绝缘栅晶体管的初始特性，在其中衬底温度为室温、源极与漏极之间的电压(以下称作漏极电压或VD)为10 V以及源极与栅极之间的电压(以下称作栅极电压或VG)在-20 V与＋20 V之间改变的条件下测量源极-漏极电流(以下称作漏极电流或ID)的变化特性、即VG-ID特性。注意，图3示出从-20 V至＋5 V的范围之内的VG。
如图3所示，沟道宽度W为10000 μm的绝缘栅晶体管在VD为1 V和10 V时具有1×10-13 A或更小的截止电流，这小于或等于测量装置(半导体参数分析器，由Agilent Technologies Inc.制造的Agilent 4156C)的分辨率(100 fA)。
换言之，具有常截止的电特性，绝缘栅晶体管能够进行操作，使得绝缘栅晶体管的每单位沟道宽度的漏极电流(即，通过将漏极电流除以沟道宽度(单位：μm)所得到的值)在漏极电压是1 V至10 V的范围之内的给定电压时能够为100 aA/μm或更小、优选地为10 aA/μm、更优选地为1 aA/μm。
将描述一种用于制造用于测量的绝缘栅晶体管的方法。
首先，氮化硅层作为基底膜通过CVD方法在玻璃衬底之上形成，并且氧氮化硅层在氮化硅层之上形成。在氧氮化硅层之上，钨层通过溅射方法作为栅电极层来形成。在这里，有选择地蚀刻钨层，以便形成栅电极层。
随后，厚度为100 nm的氧氮化硅层通过CVD方法作为栅绝缘层在栅电极层之上形成。
然后，厚度为50 nm的氧化物半导体膜通过溅射方法、借助于使用In-Ga-Zn-O基金属氧化物靶(按照In2O3:Ga2O3:ZnO＝1:1:2的摩尔比)在栅绝缘层之上形成。在这里，有选择地蚀刻氧化物半导体膜，以便形成岛状氧化物半导体层。
此后，在清洁炉中在氮气氛中以450℃对氧化物半导体层执行一小时第一热处理。
随后，钛层(厚度为150 nm) 通过溅射方法作为源电极层和漏电极层在氧化物半导体层之上形成。在这里，通过有选择地蚀刻钛层，源电极层和漏电极层形成为使得各绝缘栅晶体管的沟道长度L为3 μm并且沟道宽度W为50 μm。通过并联连接各具有3 μm的沟道长度和50 μm的沟道宽度的200个绝缘栅晶体管，来得到沟道长度L为3 μm并且沟道宽度W为10000 μm的绝缘栅晶体管。
然后，通过反应溅射方法将氧化硅层作为保护绝缘层形成为与氧化物半导体层相接触的300 nm的厚度。在这里，有选择地蚀刻作为保护层的氧化硅层，使得开口部分在栅电极层、源电极层和漏电极层之上形成。此后，第二热处理在氮气氛中以250℃执行一小时。
然后，在测量VG-ID特性之前，以150℃执行10小时热处理。
通过上述过程，制造底栅绝缘栅晶体管。
绝缘栅晶体管的截止电流如图3所示大约为1×10-13 A的原因在于，氧化物半导体层中的氢的浓度以及氧化物半导体层中的氧空位可在上述制造过程中充分降低。氧化物半导体层中的氢的浓度为5×1019 原子/cm3或更小，优选地为5×1018 原子/cm3或更小，更优选地为5×1017 原子/cm3或更小，进一步更优选地为1×1016 原子/cm3或更小。注意，氧化物半导体层中的氢浓度通过二次离子质谱法(SIMS)来测量。
虽然以上描述使用In-Ga-Zn-O基氧化物半导体的示例，但是本发明的实施例并非具体地限制于此。可使用诸如In-Sn-Zn-O基半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、Sn-Al-Zn-O基氧化物半导体、In-Zn-O基氧化物半导体、In-Sn-O氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体之类的另一种氧化物半导体材料。作为另一种氧化物半导体材料，可使用与2.5 wt％至10 wt％(包括两端)的Al混合的In-Al-Zn-O基氧化物半导体或者与2.5 wt％至10 wt％(包括两端)的Si混合的In-Zn-O基氧化物半导体。
在C-V测量中测量的氧化物半导体层的载流子浓度相当于硅的载流子浓度或者小于或等于硅的载流子浓度。
绝缘栅晶体管的沟道长度L为10 nm至1000 nm(包括两端)。在那种情况下，电路操作速度能够增加，并且功率消耗能够进一步降低，因为截止电流极小。
另外，在电路设计中，当绝缘栅晶体管截止时，氧化物半导体层能够被看作是绝缘体。
此后，评估在这个实施例中制造的绝缘栅晶体管的截止电流的温度特性。温度特性在考虑其中使用绝缘栅晶体管的最终产品的环境电阻、性能的保持等等中是重要的。不用说，较小变化量是更优选的，这增加产品的设计灵活性。
对于温度特性，使用恒温器在下列条件下得到VG-ID特性：提供有绝缘栅晶体管的衬底保持在-30℃、0℃、25℃、40℃、60℃、80℃、100℃和120℃的相应恒定温度，漏极电压为6 V，以及栅极电压在-20 V与＋20 V之间改变。
图5A示出在上述温度下测量的并且相互重叠的VG-ID特性，以及图5B示出图5A由虚线包围的截止电流的范围的放大视图。图中的箭头所示的最右边曲线是在-30℃所得到的曲线；最左边曲线是在120℃所得到的曲线；以及在其它温度所得到的曲线位于最右边曲线与最左边曲线之间。几乎不能观测到导通电流的温度相关性。另一方面，又如图5B的放大视图清楚地示出，在除了-20 V的栅极电压附近之外的所有温度下，截止电流为1×1012 A或更小，这接近测量装置的分辨率，并且没有观测到截止电流的温度相关性。换言之，甚至在120℃的高温下，截止电流也保持为1×10-12 A或更小，并且给定沟道宽度W为10000 μm，能够看到截止电流相当小。
因此，包括通过高度纯化所得到的本征或基本上本征氧化物半导体(纯化氧化物半导体)的绝缘栅晶体管几乎没有显示截止电流对温度的相关性。能够说，氧化物半导体在被纯化时没有显示对温度的相关性，因为导电类型变为极为接近本征类型，并且费米能级位于禁带中间，如图7A的带图所示。那还产生于如下事实：氧化物半导体具有3 eV或以上的能隙，并且包括极少热激发载流子。另外，源区和漏区处于退化状态，这也是没有对温度的相关性的因素。绝缘栅晶体管主要采用从退化源区注入到氧化物半导体的载流子来操作，并且上述特性(截止电流与温度的无关性)能够通过载流子浓度与温度的无关性来说明。下面将参照能带图来描述这种极低截止电流。
图6是包括氧化物半导体的反交错绝缘栅晶体管的纵向截面图。氧化物半导体层(OS)层隔着栅绝缘层(GI)设置在栅电极层(GE1)之上，并且源电极层(S)和漏电极层(D)设置在其之上。
图7A和图7B是沿图6的A-A’的截面的能带图(示意图)。图7示出提供给源极的电位等于提供给漏极的电位的情况(VD＝0 V)，以及图7B示出相对于源极的正电位提供给漏极的情况(VD＞0)。
图8A和图8B是沿图6的B-B’的截面的能带图(示意图)。图8A示出其中正电位(VG＞0)提供给栅极(G1)的状态，即，其中载流子(电子)在源极与漏极之间流动的状态。图8B示出其中负电位(VG＜0)提供给栅极(G1)的状态，即，(其中少数载流子没有流动的)截止状态。
图9示出真空能级、金属的功函数(φM)和氧化物半导体的电子亲合势(χ)之间的关系。
常规氧化物半导体层一般为n型，以及在那种情况下，费米能级(Ef)在带隙中心远离本征费米能级(Ei)，并且位于导带附近。已知的是，氧化物半导体中的氢部分成为施主，并且是产生n型氧化物半导体的原因之一。
相反，按照本发明的一个实施例的氧化物半导体是按照下列方式制作为本征(i型)或基本上本征的氧化物半导体：对于高度纯化从氧化物半导体中去除作为n型杂质的氢，使得氧化物半导体尽可能少地包括除了氧化物半导体的主要成分之外的杂质。也就是说，本发明的一个实施例的特征在于，不是通过添加杂质，而是通过将诸如氢和水之类的杂质降低到最小，来使氧化物半导体成为或者接近高度纯化i型(本征)半导体。因此，费米能级(Ef)能够与本征费米能级(Ei)相当。
据说，在氧化物半导体的带隙(Eg)为3.15 eV的情况下，电子亲合势(χ)为4.3 eV。源电极和漏电极中包含的钛(Ti)的功函数大致等于氧化物半导体的电子亲合势(χ)。在这种情况下，在金属与氧化物半导体之间的界面处没有形成针对电子的肖特基势垒。
也就是说，在金属的功函数(φM)等于氧化物半导体的电子亲合势(χ)的情况下，当金属和氧化物半导体相互接触时，示出图7A中的这种能带图(示意图)。
图7B中，黑点(●)表示电子。当正电位提供给漏极时，电子跨越势垒(h)以注入氧化物半导体，并且流动到漏极。在那种情况下，势垒(h)的高度取决于栅极电压和漏极电压。当施加正漏极电压时，势垒(h)的高度低于图7A中没有施加电压的势垒的高度，即，带隙(Eg)的一半。
那时，如图8A所示，注入氧化物半导体的电子流经氧化物半导体。此外，图8B中，当负电位提供给栅电极(G1)时，作为少数载流子的空穴基本上不存在。因此，电流值尽可能接近0。
例如，甚至在沟道宽度W为1×104 μm并且沟道长度为3 μm的绝缘栅晶体管中，截止电流在室温下也能够小于或等于10-13 A，并且亚阈值摆动(S值)能够为0.1 V/dec.(栅绝缘层的厚度：100 nm)。
注意，硅半导体的本征载流子浓度为1.45×1010 /cm3(300 K)，并且载流子甚至在室温下也存在。这表示热激发载流子甚至在室温下也存在。此外，由于硅半导体的带隙为1.12 eV，所以使用硅半导体的晶体管的截止电流根据温度极大地波动。
因此，不是通过只将具有宽带隙的氧化物半导体用于晶体管，而是通过高度纯化氧化物半导体，使得能够尽可能多地防止除了主要成分之外的杂质包含在其中，以使得载流子浓度小于1×1012 /cm3、优选地小于1×1011 /cm3、更优选地小于或等于1.45×1010 /cm3（这是硅的本征载流子浓度），能够大部分消除在实际工作温度下将要热激发的载流子，并且晶体管能够仅采用从源侧注入的电子进行操作。相应地，有可能得到一种晶体管，其截止态电流降低到1×10-13 A或更小，并且因温度变化而几乎没有改变，由此晶体管能够以极稳定方式进行操作。
本发明的一个实施例的技术概念在于，杂质没有添加到氧化物半导体，而是相反，氧化物半导体本身通过去除其中不合需要存在的诸如水或氢之类的杂质来高度纯化。换言之，本发明的一个实施例的特征在于，氧化物半导体本身通过去除形成施主能级的水或氢并且通过将氧提供给使其在去除时处于氧空缺状态的氧化物半导体来高度纯化。
在氧化物半导体中，甚至在膜形成之后不久，通过二次离子质谱(SIMS)观测到大约1020 /cm3的氢。本发明的一个实施例的一个技术概念是通过特意去除形成施主能级的诸如水或氢之类的杂质，并且还通过对氧化物半导体添加与去除水或氢同时地降低的氧，来高度纯化氧化物半导体，以便得到电学i型(本征)半导体。
因此，优选的是，氧化物半导体尽可能少地包含氢和载流子。氧化物半导体是消除了载流子并且在用于绝缘栅晶体管时被赋予作为从源极所提供的载流子(电子)的通路的含意而不是特意包含电流的载流子的纯化i型(本征)半导体。
因此，从氧化物半导体完全消除或者显著降低载流子，由此绝缘栅晶体管的截止电流能够降低，这是本发明的一个实施例的技术概念。也就是说，作为标准，氢的浓度应当为5×1019 /cm3或更小、优选地为5×1018 /cm3或更小、更优选地为5×1017 /cm3或更小、进一步更优选地为1×1016 /cm3或更小。载流子浓度应当小于1×1012 /cm3、优选地小于1×1011 /cm3、更优选地小于或等于1.45×1010 /cm3（这是硅的本征载流子浓度）。按照本发明的一个实施例的技术概念，理想氢浓度和载流子浓度为零或接近零。
另外，因此，氧化物半导体用作通路，并且氧化物半导体本身是i型(本征)半导体，该半导体经过高度纯化，以便没有提供载流子或者提供极少载流子，并且载流子由源侧或漏侧的电极来提供。
因此，优选的是，截止电流尽可能小，并且本发明的一个实施例的特征在于，在对其施加1 V至10 V的漏极电压的绝缘栅晶体管的特性中，沟道宽度中的每微米的截止电流为100 aA/μm或更小，优选地为10 aA/μm或更小，更优选地为1 aA/μm或更小。
这个实施例能够适当地结合任意其它实施例和示例中所述的结构来实现。
(实施例3)
在本发明的一个实施例中，制作成本征或基本上本征的氧化物半导体应用于绝缘栅晶体管。可以说，在本征或基本上本征半导体中，耗尽层可能延伸，并且因而短沟道效应易于发生。在这个实施例中，所述的将是n沟道绝缘栅晶体管的氧化物半导体层和栅绝缘层的沟道长度的范围和厚度的范围，它们允许抑制短沟道效应。
一般来说，当沟道长度较短时，耗尽层可能从源区和漏区延伸到沟道区，使得采用栅极电压的导通和截止的控制较难。换言之，所谓的短沟道效应可能发生。耗尽层的宽度取决于沟道中的施主的浓度；随着施主的浓度降低，耗尽层的宽度可能增加。特别是在按照本发明的一个实施例的绝缘栅晶体管中，短沟道效应易于发生，因为作为具有极低载流子浓度的本征或基本上本征半导体的氧化物半导体层用于沟道形成区。
当短沟道效应发生时，例如，阈值电压降低，亚阈值摆动和截止电流增加，并且源极与漏极之间的耐受电压降低；因此，晶体管的性质变得相当差。先前，在大多数情况下，沟道中的施主或受主的浓度在硅半导体中增加，使得能够抑制短沟道效应。那是因为绝缘栅晶体管的源极或漏极和沟道能够通过pn结来控制。但是，在本发明的一个实施例中使用的氧化物半导体中，一般来说，难以升高受主的浓度以便增加空穴和形成pn结，并且升高沟道中的施主的浓度不是优选的，因为截止电流增加。按照本发明的一个实施例，本征或基本上本征氧化物半导体层用于沟道形成层。因此，代替升高沟道中的施主或受主的浓度，有效的是降低氧化物半导体层的厚度，使得耗尽层因漏极电场而引起的延伸能够尽可能多地抑制，并且降低栅绝缘层的厚度以便增加栅极电场，使得在抑制短沟道效应中漏极电场的影响相对降低。在本发明的一个实施例中，将集中于阈值电压来描述通过下列科学计算所得到的结果。计算氧化物半导体层和栅绝缘层的厚度相对于沟道长度的有限范围的优选范围，它们允许最大程度地抑制短沟道效应。
图10示出用于科学计算的绝缘栅晶体管的结构模型。绝缘栅晶体管是实施例1和2中类似地采用的反交错类型，并且包括栅电极层、栅绝缘层、氧化物半导体层、源电极层、漏电极层、形成为与源电极层、漏电极层和氧化物半导体层相接触的氧化物绝缘层。注意，可使用底接触类型或顶栅类型的结构模型，并且在那种情况下，等效值作为ΔVth而得到，下面进行描述。
在这里，例如，钨或钼用于栅电极层，氧氮化硅膜用于栅绝缘层，In-Ga-Zn-O膜用于氧化物半导体层，以及钛用于源电极层和漏电极层。表1示出用于科学计算的参数。注意，Nd、Eg、φm和χ分别表示施主的浓度、带隙、功函数和电子亲合势。计算使用参数的数值来执行，并且可使用任何其它资料，只要它们具有等效数值。表中由连字号所示的项没有用于计算。
[表1]
考虑短沟道效应开始明显的范围以及包括氧化物半导体的装置的实际范围，作为计算的对象的绝缘栅晶体管的沟道长度(L)的范围为0.2 μm至3.0 μm(包括两端)(0.2 μm、0.3 μm、0.4 μm、0.5 μm、0.7 μm、1.0 μm、2.0 μm和3.0 μm)。栅绝缘层的厚度的范围(TOX)为10 nm至100 nm(包括两端)(10 nm、20 nm、50 nm和100 nm)。氧化物半导体层的厚度的范围(TOS)为15 nm至500 nm(包括两端)(15 nm、30 nm、50 nm和100 nm)。此外，假定沟道Nd中的施主的浓度为氧化物半导体的本征载流子浓度Ni，即为1.7×10-8 /cm3。还假定其它项为表1所示的数值，并且由Silvaco Data Systems Inc.制造的装置模拟器“Atlas”用于计算。作为迁移率模型，使用“恒定低场迁移率模型（constant low field mobility model）”，并且假定本征电子迁移率和本征空穴迁移率分别为15 cm2/V·sec和0.1 cm2/V·sec。另外，分别假定导带中的状态的有效密度(在300 K时)和价带中的状态的有效密度(在300 K时)为5×1018 /cm3，并且在漏极电压为1 V的时候的阈值电压从所得电流-电压特性来计算。
图11A至图11D示出绘制氧化物半导体层的不同厚度(TOS)的情况下的计算结果的图表，其中水平轴和垂直轴分别表示沟道长度(L)和阈值电压(Vth)。注意，图11A至图11D示出栅绝缘层的相应厚度(TOX)的情况下的结果。
各图表示出阈值电压随沟道长度降低而降低的趋势。这是由于短沟道效应引起的阈值电压的变化。从图表中能够发现，随着氧化物半导体层和栅绝缘层的厚度降低，抑制阈值电压的变化。
表2共同示出结果，其中假定阈值电压的变化最的最大值(ΔVth)为沟道长度为3.0 μm的情况与沟道长度为0.2 μm的情况之间的阈值电压的差(ΔVth＝Vth(L＝3.0 μm)－Vth(L＝0.2 μm))。
[表2]
在这里，ΔVth越低越好。为了增加半导体器件的设计灵活性，当氧化物半导体层和栅绝缘层的厚度设置成使得ΔVth能够小于0.5 V、优选地为0.25 V或更小、更优选地为0.1 V或更小时，形成元件。
为了将ΔVth抑制到小于0.5 V，优选的是将栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm至100 nm(包括两端)或者分别为20 nm至50 nm(包括两端)和15 nm至30 nm(包括两端)。为了将ΔVth抑制到0.25 V或更小，优选的是将栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm至50 nm(包括两端)或者分别为20 nm至50 nm(包括两端)和15 nm或更小。此外，为了将ΔVth抑制到0.1 V或更小，优选的是将栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm或更小。
因此，不同沟道长度的情况之间的目标ΔVth通过科学计算来计算，并且当氧化物半导体层和栅绝缘层的厚度设置成使得ΔVth能够较小时，形成装置。相应地，能够增加半导体器件的设计灵活性。
这个实施例能够适当地结合任意其它实施例和示例中所述的结构来实现。
(实施例4)
使用实施例1至3的任一个中所述的绝缘栅晶体管的半导体器件能够应用于各种电子电器(包括游戏机)。电子装置的示例是电视机(又称作电视或电视接收器)、计算机、计算机外围设备、诸如数码相机或数字摄像机之类的照相装置、数码相框、移动电话(又称作移动电话手机或移动电话装置)、便携游戏控制台、便携信息终端、音频再现装置、诸如弹球盘机之类的大型游戏机等。
图12A示出电视机的一个示例。在电视机9600中，显示部分9603结合在壳体9601中。显示部分9603能够显示图像。在这里，壳体9601由支架9605来支承。
电视机9600能够与壳体9601的操作开关或者独立遥控器9610配合操作。频道和音量能够采用遥控器9610的操作按键9609来切换和控制，使得能够控制显示部分9603显示的图像。此外，遥控器9610可提供有显示部分9607，用于显示从遥控器9610所输出的数据。
注意，电视装置9600提供有接收器、调制解调器等。借助于接收器，能够接收一般电视广播。此外，当电视装置通过有线或无线经由调制解调器连接到通信网络时，能够执行单向(从发送器到接收器)或双向(在发送器与接收器之间或者在接收器之间)信息通信。
图12B示出数码相框的一个示例。例如，在数码相框9700中，显示部分9703结合到壳体9701中。显示部分9703能够显示各种图像。例如，显示部分9703可显示采用数码相机等拍摄的图像的数据，并且用作普通相框。
注意，数码相框9700提供有操作部分、外部连接部分(例如USB端子、能够连接到诸如USB缆线之类的各种缆线的端子等)、记录介质插入部分等等。虽然这些组件可设置在其上设置了显示部分的表面，但对于数码相框9700的设计，优选的是将它们设置在侧表面或背面。例如，将存储采用数码相机所拍摄的图像的数据的存储器插入数码相框的记录介质插入部分，由此图像数据可被传递以及然后在显示部分9703上显示。
数码相框9700可配置成无线传送和接收数据。可采用其中无线传递预期图像数据以便显示的该结构。
图13A是便携游戏机，并且由壳体9881和壳体9891等两个壳体构成，其中壳体9881和壳体9891与接合部分9893连接，使得便携游戏机能够开启或折叠。显示部分9882和显示部分9883分别结合在壳体9881和壳体9891中。另外，图13A所示的便携游戏机提供有扬声器部分9884、记录介质插入部分9886、LED灯9890、输入部件(操作按键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、转数、距离、光、液体、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射射线、流率、湿度、梯度、振动、气味或红外线)和话筒9889)等等。不用说，便携游戏机的结构并不局限于以上所述，而是可采用至少提供有本发明的半导体器件的其它结构。便携游戏机可适当地包括其它配件。图13A所示的便携游戏机具有读取记录介质中存储的程序或数据以将其显示于显示部分的功能以及通过无线通信与另一个便携游戏机共享信息的功能。注意，图13A所示的便携游戏机的功能并不局限于以上所述，而是便携游戏机能够具有各种功能。
图13B示出作为大型游戏机的投币式游戏机的一个示例。在投币式游戏机9900中，显示部分9903结合在壳体9901中。另外，投币式游戏机9900包括例如起动杆或停止开关、投币孔、扬声器等操作部件。不用说，投币式游戏机9900的结构并不局限于以上所述，而是可采用至少提供有本发明的半导体器件的其它结构。投币式游戏机9900可适当地包括其它配件。
图14A示出移动电话的一个示例。移动电话1000包括结合在壳体1001中的显示部分1002、操作按钮1003、外部连接端口1004、扬声器1005、话筒1006等。
当采用手指等触摸图14A所示的显示部分1002时，数据能够输入到移动电话1000。此外，例如拨打电话和写邮件等操作可通过用手指等触摸显示部分1002来执行。
主要存在显示部分1002的三种屏幕模式。第一模式是主要用于显示图像的显示模式。第二模式是主要用于输入诸如文本之类的数据的输入模式。第三模式是显示和输入模式，其中结合了显示模式和输入模式这两种模式。
例如，在拨打电话或者写邮件的情况下，对显示部分选择主要用于输入文本的文本输入模式，使得可输入在屏幕上显示的文本。在那种情况下，优选的是在显示部分1002的屏幕的基本整个区域上显示键盘或数字按钮。
当包括例如陀螺仪或加速传感器等用于检测倾斜的传感器的检测装置设置在移动电话1000内部时，显示部分1002的屏幕中的显示能够通过确定移动电话1000的安装方向(移动电话1000对于风景模式或肖像模式是水平还是垂直放置)自动切换。
屏幕模式通过触摸显示部分1002或者操作壳体1001的操作按钮1003来切换。备选地，屏幕模式可根据显示部分1002上显示的图像种类来切换。例如，当显示部分显示的图像的信号是运动图像数据的信号时，屏幕模式切换到显示模式。当信号是文本数据的信号时，屏幕模式切换到输入模式。
此外，在输入模式中，当检测到由显示部分1002中的光学传感器所检测的信号的同时在某个时间段没有执行通过触摸显示部分1002进行的输入时，屏幕模式可控制成使得从输入模式切换到显示模式。
显示部分1002可用作图像传感器。例如，掌纹、指纹等的图像在用手掌或手指触摸显示部分1002时来拍摄，由此能够执行人物识别。此外，通过为显示部分提供背光或者发出近红外光的感测光源，能够拍摄指静脉、掌静脉等的图像。
图14B还示出移动电话的一个示例。图14B中的移动电话包括：显示装置9410，其中显示部分9412和操作按钮9413包含在壳体9411中；以及通信装置9400，其中操作按钮9402、外部输入终端9403、话筒9404、扬声器9405和在接收到呼叫时发光的发光部分9406包含在壳体9401中。具有显示功能的显示装置9410可在如箭头所示的两个方向与具有电话功能的通信装置9400分离或附连。因此，显示装置9410的短轴能够附连到通信装置9400的短轴，并且显示装置9410的长轴能够附连到通信装置9400的长轴。另外，当仅需要显示功能时，显示装置9410能够与通信装置9400分离并且单独使用。图像或输入信息能够通过各具有可充电电池的通信装置9400与显示装置9410之间的无线或有线通信来传送或接收。
注意，这个实施例中所述的结构能够适当地结合任意其它实施例中所述的结构来使用。
(示例)
在这个示例中，所述的将是通过制造包括具有允许抑制短沟道效应并且在实施例3中计算的厚度的栅绝缘层和氧化物半导体层的绝缘栅晶体管所得到的结果。
在这个示例中，将描述通过评估具有图15所示结构的绝缘栅晶体管的电特性所得到的结果。图15中的绝缘栅晶体管是顶栅顶接触类型(称作TGTC类型)晶体管，并且在衬底500之上包括作为用作基底膜的绝缘层501的氧化硅膜、作为氧化物半导体层504的30 nm In-Ga-Zn-O膜、作为源电极层545a和漏电极层545b的50 nm钨膜、作为栅绝缘层502的15 nm氧氮化硅膜、包含将30 nm氮化钽膜和370 nm钨膜按照这个顺序从栅绝缘层502侧层叠的作为栅电极层521的膜以及作为层间层527的300 nm氧化硅膜。
虽然未示出，但是作为通过在层间绝缘层中形成的接触孔连接到漏电极层545a、漏电极层545b和栅电极层521的布线层，形成50 nm钛膜、100 nm铝膜和5 nm钛膜。因此，能够易于实现绝缘栅晶体管的电特性。注意，图中的L表示沟道长度。
在实施例1中描述用于制造底栅绝缘栅晶体管的方法。注意，顶栅绝缘栅晶体管能够通过改变制造方法的顺序来制造。因此，关于制造方法的细节，能够参照实施例1。
如实施例3中所述，按照科学计算，为了抑制短沟道效应以使得ΔVth能够小于0.5 V，栅绝缘层和氧化物半导体层的厚度分别设置为10 nm至20 nm(包括两端)和15 nm至100 nm(包括两端)或者分别为20 nm至50 nm(包括两端)和15 nm至30 nm(包括两端)。在这个示例所评估的绝缘栅晶体管中，氧化物半导体层504和栅绝缘层502的厚度分别设置为30 nm和15 nm，并且沟道长度L和沟道宽度W分别设置为0.8 μm和10.1 μm，作为来自上述的厚度范围的示例。
图16示出在下列条件下测量的25个绝缘栅晶体管的VG-ID特性：栅极电压为-6 V至＋6 V，以及漏极电压为0.1 V或3 V，并且相互重叠。图表中，实线示出电流，以及虚线示出场效应迁移率。这些绝缘栅晶体管的阈值电压的中值和平均数分别为大约0.25 V和大约0.27 V。通过将结果与图17所示的科学计算结果进行比较(栅绝缘层的厚度为10 nm或20 nm，以及氧化物半导体层的厚度为30 nm)，它们是接近的，并且证实能够抑制短沟道效应。
本申请基于2009年11月27日向日本专利局提交的序号为2009-270809的日本专利申请，通过引用将其完整内容结合于此。

Claims (20)

1.一种半导体器件，包括：
栅电极层；
栅绝缘层，与所述栅电极层相邻；以及
氧化物半导体层，与所述栅电极层相邻，所述栅绝缘层在所述氧化物半导体层与所述栅电极层之间，
其中所述氧化物半导体层的载流子浓度小于1×1012 /cm3，
其中在所述氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm，
其中所述氧化物半导体层的厚度为15 nm至30 nm，
其中所述栅绝缘层的厚度为20 nm至50 nm，
其中所述氧化物半导体层包含氢的浓度为5×1019 /cm3或更小的区域，以及
其中当施加1 V至10 V漏极电压时，沟道宽度中的每微米的截止电流为100 aA/μm或更小。
2.如权利要求1所述的半导体器件，其中，所述栅电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
3.如权利要求1所述的半导体器件，其中，所述栅绝缘层包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪和氧化钽中的任意的单层膜或层叠膜。
4.一种电子装置，包括权利要求1所述的半导体器件。
5.一种半导体器件，包括：
栅电极层；
栅绝缘层，与所述栅电极层相邻；以及
氧化物半导体层，与所述栅电极层相邻，所述栅绝缘层在所述氧化物半导体层与所述栅电极层之间，
其中所述氧化物半导体层的载流子浓度小于1×1012 /cm3，
其中在所述氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm，
其中所述氧化物半导体层的厚度为15 nm至100 nm，
其中所述栅绝缘层的厚度为10 nm至20 nm，
其中所述氧化物半导体层包含氢的浓度为5×1019 /cm3或更小的区域，以及
其中当施加1 V至10 V漏极电压时，沟道宽度中的每微米的截止电流为100 aA/μm或更小。
6.如权利要求5所述的半导体器件，其中，所述栅电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
7.如权利要求5所述的半导体器件，其中，所述栅绝缘层包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪和氧化钽中的任意的单层膜或层叠膜。
8.一种电子装置，包括权利要求5所述的半导体器件。
9.一种半导体器件，包括：
栅电极层；
栅绝缘层，在所述栅电极层之上；
氧化物半导体层，在所述栅绝缘层之上，所述氧化物半导体层与所述栅电极层重叠，所述栅绝缘层在所述氧化物半导体层与所述栅电极层之间；
源电极和漏电极层，在所述氧化物半导体层之上，所述源电极和漏电极层与所述氧化物半导体层的部分重叠；以及
氧化物绝缘层，在所述源电极和漏电极层之上，所述氧化物绝缘层与所述氧化物半导体层相接触，
其中所述氧化物半导体层的载流子浓度小于1×1012 /cm3，
其中在所述氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm，
其中所述氧化物半导体层的厚度为15 nm至30 nm，
其中所述栅绝缘层的厚度为20 nm至50 nm，
其中所述氧化物半导体层包含氢的浓度为5×1019 /cm3或更小的区域，以及
其中当施加1 V至10 V漏极电压时，沟道宽度中的每微米的截止电流为100 aA/μm或更小。
10.如权利要求9所述的半导体器件，其中，所述栅电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
11.如权利要求9所述的半导体器件，其中，所述源电极和漏电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
12.如权利要求9所述的半导体器件，其中，所述栅绝缘层包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪和氧化钽中的任意的单层膜或层叠膜。
13.如权利要求9所述的半导体器件，其中，所述氧化物绝缘层包括从氧化硅、氮氧化硅、氧化铝和氧氮化铝中选取的无机绝缘膜。
14.一种电子装置，包括权利要求9所述的半导体器件。
15.一种半导体器件，包括：
栅电极层；
栅绝缘层，在所述栅电极层之上；
氧化物半导体层，在所述栅绝缘层之上，所述氧化物半导体层与所述栅电极层重叠，所述栅绝缘层在所述氧化物半导体层与所述栅电极层之间；
源电极和漏电极层，在所述氧化物半导体层之上，所述源电极和漏电极层与所述氧化物半导体层的部分重叠；以及
氧化物绝缘层，在所述源电极和漏电极层之上，所述氧化物绝缘层与所述氧化物半导体层相接触，
其中所述氧化物半导体层的载流子浓度小于1×1012 /cm3，
其中在所述氧化物半导体层中形成的沟道的长度为0.2 μm至3.0 μm，
其中所述氧化物半导体层的厚度为15 nm至100 nm，
其中所述栅绝缘层的厚度为10 nm至20 nm，
其中所述氧化物半导体层包含氢的浓度为5×1019 /cm3或更小的区域，以及
其中当施加1 V至10 V漏极电压时，沟道宽度中的每微米的截止电流为100 aA/μm或更小。
16.如权利要求15所述的半导体器件，其中，所述栅电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
17.如权利要求15所述的半导体器件，其中，所述源电极和漏电极层包括包含从铝、铜、钼、钛、铬、钽、钨、钕和钪中选取的金属元素作为其主要成分的膜、合金膜或者任意这些膜的叠层。
18.如权利要求15所述的半导体器件，其中，所述栅绝缘层包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪和氧化钽中的任意的单层膜或层叠膜。
19.如权利要求15所述的半导体器件，其中，所述氧化物绝缘层包括从氧化硅、氮氧化硅、氧化铝和氧氮化铝中选取的无机绝缘膜。
20.一种电子装置，包括权利要求15所述的半导体器件。
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