JP2007035867A - 半導体装置 - Google Patents

Abstract

【課題】ＳＯＩ基板に形成されたＭＯＳＦＥＴについて、トランジスタの駆動力の低下を防ぐとともに短チャネル効果を抑制する。
【解決手段】半導体基板２０と、半導体基板上に設けられた絶縁層３０と、絶縁層上に設けられたＳＯＩ層４０とを備えるＭＯＳＦＥＴである。ＳＯＩ層中に、ソース領域４４及びドレイン領域４６が、設けられている。また、ＳＯＩ層中のソース領域及びドレイン領域で挟まれた位置に、ノンドープ領域４２が設けられている。ＳＯＩ層上には、ゲート絶縁膜５０を介してゲート電極６０が設けられている。ドレイン領域は、ゲート電極からオフセットされた位置に設けられており、ソース領域はゲート電極にオーバーラップされた位置に設けられており、及び、ドレイン領域がオフセットされた長さは１０ｎｍ以上かつ７５ｎｍ以下である。
【選択図】図１

Description

この発明は、半導体装置、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の素子構造に関するものである。

ＳＯＩ基板に形成されたＭＯＳＦＥＴ（以下の説明では、ＳＯＩ−ＭＯＳＦＥＴと称することもある。）では、素子の微細化に伴ってゲート長が短くなると、しきい値電圧（Ｖｔｈ）が低下する、いわゆる短チャネル効果が起こる。短チャネル効果は、しきい値電圧のばらつきの悪化を引き起こすため、その抑制は重要である。この短チャネル効果を抑制するためには、ＳＯＩ層の膜厚を薄くすることが効果的であることが知られている（例えば、非特許文献１参照）。

図１０を参照して、一般に用いられる、従来のＳＯＩ−ＭＯＳＦＥＴの構造について説明する。シリコン基板１２０上に、埋め込み酸化膜層１３０及びＳＯＩ層１４０が順に積層されて構成されているＳＯＩ基板１１０のＳＯＩ層１４０中に、チャネル領域１４２が設けられている。また、ＳＯＩ層１４０中のチャネル領域１４２を挟む領域に、ｎ型不純物拡散領域として、ソース領域１４４及びドレイン領域１４６が設けられている。

ＳＯＩ層１４０の上側には、ゲート酸化膜１５０を介してゲート電極１６０が形成されている。ソース領域１４４及びドレイン領域１４６は、ゲート電極１６０に対してオーバーラップする位置に設けられている。

図１１を参照して、ＳＯＩ層１４０の膜厚Ｔ_ＳＯＩを薄くすることによる短チャネル効果の抑制について説明する。図１１は、図１０を参照して説明した、従来のＳＯＩ−ＭＯＳＦＥＴにおけるしきい値電圧ロールオフ（ｍＶ）とゲート長Ｌ_ｇ（μｍ）との関係を示す特性図であって、ＳＯＩ層の膜厚が４６ｎｍ（記号△で示す。）、９５ｎｍ（記号□で示す。）、及び１４２ｎｍ（記号○で示す。）の場合について示している。図１１では、横軸にゲート長Ｌ_ｇ（μｍ）を取って示し、及び、縦軸にしきい値電圧ロールオフ（ｍＶ）を取って示している。ここで、しきい値電圧ロールオフは、ゲート長Ｌ_ｇが１０μｍの場合のしきい値電圧Ｖｔｈを基準電圧として、当該基準電圧と、１０μｍとは異なる値の各ゲート長Ｌ_ｇにおけるしきい値電圧との差を示している。

図１１の特性図から明らかなように、ゲート長Ｌ_ｇが短くなるにつれて、しきい値電圧ロールオフの値は大きくなるが、ＳＯＩ層１４０の厚さＴ_ＳＯＩが薄いほど、ゲート長Ｌ_ｇが短くなったときのしきい値電圧ロールオフの値が小さくなっていることが理解できる。このことから、ＳＯＩ層１４０の厚さＴ_ＳＯＩを薄くすることが、短チャネル効果を抑制するのに有効であることがわかる。

しかし、短チャネル効果を抑制するためにＳＯＩ層１４０の厚さＴ_ＳＯＩを薄くすると、ＭＯＳＦＥＴの耐圧が低下するという問題がある。耐圧の低下はＭＯＳＦＥＴの素子特性として好ましくない。耐圧の低下を防ぐため、ゲート電極とドレイン領域とをオフセット構造にすることが提案されている（例えば、特許文献１又は２参照）。

また、携帯端末に用いられる半導体装置のように、待機電力の消費を小さくしたい機器の場合には、動作速度を速くすることよりも、オフリーク電流Ｉｏｆｆを小さくすることを優先した半導体装置が用いられる。このようなオフリーク電流を低く設定した（Ｉｏｆｆ＜１×１０^−１１Ａ／μｍ、しきい値電圧０．４Ｖ程度）トランジスタにおいて、上述した短チャネル効果を抑制するためのＳＯＩ層１４０の薄膜化は、以下のような問題を生じさせる。

ここでは、ＳＯＩ層１４０のチャネル領域１４２の部分がすべて空乏化する完全空乏型のＳＯＩ−ＭＯＳＦＥＴの場合を例にして説明する。完全空乏型のＳＯＩ−ＭＯＳＦＥＴでは、一般にＳＯＩ層１４０の厚さＴ_ＳＯＩが５０ｎｍ程度以下に形成される。

しきい値電圧Ｖｔｈ（Ｖ）は、電位φＦ（Ｖ）、素電荷ｑ（Ｃ）、フラットバンド電圧Ｖｆｂ（Ｖ）、チャネル領域の不純物濃度（以下、ボディ濃度ともいう。）Ｎａ（ｃｍ^−３）、ＳＯＩ層４０の膜厚Ｔ_ＳＯＩ（ｎｍ）及びゲート酸化膜容量Ｃｏｘ（Ｆ）を用いて、以下の式（１）で表すことができる。
Ｖｔｈ＝Ｖｆｂ＋φＦ＋ｑ×Ｎａ×Ｔ_ＳＯＩ／Ｃｏｘ （１）

なお、電位φＦ（Ｖ）は、ボディ濃度、すなわち、チャネル領域の不純物濃度に依存する値であり、ボディ濃度の上昇に伴い小さくなる。ボディ濃度が略ゼロの場合、電位φＦ（Ｖ）は、０．５６Ｖ程度である。また、ボディ濃度Ｎａが略ゼロの場合は、ｑ×Ｎａ×Ｔ_ＳＯＩ／Ｃｏｘも、略ゼロになる。

フラットバンド電圧Ｖｆｂ（Ｖ）は、ゲート電極仕事関数Ｗｍ、シリコン仕事関数Ｗｓ、界面電荷密度Ｑｏｘ、及びゲート酸化膜容量Ｃｏｘ（Ｆ）を用いて、以下の式（２）で表すことができる。
Ｖｆｂ＝Ｗｍ−Ｗｓ−Ｑｏｘ／Ｃｏｘ （２）

ＳＯＩ基板に形成されたＮ型のＭＯＳＦＥＴ（ＳＯＩ−ＮＭＯＳとも称する。）の場合、ゲート電極１６０としてｎ^＋ポリシリコンが用いられる。このとき、ゲート電極仕事関数Ｗｍは、４．１５Ｖ程度である。また、シリコン仕事関数Ｗｓは、約４．７Ｖである。界面電荷密度Ｑｏｘは、単位面積あたりの固定電荷量４×１０^１２／ｃｍ^２と素電荷１．６×１０^−１９Ｃとの積で与えられる。Ｃｏｘはゲート酸化膜１５０の静電容量であり、ゲート酸化膜１５０の厚さＴｏｘが５０ｎｍのとき、１．７３×１０^−６Ｆ／ｃｍ^２程度である。従って、Ｑｏｘ／Ｃｏｘは、Ｑｏｘ／Ｃｏｘ＝４×１０^１２×１．６×１０^−１９／１．７３×１０^−６＝０．３７Ｖとなるので、Ｖｆｂ＝４．１５−４．７−０．３７＝−０．９２Ｖとなる。その結果、しきい値電圧Ｖｔｈは、Ｖｔｈ＝−０．９２Ｖ＋０．５６Ｖ＝−０．３６Ｖになる。この値は、ボディ濃度Ｎａを略ゼロとしたときに得られる値であって、チャネル領域１４２に不純物を導入することによって、しきい値電圧Ｖｔｈを０．４Ｖ程度に調節する場合には、ボディ濃度Ｎａを１×１０^１８ｃｍ^-3以上にしなければならない。

図１２は、従来構造のＳＯＩ−ＮＭＯＳのゲート長Ｌ_ｇとしきい値電圧Ｖｔｈとの関係を表した特性図である。図１２では、横軸にゲート長Ｌ_ｇ（μｍ）を取って示し、縦軸にしきい値電圧Ｖｔｈ（Ｖ）を取って示している。１点破線で示す曲線Ｉは、チャネル領域１４２に不純物を導入していない場合、及び実線で示す曲線ＩＩはチャネル領域１４２にｐ型不純物を導入して、ボディ濃度Ｎａを１×１０^１８ｃｍ^-3程度にした場合を表している。図１２に示されるように、ボディ濃度Ｎａを１×１０^１８ｃｍ^-3程度にすることにより、しきい値電圧Ｖｔｈが０．４Ｖ程度に調節されている。

図１３は、ボディ濃度Ｎａを１×１０^１８ｃｍ^-3以上にした場合のＳＯＩ−ＮＭＯＳの横方向のプロファイルと不純物濃度との関係を示した特性図であって、横軸にＳＯＩ−ＮＭＯＳの横方向のプロファイル（μｍ）を取って示し、縦軸に不純物濃度（ｃｍ^−３）を取って示している。実線で示す曲線Ｉは、チャネル領域１４２に導入される、ｐ型不純物であるホウ素（Ｂ）の濃度を示している。１点破線で示す曲線ＩＩは、ソース領域１４４及びドレイン領域１４６に導入される、ｎ型不純物である砒素（Ａｓ）の濃度を示している。また、破線で表す曲線ＩＩＩはキャリア濃度を示している。チャネル領域１４２でのｐ型不純物の不純物濃度、すなわち、ボディ濃度Ｎａは、２×１０^１８ｃｍ^−３程度と高くなっていることが図１３に示されている。

このように、ボディ濃度Ｎａが、１×１０^１８ｃｍ^-3を越えるような場合、キャリアの移動度（ＮＭＯＳでは電子移動度）の低下が問題となってくる。この移動度の低下は、トランジスタの駆動電流の低下につながる。

図１４は、電子移動度と垂直実効電界との関係を説明するための特性図であって、移動度ユニバーサルカーブとも呼ばれる。図１４では、横軸に垂直実効電界（ｍＶ／ｃｍ）を取って示し、縦軸に電子移動度（ｃｍ^２／（Ｖ・ｓ））を取って示している。曲線Ｉ〜Ｖは、ボディ濃度Ｎａ（単位：ｃｍ^−３）が、それぞれ、Ｉ：３×１０^１７、ＩＩ：１．３×１０^１８、ＩＩＩ：１．８×１０^１８、ＩＶ：２．５×１０^１８、及びＶ：３．３×１０^１８の場合を表している。電子移動度は、ボディ濃度Ｎａが高くなるほど小さくなっている。図１４中に、破線の矢印で示した垂直実効電界の値が、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄとして１．０Ｖを印加した場合に相当する。このように、ボディ濃度Ｎａが高くなると電子移動度は大きく低下し、その結果、トランジスタの駆動電流すなわちトランジスタ駆動力が低下する。

不純物の導入によりトランジスタ駆動力が低下する問題を解決するために、ＳＯＩ層１４０のチャネル領域１４２に不純物を導入することなく、ゲート電極材料を変更することによってゲート電極仕事関数Ｗｍを変えて、しきい値電圧Ｖｔｈを高くする方法が試みられている（例えば、特許文献３参照）。

特許文献３には、ゲート電極としてｐ^＋ポリシリコンを用いた例が開示されている。ゲート電極としてｐ^＋ポリシリコンを用いると、ゲート電極仕事関数Ｗｍは、５．２７Ｖ程度になる。このときのチャネル領域に不純物を導入しない場合のフラットバンド電圧Ｖｆｂは、式（２）より、Ｖｆｂ＝５．２７Ｖ−４．７Ｖ−０．３７Ｖ＝０．２０Ｖとなる。従って、式（１）より、しきい値電圧Ｖｔｈは、Ｖｔｈ＝Ｖｆｂ＋φＦ＝０．２０Ｖ＋０．５６Ｖ＝０．７６Ｖとなる。
特開昭６４−８９４６４号公報 特開平７−１８３５２０号公報 特開２００４−１４６５５０号公報 N.Kistler et al.,Solid State Electronics, vol.39, No.4, pp.445-454(1996).

しかしながら、特許文献３に開示されたＳＯＩ層のチャネル領域に不純物を導入しない半導体装置（以下、Ｎｏｎ−ｄｏｐｅｄ ＳＯＩと称することもある。）では、チャネル領域１４２の不純物濃度によるしきい値電圧Ｖｔの制御ができない。そのため、短チャネル効果の影響が大きくなってしまうという問題が生じる。図１５は、ＳＯＩ層１４０の厚さＴ_ＳＯＩが３５ｎｍであり、及び、ゲート酸化膜１５０の厚さＴｏｘが２ｎｍであるときの、しきい値電圧Ｖｔｈのゲート長Ｌ_ｇ依存性を示す特性図である。図１５では、横軸にゲート長Ｌ_ｇ（μｍ）を取って示し、縦軸にしきい値電圧Ｖｔｈ（Ｖ）を取って示している。ゲート長Ｌ_ｇ（μｍ）が短くなるとしきい値電圧Ｖｔｈ（Ｖ）が低下する。

このＮｏｎ−ｄｏｐｅｄ ＳＯＩの短チャネル効果に対しては、一般的に、ＳＯＩ層１４０をさらに薄膜化することで、抑制が図られている。

図１６を参照して、ＳＯＩ層の膜厚Ｔ_ＳＯＩを変化させたときの、しきい値電圧Ｖｔｈ及びＳ値（Ｓ−ｆａｃｔｏｒ：ｓｕｂｔｈｒｅｓｈｏｌｄ ｆａｃｔｏｒ）について説明する。図１６は、Ｔ_ＳＯＩを変化させたときの、しきい値電圧Ｖｔｈ及びＳ値のゲート長Ｌ_ｇ依存性を説明するための特性図であって、横軸にゲート長Ｌ_ｇ（μｍ）を取って示し、縦軸に、しきい値電圧Ｖｔｈ（Ｖ）及びＳ値（ｍＶ／ｄｅｃａｄｅ）を取って示している。ここで、Ｓ値は、ドレイン電流が一桁変化するときのゲート電圧差である。ＭＯＳＦＥＴでは、しきい値が同じであっても、Ｓ値が小さければ、オフリーク電流を低減することができる。ＳＯＩ層１４０の厚さＴ_ＳＯＩが２０ｎｍの時のしきい値電圧Ｖｔｈ及びＳ値をそれぞれ符号Ａ及びａで示し、１５ｎｍの時のしきい値電圧Ｖｔｈ及びＳ値をそれぞれ符号Ｂ及びｂで示し、１０ｎｍの時のしきい値電圧Ｖｔｈ及びＳ値をそれぞれ符号Ｃ及びｃで示し、また、５ｎｍの時のしきい値電圧Ｖｔｈ及びＳ値をそれぞれ符号Ｄ及びｄで示している。

ＳＯＩ層１４０の膜厚Ｔ_ＳＯＩを薄くすることにより、ゲート長Ｌ_ｇを短くしたときの、しきい値電圧ロールオフが抑制され、また、Ｓ値の増加が抑えられる。しかしながら、ＳＯＩ層１４０の膜厚Ｔ_ＳＯＩを薄くすることによって、しきい値電圧ロールオフを抑制する場合には、ゲート長Ｌ_ｇが０．１μｍのときのＳ値として８０ｍＶ／ｄｅｃａｄｅを目安にすると、ＳＯＩ層１４０の厚さＴ_ＳＯＩは１０ｎｍ以下である必要がある。なお、ここで、Ｓ値の目安とした８０ｍＶ／ｄｅｃａｄｅは、シリコン基板に形成されたＭＯＳＦＥＴ（バルクＭＯＳ）で、到達可能な値である。

ＳＯＩ層１４０の膜厚Ｔ_ＳＯＩが１０ｎｍ以下という寸法レベルは、ＳＯＩ−ＭＯＳＦＥＴとして、実際の量産プロセスに適用するには非常に薄く、ＳＯＩ層１４０の厚さＴ_ＳＯＩのばらつきが生ずるという問題がある。従って、ＳＯＩ層１４０の厚さＴ_ＳＯＩが１０ｎｍ以下の寸法レベルでは、安定したトランジスタ特性を得るのが難しい。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は半導体装置として、従来の不純物の導入によるトランジスタの駆動力の低下の発生を回避するとともに、短チャネル効果を抑制できる、ＳＯＩ基板に形成されたＭＯＳＦＥＴを提供することである。

上述した目的を達成するために、この発明の半導体装置は、半導体基板と、半導体基板上に設けられた絶縁層と、絶縁層上に設けられたＳＯＩ層とを備えるＭＯＳＦＥＴである。ＳＯＩ層中に、ソース領域及びドレイン領域が、設けられている。また、ＳＯＩ層中のソース領域及びドレイン領域で挟まれた位置に、ノンドープ領域が設けられている。ＳＯＩ層上には、ゲート絶縁膜を介してゲート電極が設けられている。ドレイン領域は、ゲート電極からオフセットされた位置に設けられており、ソース領域はゲート電極にオーバーラップされた位置に設けられていて、及び、ドレイン領域がオフセットされた長さは１０ｎｍ以上かつ７５ｎｍ以下である。

また、この発明の半導体装置の他の好適な実施形態によれば、ドレイン領域及びソース領域はゲート電極からオフセットされた位置に設けられており、ドレイン領域及びソース領域がオフセットされた長さが２ｎｍ以上かつ２０ｎｍ以下であるのが良い。

この発明の半導体装置である、ＳＯＩ−ＭＯＳＦＥＴによれば、ドレイン領域がゲート電極からオフセットされた位置に設けられるドレインオフセット構造、及び、ソース領域がゲート電極にオーバーラップされた位置に設けられるソースオーバーラップ構造を有しており、ドレイン領域がオフセットされた長さは１０ｎｍ以上かつ７５ｎｍ以下である。このように構成することにより、チャネル領域への不純物の導入によるトランジスタの駆動力の低下を回避するとともに、短チャネル効果を抑制できる。

また、この発明の半導体装置の他の好適な実施形態によれば、ドレインオフセット構造と、ソース領域がゲート電極からオフセットされた位置に設けられるソースオフセット構造とを有しており、及び、ドレイン領域及びソース領域がオフセットされた長さが２ｎｍ以上かつ２０ｎｍ以下に設けられることにより、上述したのと同様に、チャネル領域への不純物の導入によるトランジスタの駆動力の低下を回避するとともに、短チャネル効果を抑制できる。

以下、図を参照して、この発明の実施の形態について説明するが、形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。

（第１実施形態）
図１を参照して、第１実施形態の半導体装置として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について説明する。図１は、第１実施形態の半導体装置の構造の一例を説明するための概略図であって、断面の切り口で示している。

ＳＯＩ基板１０は、任意好適な従来周知のものを用いれば良く、半導体基板としてのシリコン基板２０上に、絶縁層として埋め込み酸化膜（ＢＯＸ）層３０及びＳＯＩ層４０が順に積層されている。

ＳＯＩ層４０中に、ｎ型不純物拡散領域として、ソース領域４４及びドレイン領域４６がそれぞれ個別に設けられている。ＳＯＩ層４０中のソース領域４４及びドレイン領域４６で挟まれる位置に、不純物が導入されていないノンドープ領域４２が設けられている。ノンドープ領域４２は、ＭＯＳＦＥＴがオン状態では、チャネルとして動作する。従って、以下の説明では、ノンドープ領域４２をチャネル領域と称することもある。

ＳＯＩ層４０の上側には、ゲート絶縁膜であるゲート酸化膜５０を介してゲート電極６０が形成されている。

第１実施形態の半導体装置は、ドレインオフセット構造を有している。ここで、ドレインオフセット構造とは、ドレイン領域４６が、ゲート電極６０に対してオフセットを有する位置に設けられる構造、すなわち、ドレイン領域４６とノンドープ領域４２が接合する接合面（ドレイン接合面）４７から、チャネル方向に離間した位置にゲート電極６０が設けられる構造をいう。ドレインオフセット構造を有することによって、ゲート長Ｌ_ｇが短くなっても、ドレイン領域４６のオフセットした長さ（ドレインオフセット長）Ｌ_{ｄ−ｏｆｆｓｅｔ}に対応する長さ分だけ実効的なチャネル長が伸びる。実効的なチャネル長が伸びると、短チャネル効果が抑制される。

また、第１実施形態の半導体装置は、ソースオーバーラップ構造を有している。ここで、ソースオーバーラップ構造とは、ソース領域４４が、ゲート電極６０に対してオーバーラップする位置に設けられている構造、すなわち、ソース領域４４とノンドープ領域４２が接合する接合面（ソース接合面）４５が、ゲート電極６０下のＳＯＩ層４０に位置する構造をいう。ソースオーバーラップ構造を有することによって、チャネル抵抗が低く抑えられ、トランジスタの駆動電流が高くなる。

図２を参照して、第１実施形態の半導体装置と、従来の半導体装置のしきい値電圧のゲート長依存性について説明する。図２は、第１実施形態の半導体装置のしきい値電圧のゲート長依存性を説明するための特性図であって、ＳＯＩ層４０の厚さＴ_ＳＯＩを３５ｎｍとし、ゲート酸化膜５０の厚さＴｏｘを２．５ｎｍとし、及び、ゲート電極６０をｐ型のポリシリコンとした場合のシミュレーション結果を示している。図２では、図１０を参照して説明した従来の半導体装置におけるしきい値電圧Ｖｔｈのゲート長Ｌ_ｇ依存性（図中、曲線Ｉ）、及び、第１実施形態の半導体装置におけるしきい値電圧Ｖｔｈのゲート長Ｌ_ｇ依存性（図中、曲線ＩＩ）を示していて、横軸にゲート長Ｌ_ｇ（μｍ）を取り、及び、縦軸にしきい値電圧Ｖｔｈ（Ｖ）を取って示している。

第１実施形態の半導体装置は、ドレインオフセット構造及びソースオーバーラップ構造を有していて、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}を２０ｎｍとし、及び、ソース領域４４のオーバーラップした長さ（ソースオーバーラップ長）Ｌ_{ｓ−ｏｖｅｒｌａｐ}を２０ｎｍとしている。一方、従来の半導体装置は、ドレインオーバーラップ構造と、ソースオーバーラップ構造とを有していて、ドレイン領域１４６のオーバーラップした長さ（ドレインオーバーラップ長）Ｌ_{ｄ−ｏｖｅｒｌａｐ}を２０ｎｍとし、及び、ソースオーバーラップ長Ｌ_{ｓ−ｏｖｅｒｌａｐ}を２０ｎｍとしている。ここで、ドレインオーバーラップ構造とは、ドレイン領域１４６が、ゲート電極１６０に対してオーバーラップする位置に設けられている構造をいう。

ドレインオーバーラップ構造及びソースオーバーラップ構造を有する従来の半導体装置では、図１６を参照して説明したように、短チャネル効果を抑制するために、ＳＯＩ層１４０の厚さＴ_ＳＯＩを１０ｎｍ以下にする必要があった。図２の曲線Ｉに示すように、ＳＯＩ層４０の厚さＴ_ＳＯＩを３５ｎｍとした場合では、１μｍ以下のゲート長Ｌ_ｇに対して、しきい値電圧Ｖｔｈの低下が顕著である。

これに対し、第１実施形態の半導体装置では、図２の曲線ＩＩが示すように、ゲート長Ｌ_ｇが1μｍ以下の領域では、短チャネル効果によるしきい値電圧Ｖｔｈの低下が起こるものの、従来の半導体装置（曲線Ｉ）に比べて、その低下の程度が小さく、短チャネル効果が抑制されることが理解される。すなわち、第１実施形態の半導体装置では、ＳＯＩ層４０の厚さＴ_ＳＯＩが３５ｎｍ程度であっても、短チャネル効果が抑制される。

図３を参照して、しきい値電圧ロールオフと、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}との関係について説明する。図３は、しきい値電圧ロールオフとドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}との関係を説明するための特性図であって、ゲート長Ｌ_ｇとして１４０ｎｍを中心として、２０ｎｍのばらつきを考慮したシミュレーションを行った結果を示している。図３では、横軸にドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}（ｎｍ）を取って示し、縦軸にしきい値電圧ロールオフ（ｍＶ）をとって示している。図３に示すように、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}を大きくすると、しきい値電圧ロールオフが低下する。例えばドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が０ｎｍ以下の場合は、しきい値電圧ロールオフは１００ｍＶよりも大きい。これに対し、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が１０ｎｍ以上であると、しきい値電圧ロールオフは５０ｍＶよりも小さくなる。

なお、図３において、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}は、ゲート電極６０の電極端と、ドレイン接合面４７のチャネル方向の間隔であって、ドレインオフセット構造の場合を正の値とする。ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}がゼロの場合は、ゲート電極６０の電極端と、ドレイン接合面４７のチャネル方向の位置がそろっている場合を示している。また、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が負の値を示す場合は、ドレインオーバーラップ構造になっていて、その絶対値の大きさ分だけオーバーラップしていることを示している。すなわち、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}とドレインオーバーラップ長Ｌ_{ｄ−ｏｖｅｒｌａｐ}とは、絶対値が等しく、符号が反対の関係（Ｌ_{ｄ−ｏｆｆｓｅｔ}＝−Ｌ_{ｄ−ｏｖｅｒｌａｐ}）にある。

図２を参照して説明したように、ゲート長Ｌ_ｇを小さくすると、短チャネル効果により、しきい値電圧Ｖｔｈが小さくなる。しきい値電圧Ｖｔｈの低下の程度を示すしきい値電圧ロールオフが大きい場合、ゲート長Ｌ_ｇがばらつくと、しきい値電圧Ｖｔｈの大きさは大きくばらつく。すなわち、ゲート長Ｌ_ｇのばらつきに対するしきい値電圧Ｖｔｈの感度が高くなる。従って、ゲート長Ｌ_ｇのばらつきが、歩留まりの低下の要因となる。特に、しきい値電圧ロールオフが５０ｍＶより大きくなるとその傾向が大となる。従って、ゲート長Ｌ_ｇのばらつきによる歩留まりの低下を防ぐためにしきい値電圧ロールオフは５０ｍＶ以内にするのが良く、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}は１０ｎｍ以上にするのが好適である。

図４を参照して、ドレイン電流Ｉｄと、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}との関係について説明する。図４は、ドレイン電流Ｉｄとドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}との関係を説明するための特性図であって、図３と同様の条件で行ったシミュレーションの結果を示している。図４では、横軸にドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}（ｎｍ）を取って示し、縦軸にドレイン電流Ｉｄの、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が０ｎｍのときの値に対する比を取って示している。

図４に示すように、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が長くなると、トランジスタの駆動電流であるドレイン電流Ｉｄが低下する。ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が０ｎｍの時にドレイン電流Ｉｄが１であるのに対し、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が７５ｎｍの時には、ドレイン電流Ｉｄが０．９７程度になり、さらに、Ｌ_{ｄ−ｏｆｆｓｅｔ}が１００ｎｍを超えるとドレイン電流Ｉｄは０．９７未満の値になる。トランジスタの駆動電流が低下すると、そのトランジスタを用いて構成される回路の応答速度が低下して高速動作ができなくなる恐れがある。特に、駆動電流の低下が３％より大であると、その傾向が大となる。従って、第１実施形態の半導体装置では、駆動電流すなわちドレイン電流Ｉｄの低下を３％以内に抑制するように、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}を７５ｎｍ以下に設定するのが好適である。

なお、第１実施形態の半導体装置の製造は、任意好適な従来周知のＳＯＩ−ＭＯＳＦＥＴの製造方法を用いて行うことができる。ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}の設定は、不純物拡散領域として、ソース領域４４及びドレイン領域４６を設ける際に行われる熱処理において、熱処理を行う時間などを制御することで行うことができる。

上述したように、第１実施形態の半導体装置は、ドレインオフセット構造、及び、ソースオーバーラップ構造を有しており、ドレイン領域がオフセットされた長さは１０ｎｍ以上かつ７５ｎｍ以下である。このように構成することにより、チャネル領域への不純物の導入によるトランジスタの駆動力の低下の発生を回避するとともに、短チャネル効果を抑制できる。

（第２実施形態）
図５を参照して、第２実施形態の半導体装置として、ＳＯＩ基板を用いたＭＯＳＦＥＴについて説明する。図５は、第２実施形態の半導体装置の構造の一例を説明するための概略図であって、断面の切り口で示している。

ＳＯＩ基板１０は、任意好適な従来周知のものを用いれば良く、半導体基板としてのシリコン基板２０上に、絶縁層として埋め込み酸化膜（ＢＯＸ）層３０及びＳＯＩ層４０が順に積層されている。

ＳＯＩ層４０中に、ｎ型不純物拡散領域として、ソース領域４４及びドレイン領域４６がそれぞれ個別に設けられている。ＳＯＩ層４０中のソース領域４４及びドレイン領域４６で挟まれる位置に、不純物が導入されていないノンドープ領域４２が設けられている。

ＳＯＩ層４０の上側には、ゲート絶縁膜であるゲート酸化膜５０を介してゲート電極６１が形成されている。

第２実施形態の半導体装置は、ドレインオフセット構造を有している。ドレインオフセット構造を有することによって、ゲート長Ｌ_ｇが短くなっても、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}に対応する長さ分だけ実効的なチャネル長が伸びる。実効的なチャネル長が伸びると、短チャネル効果が抑制される。

また、第２実施形態の半導体装置は、ソースオフセット構造を有している。ここで、ソースオフセット構造とは、ソース領域４４が、ゲート電極６０に対してオフセットを有する位置に設けられている構造、すなわち、ソース接合面４５から離間した位置にゲート電極６０が設けられる構造をいう。第２実施形態の半導体装置は、ドレインオフセット構造に加えて、ソースオフセット構造を有することで、第１実施形態の半導体装置に比べて、ソース領域４４のオフセットした長さ（ソースオフセット長）Ｌ_{ｓ−ｏｆｆｓｅｔ}に対応する長さ分だけ、実効的なチャネル長が伸びる。従って、短チャネル効果がさらに抑制される。

図６を参照して、第２実施形態の半導体装置と、従来の半導体装置のしきい値電圧のゲート長依存性について説明する。図６は、第２実施形態の半導体装置のしきい値電圧のゲート長依存性を説明するための特性図であって、ＳＯＩ層４０の厚さＴ_ＳＯＩ、ゲート酸化膜５０の厚さＴｏｘ、及び、ゲート電極６１の材質などを、図２を参照して説明したのと同様の条件に設定した場合のシミュレーション結果を示している。図６では、第２実施形態の半導体装置のゲート長依存性（曲線ＩＩＩ）と、図２を参照して説明した従来の半導体装置のゲート長依存性（曲線Ｉ）及び第１実施形態の半導体装置のゲート長依存性（曲線ＩＩ）とを示している。第２実施形態の半導体装置は、ドレインオフセット構造及びソースオフセット構造を有していて、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}を２０ｎｍとし、及び、ソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}を２０ｎｍとしている。

従来の、ドレインオーバーラップ構造及びソースオーバーラップ構造を有する半導体装置では、図１６を参照して説明したように、短チャネル効果を抑制するために、ＳＯＩ層１４０の厚さＴ_ＳＯＩを１０ｎｍ以下にする必要があった。つまり、ＳＯＩ層４０の厚さＴ_ＳＯＩを３５ｎｍとした場合では、ゲート長Ｌ_ｇが１μｍ以下の領域では、しきい値電圧Ｖｔｈの低下が顕著である。

これに対し、第２実施形態の半導体装置では、図６の曲線ＩＩＩが示すように、ゲート長Ｌ_ｇが1μｍ以下の領域では、短チャネル効果によるしきい値電圧Ｖｔｈの低下が起こるものの、従来の半導体装置（曲線Ｉ）に比べて、その低下の程度が小さく、短チャネル効果が抑制されることが理解される。また、第１実施形態の半導体装置（曲線ＩＩ）に比べても、短チャネル効果が抑制される。

図７を参照して、しきい値電圧ロールオフの、オフセット長Ｌ_{ｏｆｆｓｅｔ}に対する依存性について説明する。図７は、しきい値電圧ロールオフとオフセット長Ｌ_{ｏｆｆｓｅｔ}との関係を説明するための特性図であって、ゲート長Ｌ_ｇとして１４０ｎｍを中心として、２０ｎｍのばらつきを考慮してシミュレーションを行った結果を示している。図７では、横軸にオフセット長さＬ_{ｏｆｆｓｅｔ}（ｎｍ）を取って示し、縦軸にしきい値電圧ロールオフ（ｍＶ）をとって示している。

ここで、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}は、ゲート電極６０の電極端と、ドレイン接合面４７のチャネル方向の間隔であって、ドレインオフセット構造の場合を正の値とする。ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}がゼロの場合は、ゲート電極６０の電極端と、ドレイン接合面４７のチャネル方向の位置がそろっている場合を示している。また、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}が負の値を示す場合は、ドレインオーバーラップ構造になっていて、その絶対値の大きさ分だけオーバーラップしていることを示している。すなわち、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}とドレインオーバーラップ長Ｌ_{ｄ−ｏｖｅｒｌａｐ}とは、絶対値が等しく、符号が反対の関係（Ｌ_{ｄ−ｏｆｆｓｅｔ}＝−Ｌ_{ｄ−ｏｖｅｒｌａｐ}）にある。

同様に、ソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}は、ゲート電極６０の電極端と、ソース接合面４５のチャネル方向の間隔であって、ソースオフセット構造の場合を正の値とする。ソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}がゼロの場合は、ゲート電極６０の電極端と、ソース接合面４５のチャネル方向の位置がそろっている場合を示している。また、ソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}が負の値を示す場合は、ソースオーバーラップ構造になっていて、その絶対値の大きさ分だけオーバーラップしていることを示している。すなわち、ソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}とソースオーバーラップ長Ｌ_{ｓ−ｏｖｅｒｌａｐ}とは、絶対値が等しく、符号が反対の関係（Ｌ_{ｓ−ｏｆｆｓｅｔ}＝−Ｌ_{ｓ−ｏｖｅｒｌａｐ}）にある。

なお、ここではドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}とソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}を等しく設定しているので、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}及びソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}を、オフセット長Ｌ_{ｏｆｆｓｅｔ}と総称している。

図７に示すように、オフセット長Ｌ_{ｏｆｆｓｅｔ}を大きくすると、しきい値電圧ロールオフが低下する。オフセット長Ｌ_{ｏｆｆｓｅｔ}が０ｎｍ以下の場合は、しきい値電圧ロールオフは５０ｍＶよりも大きい。これに対し、オフセット長Ｌ_{ｏｆｆｓｅｔ}が２ｎｍ以上であると、しきい値電圧ロールオフは５０ｍＶよりも小さくなる。

図６を参照して説明したように、ゲート長Ｌ_ｇを小さくすると、短チャネル効果により、しきい値電圧Ｖｔｈが小さくなる。しきい値電圧Ｖｔｈの低下の程度を示すしきい値電圧ロールオフが大きい場合、ゲート長Ｌ_ｇがばらつくと、しきい値電圧Ｖｔｈの大きさは大きくばらつく。すなわち、ゲート長Ｌ_ｇのばらつきに対するしきい値電圧Ｖｔｈの感度が高くなる。従って、ゲート長Ｌ_ｇのばらつきが、歩留まりの低下の要因となる。特に、しきい値電圧ロールオフが５０ｍＶより大きくなるとその傾向が大となる。従って、ゲート長Ｌ_ｇのばらつきによる歩留まりの低下を防ぐためにしきい値電圧ロールオフは５０ｍＶ以内にするのが良く、オフセット長Ｌ_{ｏｆｆｓｅｔ}は２ｎｍ以上にするのが好適である。

図８を参照して、ドレイン電流Ｉｄと、オフセット長Ｌ_{ｏｆｆｓｅｔ}との関係について説明する。図８は、ドレイン電流Ｉｄとオフセット長Ｌ_{ｏｆｆｓｅｔ}との関係を説明するための特性図であって、図７と同様の条件で行ったシミュレーションの結果を示している。図８では、横軸にオフセット長Ｌ_{ｏｆｆｓｅｔ}（ｎｍ）を取って示し、縦軸にドレイン電流Ｉｄの、オフセット長Ｌ_{ｏｆｆｓｅｔ}が０ｎｍのときの値に対する比を取って示している。

図８に示すように、オフセット長Ｌ_{ｏｆｆｓｅｔ}が長くなると、トランジスタの駆動電流であるドレイン電流Ｉｄが低下する。オフセット長Ｌ_{ｏｆｆｓｅｔ}が０ｎｍの時にドレイン電流Ｉｄが１であるのに対し、オフセット長Ｌ_{ｏｆｆｓｅｔ}が２０ｎｍの時には、ドレイン電流Ｉｄが０．９７程度になり、さらに、Ｌ_{ｏｆｆｓｅｔ}が３０ｎｍを超えるとドレイン電流Ｉｄは０．９未満の値になる。トランジスタの駆動電流が低下すると、そのトランジスタを用いて構成される回路の応答速度が低下して高速動作ができなくなる恐れがある。トランジスタの駆動電流が低下すると、そのトランジスタを用いて構成される回路の応答速度が低下して高速動作ができなくなる恐れがある。特に、駆動電流の低下が３％より大であると、その傾向が大となる。従って、第２実施形態の半導体装置では、駆動電流すなわちドレイン電流Ｉｄの低下を３％以内に抑制するように、オフセット長Ｌ_{ｏｆｆｓｅｔ}を２０ｎｍ以下に設定するのが好適である。

図９を参照して、駆動電圧Ｖｄｒｉｖｅとドレイン電流Ｉｄの関係について説明する。図９は、駆動電圧Ｖｄｒｉｖｅとドレイン電流Ｉｄの関係を説明するための特性図であって、ゲート長Ｌ_ｇが１４０ｎｍであり、ＳＯＩ層４０の厚さＴ_ＳＯＩが３５ｎｍであり、及び、ドレイン電圧Ｖｄが１．０Ｖであるときのシミュレーション結果を示している。図９では、横軸に駆動電圧Ｖｄｒｉｖｅ（Ｖ）を取って示し、縦軸にドレイン電流Ｉｄ（Ａ／μｍ）を取って示している。ここで、駆動電圧Ｖｄｒｉｖｅは、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄが１．０Ｖのときのしきい値電圧Ｖｔｈとの差である。また、ドレイン電流Ｉｄ（Ａ／μｍ）を、単位ゲート幅あたりの電流値として示している。Ｓ値は、ドレイン電流Ｉｄの駆動電圧Ｖｄｒｉｖｅに対する傾きの逆数で表される。

図９中、曲線ＩＶは、ドレインオフセット構造及びソースオフセット構造を有する、第２実施形態の半導体装置でのドレイン電流を示している。曲線Ｖは、チャネル領域に不純物を導入しないＭＯＳＦＥＴであって、ドレインオーバーラップ構造及びソースオーバーラップ構造（ノンドープオーバーラップ構造）を有する半導体装置でのドレイン電流を示している。曲線ＶＩは、チャネル領域を高濃度にしたＭＯＳＦＥＴであって、ドレインオーバーラップ構造及びソースオーバーラップ構造（高濃度ボディ構造）を有する半導体装置でのドレイン電流を示している。

第２実施形態の半導体装置（曲線ＩＶ）では、ノンドープオーバーラップ構造を有する半導体装置（曲線Ｖ）に比べて、ドレイン電流Ｉｄの駆動電圧Ｖｄｒｉｖｅに対する傾きが大きい、すなわち、Ｓ値が小さい。

また、第２実施形態の半導体装置（曲線ＩＶ）は、高濃度ボディ構造を有する半導体装置（曲線ＶＩ）に比べても傾きが大きい、すなわち、Ｓ値が小さい。さらに、高濃度ボディ構造を有する半導体装置では、ボディ濃度が高濃度であるため、図１４を参照して説明したようにトランジスタの駆動力が劣化するのに対し、第２実施形態の半導体装置では、不純物が導入されていないのでチャネル領域に導入された不純物による駆動力の劣化が起こらない。

なお、ここでは、ドレインオフセット長Ｌ_{ｄ−ｏｆｆｓｅｔ}とソースオフセット長Ｌ_{ｓ−ｏｆｆｓｅｔ}が等しい場合を例にとって説明したが、それぞれが、２ｎｍ以上２０ｎｍ以下の範囲内に設けられていれば、異なっていても良い。

上述したように、第２実施形態の半導体装置は、ドレインオフセット構造、及び、ソースオフセット構造を有しており、さらに、ドレイン領域及びソース領域がオフセットされた長さが２ｎｍ以上２０ｎｍ以下である。第２実施形態の半導体装置では、第１実施形態の半導体装置と同様に、チャネル領域への不純物の導入によるトランジスタの駆動力の低下の発生を回避するとともに、短チャネル効果を抑制できる。

第１実施形態の半導体装置を説明するための概略図である。 第１実施形態の半導体装置のしきい値電圧のゲート長依存性を説明するための特性図である。 しきい値電圧ロールオフとドレインオフセット長との関係を説明するための特性図である。 ドレイン電流とドレインオフセット長との関係を説明するための特性図である。 第２実施形態の半導体装置を説明するための概略図である。 第２実施形態の半導体装置のしきい値電圧のゲート長依存性を説明するための特性図である。 しきい値電圧ロールオフとオフセット長との関係を説明するための特性図である。 ドレイン電流とオフセット長との関係を説明するための特性図である。 駆動電圧とドレイン電流の関係を説明するための特性図である。 従来の半導体装置を説明するための概略図である。 従来のＳＯＩ−ＭＯＳＦＥＴにおけるしきい値電圧ロールオフとゲート長との関係を示す特性図である。 従来構造のＳＯＩ−ＮＭＯＳのゲート長としきい値電圧との関係を表した特性図である。 ＳＯＩ−ＮＭＯＳＦＥＴの横方向のプロファイルと不純物濃度との関係を示した特性図である。 電子移動度と垂直実効電界との関係を表す特性図である。 しきい値電圧のゲート長依存性を示す特性図である。 しきい値電圧及びＳ値のゲート長依存性を説明するための特性図である。

符号の説明

１０、１１０ ＳＯＩ基板
２０、１２０ シリコン基板
３０、１３０ 埋め込み酸化膜（ＢＯＸ）層
４０、１４０ ＳＯＩ層
４２ ノンドープ領域
４４、１４４ ソース領域
４５ ソース接合面
４６、１４６ ドレイン領域
４７ ドレイン接合面
５０、１５０ ゲート酸化膜
６０、６１、１６０ ゲート電極
１４２ チャネル領域

Claims (2)

1. 半導体基板と、
   該半導体基板上に設けられた絶縁層と、
   該絶縁層上に設けられたＳＯＩ層と、
   該ＳＯＩ層中に設けられたソース領域及びドレイン領域と、
   前記ＳＯＩ層中の前記ソース領域及び前記ドレイン領域で挟まれた位置に設けられたノンドープ領域と、
   前記ＳＯＩ層上にゲート絶縁膜を介して設けられたゲート電極と
   を備えるＭＯＳＦＥＴであって、
   前記ドレイン領域はゲート電極からオフセットされた位置に設けられており、
   ソース領域はゲート電極にオーバーラップされた位置に設けられており、及び
   前記オフセットされた長さが１０ｎｍ以上かつ７５ｎｍ以下である
   ことを特徴とする半導体装置。
2. 半導体基板と、
   該半導体基板上に設けられた絶縁層と、
   該絶縁層上に設けられたＳＯＩ層と、
   該ＳＯＩ層中に設けられたソース領域及びドレイン領域と、
   前記ＳＯＩ層中の前記ソース領域及び前記ドレイン領域で挟まれた位置に設けられたノンドープ領域と、
   前記ＳＯＩ層上にゲート絶縁膜を介して設けられたゲート電極と
   を備えるＭＯＳＦＥＴであって、
   前記ドレイン領域及びソース領域は、ゲート電極からオフセットされた位置に設けられており、及び
   前記オフセットされた長さが２ｎｍ以上かつ２０ｎｍ以下である
   ことを特徴とする半導体装置。

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