KR101743570B1 - 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 스케일링에 따른 숏채널 효과를 개선하면서도 서브스레숄드 슬로프를 개선할 수 있으며 구동 전류를 증가시킬 수 있는 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
돌출부를 포함하는 소스 영역; 상기 돌출부의 일 측에 구비되는 제1 게이트 전극; 상기 돌출부의 상기 제1 게이트 전극과 대향하는 측에 구비되는 제2 게이트 전극; 상기 돌출부 상에 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 상부에 구비되는 드레인 영역; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 드레인 영역 중 적어도 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 면에 구비되는 절연막을 포함하고,상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는 Lgate = Lchannel + Tsov의 관계를 만족하고, 상기 Tsov는 0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터가 제공된다.
돌출부를 포함하는 소스 영역; 상기 돌출부의 일 측에 구비되는 제1 게이트 전극; 상기 돌출부의 상기 제1 게이트 전극과 대향하는 측에 구비되는 제2 게이트 전극; 상기 돌출부 상에 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 상부에 구비되는 드레인 영역; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 드레인 영역 중 적어도 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 면에 구비되는 절연막을 포함하고,상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는 Lgate = Lchannel + Tsov의 관계를 만족하고, 상기 Tsov는 0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터가 제공된다.
Description
본 발명은 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는 반도체 소자의 스케일링(scaling)에 따른 숏채널 효과(short channel effect)를 개선하면서도 서브스레숄드 슬로프(sub-threshold slope)를 개선할 수 있으며 구동 전류를 증가시킬 수 있는 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자 설계 기술 및 공정 기술의 발전에 따라서, 반도체 칩 내부에 배치되는 트랜지스터의 개수는 급격히 증가하고 있다. 예컨대 최근 듀얼 코어 이상의 마이크로프로세서에는 칩 당 10억개 이상의 다수의 트랜지스터가 배치된다.
다양한 트랜지스터 중에서 특히 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 현재 가장 많이 사용되고 있는 반도체 소자이다.
MOSFET은 실리콘 기판 위에 소스, 드레인 및 게이트의 3개의 단자가 배치되는 구성을 가진다. 게이트에 인가되는 전압으로 인하여 발생되는 전기장에 의해서 전류를 흐르게 하는 캐리어가 이동할 수 있는 채널 또는 반전층을 형성하는 것에 의해서 MOSFET은 동작한다.
한편 차세대 반도체 소자 구조로서 예컨대 멀티게이트 형태인 FinFET 등의 3차원 구조 트랜지스터가 제시되고 있다. FinFET은 기존 MOSFET과는 달리 3차원 구조를 가지는 복수 개의 게이트를 사용하며, 이에 따라 숏채널 효과를 억제할 수 있다. 또한 숏채널 효과에 대한 염려없이 상대적으로 낮은 수준의 불순물을 채널 영역에 주입하기 때문에, FinFET 등의 3차원 구조 트랜지스터는 문턱 전압 변화를 상당히 감소시킬 수 있다고 알려져 있다.
그러나 FinFET은 300K에서 60mv/decade의 서브스레숄드 슬로프를 가지는 물리적인 한계를 가지고 있다. 즉 반도체 소자의 집적도 증가와 빨라진 동작 속도에 따라서 전력 소모가 급격하게 증가되나, FinFET은 서브스레숄드 슬로프의 한계로 인하여 저전력 반도체 소자를 적용시켜야 하는 모바일 어플리케이션 등에는 적합하지 않다.
이를 개선하기 위해서 특히 서브스레숄드 슬로프의 물리적 한계를 극복할 수 있는 터널 전계 효과 트랜지스터가 주목받고 있다. 예컨대 인텔 코포레이션에 의해서 출원되고 2015년 1월 22일자로 한국등록특허 제10-1487634호(특허문헌 1)는 종래 기술에 따른 터널 전계 효과 트랜지스터를 개시하고 있다.
터널 전계 효과 트랜지스터는 특히 전력 공급 전압(VDD)을 0.5V 또는 그 이하로 할 수 있다는 장점이 있다. 그러나 종래의 MOSFET이나 FinFET 등과는 다르게, 터널 전계 효과 트랜지스터는 온스테이트(on-state)에서의 구동 전류가 낮다는 단점을 가진다.
본 발명의 목적은 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는 반도체 소자의 스케일링에 따른 숏채널 효과를 개선하면서도 서브스레숄드 슬로프를 개선할 수 있으며 구동 전류를 증가시킬 수 있는 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 돌출부를 포함하는 소스 영역; 상기 돌출부의 일 측에 구비되는 제1 게이트 전극; 상기 돌출부의 상기 제1 게이트 전극과 대향하는 측에 구비되는 제2 게이트 전극; 상기 돌출부 상에 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역; 상기 채널 영역의 상부에 구비되는 드레인 영역; 및 상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 드레인 영역 중 적어도 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 면에 구비되는 절연막을 포함하고, 상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는 Lgate = Lchannel + Tsov의 관계를 만족하고, 상기 Tsov는 0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터를 제공한다.
본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 절연막은 상기 드레인 영역의 상면 중 적어도 일부에 구비될 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 드레인 영역 및 상기 소스 영역에 각각 구비되는 컨택트 영역을 더 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역이 배치되는 기판을 더 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중 어느 하나일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 기판; 및 상기 기판 상에 배치되는 매몰 산화막(buried oxide)을 더 포함하고, 상기 소스 영역은 상기 매몰 산화막 상에 구비될 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판 및 III-V족 화합물을 포함하는 기판 중 어느 하나일 수있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역은 게르마늄을 포함하는 것이고, 상기 드레인 영역은 실리콘을 포함하는 것이고, 상기 채널 영역은 실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 소스 영역은 p-타입 불순물로 도핑되고, 상기 드레인 영역은 n-타입 불순물로 도핑될 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고, 상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고, 상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 채널 영역은 상기 p-타입 불순물 및 상기 n-타입 불순물 중 어느 하나로 도핑되는 것이고, 상기 채널 영역의 도핑 농도는 1×1014/cm3 내지 1×1016/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 채널 영역은 진성(intrinsic) 실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 상기 절연막은 SiO2, Si3N4, Al2O3, HfO2, La2O3 및 ZrO2 중에서 적어도 어느 하나를 포함할 수 있다.
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또한 본 발명은 (a) 소스 층, 상기 소스 층 상에 구비되는 채널 층, 상기 채널 층 상에 구비되는 드레인 층을 포함하는 기판을 준비하는 단계; (b) 상기 기판을 미리 지정된 패턴을 기초로 식각하여, 상기 기판 상에 돌출부를 포함하는 소스 영역, 상기 돌출부 상에 구비되는 채널 영역 및 상기 채널 영역 상에 구비되는 드레인 영역을 형성하는 단계; (c)상기 기판 상에 절연막을 형성하는 단계; 및 (d) 상기 돌출부 및 상기 채널 영역의 일 측에 제1 게이트 전극을 형성하고 상기 돌출부 및 상기 채널 영역의 상기 제1 게이트 전극과 대향하는 측에 제2 게이트 전극을 형성하는 단계를 포함하고, 상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는 Lgate = Lchannel + Tsov의 관계를 만족하고, 상기 Tsov는 0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법을 제공한다.
본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, (e) 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 드레인 영역, 상기 소스 영역 각각과 전기적으로 연결되는 컨택트 영역을 형성하는 단계를 더 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, (f) 상기 단계 (d) 이후에 층간 유전막(interlayer dielectric)을 형성하는 단계를 더 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 소스 영역은 게르마늄을 포함하는 것이고, 상기 드레인 영역은 실리콘을 포함하는 것이고, 상기 채널 영역은 실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 소스 영역은 p-타입 불순물로 도핑되고, 상기 드레인 영역은 n-타입 불순물로 도핑될 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고, 상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고, 상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 채널 영역은 상기 p-타입 불순물 및 상기 n-타입 불순물 중 어느 하나로 도핑되는 것이고, 상기 채널 영역의 도핑 농도는 1×1014/cm3 내지 1×1016/cm3일 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 채널 영역은 진성 실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물로 도핑된 폴리실리콘을 포함할 수 있다.
또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서, 상기 절연막은 SiO2, Si3N4, Al2O3, HfO2, La2O3 및 ZrO2 중에서 적어도 어느 하나를 포함할 수 있다.
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본 발명에 따르면 반도체 소자의 스케일링에 따른 숏채널 효과를 개선하면서도 서브스레숄드 슬로프를 개선할 수 있으며 구동 전류를 증가시킬 수 있는 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면.
도 2는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에서 터널링을 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면.
도 3은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 파라미터를 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면.
도 4는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 및 서브스레숄드 슬로프(SS)의 관계를 예시적으로 나타내는 도면.
도 5는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 채널 길이(Lchannel)와 돌출부의 두께(Tsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면.
도 6은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 돌출부의 폭(Wsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면.
도 7은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법의 예시적인 흐름도.
도 8a 내지 도 8d는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 기판을 준비하는 단계를 예시적으로 나타내는 도면.
도 9는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 식각이 수행되기 전의 기판을 나타내는 도면.
도 10은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 돌출부를 포함하는 소스 영역, 채널 영역 및 드레인 영역을 형성한 상태를 나타내는 도면.
도 11은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 절연막을 형성한 상태를 나타내는 도면.
도 12는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 제1 게이트 전극 및 제2 게이트 전극을 형성한 상태를 나타내는 도면.
도 13은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 층간 유전막(interlayer dielectric)을 형성한 상태를 나타내는 도면.
도 14는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 컨택트 영역을 형성한 상태를 나타내는 도면.
도 2는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에서 터널링을 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면.
도 3은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 파라미터를 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면.
도 4는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 및 서브스레숄드 슬로프(SS)의 관계를 예시적으로 나타내는 도면.
도 5는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 채널 길이(Lchannel)와 돌출부의 두께(Tsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면.
도 6은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 돌출부의 폭(Wsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면.
도 7은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법의 예시적인 흐름도.
도 8a 내지 도 8d는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 기판을 준비하는 단계를 예시적으로 나타내는 도면.
도 9는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 식각이 수행되기 전의 기판을 나타내는 도면.
도 10은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 돌출부를 포함하는 소스 영역, 채널 영역 및 드레인 영역을 형성한 상태를 나타내는 도면.
도 11은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 절연막을 형성한 상태를 나타내는 도면.
도 12는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 제1 게이트 전극 및 제2 게이트 전극을 형성한 상태를 나타내는 도면.
도 13은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 층간 유전막(interlayer dielectric)을 형성한 상태를 나타내는 도면.
도 14는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 컨택트 영역을 형성한 상태를 나타내는 도면.
이하, 본 발명의 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 1은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 예시적인 구성을 나타내는 도면이다. 또한 도 2는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에서 터널링을 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면이다. 또한 도 3은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 파라미터를 설명하기 위한 도면으로서, 도 1의 수직 구조 터널 전계 효과 트랜지스터의 단면을 예시적으로 나타내는 도면이다.
도 1 내지 도 3에서 각 구성 요소는 설명을 위해서 실제 축적과는 다르게 도시될 수 있다. 예컨대 도 3에서 컨택트 영역(180b)은 도 1과는 다른 축적으로 도시되며, 다른 구성 요소에 대해서도 마찬가지로 실제 축적과는 다르게 도시될 수 있다. 또한 도 1 내지 도 3에서 각 구성 요소는 설명을 위해서 도시를 생략할 수도 있다.
도 1 내지 도 3을 참조하면, 도 1 및 도 2를 참조하면, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는, 소스 영역(110)과, 채널 영역(120)과, 드레인 영역(130)과, 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)과, 절연막(150)을 포함한다. 또한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는, 기판(160)과, 매몰 산화막(170)과, 컨택트 영역(180a, 180b)을 더 포함할 수 있다.
소스 영역(110)은 돌출부(110a)를 포함한다. 소스 영역(110)은 예컨대 게르마늄을 포함할 수 있다. 소스 영역(110)은 예컨대 p-타입 불순물로 도핑될 수 있으며, p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다. p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함한다.
채널 영역(120)은 돌출부(110a) 상에 구비되며, 또한 제1 게이트 전극(140a)과 제2 게이트 전극(140b) 사이에 구비된다. 채널 영역(120)은 바람직하게는 실리콘을 포함한다. 채널 영역(120)은 p-타입 불순물 및 n-타입 불순물 중 어느 하나로 도핑될 수 있다. p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하며, n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함한다. 다만 채널 영역(120)의 불순물의 도핑 농도는 1×1014/cm3 내지 1×1016/cm3로서 소스 영역(110)이나 드레인 영역(130)의 불순물의 도핑 농도에 비해서 낮다.
또는 채널 영역(120)은 진성(intrinsic) 실리콘을 포함할 수도 있다.
드레인 영역(130)은 채널 영역(120)의 상부에 구비된다. 보다 구체적으로 도 1 내지 도 3을 참조하면 드레인 영역(130)의 최하면이 제1 게이트 전극(140a)과 제2 게이트 전극(140b)의 최상면보다 같거나 높도록, 드레인 영역(130)은 채널 영역(120)의 상부에 구비된다.
드레인 영역(130)은 예컨대 실리콘을 포함할 수 있다. 드레인 영역(130)은 예컨대 n-타입 불순물로 도핑될 수 있으며, n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3일 수 있다. n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함한다.
소스 영역(110)과 드레인 영역(130)은 상기와 같이 고농도 도핑(heavily doped)된 것이다. 예컨대 소스 영역(110)은 게르마늄에 예컨대 1×1019/cm3의 도핑 농도로 p-타입 불순물로 고농도 도핑된 것이고, 드레인 영역(130)은 실리콘에 예컨대 1×1019/cm3의 도핑 농도로 n-타입 불순물로 고농도 도핑된 것이다.
제1 게이트 전극(140a)은 소스 영역(110) 상에 구비되며, 보다 구체적으로는 돌출부(110a)의 일 측에 배치된다.
제2 게이트 전극(140b)은 소스 영역(110) 상에 구비되며, 보다 구체적으로는 돌출부(110a)의 제1 게이트 전극(140a)과 대향하는 측에 구비된다.
제1 게이트 전극(140a) 및 제2 게이트 전극(140b) 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함할 수 있다. 바람직하게는 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)은 동일한 물질을 이용하여 제조될 수 있다.
예컨대 제1 게이트 전극(140a) 및 제2 게이트 전극(140b) 중 적어도 하나, 바람직하게는 모두는 n-타입 불순물로 도핑된 폴리실리콘을 포함할 수도 있다. 제1 게이트 전극(140a) 및 제2 게이트 전극(140b) 중 적어도 하나에 포함되는 폴리실리콘에 도핑된 불순물의 도핑 농도는 예컨대 1×1018/cm3 내지 1×1020/cm3이다.
절연막(150)은 채널 영역(120)과 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)의 경계면과, 소스 영역(110)과 상기 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)의 경계면과, 드레인 영역(130) 중 적어도 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)과 대향하는 면에 구비된다.
절연막(150)은 도 1 내지 도 3을 참조하면, 드레인 영역(130)의 상면 중 적어도 일부에 구비될 수 있다. 절연막(150)은 예컨대 SiO2, Si3N4, Al2O3, HfO2, La2O3 및 ZrO2 중에서 적어도 어느 하나를 포함할 수 있다.
한편 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는 제1 게이트 전극(140a), 제2 게이트 전극(140b), 드레인 영역(130) 및 소스 영역(110)에 각각 구비되는 컨택트 영역을 더 포함할 수 있다.
예컨대 도 1을 참조하면, 드레인 영역(130)의 상부에 컨택트 영역(180a)이 구비되며, 소스 영역(110)의 상부에 컨택트 영역(180b)이 구비될 수 있다. 또한 도시되지는 않았지만, 제1 게이트 전극(140a)과 제2 게이트 전극(140b)의 상부에도 각각 컨택트 영역이 구비될 수 있다.
한편 도 1을 참조하면, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는 기판(160)을 더 포함할 수 있다.
기판(160) 상에는 소스 영역(110)이 배치된다.
기판(160)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중 어느 하나일 수 있다.
한편 도 1을 참조하면, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는 기판(160) 및 매몰 산화막(170)을 더 포함할 수 있다. 소스 영역(110)은 매몰 산화막(170) 상에 구비된다. 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터는 기판(160) 및 매몰 산화막(170)을 더 포함하는 경우, 기판(160)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판 및 III-V족 화합물을 포함하는 기판 중 어느 하나일 수 있다.
도 2를 참조하면, 터널링은 제1 게이트 전극(140a)과 소스 영역(110)의 사이의 영역(115a) 및 제2 게이트 전극(140b)과 소스 영역(110)의 사이의 영역(115b)에서 발생한다. 소스 영역(110)은 전술하듯이 게르마늄을 포함하고 p-타입 불순물로 고농도 도핑된다. 터널링에 의해서 발생한 전자들은 소스 영역(110)에서 드레인 영역(130)으로 화살표 방향으로 이동한다. 이와 같이 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에서는 터널링이 소스 영역(110)의 내부에서만 발생하는 것을 알 수 있다.
한편 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 동작 특성을 보다 명확하게 설명하기 위하여 도 3의 단면도를 참조하여 다음과 같이 파라미터를 설정하였다.
도 3에서 Wsov는 돌출부(110a)의 폭을 의미한다. Wsov는 또한 채널 영역(120) 또는 드레인 영역(130)의 폭과도 같은 값이다.
Lchannel은 채널 영역(120)의 길이를 나타낸다.
Lgate는 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)의 길이를 나타낸다.
Tsov는 돌출부(110a)의 두께를 나타낸다.
도 3을 참조하면 Lgate = Lchannel + Tsov임을 알 수 있다.
즉 돌출부(110a)의 두께와 채널 영역(120)의 길이를 더 하면 게이트 전극(140a, 140b)의 길이이다.
한편 본원 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 동작을 시뮬레이션을 통하여 검증하였다.
도 3 내지 도 6은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 특성을 나타내는 도면으로서, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터를 시뮬레이션한 결과이며, 시뮬레이션에 사용된 파라미터는 예컨대 다음 [표 1]과 같다.
| 파라미터(단위) | 값 | 설명 |
| ΦM (eV) | 4.0 | 게이트 일함수 |
| VDD (V) | 0.5 | 공급 전압 |
| Nd (cm-3) | 1×1019 | 소스/드레인의 도핑 농도 |
| Tsource (nm) | 30 | 소스 영역의 두께 |
| Wsov | 30 | 돌출부(채널 영역, 드레인 영역)의 폭 |
| EOT (nm) | 1 | 등가 산화막 두께 |
예컨대 [표 1]에 나타낸 파라미터를 이용하여, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터를 시뮬레이션하였다. 시뮬레이션 시에는 동적 비국부 경로(dynamic nonlocal path) BTBT 모델을 이용하였다. 또한 표 1의 파라미터들을 변경해가면서도 시뮬레이션을 수행하였다.
도 4는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, VGS(게이트 소스 전압)와 IDS(드레인 소스 전류) 및 서브스레숄드 슬로프(SS)의 관계를 예시적으로 나타내는 도면이다.
도 4를 참조하면, 서브스레숄드 슬로프(SS)는 60mv/decade 이하의 값을 가질 수 있으므로 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 따르면 서브스레숄드 슬로프 특성이 개선될 수 있는 것을 확인할 수 있었다.
또한 VDS(드레인 소스 전압)의 변화에도 불구하고 IDS의 변화가 최소화될 수 있으므로 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 따르면 반도체 소자의 스케일링에 따른 숏채널 효과가 개선될 수 있는 것을 확인할 수 있었다.
도 5는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 채널 길이(Lchannel)와 돌출부의 두께(Tsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면이다.
도 5의 예에서는, Lgate=80nm로 가정하고, Lchannel과 Tsov를 변경시켜 가면서 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 나타내었다.
도 5를 참조하면, Tsov가 증가하는 것에 따라서(즉 Lchannel이 감소하는 것에 따라서) VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계가 도시된다.
또한 각각의 경우에 대해서 DIBL(drain-induced barrier lowering), 서브스레숄드 슬로프(SS), 구동 전류 및 누설 전류를 구하면 다음 [표 2]와 같다.
| Lchannel/Tsov | 10/70 | 25/55 | 40/40 | 55/25 | 70/10 |
| DIBL(mV/V) | 121 | 61 | 50 | 45 | 41 |
| SS(mV/decade) | X | 53 | 41 | 50 | 55 |
| 구동전류(μA/μm) | 18 | 16 | 15 | 13 | 11 |
| 누설전류(pA/μm) | 4000 | 2 | 0.4 | 0.3 | 0.4 |
DIBL은 숏채널 효과를 측정할 수 있는 파라미터로서, 채널 길이(Lchannel)가 커질수록 양호한 값을 가진다. 그러나 그만큼 돌출부의 두께(Tsov)가 작아져서 구동 전류가 작아지게 된다.
반대로 돌출부의 두께(Tsov)가 커질수록 채널 길이(Lchannel)가 작아져서 DIBL값이 커지게 된다. 즉 DIBL 특성이 악화된다.
또한 서브스레숄드 슬로프(SS)가 60 이하인 조건을 고려하면 다음과 같다.
Lchannel = 15nm이고, Tsov = 65nm인 경우, DIBL 값은 95mV/V이고, 서브스레숄드 슬로프(SS)는 61mV/decade이다. 따라서 Tsov를 그 이하인 64 nm로 하면, 서브스레숄드 슬로프(SS)가 60 이하인 조건을 만족할 수 있다.
이 경우 Tsov/Lgate=64/80=0.8이다.
또한 구동 전류와 누설 전류의 값을 기초로 구동 전류가 11μA/μm의 조건을 만족하는 경우를 검토하면, Lchannel = 70nm이고, Tsov = 10nm인 경우이다. 이 경우 Tsov/Lgate=10/80=0.125이다.
따라서 서브스레숄드 슬로프(SS), 구동 전류를 기초로 종합적으로 판단하면, Tsov와 Lgate는 다음 관계를 만족하는 것이 바람직하다.
0.125×Lgate ≤ Tsov ≤ 0.8×Lgate
즉 Tsov는 게이트의 길이의 12.5% 내지 80%의 두께를 가지는 것이 바람직하다.
도 6은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터에 있어서, 돌출부의 폭(Wsov)에 따른 VGS(게이트 소스 전압)와 IDS(드레인 소스 전류)의 관계를 예시적으로 나타내는 도면이다.
도 6을 참조하면, Wsov, 즉 돌출부(110a)의 폭[또는 채널 영역(120)의 폭 또는 드레인 영역(130)의 폭]에 대해서 돌출부의 폭(Wsov)이 30 nm 이상인 경우에는 성능 측면에서의 변화가 거의 없는 것을 확인할 수 있다. 다만 Wsov를 30 nm 미만으로 한 경우에는, 도 2의 영역(115a, 115b)에서 터널링이 충분하지 않는다는 문제가 발생할 수 있다. 따라서 예컨대 [표 1]의 게이트 일함수 값을 변경하여야 Wsov를 더 줄여도 정상적인 동작이 가능하다는 것을 확인할 수 있었다.
도 7은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법의 예시적인 흐름도이다.
우선 소스 층, 상기 소스 층 상에 구비되는 채널 층, 상기 채널 층 상에 구비되는 드레인 층을 포함하는 기판을 준비한다(S110).
도 8a 내지 도 8d는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 기판을 준비하는 단계를 예시적으로 나타내는 도면이다.
도 8a를 참조하면, 우선 게르마늄 에피층(Ge-epi)이 형성된 제1 기판을 준비하고, 도 8b를 참조하면 H+ 임플란트를 수행한다.
도 8c를 참조하면, 산화막이 형성된 제2 기판 상에 제1 기판을 접합한다. 접합은 예컨대 질소 플라즈마 활성화를 통하여 수행될 수 있다.
도 8d를 참조하면, 어닐링 공정을 통하여 레이어 스플리팅(layer splitting)을 수행한다.
그 후 예컨대 도핑을 수행한다.
단계 S110에 대한 설명은 예시적인 것이고, 상용 기판, 예컨대 GOI(Germanium-on-insulator) 상에 채널 층 및 드레인 층을 형성하는 것에 의해서 기판을 준비하는 것도 가능하다.
도 9는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 식각이 수행되기 전의 기판을 나타내는 도면이다.
도 9를 참조하면, 기판 상에 BOX(매몰 산화막, buried oxide)이 구비되고, 그 위에 소스 층, 채널 층 및 드레인 층이 구비된다.
다음으로 단계 S110의 기판을 미리 지정된 패턴을 기초로 식각하여, 기판 상에 돌출부를 포함하는 소스 영역, 돌출부 상에 구비되는 채널 영역 및 채널 영역 상에 구비되는 드레인 영역을 형성한다(S130).
도 10은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 돌출부를 포함하는 소스 영역, 채널 영역 및 드레인 영역을 형성한 상태를 나타내는 도면이다.
도 10을 참조하면, 도 9의 기판에 대한 식각을 통하여 돌출부(110a)를 구비하는 소스 영역(110)과, 채널 영역(120)과, 드레인 영역(130)이 형성되는 것을 확인할 수 있다.
다음으로, 단계 S130이 수행된 기판 상에 절연막을 형성한다(S150).
도 11은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 절연막을 형성한 상태를 나타내는 도면이다.
도 11을 참조하면, 예컨대 산화 공정을 통하여 절연막(150), 예컨대 실리콘 산화막이 형성된다.
다음으로, 단계 S150이 수행된 기판 상에 돌출부 및 채널 영역의 일 측에 제1 게이트 전극을 형성하고 돌출부 및 채널 영역의 제1 게이트 전극과 대향하는 측에 제2 게이트 전극을 형성한다(S170).
도 12는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 제1 게이트 전극 및 제2 게이트 전극을 형성한 상태를 나타내는 도면이다. 도 12를 참조하면, 제1 게이트 전극(140a) 및 제2 게이트 전극(140b)이 형성된다.
또한 도 7을 참조하면, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법은 단계 S190을 더 포함할 수 있다.
단계 S190을 통하여 층간 유전막을 형성한다(S190).
도 13은 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 층간 유전막을 형성한 상태를 나타내는 도면이다.
도 13을 참조하면, 층간 유전막(190)이 소스 영역(110), 제1 게이트 전극(140a) 및 제2 게이트 전극(140b), 드레인 영역(130) 및 절연막(150) 상에 형성된다.
또한 도 7을 참조하면, 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법은 단계 S210을 더 포함할 수 있다.
단계 S210을 통하여 제1 게이트 전극, 제2 게이트 전극, 드레인 영역, 소스 영역 각각과 전기적으로 연결되는 컨택트 영역을 형성한다(S210).
도 14는 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 있어서 컨택트 영역을 형성한 상태를 나타내는 도면이다.
도 14를 참조하면, 드레인 영역(130), 소스 영역(110), 제1 게이트 전극(140a), 제2 게이트 전극(140b) 각각에 대응하여 컨택트 영역(180a), 컨택트 영역(180b), 컨택트 영역(180c), 컨택트 영역(180d)이 각각 형성된다.
기타 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터의 제조 방법에 대해서 도 1 내지 도 6을 참조로 설명한 본 발명에 따른 수직 구조 터널 전계 효과 트랜지스터와 중복되는 부분에 대해서는 상세한 설명을 생략한다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따르면 반도체 소자의 스케일링에 따른 숏채널 효과를 개선하면서도 서브스레숄드 슬로프를 개선할 수 있으며 구동 전류를 증가시킬 수 있는 수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법을 제공할 수 있다.
110: 소스 영역 110a: 돌출부
115a, 115b: 영역 120: 채널 영역
130: 드레인 영역 140a: 제1 게이트 전극
140b: 제2 게이트 전극 150: 절연막
160: 기판 170: 매몰 산화막
180a 내지 180d: 컨택트 영역
115a, 115b: 영역 120: 채널 영역
130: 드레인 영역 140a: 제1 게이트 전극
140b: 제2 게이트 전극 150: 절연막
160: 기판 170: 매몰 산화막
180a 내지 180d: 컨택트 영역
Claims (30)
- 돌출부를 포함하는 소스 영역;
상기 돌출부의 일 측에 구비되는 제1 게이트 전극;
상기 돌출부의 상기 제1 게이트 전극과 대향하는 측에 구비되는 제2 게이트 전극;
상기 돌출부 상에 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 구비되는 채널 영역;
상기 채널 영역의 상부에 구비되는 드레인 영역; 및
상기 채널 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 소스 영역과 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 경계면과, 상기 드레인 영역 중 적어도 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 대향하는 면에 구비되는 절연막
을 포함하고,
상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는
Lgate = Lchannel + Tsov의 관계를 만족하고,
상기 Tsov는
0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 절연막은 상기 드레인 영역의 상면 중 적어도 일부에 구비되는 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 드레인 영역 및 상기 소스 영역에 각각 구비되는 컨택트 영역
을 더 포함하는 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역이 배치되는 기판
을 더 포함하는 수직 구조 터널 전계 효과 트랜지스터. - 제4항에 있어서,
상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판, III-V족 화합물을 포함하는 기판, SOI(Silicon-on-insulator) 기판, GOI(Germanium-on-insulator) 기판 및 SGOI(Silicon-Germanium-on-insulator) 기판 중 어느 하나인 것인 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
기판; 및
상기 기판 상에 배치되는 매몰 산화막(buried oxide)
을 더 포함하고,
상기 소스 영역은 상기 매몰 산화막 상에 구비되는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제6항에 있어서,
상기 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 및 게르마늄의 화합물을 포함하는 기판 및 III-V족 화합물을 포함하는 기판 중 어느 하나인 것인 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 소스 영역은 게르마늄을 포함하는 것이고,
상기 드레인 영역은 실리콘을 포함하는 것이고,
상기 채널 영역은 실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제9항에 있어서,
상기 소스 영역은 p-타입 불순물로 도핑되고,
상기 드레인 영역은 n-타입 불순물로 도핑되는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고,
상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고,
상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 채널 영역은 상기 p-타입 불순물 및 상기 n-타입 불순물 중 어느 하나로 도핑되는 것이고,
상기 채널 영역의 도핑 농도는 1×1014/cm3 내지 1×1016/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 채널 영역은 진성(intrinsic) 실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제10항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물로 도핑된 폴리실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 제1항에 있어서,
상기 절연막은 SiO2, Si3N4, Al2O3, HfO2, La2O3 및 ZrO2 중에서 적어도 어느 하나를 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터. - 삭제
- (a) 소스 층, 상기 소스 층 상에 구비되는 채널 층, 상기 채널 층 상에 구비되는 드레인 층을 포함하는 기판을 준비하는 단계;
(b) 상기 기판을 미리 지정된 패턴을 기초로 식각하여, 상기 기판 상에 돌출부를 포함하는 소스 영역, 상기 돌출부 상에 구비되는 채널 영역 및 상기 채널 영역 상에 구비되는 드레인 영역을 형성하는 단계;
(c)상기 기판 상에 절연막을 형성하는 단계; 및
(d) 상기 돌출부 및 상기 채널 영역의 일 측에 제1 게이트 전극을 형성하고 상기 돌출부 및 상기 채널 영역의 상기 제1 게이트 전극과 대향하는 측에 제2 게이트 전극을 형성하는 단계
를 포함하고,
상기 돌출부의 두께(Tsov)와 상기 채널의 길이(Lchannel)와 상기 게이트의 길이(Lgate)는 Lgate = Lchannel + Tsov의 관계를 만족하고,
상기 Tsov는 0.125×Lgate ≤ Tsov ≤ 0.8×Lgate의 관계를 만족하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제18항에 있어서,
(e) 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 드레인 영역, 상기 소스 영역 각각과 전기적으로 연결되는 컨택트 영역을 형성하는 단계
를 더 포함하는 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제18항에 있어서,
(f) 상기 단계 (d) 이후에 층간 유전막(interlayer dielectric)을 형성하는 단계
를 더 포함하는 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제18항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 폴리실리콘, 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta) 및 질화탄탈룸(TaN)을 포함하는 그룹으로부터 선택되는 물질을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제18항에 있어서,
상기 소스 영역은 게르마늄을 포함하는 것이고,
상기 드레인 영역은 실리콘을 포함하는 것이고,
상기 채널 영역은 실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제22항에 있어서,
상기 소스 영역은 p-타입 불순물로 도핑되고,
상기 드레인 영역은 n-타입 불순물로 도핑되는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제23항에 있어서,
상기 n-타입 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중에서 적어도 하나를 포함하고,
상기 n-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제23항에 있어서,
상기 p-타입 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중에서 적어도 하나를 포함하고,
상기 p-타입 불순물의 도핑 농도는 1×1018/cm3 내지 1×1020/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제23항에 있어서,
상기 채널 영역은 상기 p-타입 불순물 및 상기 n-타입 불순물 중 어느 하나로 도핑되는 것이고,
상기 채널 영역의 도핑 농도는 1×1014/cm3 내지 1×1016/cm3인 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제23항에 있어서,
상기 채널 영역은 진성 실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제23항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나는 상기 n-타입 불순물로 도핑된 폴리실리콘을 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 제18항에 있어서,
상기 절연막은 SiO2, Si3N4, Al2O3, HfO2, La2O3 및 ZrO2 중에서 적어도 어느 하나를 포함하는 것인 수직 구조 터널 전계 효과 트랜지스터의 제조 방법. - 삭제
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|---|---|---|---|---|
| WO2023106815A1 (ko) * | 2021-12-09 | 2023-06-15 | 한국교통대학교산학협력단 | 수직 전계 효과 트랜지스터 및 그 제조 방법 |
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2016
- 2016-01-29 KR KR1020160011253A patent/KR101743570B1/ko active IP Right Grant
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| WO2023106815A1 (ko) * | 2021-12-09 | 2023-06-15 | 한국교통대학교산학협력단 | 수직 전계 효과 트랜지스터 및 그 제조 방법 |
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