KR20120109981A - 전계 효과 트랜지스터 - Google Patents

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도시후미 이리사와
도시노리 누마따
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Abstract

일 실시 형태에 따른 전계 효과 트랜지스터는, 반도체층, 상기 반도체층에 서로 이격하여 형성된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 위치하는, 상기 반도체층의 부분 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 및 상기 소스 영역 측 및 상기 드레인 영역 측에 위치되어 있는 상기 게이트 전극의 측면들 중 적어도 하나의 측면에 형성된, 고유전체로 이루어지는 게이트 측벽을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극의 대응하는 측면으로부터 이격되어 배치되어 있다.

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
<관련 출원의 상호 참조>
본 출원은 2011년 3월 25일자로 출원된 우선권인 일본 특허 출원 제2011-67655호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.
본 명세서에 설명된 실시 형태는 일반적으로 전계 효과 트랜지스터에 관한 것이다.
종래, 터널형 전계 효과 트랜지스터(이하, TFET라고도 함) 등과 같이, 급격한 서브 임계값(subthreshold) 경사를 갖는 전계 효과 트랜지스터(FET)는, 소스/드레인 영역의 도전형이 상이한 비대칭 소스/드레인 구조(p+-i-n+)를 갖고 있다. 이러한 비대칭 소스/드레인 구조에서는, 이온 주입에 의해 형성되는 p-i-n 접합에 의해, 소스 영역, 채널 영역 및 드레인 영역이 형성된다. 소스 접합에 있어서의 BTBT(Band To Band Tunneling)은 전류 구동 능력을 결정한다. 구동 전류를 향상시키기 위해서는, 소스 접합에 있어서 급격한 프로필(profile)을 갖는 고 도핑 농도의 접합을 형성함으로써, 터널 배리어를 1㎚ 내지 3㎚로 박막화할 필요가 있다.
한편, 오프 누설 전류는 드레인 접합에서의 BTBT에 의해 결정된다. 따라서, 저소비 전력화를 지향하는 소자에서는, 채널 영역과 드레인 영역 간의 접합으로서 완만한 프로필을 갖는 저 도핑 농도의 접합을 형성함으로써, 터널 배리어의 두께를 두껍게 하고, 누설 전류를 저감하는 것이 요구된다.
CMOS 로직의 기본 회로인 인버터 회로 및 2개의 입력 NAND 회로를 형성하는 FET 각각이, 소스 영역 및 드레인 영역의 도전형이 동일한 대칭 구조를 갖는 FET인 경우가 있다. 이러한 경우에는 후술하는 문제점이 발생하지 않지만, 인버터 회로 및 2개의 입력 NAND 회로를 형성하는 FET 각각이, 소스 영역 및 드레인 영역이 도전형이 서로 다른 비대칭 구조를 갖는 FET인 경우에는 문제가 발생한다.
소스/드레인 구조가 대칭일 경우에서는, 수직으로 적층된 p-FET 영역과 n-FET 영역이 이온 주입 마스크에 의해 서로 멀리 분리됨으로써, p-FET 및 n-FET를 서로 분리하여 용이하게 형성할 수 있다.
이에 대해, 소스/드레인 구조가 비대칭인 경우에는, 게이트 영역을 경계로 하여, n형 영역과 p형 영역을 별도로 형성할 필요가 있다. 이러한 구성에서 게이트의 길이가 50㎚ 이하라면, n형 영역과 p형 영역을 서로 별도로 형성하는 것은 리소그래피의 위치 정렬 정밀도의 관점에서 현실적이지 않다고 생각된다. 또한, 소스 접합에 있어서 급격한 프로필을 갖는 고 도핑 농도의 접합을 형성하고 드레인 접합에 있어서 완만한 프로필을 갖는 저 도핑 농도의 접합을 형성하기 위해서는, 이온 주입의 방향을 정렬시킬 필요가 있다. 이로 인해, 회로를 구성하는 FET의 소스 영역과 드레인 영역의 방향을 정렬시킬 필요가 있다. 또한, 2개의 입력 NAND 회로를 형성하는 경우에는, nFET가 수직으로 적층되고, 2개의 nFET의 소스 영역과 드레인 영역으로서 기능하는 영역이 있다. 이러한 회로 레이아웃은, 소스/드레인 영역이 비대칭 구조를 형성하는 경우에는 형성될 수 없다. 또한, 소스/드레인 영역이 대칭 구조를 형성하는 경우에는, 2개의 nFET의 소스 영역과 드레인 영역으로서 기능하는 영역들이 있어도 문제가 발생하지 않는다.
상술한 바와 같이, 소스/드레인 영역이 비대칭 구조를 형성하는 경우에는, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 적용할 수 없으며, 레이아웃 설계의 변경에 수반되는 면적 증대 및 비용 증대의 문제가 있다.
일 실시 형태에 따른 전계 효과 트랜지스터는, 반도체층, 상기 반도체층에 서로 이격하여 형성된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 위치하는, 상기 반도체층의 부분 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 및 상기 소스 영역 측 및 상기 드레인 영역 측에 위치되어 있는 상기 게이트 전극의 측면들 중 적어도 하나의 측면에 형성된, 고유전체로 이루어지는 게이트 측벽을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극의 대응하는 측면으로부터 이격되어 배치되어 있다.
도 1의 (a) 및 (b)는 제1 실시 형태에 따른 트랜지스터를 도시하는 단면도.
도 2의 (a) 및 (b)는 제1 실시 형태에 따른 트랜지스터의 동작을 설명하는 도면.
도 3의 (a) 및 (b)는 제1 실시 형태에 따른 트랜지스터의 동작을 설명하는 도면.
도 4는 제1 실시 형태의 변형예에 따른 트랜지스터의 단면도.
도 5의 (a) 및 (b)는 제2 실시 형태에 의한 트랜지스터를 설명하는 도면.
도 6은 비교예의 트랜지스터의 단면도.
도 7은 비교예의 I-V 특성을 도시하는 그래프.
도 8은 제1 또는 제2 실시 형태에 따른 트랜지스터의 오프 누설 전류를 설명하는 그래프.
도 9는 제3 실시 형태에 따른 트랜지스터를 도시하는 단면도.
도 10은 제3 실시 형태에 따른 트랜지스터의 I-V 특성을 설명하는 그래프.
도 11은 제4 실시 형태에 따른 트랜지스터를 도시하는 단면도.
도 12는 제4 실시 형태에 따른 트랜지스터의 제조 방법의 일례를 설명하는 단면도.
도 13은 제4 실시 형태에 따른 트랜지스터의 제조 방법의 다른 예를 설명하는 단면도.
도 14는 제5 실시 형태에 따른 트랜지스터를 도시하는 단면도.
도 15는 제6 실시 형태에 따른 트랜지스터를 도시하는 단면도.
도 16의 (a) 및 (b)는 제6 실시 형태에 따른 트랜지스터의 제조 방법의 일례를 설명하는 단면도.
도 17은 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 18은 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 19는 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 20은 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 21은 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 22는 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 23은 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
도 24는 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법을 도시하는 단면도.
이하, 첨부된 도면을 참조하여 실시 형태를 설명한다.
(제1 실시 형태)
제1 실시 형태에 따른 전계 효과 트랜지스터(이하, 트랜지스터라고도 함)를 도 1의 (a) 및 (b)에 나타낸다. 도 1의 (a)는 제1 실시 형태의 트랜지스터의 단면도이다. 도 1의 (b)는 도 1의 (a)에 나타낸 파선으로 둘러싸인 영역(20)의 확대도이다. 제1 실시 형태의 트랜지스터는, 반도체층(2), 반도체층(2) 위에 형성된 절연막(4), 절연막(4) 위에 형성된 반도체층(6)을 포함하는 반도체 기판 위에 형성된다. 반도체층(2)으로서는, 예를 들어 Si층이 사용된다. 또한, 반도체층(6)으로서는, Si1 - xGex(0≤x≤1)층이 사용된다. 또한, 반도체층(6)이 Si층이 아닌 경우, 즉 반도체층(6)이 Ge를 함유하는 경우에는, 반도체층(6)이 스트레인(strain)을 갖는 것이 바람직하다. 이하의 설명에서는, 반도체층(6)이 Ge층이다. 이 Ge층(6) 위에 게이트 절연막(8)이 형성되고, 이 게이트 절연막(8) 위에 게이트 전극(10)이 형성되어 있다. 게이트 절연막(8)으로서는, 예를 들어 SiO2, SiON, GeO2, GeON, HfO2, Al2O3, HfAlxOy, HfxLayO, LaxOy, LaxZryO, ZrxOy 등 혹은 이들 재료 일부의 적층막이 사용된다.
게이트 전극(10)의 측면에는, 고유전체 또는, 예를 들어 유전율이 18 이상인 유전체로 이루어지는 제1 게이트 측벽(이하, 제1 측벽이라고도 함)(12)이 형성되어 있다. 제1 측벽(12)으로서 사용될 수 있는 고유전체의 예로는, Hf, Zr, Al, Y, La, Ta, Pr, Ce, Sr, Ti 및 Dy로 이루어진 그룹으로부터 선택된 적어도 1개의 원소를 함유하는 산화물, 산질화물, 실리케이트 또는 알루미네이트 등을 포함한다. 구체적으로, 이 예로는 HfO2, ZrO2, Y2O3, La2O3, TiO2, TaOxNy, SrxTiyO, LaZrO3, LaAlO3, HfON, HfSiOx, HfSiON, HfSiGeOx, HfSiGeON, HfGeOx, HfSiGeON, ZrON, ZrSiOx, ZrSiON, ZrSiGeOx, ZrSiGeON, ZrGeOx, ZrSiGeON, HfAlxOy, HfLaO, LaxZryO, LaxOy 등을 들 수 있다.
또한, 게이트 전극(10)과는 반대측의 제1 측벽(12)의 면에는 절연체로 이루어지는 제2 게이트 측벽(이하, 제2 측벽이라고도 함)(16)이 형성되어 있다. 이 제2 측벽(16)의 재료는 고유전체가 아닐 수 있으며, SiO2, SiN 또는 GeN 등일 수 있다. 이 제2 측벽(16)은, 후술하는 소스 전극(18a) 및 드레인 전극(18b)을 자기 정합적으로 형성하기 위해 사용되는 것이며, 소스 전극(18a) 및 드레인 전극(18b)을 제1 측벽(12)의 단부로부터 이격하여 형성하는 경우에는 이 제2 측벽(16)은 형성될 필요가 없다.
제1 측벽(12)에 대하여 게이트 전극(10)과 반대측의 반도체층(6) 부분에는, 소스 영역(14a) 및 드레인 영역(14b)이 형성되어 있다. 즉, 소스 영역(14a) 및 드레인 영역(14b)은 게이트 전극(10)에 대하여 오프셋된 상태이다(도 1의 (a)). 이 오프셋량 Loff는 0㎚ 보다 크고 10㎚ 미만인 것이 바람직하다. 제1 측벽(12)의 유전율이 20 정도인 경우, 게이트 전극 단부로부터의 프린지 전계에 의해 확장 영역(extension region)이 되는 영역을 충분히 반전시켜 기생 저항을 저감시키기 위해서는, 오프셋량 Loff가 0㎚보다 크고 5㎚ 미만인 것이 바람직하다. 제2 측벽(16)에 대하여 게이트 전극(10)과 반대측의 소스 영역(14a)에는 소스 전극(18a)이 형성되고, 제2 측벽(16)에 대하여 게이트 전극(10)과 반대측의 드레인 영역(14b)에는 드레인 전극(18b)이 형성되어 있다. 즉, 반도체층(6)에는, 소스 영역(14a) 및 드레인 영역(14b)은 게이트 전극(10)으로부터 이격하여 형성되어 있고, 소스 전극(18a) 및 드레인 전극(18b)이 게이트 전극(10)으로부터 더 이격하여 형성되어 있다. 따라서, 소스 전극(18a)은 소스 영역(14a)보다도 게이트 전극(10)으로부터 더 멀리 위치하고 있고, 드레인 전극(18b)은 드레인 영역(14b)보다도 게이트 전극(10)으로부터 더 멀리 위치하고 있다.
소스 영역(14a) 및 드레인 영역(14b)은 게이트 전극(10)에 대하여 대칭이 되도록 배치되어 있고, 소스 전극(18a) 및 드레인 전극(18b)도 게이트 전극(10)에 대하여 대칭이 되도록 배치되어 있다. 본 실시 형태의 트랜지스터가 n채널 트랜지스터인 경우에는, 소스 영역(14a) 및 드레인 영역(14b)은, 반도체층(6)에 n형의 도펀트, 예를 들어 P, As 또는 Sb가 도입된 구성이다. 본 실시 형태의 트랜지스터가 p채널 트랜지스터인 경우에는, 소스 영역(14a) 및 드레인 영역(14b)은, 반도체층(6)에 p형의 도펀트, 예를 들어 B, Ga, In이 도입된 구성이다. 이 도펀트의 농도는 1×1015cm-2이다. 도펀트의 농도는 5×1014cm-2 내지 2×1015cm-2의 범위인 것이 바람직하다. 소스 전극(18a) 및 드레인 전극(18b)은, 반도체층(6)과 Er, Y, Yb, Dy 등의 전이 금속, Ni, Pt, Ni 합금, Pt 합금 등과의 금속간 화합물로 이루어진다. 예를 들어, 반도체층(6)이 Ge로 이루어지는 경우에는, 소스 전극(18a) 및 드레인 전극(18b)은, NiGe 또는 PtGe를 함유하는 금속간 화합물로 이루어진다.
이 제1 실시 형태에서는, 반도체층(6)에 확장 영역은 형성되지 않지만, 제1 게이트 측벽(12)으로서 고유전체를 사용하고 있다. 이로 인해, 도 1의 (b)에 도시한 바와 같이, 고유전체로 이루어지는 제1 측벽(12)이, 트랜지스터의 온 시에 발생하는 게이트 전극(10)의 프린지 전계를, 반도체층(6)의 채널 영역으로 효율적으로 전달하고, 채널 영역에 반전층(15)을 유발(induce)한다. 그리고, 트랜지스터가 온하고 있는 상태에서는, 반전층(15)이 확장 영역으로서 기능한다. 채널 영역이 소스 영역(14a)과 드레인 영역(14b) 사이에 위치한 반도체층(6)의 영역임을 주목한다.
이제, 제1 실시 형태에 따른 트랜지스터의 동작 원리에 대해서 도 2의 (a), 도 2의 (b), 도 3의 (a), 도 3의 (b)를 참조하여 설명한다. 도 2의 (a)는 제1 실시 형태의 트랜지스터의 게이트 전극(10)에 전압을 인가하기 시작한 직후에 관찰되는 채널 영역을 도시하는 단면도이다. 도 2의 (b)는 이때의 드레인 전류 Id와 게이트 전압 Vg와의 관계를 도시하는 그래프이다. 도 3의 (a)는 도 2의 (a) 및 도 2의 (b)에 나타낸 상태에서 인가된 전압으로부터, 게이트 전극(10)에 인가하는 전압을 증가시킨 경우에 관찰되는 채널 영역을 도시하는 단면도이다. 도 3의 (b)는 이때의 드레인 전류 Id와 게이트 전압 Vg와의 관계를 도시하는 그래프이다. 도 2의 (b) 및 도 3의 (b)에 있어서, Ion은 트랜지스터가 온 상태로 될 때의 전류를 나타내고, Ioff는 트랜지스터가 완전히 오프 상태로 될 때의 전류를 나타낸다.
도 2의 (a) 및 (b)에 도시한 바와 같이, 트랜지스터가 오프 상태로부터 게이트 전압을 올리기 시작한 직후의 초기 단계에서는, 트랜지스터는 통상의 MOSFET의 동작을 행한다. 즉, 도 2의 (b)에 도시한 바와 같이, 드레인 전류 Id의 절대값은 게이트 전압 Vg의 절대값이 커짐에 따라 60mV/dec의 기울기로 상승한다. 통상의 MOSFET는, 게이트 측벽(12)으로서 고유전체를 사용하지 않으며, 소스 영역 및 드레인 영역에 각각 확장 영역이 형성되는 트랜지스터임을 주목한다.
도 2의 (a) 및 (b)에 나타낸 상태에서 인가된 전압으로부터 게이트 전극(10)에 인가되는 전압의 절대값을 더 올리면, 소스 영역(14a)으로부터 주입된 캐리어(예를 들어, p채널 트랜지스터의 경우에는 정공)가 드레인 전계에 의해 가속되어, 드레인 영역(14b)의 단부에 충돌함으로써, 임팩트 이온화 현상이 일어난다. 이 임팩트 이온화 현상에 의해 생성된 소수 캐리어(예를 들어, 전자)의 일부는 반도체층(6)과 절연막(4)간의 계면 근방에 축적된다. 이 축적된 소수 캐리어에 의해, 드레인 영역(14b), 채널 영역 및 소스 영역(14a)으로 이루어지는 기생 바이폴라 트랜지스터가 온 한다. 이 기생 바이폴라 트랜지스터의 전류 증폭 작용에 의해 서브 임계값 영역의 전류가 증폭된다. 이 서브 임계값 영역에서의 전류 증폭에 의해, 60mV/dec을 초과하는 S값을 실현할 수 있다(도 3의 (b) 참조). 즉, 트랜지스터가 온 상태 전류 Ion에 도달하기 위해 필요한 게이트 전압 Vg의 절대값을 통상의 MOSFET에서 필요로 하는 것보다 낮게 할 수 있다. 또한, 이때, 반도체층(2)에 백게이트 전압을 인가함으로써 축적을 촉진하는 것이 보다 바람직하다.
상술한 바와 같이, 제1 실시 형태에 따르면, 급격한 S값 특성을 얻을 수 있다. 또한, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있으므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 따라서, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
또한, 제1 실시 형태에서는, 금속간 화합물로 이루어지는 소스 전극(18a) 및 드레인 전극(18b)을 소스 영역(14a) 및 드레인 영역(14b) 내에 각각 형성했지만, 도 4에 도시하는 변형예와 같이, 금속간 화합물로 이루어지는 소스 전극(18a) 및 드레인 전극(18b)을 소스 영역(14a) 및 드레인 영역(14b) 내에 각각 설치할 필요는 없다. 이 경우, 제2 측벽(16)은 불필요하게 된다. 이 변형예도 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(제2 실시 형태)
이어서, 제2 실시 형태에 따른 트랜지스터에 대해 도 5의 (a) 및 도 5의 (b)를 참조하여 설명한다. 도 5의 (a)는 제2 실시 형태에 따른 트랜지스터의 단면도이다. 도 5의 (b)는 제2 실시 형태에 따른 트랜지스터의 I-V 특성을 도시하는 그래프이다.
이 제2 실시 형태의 트랜지스터는, 소스 영역 및 드레인 영역 각각을 금속간 화합물로 형성한 것을 제외하고는 도 1의 (a)에 나타낸 제1 실시 형태의 트랜지스터와 동일하다. 즉, 소스 영역 및 드레인 영역은 금속(금속간 화합물)으로 이루어지는 소스 영역(17a) 및 드레인 영역(17b)이고, 반도체층(6)과 쇼트키 접합을 갖도록 설계되어 있다. 이러한 금속의 소스/드레인 구조를 형성함으로써, 금속의 소스 영역(17a)으로부터 채널 영역으로 캐리어가 주입된다. 이러한 구조로, 도 5의 (b)에 도시한 바와 같이, 캐리어의 열 확산으로 인해 설정된 60mV/dev의 한계치를 초과하는 S값을 터널링 캐리어 주입에 의해 실현할 수 있고, 상승 초기 단계의 S값을 제1 실시 형태의 경우에 비해 더 개선할 수 있다.
또한, 이 제2 실시 형태의 트랜지스터가 n채널 트랜지스터인 경우에는, 반도체층(6)과 소스 영역(17a) 및 드레인 영역(17b)간의 계면에는, 쇼트키 장벽 변조용의 도펀트, 예를 들어 S 및 Se 중 적어도 하나의 원소가 편석(segregate)되어 있는 것이 바람직하다.
이 제2 실시 형태에서도, 제1 실시 형태와 마찬가지로, 급격한 S값 특성을 얻을 수 있다. 또한, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있으므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 따라서, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
(비교예)
제1 및 제2 실시 형태의 비교예로서, 도 6에 나타내는 트랜지스터를 제작한다. 이 비교예의 트랜지스터는, 고유전체로 이루어지는 측벽(12)을 유전율이 낮은 절연체, 예를 들어 SiN으로 이루어지는 측벽(13)으로 대체하고, 반도체층(6)에 도펀트가 도입되어 소스 영역(17a) 및 드레인 영역(17b)과 채널 영역과의 사이에 확장 영역(19a 및 19b)이 형성되고, 이 확장 영역(19a 및 19b)이 게이트 전극(10) 바로 아래에 위치하는 채널 영역까지 연장되게 구성되어 있는 점을 제외하고는, 도 5의 (a)에 도시된 제2 실시 형태의 트랜지스터와 동일하다. 즉, 상방으로부터 보았을 때, 게이트 전극(10)과 확장 영역(19a 및 19b)은 일부분이 겹친다. 또한, 확장 영역(19a) 및 금속으로 이루어지는 소스 영역(17a)이 광의의 소스 영역을 형성하고, 확장 영역(19b) 및 금속으로 이루어지는 드레인 영역(17b)이 광의의 드레인 영역을 형성한다.
이 비교예의 트랜지스터에서는, 도 6에 도시한 바와 같이, 트랜지스터가 오프 상태일 때에는, 게이트 전극과 겹치는 드레인 영역에서 GIDL(Gate Induced Drain Leakage)이 발생한다. 이로 인해, 게이트 전극에 인가되고 있는 전압 Vg를 트랜지스터가 오프가 되는 전압보다 작게 하면, 상술한 기생 바이폴라 효과에 의해 오프 누설 전류도 증폭되어 버린다. 특히, 반도체층(6)으로서 밴드갭이 작은 Ge를 사용하는 경우에는, GIDL이 크기 때문에, 오프 누설 전류의 증폭이 현저하게 나타난다.
이에 대해, 제1 및 제2 실시 형태에 있어서는, 소스 영역 및 드레인 영역이 게이트 전극에 대해 오프셋 상태이며, 도펀트의 도입에 의해 형성되는 확장 영역이 제공되지 않는다. 이로 인해, 도 8에 도시한 바와 같이, 게이트 전극(10)에 인가되고 있는 전압 Vg를 트랜지스터가 오프가 되는 전압보다 작게 해도, 채널 영역에는 게이트 전극(10)의 프린지 전계에 의해 축적층만이 형성되고 트랜지스터의 오프 시에는 반전층이 형성되지 않는다. 이로 인해, 도 8에 도시한 바와 같이, GIDL 전류가 발생되는 것을 억제할 수 있다. GIDL 전류의 발생을 억제할 수 있으므로, GIDL 전류는 기생 바이폴라 트랜지스터에 의해 증폭되지 않고, 도 7에 도시한 바와 같은 급격한 오프 누설 전류의 증가는 일어나지 않는다(도 8).
(제3 실시 형태)
도 9는 제3 실시 형태에 따른 트랜지스터를 나타낸다. 이 제3 실시 형태의 트랜지스터는, 소스 영역(17a) 측에 도펀트의 도입에 의해 형성되는 확장 영역(19a)이 설치되고, 드레인측의 측벽으로서 고유전체로 이루어진 측벽(12)이 설치되고, 소스측의 측벽으로서 저유전체(예를 들어 SiO2이나 SiN)로 이루어지는 측벽(13)이 설치되어 있는 점을 제외하고는, 제2 실시 형태의 트랜지스터와 동일하다. 또한, 이 구성은 도 1에 나타낸 제1 실시 형태에도 적용될 수 있다. 즉, 본 실시 형태에서와 같이, 소스 전극(18a) 및 드레인 전극(18b)과 반도체층(6)과의 사이에 도펀트의 도입에 의해 형성되는 소스 영역(14a) 및 드레인 영역(14b)을 갖는 트랜지스터에서, 도펀트의 도입에 의해 형성되는 확장 영역을 소스 영역(14a) 측에 설치하고, 드레인측의 측벽은 고유전체로부터 이루어진 측벽일 수 있고, 소스측의 측벽은 저유전체로 이루어지는 측벽일 수 있다. 또한, 도펀트의 도입에 의해 형성되는 확장 영역을 소스 영역(14a) 측에 설치하고, 드레인측 및 소스측의 측벽은 고유전체로부터 이루어진 측벽일 수 있다.
도 10은 상술한 구성을 갖는 트랜지스터의 I-V 특성을 도시한다. 도 10으로부터 알 수 있는 바와 같이, 트랜지스터의 오프 시에는 드레인 오버랩에 의한 고전계 영역(high field region)이 형성되지 않고, GIDL 전류의 발생이 억제된다. GIDL 전류의 발생이 억제되므로, 오프 누설 전류가 기생 바이폴라 트랜지스터에 의해 증폭되지 않고, 급격한 오프 누설 전류의 증가는 일어나지 않는다.
또한, 소스 영역측에 확장 영역이 설치되어 있기 때문에, 트랜지스터가 온 상태에 있을 때 소스 단부의 기생 저항을 저감할 수 있다.
또한, 제3 실시 형태도 제1 또는 제2 실시 형태와 마찬가지로, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있다. 따라서, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 이에 의해, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
(제4 실시 형태)
도 11은 제4 실시 형태에 따른 트랜지스터를 도시한다. 이 제4 실시 형태의 트랜지스터는, 반도체층(6)이 SiGe로 이루어지는 반도체층(6A)으로 대체되고, 이 반도체층(6A)은 산화막(4) 측에 형성된 Si층(6A1), 게이트 절연막(8) 측에 형성된 Si층(6A3) 및 그 사이에 배치된 Si1 -xGex(0<x≤1)층을 포함하는 3층 구조를 갖고 있는 점 이외에는 도 5에 도시된 제2 실시 형태의 트랜지스터와 동일하다. 이하의 설명에서는, Si1 -xGex(0<x≤1)층이 Ge층(6A2)이다. 이 경우, Si층(6A1)과 Ge층(6A2)간의 계면 근방에 그리고 Si층(6A3)과 Ge층(6A2)간의 계면 근방에, Si와 Ge가 혼재하는 층이 형성된다.
상술한 3층 구조를 갖는 반도체층(6A)의 제조 방법으로서는 이하의 2가지의 방법이 있다. 2가지 방법 중 하나의 방법에 따르면, 도 12에 도시한 바와 같이, 반도체층(2) 위에 산화막(4)이 형성되고, 또한 그 위에 Si층(6A1)이 형성되어 있는 SOI(Si-On-Insulator) 기판 위에 Ge층(6A2) 및 Si층(6A3)을 순차적으로, UHVCVD(Ultra High Vacuum Chemical Vapor Deposition)법, LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 MBE(Molecular Beam Epitaxy)법 등을 사용하여 에피택셜 성장에 의해 형성한다. 나머지 다른 방법에 따르면, 도 13에 도시한 바와 같이, SOI 기판 위에 STI(Shallow Trench Isolation)(30)를 형성하고, Si층(6A1) 위에 Ge층(6A2) 및 Si층(6A3)을 순차적으로, UHVCVD법, LPCVD법 또는 MBE법 등을 사용하여 에피택셜 성장에 의해 형성한다.
상술한 구성을 갖는 반도체층(6A)을 형성함으로써, 게이트 절연막(8)과 반도체층(6A)의 Si층(6A3)간의 계면 및 산화막(4)과 반도체층(6A)의 Si층(6A1)간의 계면의 신뢰성을 확보할 수 있고, Ge층(6A2)으로 이루어지는 채널층에 의한 임팩트 이온화의 효율을 향상시킬 수 있다.
이 제4 실시 형태의 구성은 제1 실시 형태의 트랜지스터에 적용될 수 있다.
이 제4 실시 형태에서도, 제1 또는 제2 실시 형태와 마찬가지로, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있다. 그러므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 따라서, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
(제5 실시 형태)
도 14는 제5 실시 형태의 트랜지스터를 도시한다. 이 제5 실시 형태의 트랜지스터는, 반도체층(6)이 SiGe로 이루어지는 반도체층(6B)으로 대체되고, 이 반도체층(6B)이 산화막(4) 측에 형성된 Si층(6B1)과 게이트 절연막(8) 측에 형성된 Si1 -xGex(0<x≤1)층을 포함하는 2층 구조를 갖고 있다는 점을 제외하고는, 제2 실시 형태의 트랜지스터와 동일하다. 이하에서는 Si1 -xGex(0<x≤1)층이 Ge층(6B2)이다.
이러한 Ge의 프로필을 갖는 반도체층(6B)은 SiGe층을 에피택셜 성장하고/성장하거나 산화 및 Ge 농축함으로써 형성될 수 있다. 또한, 제4 실시 형태에서 설명한 바와 같이, SOI 기판을 사용하여 STI(Shallow Trench Isolation)(30)를 형성하기 전에 또는 형성한 후에, Si층(6B1) 위에 Ge층(6B2)을, UHVCVD법, LPCVD법 또는 MBE법 등을 사용하여 에피택셜 성장에 의해 형성할 수 있다.
상술한 구성을 갖는 반도체층(6B)을 형성함으로써, 산화막(4)과 Si층(6B1)간의 계면의 신뢰성을 확보하고, Ge층(6B2)으로 이루어지는 채널층에 의한 임팩트 이온화의 효율을 향상시킬 수 있다.
이 제5 실시 형태의 구성은 제1 실시 형태의 트랜지스터에 적용될 수 있다.
이 제5 실시 형태에서도, 제1 또는 제2 실시 형태와 마찬가지로, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있으므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 이에 의해, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
(제6 실시 형태)
도 15는 제6 실시 형태의 트랜지스터를 도시한다.
이 제6 실시 형태의 트랜지스터는, 반도체층(6)이 SiGe로부터 이루어지는 반도체층(6C)으로 대체되고, 이 반도체층(6C)은 게이트 전극(10) 바로 아래에 위치된 채널 영역이 Si층(6C1)이며, 이 Si층(6C1)의 양측에 Si1 -xGex(0<x≤1)층이 형성되어 있는 점 이외에는, 도 5에 도시된 제2 실시 형태의 트랜지스터와 동일하다. 이하의 설명에서는, Si층(6C1)의 양측에 형성된 Si1 -xGex(0<x≤1)층이 Ge층(6C2 및 6C3)이다. 또한, Ge층(6C2 및 6C3)은 측벽(12)의 바로 아래에 위치한 영역까지 연장되고 있다. 이와 같은 구성의 트랜지스터는, 도 16의 (a) 및 도 16의 (b)에 도시한 방식으로 제조된다. Si로 이루어진 반도체층(2), 이 반도체층(2) 위에 형성된 산화막(4) 및 Si층(22)을 포함하는 SOI(Silicon On Insulator) 기판을 준비하고, Si층(22) 위에 게이트 절연막(8) 및 게이트 전극(10)을 형성한다. 계속해서, 게이트 전극(10)의 측부에 고유전체로 이루어지는 측벽(12)을 형성한다. 그 후, 소스 영역 및 드레인 영역으로서 기능하는 영역, 즉, 게이트 전극(10)의 양측에 위치하는 Si층(22)의 영역 위에 SiGe층 또는 Ge층(24)을 선택 에피택셜 성장에 의해 형성한다(도 16의 (a)). 계속해서, 산화 및 농축에 의해 소스 영역 및 드레인 영역이 되는 영역에 Ge를 확산시켜 Ge층(24)을 형성한다(도 16의 (b)).
상술한 제6 실시 형태에서는, 게이트 절연막(8) 측에 Si층(6C1)이 위치되어 있다. 그러므로, Ge의 확산으로 인해 게이트 절연막(8)과 Si층(6C1)간의 계면의 특성 열화를 억제할 수 있다. 또한, 드레인 단부가 Ge층(6C3)으로 이루어져 있기 때문에, 임팩트 이온화의 효율을 향상시킬 수 있다.
이 제6 실시 형태의 구성은 제1 실시 형태의 트랜지스터에 적용될 수 있다.
이 제6 실시 형태에서도, 제1 또는 제2 실시 형태와 마찬가지로, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있으므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 이에 의해, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
또한, 제1 내지 제6 실시 형태의 트랜지스터는 FBC(Floating Body Cell)로서 알려진 메모리에 사용될 수 있다. 이 경우, 디바이스 구조를 변경하지 않고, 초고집적, 초저소비 전력의 메모리 내장 로직 LSI의 실현이 가능하게 된다.
또한, 제1 내지 제6 실시 형태의 트랜지스터를 사용함으로써, 종래의 회로 설계를 변경하지 않고, 로직 회로의 전원 전압을 대폭 저감하는 것이 가능하게 된다.
(제7 실시 형태)
이어서, 제7 실시 형태에 따른 CMOS 트랜지스터의 제조 방법에 대해서 도 17 내지 도 24를 참조하여 설명한다.
우선, 반도체층(42), 산화막(44) 및 Ge층(46)을 포함하는 스트레인드(strained) GOI(Ge-On-Insulator) 기판(40)을 준비한다. 계속해서, GOI 기판(40)에 소자 분리 영역으로서 기능하는 STI(48)를 형성하고, 이 GOI 기판(40)은 n채널 트랜지스터(nFET라고도 함)를 형성하기 위한 영역(50a), nFET용의 백게이트 콘택트를 형성하기 위한 영역(50b), p채널 트랜지스터(pFET라고도 함)을 형성하기 위한 영역(50c) 및 pFET용의 백게이트 콘택트를 형성하기 위한 영역(50d)으로 분리된다. 영역(50c 및 50d) 위에 개구를 갖고, 영역(50a 및 50b)을 덮고, 예를 들어 포토레지스트로 이루어지는 마스크(52)를 형성한다. 이 마스크(52)를 사용하여, 영역(50c) 및 영역(50d)에 n형의 도펀트, 예를 들어 P, As 또는 Sb를 도입하여, 반도체층(42)에 n웰 영역(43a)을 형성한다(도 17). 이때, 영역(50c 및 50d)에 위치하는 반도체층(46)의 부분은 n형의 반도체층(46a)으로 된다.
이어서, 마스크(52)를 제거한 후, 영역(50a 및 50b) 위에 개구를 갖고, 영역(50c 및 50d)을 덮고, 예를 들어 포토레지스트로 이루어지는 마스크(54)를 형성한다. 이 마스크(54)를 사용하여, 영역(50a 및 50b)에 p형의 도펀트, 예를 들어 B, Ga 또는 In을 도입하여, 반도체층(42)에 p웰 영역(43b)을 형성한다(도 18). 이때, 영역(50a 및 50b)에 위치하는 반도체층(46)의 부분은 p형의 반도체층(46b)으로 된다.
마스크(54)를 제거한 후, 영역(50b 및 50d) 위에 개구를 갖고, 영역(50a 및 50c)을 덮고, 예를 들어 포토레지스트로 이루어지는 마스크(56)를 형성한다. 이 마스크(56)를 사용하여, 영역(50b 및 50d)에 위치하는, 반도체층(46a 및 46b)과 산화막(44)의 부분에 대해 에칭을 행하여 이들 부분을 제거한다. 이에 의해, 영역(50b 및 50d)에 위치하는 p웰 영역(43b) 부분 및 n웰 영역(43a) 부분이 노출된다(도 19).
마스크(56)를 제거한 후, 영역(50a)의 반도체층(46b) 및 영역(50c)의 반도체층(46a) 위에, 각각 게이트 절연막(8), 게이트 전극(10) 및 게이트 측벽(12)을 포함하는 게이트 구조를 형성한다(도 20). 게이트 절연막(8)은, 예를 들어 SiO2, SiON, GeO2, GeON, HfO2, Al2O3, HfAlxOy, HfLaO 또는 LaxOy로 이루어진다. 게이트 전극(10)은, 폴리실리콘 또는 금속으로 이루어지고, 혹은 폴리실리콘 및 금속을 함유하는 적층 구조로 형성된다. 게이트 측벽(12)은 고유전체로 이루어진다.
영역(50b 및 50c)에 개구를 갖고, 영역(50a 및 50d)을 덮고, 예를 들어 포토레지스트로 이루어지는 마스크(57)를 형성한다. 그리고, 이 마스크(57)를 사용하여, 영역(50b)의 p웰 영역(43b)에 p형의 도펀트를 도입하고, 영역(50c)의 n형 반도체층(46a)에 p형의 도펀트를 도입한다. 이때 도입된 각 p형의 도펀트의 농도는, 각각 예를 들어 1×1015cm-2 정도이다. 이에 의해, 영역(50b)의 p웰 영역(43b)이 고농도의 p웰 영역(43c)으로 되고, 영역(50c)의 n형 반도체층(46a)에 p형의 소스 영역 및 드레인 영역(58)이 형성된다(도 21).
이어서, 마스크(57)를 제거한 후, 영역(50a 및 50d)에 개구를 갖고, 영역(50b 및 50c)을 덮고, 예를 들어 포토레지스트로 이루어지는 마스크(60)를 형성한다. 그리고, 이 마스크(60)를 사용하여, 영역(50d)의 n웰 영역(43a)에 n형의 도펀트를 도입하고, 영역(50a)의 p형 반도체층(46b)에 n형의 도펀트를 도입한다. 이때 도입된 n형의 도펀트의 농도는 각각 예를 들어 1×1015cm-2 정도이다. 또한, 이때, n형의 도펀트와 함께, 쇼트키 장벽 변조용으로 S 및 Se 중 적어도 1개 원소를 대략 1×1015cm-2 정도 도입한다. 이에 의해, 영역(50d)의 n웰 영역(43a)이 고농도의 n웰 영역(43d)으로 되고, 영역(50a)의 p형 반도체층(46b)에 n형의 소스 영역 및 드레인 영역(62)이 형성된다(도 22).
이어서, 마스크(60)를 제거한 후, 10㎚의 Ni막을 전체면에 스퍼터링에 의해 퇴적하고, RTA(Rapid Thermal Annealing)에 의해 250℃에서 1분간의 열처리를 행한다. 계속해서, 약액 처리에 의해 미반응의 Ni를 선택적으로 제거한 후, 다시 RTA에 의해 350℃에서 1분간의 열처리를 행한다. 이에 의해, 영역(50a)의 n형의 소스 및 드레인 영역(62)에 게르마나이드(germanide)가 형성되어, 금속의 소스 및 드레인 전극(64)이 형성된다. 또한, 영역(50c)의 p형의 소스 및 드레인 영역(58)에 게르마나이드가 형성되어, 금속의 소스 및 드레인 전극(66)이 된다. 또한, 영역(50b)의 p웰 영역(43c) 및 영역(50d)의 n웰 영역(43d)에 게르마나이드가 형성되어, 각각 백게이트용 전극(68 및 70)을 형성한다(도 23). 또한, 이때, n형의 소스 및 드레인 영역(62)을 형성하기 위해 도입된 쇼트키 장벽 변조용 도펀트는, 소스 및 드레인 전극(64)과 소스 및 드레인 영역(62)간의 계면에서 편석되고, 쇼트키 장벽은 변조된다.
이어서, 도 24에 도시한 바와 같이, 층간 절연막(72)을 퇴적하고, 이 층간 절연막(72)에, nFET 및 pFET의 게이트 전극(10), 소스 및 드레인 전극(64, 66) 및 백게이트용 전극(68, 70)에 접속되는 개구를 형성한다. 이 개구를 금속으로 매립하여 콘택트(74) 및 배선(76)을 형성한다. 이러한 방식으로, CMOS 트랜지스터가 완성된다.
제1 실시 형태의 트랜지스터와 마찬가지로, 상술한 바에 따라 제조된 본 실시 형태의 CMOS 트랜지스터도 급격한 S값 특성을 얻을 수 있고, 소스/드레인 영역의 도전형이 동일한 대칭 구조를 갖고 있다. 그러므로, 종래의 회로 설계 기술을 소자 레이아웃에 그대로 사용할 수 있다. 따라서, 설계 변경에 수반하는 면적의 증대 및 비용의 증대를 억제할 수 있다.
몇몇 실시 형태를 설명했지만, 이들 실시 형태는 단지 예로서 제시한 것이며, 발명의 범위를 한정하고자 하는 것은 아니다. 본 명세서에 설명된 신규의 방법 및 시스템은 각종 다른 형태로 구현될 수 있다. 또한, 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에 설명된 방법 및 시스템의 형태에 있어서, 다양한 생략, 치환, 변경을 행할 수 있다. 첨부된 특허청구범위 및 그 균등물은 본 발명의 범위 및 사상 내에 있는 한 이러한 형태 또는 변형을 포함하려는 것이다.
2 : 반도체층
4 : 산화막
6 : 반도체층
8 : 게이트 절연막
10 : 게이트 전극
12 : 측벽
14a : 소스 영역
14b : 드레인 영역
15 : 반전층
16 : 측벽
17a : 금속 소스 영역
17b : 금속 드레인 영역
18a : 소스 전극
18b : 드레인 전극

Claims (12)

  1. 전계 효과 트랜지스터로서,
    반도체층;
    상기 반도체층에 서로 이격하여 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 위치하는, 상기 반도체층의 부분 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 전극; 및
    상기 소스 영역 측 및 상기 드레인 영역 측에 위치되어 있는 상기 게이트 전극의 측면들 중 적어도 하나의 측면에 형성된, 고유전체로 이루어지는 게이트 측벽
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극의 대응하는 측면으로부터 이격되어 배치되어 있는, 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체층과 금속의 금속간 화합물을 함유하는 소스 전극 및 드레인 전극이 상기 소스 영역 및 상기 드레인 영역에 각각 형성되어 있는, 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 소스 전극과 상기 게이트 전극 간의 거리는 상기 소스 영역과 상기 게이트 전극 간의 거리보다 길고,
    상기 드레인 전극과 상기 게이트 전극 간의 거리는 상기 드레인 영역과 상기 게이트 전극 간의 거리보다 긴, 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역 각각은 상기 반도체층과 금속의 금속간 화합물로 이루어지는, 전계 효과 트랜지스터.
  5. 제4항에 있어서,
    상기 반도체층은 p형 반도체이며,
    상기 소스 영역과 상기 반도체층간의 계면과 상기 드레인 영역과 상기 반도체층간의 계면에, S 및 Se 중 적어도 하나의 원소가 편석(segregate)되어 있는, 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 전극 바로 아래에 위치하는 상기 반도체층의 영역과 상기 소스 영역 사이에, 도펀트를 함유하는 확장 영역(extension region)이 형성되어 있는, 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 게이트 측벽은 상기 드레인 영역 측의 상기 게이트 전극의 측면에 형성되고, 다른 게이트 측벽은 상기 소스 영역 측의 상기 게이트 전극의 측면에 형성되며 저유전체로 이루어지는, 전계 효과 트랜지스터.
  8. 제6항에 있어서, 상기 게이트 측벽들은 상기 게이트 전극의 측면들에 형성되며, 고유전체로 이루어지는, 전계 효과 트랜지스터.
  9. 제1항에 있어서, 상기 반도체층은 스트레인드(strained) Si1 - xGex(0≤x≤1)층인, 전계 효과 트랜지스터.
  10. 제9항에 있어서, 상기 반도체층은 절연막 위에 형성되고, 상기 절연막 측에 형성된 제1 Si층, 상기 게이트 절연막 측에 형성된 제2 Si층 및 상기 제1 Si층과 상기 제2 Si층 사이에 형성된 Si1 -xGex(0<x≤1)층을 포함하는, 전계 효과 트랜지스터.
  11. 제9항에 있어서, 상기 반도체층은 절연막 위에 형성되고, 상기 절연막 측에 형성된 제1 Si층과 상기 게이트 절연막 측에 형성된 Si1 -xGex(0<x≤1)층을 포함하는, 전계 효과 트랜지스터.
  12. 제9항에 있어서, 상기 반도체층은 상기 게이트 전극 바로 아래에 위치하는 제1 영역 및 상기 제1 영역의 양측에 형성된 제2 및 제3 영역을 포함하며, 상기 제1 영역은 Si로 이루어지며, 상기 제2 영역 및 제3 영역은 Si1 -xGex(0<x≤1)로 이루어지는, 전계 효과 트랜지스터.
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