KR101229187B1 - 수직 핀치 접합 전계 효과 트랜지스터 - Google Patents

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Abstract

수직 접합 전계-효과 트랜지스터는 CMOS 기반-기술에 의한다. 수직 접합 전계-효과 트랜지스터는 서로 이격된 소스 콘택 및 드레인 콘택이 표면에 형성된 반도체 기판; 상기 소스 콘택 및 드레인 콘택의 하부에 각각 형성되는 수직 핀치-오프 영역들; 상기 수직 핀치-오프 영역의 하부를 연결하여 형성되는 주-채널 영역; 상기 수직 핀치-오프 영역의 측면 및 상기 주-채널 영역을 둘러싸면서 형성되는 게이트 웰; 상기 게이트 웰의 반도체 기판의 표면에 형성된 게이트 콘택; 및 상기 게이트 콘택, 소스 콘택 및 드레인 콘택 사이의 반도체 기판 상부에 형성된 실리사이드 저지막을 포함한다.

Description

수직 핀치 접합 전계 효과 트랜지스터{VERTICALLY PINCHED JUNCTION FIELD EFFECT TRANSISTOR}
실시예는 금속 산화막 반도체(CMOS)를 제작하는 기술에 관한 것이다.
일반적으로, CMOS 기술은 마이크로 프로세서, 마이크로 컨트롤러, 및 정적 램(SRAM)과 같은 디지털 논리 회로에 사용되고 있다.
CMOS는 고도의 집적도, 고성능, 및 저비용과 같은 장점들로 인해 주류 디지털 기술로서 주목을 받고 있다.
CMOS에서, 통상적으로 캐리어들은 게이트 유전체와 기판 사이의 채널 인터페이스를 따라 운반된다.
이러한 CMOS는 표면-채널(SC) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), SC-N타입 금속 산화막 반도체(NMOS), 또는 SC-P타입 금속-산화막-반도체(PMOS)라고 지칭될 수도 있다.
채널 인터페이스는 고밀도 인터페이스 상태라고 알려진 고밀도의 트랩(trap)들을 포함할 수도 있으며, 이는 게이트 유전체 조성물 및 공정 이력에 따라 다르다.
고밀도 인터페이스 상태는 상대적으로 높은 플리커(flicker) 잡음 레벨을 유발한다. 여기서, 플리커 잡음은 또한 저주파 잡음 또는 1/f 잡음이라고 지칭되며, 여기서 f는 주파수이다.
플리커 잡음이 높아지면 대부분의 아날로그 애플리케이션, 특히 저잡음 증폭기에 악영향을 미친다.
몇몇 방법들이 아날로그 CMOS에서 플리커 잡음을 감소시키는데 사용되고 있다.
이들 방법은 '순수' 산화막의 사용, 적절한 어닐링(annealing), 게이트-산화막 및 그 인터페이스에서의 불소 혼합, 및/또는 매몰-채널(BC) MOSFET, 특히, BC PMOS의 설계를 포함한다.
BCPMOS에서는, 예를 들어, 큰 비율(fraction)의 전류가 표면 아래로 통과하여, 잡음을 유발시키는 인터페이스 트랩핑(trapping) 및 디-트랩핑(de-trapping) 비율을 감소시킨다.
CMOS에서의 플리커 잡음을 감소키는 상술한 방법들에도 불구하고, 저잡음 증폭기(LNA)와 같은 특정 아날로그 애플리케이션들의 경우 잡음 레벨이 매우 높게 유지된다.
이러한 애플리케이션의 경우, 낮은 잡음 레벨로 인해 접합 전계 효과 트랜지스터(JFET)가 사용되고 있다.
이러한 낮은 잡음은 전류 경로를 그 표면 아래로 깊게 향하게 하고, 유전체(통상적으로 산화막)와의 인터페이스에 도달하는 전류의 비율을 최소화함으로써 이루어진다.
JFET에서 채널은 거의 완전히 매몰되어 있으며, 게이트로서 작동하는 2개의 접합들 사이에 위치한다.
도 1 및 도 2는 종래 NJFET 구조를 나타낸 개략 단면도 및 평면도이다.
도 1에 도시된 바와 같이, JFET 동작의 기본 원리들은 n-채널 JFET, 또는 NJFET을 고려함으로써 가장 잘 이해될 수도 있다.
n-채널 JFET이 본 명세서 전체에 걸쳐 예시로서 선택되어 있지만, 여기서의 설명은 도펀트 및 전압의 극성을 반전시킴으로써 p-타입 JFET에 동등하게 적용된다
또한, 도 1은 접합들을 서로 분리시키는 실리사이드 저지층(silicide blocking layer; SAB)들을 도시한 것이다.
소자 분리는 또한 널리-공지된 얕은 트랜치 격리막(shallow-trench isolation; STI)에 의해 달성될 수 있다.
JFET에서는 p-n 접합들에 의해 전계가 채널에 가해지지만, MOSFET에서는 절연체(예를 들어, 게이트 산화막)에 의하여 채널과 절연되어 있는 도체 게이트에 소정의 전압을 인가함으로써 전계가 채널에 가해진다는 점을 제외하고, JFET은 MOSFET과 유사하게 동작한다.
또한, 도 1에 도시된 바와 같이, 소스(1) 및 드레인(2)은 통상적으로 CMOS 소스 및 드레인을 기판(3) 내부로 삽입함으로써 형성된다.
도 2에 도시되어 있는 바와 같이, 게이트는 상단 게이트(4) 및 하단 게이트(5)를 포함하는데, 이들은 서로 연결되어 있으며, P웰(PWELL)(9)를 통해 게이트 콘택(contact, 11)들과 연결되어 있다.
상단 게이트(4)는 통상적으로 기본 CMOS 기술에서의 PMOS 소스/드레인, 및 저농도-도핑된 확장부(7)을 포함한다.
N웰(NWELL)(8)은 소자분리를 위한 것으로서 깊은 N웰(deep NWELL) 또는 n형 매몰층(NBL) 영역(13)과 콘택들(10)을 연결시킨다.
상단 게이트와 하단 게이트 사이의 영역은 저농도로 도핑되어 있어 최적의 두께 및 도펀트 농도를 갖는 NJFET 채널(6)을 형성하는데, 상단 및 하단 게이트들에 의해 이 채널을 온/오프하게 한다.
예를 들어, 도 1의 구조와 유사한 구조를 가지는 다수의 평행 JFET 구조들이 도 2에 도시되어 있다.
도 3은 채널에 관해 게이트 또는 드레인에 인가된 바이어스가 없는 NJFET의 개략적인 단면도이고, 도 4는 JFET이 포화상태로 동작하는 바이어스 전압 조건들로 동작하는 NJFET에 대한 개략적인 단면도이고, 도 5는 오프-조건으로 바이어스된, 즉, 소스에서 핀치-오프된 NJFET의 개략적인 단면도이다.
도 3의 경우, 전도 채널 깊이(conducting channel depth)가 2a-2xd이며, 여기서, 2a는 게이트-채널의 금속공학적 접합(metallurgical junction)들 사이의 거리이며, xd는 각 접합에서 열평형 공핍층의 폭이다. 여기서, 간략화를 위해 xd는 일정한 것으로 가정하였다.
채널 저항은 리버스 바이어스 또는 적정 포워드 바이어스를 게이트에 인가함으로써 변조될 수 있다.
제로 게이트 전압 또는 적정하게 포워드-바이어스된 게이트의 경우, 점선으로 도시되어 있는 소스에서의 공핍층 경계들은 단지 약간 채널로 확장되고, 이로써 소스에서 채널은 완전히 도전된 상태로 남게 된다.
이러한 게이트-바이어스 조건 하에서 드레인 리버스-전압이 점차 증가함에 따라, 드레인 전압이 증가하면, 초기에 드레인 전류는 선형으로 증가한다.
다만, 리버스 드레인-전압이 더 증가함에 따라, 드레인에서의 공핍 영역들은 더 확장되어, 결과적으로 도 4에 도시된 바와 같이 접하게 된다. 여기서, 접합 지점은 핀치-오프 지점 P라고 지칭된다.
드레인에서의 공핍 영역들이 접하는 경우, 전류는 포화되고, JFET은 핀치-오프 상에서 동작하는 것으로 알려져 있으며, 이는 핀치-오프 상에서 동작하는 MOSFET과 유사하다.
리버스-전압을 게이트에 인가하는 것은 소스와 드레인 모두에서 전도 채널-두께를 감소시키는데, 이로써 채널 저항을 증가시키고 전류를 감소시킨다.
상단 및 하단 공핍 영역들이 소스에서 채널 전체에 걸쳐 확산되어, 도 5에 도시된 바와 같이, 소스에서 채널이 핀치오프된 경우, 드레인 전류는 매우 낮은 값으로 떨어지고, 채널은 오프된다.
소스에서 핀치오프 상태의 게이트 전압 VP는 채널 농도 및 두께에 따라 다르다.
JFET의 핀치오프 전압 VP은 문턱 전압 VT와 직접적으로 관련되어 있다.
통상적인 JFET의 제조 단계들은, 도 1에서의 표면 주변의 p-타입 조정부(7), 하단-게이트(5), JFET 채널(6)을 형성하기 위한 마스크가 추가되는 것을 제외하고, 일반적인 중전압(medium-voltage) 내지 고전압(high-voltage) CMOS 구조의 제조 단계들과 유사하다.
JFET 채널, 하단 게이트, 최종적으로 표면 근처에 대한 이온주입 공정은 동일한 마스크를 가지고 수행된다.
제1 영역(4) 및 제2 영역(7)은 도 1에서 하나의 p-타입 게이트 영역으로 통합된다.
n-채널 JFET의 상단 게이트의 PSD 부분(도시되지 않음)은 CMOS의 PMOS 소스 및 드레인과 동시에 형성된다.
NJFET 소스 및 드레인 콘택들은 CMOS의 NMOS 소스 및 드레인과 동시에 형성된다.
도 1에 도시된 바와 같이, CMOS 공정의 N웰(8)은 n+ 콘택들(10)과 깊은 NWELL(DNWELL) 또는 N형 매몰층(NBL; 13) 사이의 연결을 구성한다.
CMOS 공정의 P웰(9)은 상단 게이트(4)와 하단 게이트(5)의 연결 및 상단 p형 콘택(11)과 하단 게이트(5)의 연결을 구성한다.
따라서, NJFET은 기본 CMOS 공정에 단지 하나의 추가 마스크를 요구한다.
이러한 관련 제조 방법은 고성능의 아날로그 기술에 현재 채택되고 있다.
JFET은 비록 매우 낮은 플리커-잡음 레벨을 나타내지만, 큰 사이즈 및 제한적인 전류 수송 능력(current-carrying capability)과 같은 결점들을 가지고 있다.
채널 농도는 통상적으로 1.0 내지 2.0 V의 낮은 핀치-전압 및 관련된 최적 드레인 전류를 충족시켜야 한다.
일단 핀치-전압이 정해지면, 채널 깊이 및 농도의 조합 또한 정해지며, 이는 드레인 전류를 결정한다.
상단 및 하단 게이트를 갖는 JFET의 경우, 단위 면적당 채널 저항 RCh은 다음의 수학식 1과 같이 주어진다.
Figure 112011049659021-pat00001
여기서,
Figure 112011049659021-pat00002
는 유효 채널 비저항이며, 수학식 2에서 다음과 같이 주어진다.
Figure 112011049659021-pat00003
L 은 채널 길이이며, S 는 2W(a-xd)에 의해 주어지는 단면적의 넓이이다.
도 3에 도시된 바와 같이, a는 금속공학적 접합들 간의 거리의 반(1/2)이며, x d 는 게이트-채널 접합 공핍층-폭이다.
빌트인 전압(built-in voltage)을 포함하는 전체 핀치-전압은 수학식 3에서 다음과 같다.
Figure 112011049659021-pat00004
여기서,
Figure 112011049659021-pat00005
는 유효 채널 농도이고, eSi는 실리콘의 유전율(=11.7x8.86x10-14 F/cm)이다.
상술한 수학식들로부터 주어진 채널 깊이 2a인 경우, Vp가 정해지면,
Figure 112011049659021-pat00006
및 RCh 또한 정해지는 것을 알 수 있다.
또한, 낮은 채널 농도(낮은 핀치-전압)에 대한 요구로 인해, 단-채널 효과(short-channel effect)들을 피하기 위해 최소 길이 L이 필요하다.
따라서, JFET은 사이즈가 크고 전류 수송능력이 제한적이라는 한계가 있다.
상기와 같은 문제점을 해결하기 위해, 본 발명은 JFET의 크기를 줄이기 위해 수직 핀치 접합 전계 효과 트랜지스터를 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 전류 수송능력을 증가시키기 위해 수직 핀치 접합 전계 효과 트랜지스터를 제공하는 것을 또 다른 목적으로 한다.
상기와 같은 문제점을 해결하기 위해, 본 발명은 JFET의 크기를 줄이기 위해 수직 핀치 접합 전계 효과 트랜지스터를 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 전류 수송능력을 증가시키기 위해 수직 핀치 접합 전계 효과 트랜지스터를 제공하는 것을 또 다른 목적으로 한다.
본 발명은 채널을 수평이 아닌 수직으로 핀치-오프시키도록 구성되고, 핀치-영역을 주 채널-영역으로부터 분리시키고, 상당히 높은 주-채널 농도가 채널 저항을 감소시키게 하여, JFET 전류 수송능력을 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 단-채널 효과를 상당히 감소시키고 종래 기술보다 상당히 작은 사이즈의 JFET의 설계가 가능하며, 또한, 본 발명은 하나의 마스킹 단계를 가지는 간단한 방법으로 JFET를 제조할 수 있는 효과가 있다.
도 1은 종래 NJFET 구조를 나타낸 개략 단면도.
도 2는 종래 NJFET 구조를 나타낸 개략 평면도.
도 3은 열평형 조건 하에서의 NJFET 단면도.
도 4는 JFET이 포화상태에서 동작하는 바이어스-전압 조건에서 동작하는 NJFET에 대한 개략적인 단면도.
도 5는 소스에서의 핀치오프 상태에서 바이어스된 NJFET의 개략적인 단면도.
도 6은 본 발명에 따른 수직-핀치 접합 전계-효과 트랜지스터의 평면도.
도 7 및 도 8은 도 6의 A-A´단면도.
도 9A 및 도 9B는 실시 형태들에 따른 수직-핀치 NJFET의 부분 단면도.
도 10은 본 발명에 따른 NJFET와 종래 NJFET의 사이즈를 비교한 도면.
도 11은 종래 기술의 NJFET의 추정 초기 전압 VA과 실시형태들에서의 추정 초기 전압을 동일한 채널 길이에 관해 비교한 것을 도시한 그래프.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 6은 본 발명에 따른 수직-핀치 접합 전계-효과 트랜지스터의 평면도이고, 도 7 및 도 8은 도 6의 A-A´단면도이다.
도 6 내지 도 8의 수직-핀치 접합 전계-효과 트랜지스터(JFET)는 CMOS 기술로 제작될 수도 있다.
특히, 예시적인 도 6 내지 도 8은 n-채널 수직-핀치 접합 전계 효과 트랜지스터(JFET)를 도시한 것이다.
도 6 내지 도 8에 도시된 바와 같이, n-채널 수직 핀치 JFET은 주 채널 영역, 게이트 웰, 수직 핀치오프 영역, 및 JFET 소스-드레인을 형성하기 위한 활성 영역에 제공되는 복수의 도핑 영역들을 포함할 수도 있다.
도면 6 내지 도면 8은 p-타입 웨이퍼 상에 제조된 n-채널 접합 전계-효과 트랜지스터(NJFET)를 도시한 것이다.
도 6 및 도 7에 도시된 것과 유사한 p-채널 접합 전계-효과 트랜지스터(PJFET)는 도펀트 극성을 적절히 변화시킴으로써 제작될 수 있다.
도 7에 도시된 바와 같이, n-채널 수직-핀치 JFET은 실리콘-온-인슐레이터(SOI; 90), 상에 형성되는 반도체 기판을 포함할 수도 있다.
n-채널 수직-핀치 JFET은 반도체 기판 내의 소스 영역과 드레인 영역 사이의 주-채널 영역(80), 및 소스 영역과 드레인 영역 사이의 주-채널 영역(80) 상에 형성되는 게이트 웰(70)을 포함할 수도 있다.
n-채널 수직-핀치 JFET은 주-채널 영역(80) 상의 게이트 웰(70)의 양단에 각각 형성되는 소스/드레인 영역들 내의 수직 핀치오프 영역들을 포함할 수도 있다.
수직 핀치-오프 영역들(50)은 게이트로서 작동하는 게이트 웰(70)에 의해 서로 이격된다.
수직 핀치-오프 영역들(50)은 저농도-도핑된 n-타입 영역일 수도 있다.
n-채널 수직-핀치 JFET은 소스 영역에 있는 수직 핀치-오프 영역(50)의 상부에 형성되는 소스 콘택(10), 드레인 영역에 있는 수직 핀치-오프 영역 (50)의 상부에 형성되는 드레인 콘택(20), 및 게이트 웰(70)의 상부에 형성되는 게이트 콘택(60)을 포함할 수도 있다.
게이트 콘택(60)은 소스 콘택(10)과 드레인 콘택(20) 사이 또는 콘택들 외부의 임의의 자리에 위치될 수 있다.
얕은 트랜치 격리막(STI; 30)는 소스 콘택(10)과 게이트 콘택(60) 사이 및 드레인 콘택(20)과 게이트 콘택(60) 사이의 게이트 웰(70) 상에 형성된다.
따라서, 모든 콘택들은 STI(30)들에 의해 서로 격리된다.
또한, 도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 n-채널 수직 핀치 JFET은 게이트 콘택(60)과 소스 콘택(10) 사이 및 게이트 콘택(60)과 드레인 콘택(20) 사이에 실리사이드 저지막(SAB 또는 SBLK; 40)을 포함할 수도 있다.
따라서, 모든 콘택들은 SBLK(40)에 의해 서로 격리된다.
도 6 내지 도 8에 도시된 바와 같이, 수직 핀치-오프 영역(50)은 소스/드레인 콘택들(10 및 20), 게이트 콘택(60), 및 게이트 웰(70)을 접촉시킨다.
게이트 웰(70)은 게이트로서 작동하며, 게이트 콘택(60)과 연결되어 있다.
주-채널 영역(80)은 수직 핀치-오프 영역(50)을 통해 소스/드레인 콘택들(10 및 20)과 연결되어 있다.
주-채널 영역(80)은 에피택시(epitaxy)가 뒷따르는 고농도-도핑된 n형 매몰층(NBL)을 형성하거나 깊은 N웰(Deep NWELL)을 이온 주입함으로써 형성된다.
실리콘-온-인슐레이터(SOI; 90)는 매몰 산화층(buried oxide layer)일 수도 있다.
수직 핀치-오프 영역(50)은 주 채널 영역(80) 및 소스/드레인 콘택들(10 및 20) 사이에 전기적 연결을 만든다.
수직 핀치-오프 영역(50)은 저농도로 도핑된 n-타입 영역일 수도 있다.
게이트 콘택(60)은 게이트 웰(70)에 형성될 수도 있다.
n-타입 구조들은 내부에 P, As, 및/또는 Sb 도펀트 원자들을 포함할 수도 있다.
게이트 웰(70)은 p-타입 웰 구조를 가질 수도 있다. 게이트 콘택(60)은 게이트 웰(70)에 형성된다.
p-타입 구조들은 내부에 B 도펀트 원자들을 포함할 수도 있다.
소스 콘택(10) 및 드레인 콘택(20)은 수직 핀치-오프 영역들(50) 및 주-채널 영역(80)과 동일한 도전 타입을 가질 수도 있다.
게이트 웰(70)은 소스 콘택(10) 및 드레인 콘택(20), 수직 핀치-오프 영역들(50), 및 주-채널 영역(80)과 상이한 전도 타입을 가질 수도 있다.
이러한 구조는 SOI CMOS 기반 기술에서 매몰 산화층(BOX; 90)에 의해 수직으로 격리될 수 있다.
일부 게이트 콘택들(60)은 예시적인 도 6 내지 도 8에 도시되어 있다.
다만, 단지 하나의 콘택만이 소스 및 드레인에 관하여 적절한 위치에 자리하는 것이 요구되며, 이는 게이트가 상당한 전류를 운반하지 않기 때문이다.
실시형태들의 주요 특징들은 수직 핀치오프 영역(50) 및 수직 핀치오프 영역(50)과 독립적으로 형성된 낮은 비저항의 주-채널 영역(80)이다.
수직으로 핀치하는 방법 및 그 이점들을 예시적인 도 9A 및 도 9B를 참조하여 설명할 것이다.
도 9A는 포화 모드에서 전도하는 것을 도시한 것이며, 도 9B는 전도하지 않는 상태(턴-오프 상태)를 도시한 것이다.
제로 전압이 게이트 및 소스에 인가되는 경우, 소스에서의 공핍층 경계(100)들은 이들의 열-평형 위치에 있으며, 수직 핀치오프 영역(50)은 거의 완전히 도전된다.
드레인의 전압이 증가함에 따라, 초기에는 전류가 선형으로 증가한다.
수직 핀치 오프 영역들(50)의 수직 저항에 비해, 주-채널 영역(80)의 저항은 실질적으로 무시할 수 있기 때문에, 수직 핀치오프 영역(50)의 저항에 의해 본질적으로 제한된다.
수직 핀치 오프 영역들(50)의 저항은 도펀트 농도, 깊이, 폭, 및 길이의 적절한 선택에 의해 최적화될 수 있다.
드레인 전압이 증가함에 따라, 공핍층 경계들(110)은 결과적으로 드레인 부분에서 만나게 된다.
이는 드레인에서의 핀치-오프라고 지칭된다.
이때부터, n 채널 수직 핀치 JFET은 포화 모드에서 동작한다.
영역을 핀치-오프시키는데 필요한 전압인 핀치-오프 전압 VP는 1 내지 2 V로 최적화될 수 있다.
포화 모드에서의 전체 채널 저항은 1x2 μm2 의 소스/드레인 콘택 영역에 관해 약 5000 옴(Ohm)으로 추정된다.
5V의 드레인 바이어스에서, (고농도-도핑된 주-채널 영역이라고 가정하는 경우) 이는 대략 1 mA를 유발시킨다.
수직 핀치 오프 영역 및 주-채널 영역을 별도로 형성함으로써, 상당히 높은 주-채널 농도를 허용하는 것은 채널 저항이 상당히 감소할 뿐 아니라, 초기 전압(Early voltage, VA)의 상당한 증가를 초래한다.
도 10은 동일한 전류 수송능력을 갖는 2개의 n 채널 JFET의 사이즈의 비교를 도시한 도면으로서, 하나는 종래 기술에 의해 설계되었고, 나머지 하나는 본 실시형태에 의해 설계되었고, 도 11은 통상적인 n-채널 JFET의 초기 전압 VA과 실시형태들에서의 초기 전압을 동일한 채널 길이에 대하여 예측된 값을 도시한 그래프이다.
도 10에 도시된 바와 같이, 실시형태들에 따른 트랜지스터 사이즈는 종래 기술의 트랜지스터의 사이즈와 비교된다.
실시형태들에 따르면, JFET의 사이즈를 상당히 감소시킬 수 있다.
도 11에 도시된 바와 같이, 통상적인 n-채널 JFET의 초기 전압 VA는 실시형태들에 따른 초기 전압과 동일한 채널 길이에 관해 비교된다.
여기서는, 또한 종래의 기술보다 상당히 짧은 채널의 JFET 소자를 구현할 수 있다.
실시형태들에 따른 수직-핀치 JFET의 다른 이점은 낮은 잡음이다.
대부분의 전류가 실리콘-절연막(산화막) 인터페이스로부터 떨어져 흐르기 때문에, 플리커 잡음 레벨이 매우 낮을 수 있다.
실시형태들에 따른 수직-핀치 JFET를 이하에서 더 상세히 설명할 것이다.
다음의 설명에서, 제1 전도 타입은 n-타입이고, 제2 전도 타입은 p-타입이다.
반도체 기판은 제1 전도 타입 주-채널 영역(80), 수직 핀치오프 영역(50), 소스 콘택(10), 드레인 콘택(20), 제2 전도 타입 게이트 웰(70), 및 게이트 콘택(60)을 포함할 수도 있다.
소스 콘택(10), 드레인 콘택(20), 및 주-채널 영역(80)은 제1 도핑 영역으로 정의될 수도 있으며, 게이트 웰(70) 및 게이트 콘택(60)은 제2 도핑 영역으로 정의될 수도 있다.
JFET 소스 콘택(10) 및 드레인 콘택(20)은 기본 CMOS 기술에서의 CMOS 소스 및 드레인과 동시에 형성될 수도 있다.
유사하게, 게이트 웰(70)은 기본 CMOS 공정에서의 P웰(PWELL)과 동시에 형성될 수 있고, 주 채널 영역(80)은 깊은 N웰(deep NWELL) 또는 n 타입의 매몰층(n-type buried layer; NBL)과 동시에 형성될 수도 있다.
수직-핀치 오프 영역(50)은 에피택셜 성장(epitaxial growth) 동안 또는 체인 이온주입 공정(chain-implant process)에 의해 균일하게 도핑될 수도 있다.
매몰-산화 영역(90)은 CMOS 성능을 향상시키고, 격리를 촉진시키지만, 본 발명에서는 그다지 중요하지 않다.
이는 CMOS 기반-공정이 실리콘-온-인슐레이터(SOI) 상에 구성되는 경우에 사용될 것이다.
여기에서 설명한 바와 같이. CMOS 기술을 사용하여 제조된 NJFET은 적어도 다음과 같은 이점들을 갖는다.
수직 핀치 오프 영역이 주-채널 영역으로부터 분리되기 때문에, 고농도-도핑된 주-채널 영역을 구현할 수 있는데, 이로써 채널 저항을 감소시키고, JFET 전류 수송능력을 증가시킬 수 있다.
또한, 주-채널 영역에서의 고농도는 종래 기술보다 상당히 짧은 채널 길이의 설계를 가능하게 하는데. 이로써 JEET 구조의 전체 크기를 감소시킬 수 있다.
또한, 대부분의 전류는 표면 아래로 향한다는 사실은 플리커 잡음 (1/f 잡음) 레벨을 감소시킨다.
실시형태들이 여기에서 설명되었음에도 불구하고, 수많은 다른 변형예 및 실시형태들이 당업자에 의해 고안될 수도 있으며, 이는 본 발명의 원리들의 사상 및 범위 내에 있다는 것을 이해해야 한다.
특히 수직 핀치-오프 영역은 드레인 콘택 하에서가 아니라 단지 소스 콘택 하에서만 형성될 수 있는데, 이는 채널 전체의 저항을 감소시킬 수 있다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다.
10: 소스 콘택 20: 드레인 콘택
30: 얕은 트랜치 격리막 40: 실리사이드 저지막
50: 수직 핀치-오프 영역 60: 게이트 콘택
70: p형-웰 영역, 게이트 웰 80: 주 채널 영역
90: 매몰-산화 영역

Claims (8)

  1. 서로 이격된 소스 콘택 및 드레인 콘택이 표면에 형성된 반도체 기판;
    상기 소스 콘택 및 드레인 콘택의 하부에 각각 형성되는 수직 핀치-오프 영역들;
    상기 수직 핀치-오프 영역의 하부를 연결하여 형성되는 주-채널 영역;
    상기 수직 핀치-오프 영역의 측면 및 상기 주-채널 영역을 둘러싸면서 형성되는 게이트 웰;
    상기 게이트 웰의 반도체 기판의 표면에 형성된 게이트 콘택; 및
    상기 게이트 콘택, 소스 콘택 및 드레인 콘택 사이의 반도체 기판 상부에 형성된 실리사이드 저지막;
    을 포함하는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 수직-핀치 오프 영역은 체인 이온주입 공정(chain-implant process)에 의해 균일하게 도핑되는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 주-채널 영역의 하부에 형성된 매몰 산화층을 더 포함하는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 주-채널 영역의 전도 타입은 고농도로 도핑된 n-타입이고, 상기 웰 영역의 전도 타입은 p-타입이며, 상기 수직 핀치-오프 영역들은 저농도로 도핑된 n-타입 영역인 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 주-채널 영역은 깊은 n-타입 웰을 이온 주입함으로써 형성되는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 주-채널 영역은 고농도로 도핑된 n 타입의 매몰층을 형성함으로써 형성되는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 콘택, 소스 콘택, 드레인 콘택은 얕은 트랜치 격리막에 의해 이격되는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 접합 전계-효과 트랜지스터는 μm 폭 당 500μA 이상의 전류 수송능력을 갖는 것을 특징으로 하는 접합 전계-효과 트랜지스터.
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