KR100242939B1 - 고포화전류 및 저누설전류의 페르미 드레시홀드 전계효과 트랜지스터 - Google Patents

고포화전류 및 저누설전류의 페르미 드레시홀드 전계효과 트랜지스터 Download PDF

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Abstract

고 포화전류 저 누설 페르미 드레시홀드 전계효과 트랜지스터는, 트랜지스터의 포화전류를 최대로 하기 위하여, 채널과 대면하는 소스 및 드레인의 미리 예정된 최소값의 도핑농도를 포함한다. 소스/드레인 및 채널 사이에 있으며, 각각 300Å 이상의 두께를 갖는 소스 및 드레인 도핑 그래디언트 영역이 또한 구비된다. 기판에 수직한 채널에서 제로 정전계를 여전히 유지하는 한, 채널로부터 페르미 포텐셜 두배의 드레시 홀드전압을 산출하는 상기 채널의 도핑농도를 증가시킴에 의해, 페르미 FET의 드레시홀드 전압은 기판의 페르미 포텐셜의 두배로부터 낮추어질 수 있다. 예정된 채널 깊이(바람직하게는 약 600Å)로 유지함으로써, 포화전류 및 드레시홀드 전압은, 채널과 대면하는 소스/드레인 도핑농도를 증가시키는 것과 채널내의 과잉 캐리어 농도를 증가시키는 것에 독립적으로 변경되어질 수 있다. 따라서, 120Å 미만의 게이트 절연체 두께와 약 1㎛ 미만의 채널길이를 갖는 페르미 FET는, 0 및 5볼트 사이의 전원을 사용하며 채널길이의 미크론당 10피코암페어 미만의 누설전류를 가지고, 채널폭의 센티미터당 최소 4 암페어의 P-채널 포화전류 및 채널폭의 센티미터당 최소 7 암페어의 N-채널 포화전류를 제공할 수 있다.

Description

[발명의 명칭]
고포화전류 및 저누설전류의 페르미 드레시홀드 전계효과 트랜지스터
[도면의 간단한 설명]
제1도는 N-채널 고전류 페르미 FET의 횡단면도이다.
제2(a)도 내지 제2(c)도는 0.8㎛ 채널을 갖는 제1도의 고전류 페르미 FET의 바람직한 도핑 프로파일(profile)도이다.
제3도는 제1도의 고전류 페르미 FET의 부분확대 횡단면도이다.
제4(a)도 및 제4(b)도는 채널길이 및 게이트절연층의 두께의 함수로서, N-채널 및 P-채널 페르미 FET의 시뮬레이트된 드레인 포화전류를 각각 도표로 나타낸다.
제4(c)도는 페르미 FET에서 게이트절연층 두께에 대한 시뮬레이트된 게이트 커패시턴스를 도표로 나타낸다.
제5(a)도는 종래의 0.8㎛ N-채널 MOSFET의 시뮬레이트된 트랜지스터 드레인 전류 특성을 도표로 나타낸다.
제5(b)도 및 제5(c)도는 0.8㎛ N-채널 고전류 페르미 FET의 시뮬레이트된 트랜지스터 드레인 전류특성을 도표로 나타낸다.
제6(a)도 및 제6(b)도는 N-채널 및 P-채널 고전류 페르미 FET의 시뮬레이트된 기저전류 및 서브드레시홀드 누설동작을 도표로 나타낸다.
제7도는 고전류 페르미 FET에서 상이한 측벽 스페이서 구조에 대한 드레인 바이어스에 대 드레인전류의 시뮬레이트된 최악의 대비 케이스를 도표로 나타낸다.
제8(a)도 내지 제8(c)도는 제7도에서 도시된 측벽 스페이서 구조의 확대 횡단면도이다.
제9(a)도는 짧은 채널의 저누설전류 페르미 FET의 제1실시예의 횡단면도이다.
제9(b)도는 짧은 채널의 저누설전류 페르미 FET의 제2실시예의 횡단면도이다.
제10(a)도 및 제10(b)도는 제9(a)도의 0.5㎛ 채널의 저누설전류 페르미 FET를 디자인하기 위한 바람직한 도핑 프로파일을 나타낸다.
제10(c)도 및 제10(d)도는 제9(b)도의 0.5㎛ 채널의 저누설전류 페르미 FET를 디자인하기 위한 바람직한 도핑 프로파일을 나타낸다.
제11도는 FET의 기본적인 서브드레시홀드 전압-전류동작을 도표로 나타낸다.
제12(a)도 및 제12(b)도는 드레인 유도주입을 나타내는 FET의 확대횡단면도이다.
제13도는 본 발명의 N 채널 고전류 저누설전류 페르미 FET의 횡단면도이다.
제14도는 제13도의 트랜지스터의 채널과 대면하는 소스 및/또는 드레인 확산 주입 영역에 저장되어 있는 축적된 자유전하를 도표로 나타낸다.
제15도는 제13도의 트랜지스터의 채널에 축적되기에 자유로운 과잉 캐리어의 등가체적을 도시한다.
제16(a)도 및 제16(b)도는 여러가지 채널길이에 대한 소스/드레인 확산농도의 함수로서 게이트 커패시턴스 인자를 도표로 나타낸다.
제17도는 드레시홀드에서 제13도의 트랜지스터의 전계 다이어그램을 도시한다.
제18도는 제13도의 트랜지스터의 채널내의 도핑농도를 증가시킴으로써 드레시홀드 전압의 강하를 도표로 나타낸다.
제19도는 FET에서의 포화속도를 벡터량으로 도시한다.
제20(a)도 및 제20(b)도는 전자 및 홀의 최대 횡방향속도를 각각 도표로 나타낸다.
제21(a)도 및 제21(b)도는 제20(a)도 및 제20(b)도의 상태에 대한 코사인 인자를 도표로 나타낸다.
제22(a)도는 저농도로 도핑된 확산부를 갖는 N-채널 MOS소자의 횡단면도이다.
제22(b)도는 제22(a)도의 소자에 대한 수직 전계 다이어그램이다.
제23(a)도는 저농도로 도핑된 확산부를 갖는 매립된 채널 MOS 소자의 횡단면도이다.
제23(b)도는 제23(a)도의 소자에 대한 수직 전계 다이어그램이다.
제24도는 제13도의 페르미 FET에 대한 수직 전계 다이어그램이다.
제25(a)도 내지 제25(c)도는 NMOS 및 N-페르미-FET 드레인 포화전류를 게이트함수 및 채널길이의 함수로서 도시한다.
제26(a)도 및 제26(c)도는 PMOS 및 P-페르미-FET 드레인 포화전류를 게이트함수 및 채널길이의 함수로서 도시한다.
제27도는 본 발명에 따른 N-채널 고전류 저누설전류 페르미 FET의 제2실시예의 횡단면도를 나타낸다.
제28도는 제27도의 페르미 FET의 부분 확대 횡단면도이다.
제29도는 제27도의 페르미 FET의 소스영역에 인접한 분산된 전하의 전체 비공핍 저장량(reservoir)를 도시한다.
제30도는 제27도의 페르미 FET에 대하여 포화잔류를 도핑 그래디언트 영역 두께의 함수로 도시한다.
제31도는 제27도의 페르미 FET에 대하여 포화전류를 소스/드레인 도핑농도의 함수로서 도시한다.
제32도는 제27도의 페르미 FET에 대한 도핑 그래디언트 영역거리 대 소스/드레인 확산깊이를 도표로 나타낸다.
제33(a)도 및 제33(b)도는 제1도의 페르미 FET의 부분 횡단면도 및 대응 전계 다이어그램을 각각 나타낸다.
제34(a)도는 완전 포위된 반전영역의 시뮬레이션을 도시한다.
제34(b)도는 반전주입장벽의 닫기 실패에 대한 시뮬레이션을 도시한다.
제35도는 페르미-터브깊이의 최대 및 최소값을 도시한다.
제36도는 페르미-채널깊이를 페르미-터브 도핑농도 및 기판농도로서 도시한다.
제37도는 드레시홀드 전압을 터브도핑농도 및 폴리실리콘 게이트농도의 함수로서 도시한다.
[발명의 상세한 설명]
[발명의 분야]
본 발명은 전계효과 트랜지스터 소자에 관한 것으로, 특히 고전류 및 저누설전류를 산출할 수 있는 집적회로 전계효과 트랜지스터에 관한 것이다.
[발명의 배경]
전계효과 트랜지스터(FET)는 논리소자, 메모리소자 및 마이크로프로세서와 같은 고밀도 집적회로(VLSI) 및 초고밀도 집적회로(ULSI)의 응용에 대하여 지배적인 능동소자가 되었는데, 이는 집적회로 FET가 원래 고임피던스, 고밀도 그리고 저전력소자이기 때문이다. 많은 조사 및 개발행위가 FET의 속도 및 집적도를 개선하는데, 그리고 그들의 전력소모를 낮추는데 집중되어져 왔다.
고속도의 높은 수행능력의 전계효과 트랜지스터가, Albert W. Vinal에 의해 발명되고 ″페르미 드레시홀드 전계효과 트랜지스터(Fermi Threshold Field Effect Transistor)″로 명명되어 본 발명의 양수인에게 양수된 미국특허 제4, 984, 043 및 4, 990, 974호에 기술되어져 있다. 이들 특허는 금속산화 반도체 전계효과 트랜지스터(MOSFET)를 기술하는데, 이 MOSFET는 소자의 드레시홀드 전압을 그 반도체물질의 페르미 전위의 두배로 세팅함으로써 반전을 요하지 않고 인핸스먼트(enhancement)모드로 동작한다. 당업자에게 잘 알려진 바와 같이, 페르미 전위는 반도체물질에서 에너지상태가 전자에 의해 채워질 확률이 1/2인 포텐셜로서 정의된다. 상기 언급된 Vinal의 특허에서 기술되었듯이, 드레시홀드 전압이 페르미 전위의 2배로 세트될 때, 드레시홀드전압의 산화물 두께, 채널깊이, 드레인전압 및 기판도핑에의 의존성은 실질적으로 무시되어진다. 더욱이, 드레시홀드전압이 페르미 전위의 두배로 세트될 때, 산화물과 채널 사이 기판 표면에서의 수직방향전계는 최소로 되고, 사실상 실질적으로 제로가 된다. 따라서 채널에서의 캐리어 이동은 최대로 되고, 핫 일렉트론 효과(hot electron effect)를 크게 감소시켜 고속소자로 이끌게 된다. 디바이스의 수행능력은 디바이스의 차원과 실질적으로 독립적이다.
알려진 FET 소자에 비하여 페르미 드레시홀드 FET에 대한 막대한 개선에도 불구하고, 페르미 FET 소자의 커패시턴스를 낮출 필요가 있었다. 따라서, Albert W. Vinal에 의하여 발명되고, ″감소된 게이트 및 확산 커패시턴스를 갖는 페르미 드레시홀드 전계효과 트랜지스터(Fermi Threshold Field Effect Fransistor With Reduced Gate and Diffusion Capacitance)″라고 명명된 미국특허출원 제07/826, 939호(현재 특허 제5, 194, 923호) 및 제07/977, 689호에서는 캐리어 전도를 지원하도록 반도체 표면에 반전층이 생성될 필요없이 게이트 아래의 기판에서 미리 설정된 소정의 깊이로 채널내에 전도성 캐리어가 흐르도록 하는 페르미 FET 소자가 기술되어 있다. 따라서 채널 전하의 평균깊이는 게이트 커패시턴스의 일부로서 기판의 유전율을 계산에 넣을 것을 요한다. 따라서 게이트 커패시턴스는 실질적으로 감소된다.
앞서의 특허 및 특허출원에서 기술되었듯이, 저 커패시턴스 페르미 FET는 바람직하게는, 미리 설정된 소정의 깊이와 기판의 전도형과는 반대되는 전도형과, 드레인 및 소스와는 동일전도형을 갖는 페르미-터브 영역을 사용하여 이행된다. 페르미-터브는 기판표면으로부터 미리 설정된 깊이만큼 하측방향으로 확장되며, 드레인 및 소스확산은 페르미-터브안의 터브경계내에서 형성된다. 페르미-터브는 유니정션 트랜지스터를 형성하며, 거기에는 소스, 드레인, 채널 그리고 페르미 터브가 모두 동일전도형으로, 그러나 상이한 도핑농도로 도핑된다. 따라서 저 커패시턴스 페르미 FET가 제공된다. 페르미-터브를 포함하는 저 커패시턴스 FET는 이하에서 ″저 커패시턴스 페르미-FET″ 또는 ″터브-FET″로서 언급될 것이다.
알려진 FET 소자에 비하여 페르미 FET 및 저 커패시턴스 페르미 FET에 대한 많은 개선에도 불구하고, 페르미 FET 소자에 의해 제공되는 단위채널폭당 포화전류를 증가시킬 필요성이 계속되어 왔다. 더 높은 고전류 페르미 FET 소자가, 논리소자, 메모리소자, 마이크로 프로세서 및 기타 집적회로소자에 대하여 훨씬 더 높은 집적도 및/또는 훨씬 더 높은 속도를 허용하게 될 것이다. 그러나, 포화전류는 반드시 고 누설전류의 대가로서 얻어져야 하는 것은 아니다. 고 누설전류는 소자의 무용한 전력소비를 극적으로 증가시킨다. 결국, 휴대용 및 랩탑(laptop) 컴퓨터가 증가함에 따라, 그것에 대하여 역으로 충격을 가하는 동작이 없이, 페르미 FET의 드레시홀드 전압을 낮추는 것이 바람직하다. 더 낮은 드레시홀드 전압소자는 3볼트나 더 낮은 전원 공급으로도 더 효과적으로 작동할 것이며, 그것은 휴대용이나 에너지를 의식해야 하는 응용기기에서 점점 사용이 증가할 것이다.
[발명의 요약]
따라서, 개선된 페르미 드레시홀드 전계효과 트랜지스터(페르미-FET)를 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은, 단위채널폭당 매우 높은 전류를 산출할 수 있는 페르미-FET를 제공하는 것이다.
본 발명의 또다른 목적은, 매우 낮은 누설전류를 가지고도, 단위채널폭당 매우 높은 전류를 산출할 수 있는 페르미-FET를 제공하는 것이다.
이러한 그리고 다른 목적들이 페르미-FET에 의한 본 발명에 의하여 제공되는 바, 여기서 소스 및 드레인 영역은, 페르미-FET의 포화전류를 최대로 하기에 충분히 높은 채널과 대면하며, 미리 예정된 농도로 제2전도형으로 도핑된다. 소스/드레인 채널 인터페이스에 저장된 자유전하는 페르미-FET의 포화전류를 제한하는 것으로 알려져왔다. 따라서 채널과 대면하는 소스 및 드레인의 미리 예정된 최소값 도핑농도가, 전계효과 트랜지스터의 포화전류를 최대로 하기 위하여 본 발명에 따라 구비된다. 이러한 미리 예정된 농도를 초과하는 도핑은 전계효과 트랜지스터의 포화전류를 두드러지게 증가시키지는 않을 것이다. 포화전류를 최대로 하는 소스 및/또는 드레인의
예정된 농도은
여기서
Es=기판의 유전율
øx=소스/드레인 확산도핑과 채널도핑 사이의 평활대전압
q=1/6×10-19쿨롱
ei=게이트 절연체의 유전율
L0=채널길이
Vgmax=예상되는 최대 게이트 전압
Vt=드레시홀드 전압
Yf=소스 및 드레인영역에 인접한 페르미-채널의 깊이
Tox=절연체의 두께
δ=채널에서 과잉캐리어의 유량깊이
소스도핑 그래디언트 영역 및 드레인도핑 그래디언트 영역은(바람직하기로) 또한 소스영역과 채널 사이에 그리고 드레인 영역과 채널 사이에 각각 구비된다. 상기 도핑 그래디언트 영역은 소스/드레인 영역에 인접한 소스/드레인 도핑농도로부터 채널에 인접한 채널도핑 농도까지 감소하는 도핑 그래디언드(경사)로 도핑된다. 소스/드레인 도핑 그래디언트 영역은 바람직하게는 소스 및 드레인 영역을 각각 둘러싼다.
소스 및 드레인 도핑 그래디언트 영역 두께는, 상기 기술된 고포화전류를 지원하기 위해 최소한 300Å이 요구된다. 또한, 상기 기술된 고포화전류를 공급하기 위해, 게이트절연층 및 게이트전극은 바람직하게는 소스/드레인 도핑 그래디언트 영역 위까지 연장된다. 그리고, 기판도핑농도는 최소한 계수 4만큼 터브도핑농도보다 더 크게 되어, 기판농도가 페르미-채널을 가로지르는 제로 직각 필드를 얻기위해 터브깊이 및 농도에 요구되는 기준에 영향을 미치는 것을 최소화하게 된다.
본 발명에 따른 페르미-FET는, 페르미-FET의 누설전류를 거꾸로 증가시키지 않고서 고포화전류를 제공한다. 예를 들면, 120Å미만의 게이트절연층두께 및 약 1미크론 미만의 채널길이를 갖는 페르미-FET는, 0 및 5 볼트 사이의 전원공급을 사용하여 미크론당 10피코암 페어 미만의 누설전류를 가지며, 센터미터당 최소 4 암페어의 P-채널포화전류와 그리고 센티미터당 최소 7 암페어의 N-채널 포화전류를 제공할 수 있다. 이러한 수행능력은, 상당한 정전계가 기판표면에 수직한 채널에서 발생되는 표면채널 혹은 매설채널형의 종래의 MOSFET에 의해서는 달성될 수 없다.
본 발명의 또다른 측면에 따르면, 기판에 수직한 채널에서의 제로정전계를 계속 유지하는 한편, 소정의 채널깊이(바람직하게는 600Å)를 유지하고, 그리고 페르미 전위의 두배 아래로 드레시홀드 전압을 낮추기 위해 채널의 도핑농도를 증가시킴으로써, 페르미 FET의 드레시홀드 전압은 기판의 페르미 전위의 두배로부터 낮아질 수 있다. 채널도핑은 다음의 관계식에 따른 소망된 드레시홀드 전압을 산출하도록 낮추어질 수 있다. 그 관계식은:
여기서
ΔVT=기판의 페르미 전위의 두배로부터 드레시홀드 전압에 있어서의 변화
q=1.6×10-19쿨롱
Tox=산화물 절연체 두께
Nch=채널내의 불순물 농도
Yf=소스 및 드레인 영역에 인접한 페르미-채널의 깊이
es=기판의 유전율
ei=게이트 절연체의 유전율
채널농도는 캐리어 이동도가 하강하여 포화전류를 저하시키지 않도록 하기 위해 약 5×1016미만으로 유지되어야 한다.
본 발명의 상술된 측면은 별개로 제어되는 포화전류와 드레시홀드 전압을 갖는 페르미 FET를 얻기 위해서 조합적으로 이용될 수 있다. 특히, 소정의 채널깊이에 대해, 바람직하게는 600Å의 크기에서, 소스/드레인 도핑농도는 소자의 최대 포화 전류를 독립적으로 제어하기 위해 변화될 수 있으며, 반면에 채널도핑농도는 소자의 드레시 홀드전압을 독립적으로 제어하기 위해 변화될 수 있다. 따라서, 페르미 FET에서의 포화전류와 드레시홀드 전압의 독립적인 제어가 얻어질 수 있다.
상술된 바와 같이, 본 발명에 따른 고전류 페르미 FET는, 1미크론 미만의 채널길이와 약 120Å미만의 게이트절연층 두께에 대한 채널폭의 미크론당 10PA(picoampere) 미만의 누설전류에서, 적어도 채널폭의 cm당 4암페어(P채널)와 채널폭의 cm당 7암페어(N채널)의 드레인 포화전류를 산출할 수 있다. 이들 값은 채널 캐리어 흐름방향에 수직으로 배향된 전기장을 포함하는 종래의 MOSFET에서 성취될 수 없다. 페르미 FET와 종래의 MOSFET의 상세한 비교에 따르면, 포화속도는 캐리어 흐름방향에서 기판에 평행한 전기장 및 캐리어 흐름방향에 수직하고 기판에 수직한 전기장에 의해 좌우되는 벡터량인 것으로 보여진다. 페르미 FET는 수직(직교) 성분을 배제하기 때문에, 포화 전류는 종래의 MOSFET에 비하여 최대로 된다. 종래의 MOSFET에서, 포화전류는 증가될 수 있지만, 그 대가로 누설전류가 증가한다. 페르미 FET만이 고포화 전류와 허용가능한 저 누설전류를 갖는 페르미 FET 트랜지스터를 생산할 수 있다.
본 발명의 또다른 측면에 따른 페르미 FET는 소스영역에 접하고 드레인 영역에 대면하며 페르미 터브영역과 소스영역과 동일한 전도형의 인젝터영역을 포함한다. 인젝터영역은 바람직하게 페르미 터브의 비교적 저 도핑농도와 소스의 비교적 고 도핑농도의 중간인 도핑레벨로 도핑된다. 인젝터영역은 게이트 아래쪽의 소정깊이에서 채널내로 주입된 캐리어의 깊이를 제어하고 채널내 캐리어의 주입을 향상시킨다.
바람직하게, 소스 인젝터 영역은 소스영역을 둘러싸는 소스 인젝터 터브영역이다. 달리 말하면, 소스 인젝터 터브영역은 페르미 터브영역내에 형성되고, 소스는 바람직하게 소스 인젝터 터브영역내에 형성된다. 마찬가지로, 드레인 인젝터 터브영역이 페르미 터브 영역 내에 형성되고 드레인 영역이 드레인 인젝터 터브내에 형성된다. 소스영역과 드레인영역은 또한 각각의 소스인젝터 터브영역과 드레인 인텍터 터브영역보다 기판내로 더 깊게 연장될 수 있다. 소스 인젝터 터브영역과 드레인 인젝터 터브영역은 소스, 드레인 및 페르미 터브와 동일한 전도형이고, 바람직하게 페르미 터브, 소스영역 및 드레인영역의 농도에 중간인 농도로 도핑된다.
본 발명의 또다른 측면에 따라서, 보다 낮은 핀치오프전압과 증가된 포화전류가 소스인젝터 영역근처로부터 페르미 FET의 게이트전극 근처까지 연장되는 게이트 측벽 스페이서를 제공함으로써 얻어진다. 게이트 측벽 스페이서는 바람직하게 게이트절연층의 유전율보다 더 큰 유전율을 갖는 절연층으로 구성된다. 예컨대, 게이트 절연층이 이산화규소인 전형적인 전계효과 트랜지스터 디바이스에서, 게이트 측벽 스페이서는 바람직하게 질화규소이다. 게이트 측벽 스페이서는 또한 바람직하게 드레인 인젝터 영역 근처로부터 게이트전극 근처까지 연장된다. 게이트 측벽 스페이서는 전형적으로 그 측벽상에서 게이트전극을 둘러싼다.
페르미 FET의 게이트전극은 바람직하게 게이트절연층상의 다결정 실리콘(폴리실리콘)층 및 폴리실리콘층상의 금속과 같은 전도층을 포함한다. 폴리실리콘층은 바람직하게 페르미 FET의 소스, 드레인 및 터브영역과 반대 전도형이다. 게이트 측벽 스페이서는 폴리 실리콘층의 측벽으로부터 소스 인젝터 터브와 드레인 인젝터 터브상으로 연장된다. 게이트 측벽 스페이서는 디바이스의 핀치오프전압을 저하시키고 디바이스의 포화전류를 증가시킨다.
소스 및 드레인 인젝터 영역은 고전류 페르미 FET 디바이스를 제공하기 위해 터브FET 구조에 이용될 수 있다. 소스 및 드레인 인젝터 영역은 바람직하게 저 핀치 오프 전압을 갖는 고전류 디바이스를 제공하기 위해 게이트 측벽 스페이서와 조합하여 이용된다.
짧은 채널 FET, 예컨대 약 0.5㎛ 이하의 채널길이를 갖는 FET가 제조될 경우, 기저 누설전류는 소스공핍영역에서 종료하는 드레인 전기장의 결과로써 증가하며, 드레인 유도주입을 발생시킨다. 본 발명의 또다른 측면에 따라서, 기저누설전류는 소스 및 드레인 인젝터 영역을 페르미 터브의 깊이로 연장함으로써 감소된다. 다르게는 기판과 동일한 전도형의 기저누설 제어영역이 제공될 수 있다.
기저누설 제어영역은 기판에 비하여 고농도로 도핑되고 소스 및 드레인 영역 또는 소스 및 드레인 인젝터 영역의 마주보는 끝의 연장부 사이로부터 기판을 가로질러 연장되고, 페르미 터브/기판 접합의 양측까지 연장된다. 그로 인해 저 핀치오프 전압과 저 누설전류를 갖는 고 전류 짧은 채널 디바이스가 제공된다.
기저 누설 제어영역 또는 연장된 인젝터 영역은 또한 약 0.5㎛보다 큰 채널길이를 갖는 터브 FET에 사용될 수 있다는 것은 본 기술의 당업자에게 이해될 것이다. 기저 누설전류 제어영역은 또한 인젝터 영역을 포함하지 않는 터브 FET에 이용될 수 있다.
페르미 터브깊이는 또한 바람직하게 최대 터브깊이와 최소 터브깊이 사이에서 경계 지워진다. 특히, 페르미 터브깊이는 충분히 깊어 전계효과 트랜지스터의 드레시홀드 전압에서 기판-터브 접합에 의해 페르미 터브영역의 완전한 공핍을 허용하지만, 또한 충분히 얕아 페르미 FET의 드레시홀드 전압 이하에서 소스영역과 드레인 영역 사이에 밀폐된 반전주압장벽을 허용한다. 그로 인해 고 포화전류와 저 누설전류가 동시에 산출된다.
특히, 본 발명에 따른 전계효과 트랜지스터는 제1도핑농도(Nsub)로 도핑된 제1전도형의 반도체기판을 포함하고, 온도 T。K에서 유전율(es)와 페르미 전위(ef)를 가진다. 제2전도형의 페르미 터브영역은 그 표면에서 기판내에 형성되고 Nsub에 인수 α배인 제2도핑 농도(Ntub)로 도핑된다. 제2전도형의 이격된 소스영역과 드레인영역은 기판표면에서 페르미 터브영역내 형성된다. 게이트 절연층은 이격된 소스영역과 드레인영역 사이의 기판 표면에서 기판상에 형성된다. 소스, 드레인, 게이트 전극은 소스영역, 드레인영역 및 게이트 절연층에 각각 전기적으로 접촉한다.
본 발명에 따라서, 페르미 터브영역은 기판표면으로부터 소정깊이만큼 기판내로 연장되고, 여기에서 소정깊이는보다 크고,보다 작고, 여기에서 q는 1..6×10-19쿨롱이고 Vt는 페르미 FET의 드레시홀드 전압이고 øs는 2øf+(KT/q)1nα이고, 그리고 K는 1.38×10-23J/。K이다. 상기 최소깊이와 최대깊이 사이로 페르미 터브를 한정함으로써, 고 포화전류 및 저 누설전류의 페르미 FET가 제공된다.
[바람직한 실시예의 상세한 설명]
본 발명은 이제 바람직한 실시예가 도시되어 있는 첨부도면을 참조하여 하기에 더욱 상세히 설명될 것이다. 그러나, 본 발명은 많은 다른 형태로 실시될 수 있고 여기에 개시된 실시예에 제한되는 것은 아니며 오히려 이들 실시예는 본 개시내용이 완전하게 되고 본 기술의 당업자에게 본 발명 영역을 충분하게 전달하도록 제공되는 것이다. 도면에서, 층과 영역의 두께는 명료성을 위해 강조되어 있다. 동일 부재번호는 명세서 전반에 걸쳐 동일부재를 지칭한다.
본 발명의 고 포화전류, 저 누설전류 페르미 드레시홀드 전계효과 트랜지스터를 설명하기 전에, 미합중국 특허출원 일련번호 07/826, 939 및 07/977, 689의 축소된 게이트와 확산 커패시턴스를 갖는 페르미 드레시홀드 전계효과 트랜지스터(또한“저 커패시턴스 페르미-FET” 또는“Tub-FET”라고도 함)가 먼저 설명될 것이다. 보다 상세한 설명은 이들 출원 명세서에서 찾아볼 수 있으며, 그 내용은 본 발명에 참조로 일체화되어 있다.
저 커패시턴스 페르미 FET를 설명한 후, 인젝터 영역, 게이트 측벽 스페이서 영역 및 최하부 누설제어영역을 포함한 페르미-FET가 설명될 것이다.
그후, 채널에 면하는 소스/드레인 확산의 도핑을 제어함으로써 포화전류의 제어가 설명될 것이다. 그 다음 드레시홀드 전압의 제어가 설명될 것이다. 종래의 MOS-FET와 페르미-FET 사이의 이론적 비교가 제공될 것이며, 종래의 MOSFET와 페르미 FET 사이의 대비가 제공될 것이며, 종래의 MOSFET가 페르미 FET의 고포화전류 및 저누설 전류의 바람직한 결합을 만들어낼 수 없음이 보여질 것이다.
[축소된 게이트 및 확산 커패시턴스를 갖는 페르미 FET]
다음은 페르미-터브를 포함하는 저 커패시턴스의 페르미 FET를 요약한다. 부가적인 상세한 사항은 미국출원 제07/826, 939 및 07/977, 689에서 발견될 것이다.
종래의 MOSFET 소자는 캐리어 전도를 지원하기 위하여 반도체의 표면에 반전층 생성을 필요로 한다. 반전층의 두께는 전형적으로 100Å 또는 그 이하이다. 이같은 상황하에서, 게이트 커패시턴스는 본질적으로 그러한 두께로 분리되어 있는 게이트 절연층의 유전율이다. 다시 말하면, 채널전하가 표면에 가까워 기판의 유전체 특성의 효과가 게이트 커패시턴스를 결정하는데 두드러지지 않는다.
만약 전도캐리어가 게이트 아래의 채널영역내에 갇히게 되면, 게이트 커패시턴스는 낮아질 수 있으며, 여기에 채널전하의 평균깊이는 게이트 커패시턴스를 계산하기 위하여 기판의 유전율을 포함할 것을 필요로 한다. 일반적으로, 저 커패시턴스의 페르미 FET의 게이트 커패시턴스는 다음과 같은 식으로 기술될 것이다. 즉:
여기서 Yf는 페르미-채널이라 불리우는 전도채널의 깊이이고, es는 기판의 유전율이며, β는 표면아래의 페르미 채널내에서 흐르는 전하의 평균깊이를 결정하는 인자이다. β는 소스로부터 채널로 주입된 캐리어의 깊이 의존 프로파일(profile)에 종속한다. 저 커패시턴스 페르미 FET에 대해, β는 약 2이다. Tox는 게이트 산화층의 두께이고 ei는 그 유전율이다.
저 커패시턴스 페르미 FET는 소정깊이의 페르미 터브영역을 포함하고 그 영역은 기판전도형과 반대인 전도형 및 드레인영역과 소스영역과 동일한 전도형을 가진다. 페르미 터브영역은 소정깊이만큼 기판표면으로부터 하방으로 연장되고 드레인 확산과 소스확산은 페르미 터브 경계내의 페르미 터브영역에 형성된다. 바람직한 페르미 터브 깊이는 페르미 채널깊이(Yf)와 공핍깊이(Y0)의 합이다. 소정깊이(Yf)와 폭(Z)를 갖는 페르미 채널영역은 소스확산과 드레인확산 사이에서 연장된다. 페르미 채널의 전도율은 게이트전극에 인가된 전압에 의해 제어된다.
게이트 커패시턴스는 페르미 채널의 깊이와 페르미 채널내 캐리어분포에 의해 우선적으로 결정되고, 게이트 산화층의 두께에 비교적 무관하다. 확산 커패시턴스는 [페르미 터브의 깊이와 기판내 공핍깊이(Y0)의 합]과 확산(Xd)의 깊이 사이의 차에 반비례로 의존한다. 확산깊이는 바람직하게 페르미 채널과 동일한 깊이이다. 더 깊은 형상에 대해 확산깊이는 페르미 터브의 깊이(YTub)미만이다. 페르미 터브영역에 대한 도우펀트(dopant)농도는 바람직하게 페르미채널의 깊이가 MOSFET내 반전층의 깊이의 3배보다 더 크게 되도록 선택된다.
따라서, 저 커패시턴스 페르미 FET는 제1표면을 갖는 제1전도형의 반도체기판, 제1표면에서 기판내 제2전도형의 페르미 터브영역, 제1표면에서 페르미 터브영역내 제2전도형의 이격된 소스영역과 드레인영역, 및 이격된 소스영역과 드레인영역 사이의 제1표면에서 페르미 터브 영역내 제2전도형의 채널을 포함한다. 채널은 제1표면으로부터 제1소정깊이(Yf)로 연장되고 터브는 채널로부터 제2소정깊이(Y0)로 연장된다. 게이트 절연층은 이격된 소스영역과 드레인영역 사이의 제1표면에서 기판상에 제공된다. 소스전극, 드레인전극 및 게이트전극은 소스영역과 드레인영역과 게이트 절연층을 각각 전기적으로 접촉시키기 위해 제공된다.
적어도 제1소정깊이와 제2소정깊이는 게이트전극에 전계효과 트랜지스터의 드레시홀드 전압을 인가할 때, 제1깊이에서 제1표면에 수직한 제로 정전기장을 발생하도록 선택된다. 제1소정깊이와 제2소정깊이는 또한 제2전도형의 캐리어가 채널내에서 소스로 부터 드레인으로 흐르도록 선택되며, 그 채널은 전계효과 트랜지스터의 드레시홀드 전압을 초과하는 전압이 게이트전극에 인가될 때 제1소정깊이로부터 제1표면을 향해 확장된다. 캐리어는 페르미 터브영역내에 반전층을 생성시키지 않고 제1표면의 밑에서 소스로부터 드레인 영역으로 흐른다. 제1소정깊이와 제2소정깊이는 또한 게이트 절연층에 인접한 기판의 페르미 전위의 2배값을 얻기 위해 기판표면에서 전압을 발생하도록 선택된다. 기판 접촉부와 기판 사이의 전압 및 폴리실리콘 게이트와 게이트 전극 사이의 전압의 합은 본래 0이다.
기판이 도핑밀도(Ns)로 도핑되고, 온도 T。K에서 고유 캐리어농도(Ni)와 유전율(es)을 가지고, 전계효과 트랜지스터는 기판을 전기적으로 접촉시키는 기판접촉부를 포함하고, 채널은 기판의 표면으로부터 제1소정깊이(Yf)로 연장되고, 페르미 터브영역은 채널로부터 제2소정깊이(Y0)로 연장되고, 페르미 터브영역은 Ns의 α배인 도핑밀도로 도핑되고, 게이트전극은 제1도전형의 폴리실리콘층을 포함하고 도핑밀도(Np)로 도핑될 때, 제1소정깊이(Yf)는 식(2)과 같다.
여기에서, q는 1.6×10-19C이고 K는 1.38×10-23J/。K이다. 제2소정깊이(Y0)는 식(3)과 같다.
여기에서, øs는 2øf+KT/q 1nα이고 øf는 반도체기판의 페르미전위이다.
[고전류 페르미 FET 구조]
이제 제1도를 참조하면, 본 발명에 따른 N 채널 고전류 페르미 FET가 예시되어 있다. P 채널 페르미 FET가 N 영역과 P 영역의 전도도를 반전시킴으로써 얻어질 수 있다는 것은 본 기술의 당업자에 의해 이해될 것이다.
제1도에 예시된 바와 같이, 고전류 페르미 FET(20)는 제1전도형(여기에서는 P형)을 가지고 기판표면(21a)을 포함하는 반도체기판(21)에 제조되어 있다. 제2전도형(여기에서는 N형)인 페르미 터브영역(22)은 표면(21a)에서 기판내에 형성되어 있다. 제2전도형(여기에서는 N형)인 이격된 소스영역(23)과 드레인영역(24)은 각각 표면(21a)에서 페르미 터브영역(22)내에 형성되어 있다. 소스영역과 드레인영역은 또한 표면(21a)내 트렌치(trench)로 형성될 수 있다는 것은 본 기술의 당업자에 의해 이해될 것이다.
게이트 절연층(26)은 이격된 소스영역(23)과 드레인영역(24) 사이의 표면(21A)에서 기판상에 형성되어 있다. 본 기술의 당업자에게 공지된 바와 같이, 게이트 절연층은 전형적으로 이산화규소이다. 그러나, 질화규소 및 다른 절연체가 이용될 수 있다.
게이트전극은 기판(21)과 마주보는 게이트 절연층(26)상에 형성되어 있다. 게이트전극은 바람직하게 제1전도형(여기에서는 P형)인 다결정 실리콘(폴리실리콘) 게이트 전극층(28)을 포함한다. 도체 게이트 전극층, 전형적으로 금속 게이트 전극층(29)은 게이트 절연층(26)의 반대쪽 폴리실리콘 게이트전극(28)상에 형성되어 있다. 소스전극(31)과 드레인전극(32)은 전형적으로 금속인데, 또한 각각 소스영역(23)과 드레인영역(24)상에 형성되어 있다.
제1전도형(여기에서는 P형)인 기판접촉부(33)는 또한 기판(21)내 도시된 바와같이 페르미 터브(22)의 내부 또는 외부에 형성되어 있다. 도시된 바와 같이, 기판접촉부(33)는 제1전도형(여기에서는 P형)으로 도핑되고 비교적 고농도로 도핑된 영역(33a)과 비교적 저농도로 도핑된 영역(33b)을 포함할 수 있다. 기판전극(34)은 기판에 전기접촉부를 설치한다.
이제까지 제1도를 참조하여 설명된 구조는 미합중국 특허출원 일련번호 07/977, 689 및 07/826, 939의 저 커패시턴스 페르미 FET 구조에 상당한다. 본원에서 이미 기술되었듯이, 채널(36)은 소스 및 드레인영역(23, 24)의 사이에 생성된다. 기판(21)과 터브영역(22)과 다결정 실리콘(polysilicon)게이트전극(28)의 도핑레벨을 따라서, 제1도의 Yf로 지정되는 표면(21a)으로부터의 채널의 깊이와 제1도의 Y0로 지정되는 채널저부로부터 페르미 터브(22) 저부로까지의 깊이는 상기 식(2)와 (3)의 관계를 이용하여 고성능 및 저 커패시턴스의 전계효과 트랜지스터를 제공하도록 선택되어진다.
본 발명에 따른 제1도를 더 참조하면, 제2전도형(여기서는 N-타입)의 소스 인젝터영역(37a)이 소스영역(23)과 인접하고 드레인영역과 대향하여 구비된다. 이하에서 기술되는 바와 같이, 소스 인젝터 영역은 캐리어가 채널(36)내로 주입되는 깊이를 제어함으로써, 고전류의 페르미 FET를 제공한다. 소스 인젝터 영역(37a)은 소스영역(23)과 드레인영역(24) 사이에서만 연장될 수 있다. 바람직하게로는 소스 인젝터 영역은, 제1도에 보인 바와 같이, 소스 인젝터 터브영역(37)을 형성하도록 소스영역(23)을 둘러싸는 것이 좋다. 소스영역(23)은 측면 및 저면에서 소스 인젝터 터브영역(37)에 의하여 완전히 둘러싸인다. 선택적으로, 소스영역(23)이 그 측면에서는 소스 인젝터 터브영역(37)에 의하여 둘러싸이나, 그 저부에서는 소스 인젝터 터브영역(37)을 관통하여 삐쳐 나올 수 있다. 더 선택적으로, 소스 인젝터 영역(37a)이 기판(21)내에서 페르미 터브(22) 및 기판(21)간의 접합까지 연장될 수 있다. 드레인영역(24)을 둘러싸는 드레인 인젝터영역(38a), 바람직하게는 드레인 인젝터 터브영역(38)이 또한 구비되는 것이 바람직하다.
소스 인젝터영역(37a) 및 드레인 인젝터영역(38a) 혹은 소스 인젝터 터브영역(37) 및 드레인 인젝터 터브영역(38)이 바람직하게는 제2전도형(여기서는 N-타입)으로 도핑되며, 이때 도핑레벨은 페르미 터브(22)의 상대적 저농도 도핑레벨과 소스(23) 및 드레인(24)의 상대적으로 고농도 도핑레벨의 중간이다. 따라서, 제1도에 예시된 바와같이, 페르미 터브(22)는 N으로 명시되어 있고, 소스 및 드레인 인젝터 터브영역(37 및 38)은 N+로 명시되어 있고, 소스 및 드레인 영역(23, 24)은 N++로 명시되어 있다. 그로 인해 단접합 트랜지스터가 형성된다.
본 발명의 고전류 페르미 FET는 종래 FET 상태의 구동전류의 약 4배인 구동전류를 제공한다. 게이트 커패시턴스는 종래의 FET 디바이스의 게이트 커패시턴스에 약 2분의 1이다. 소스 인젝터 터브영역(37)의 도핑농도는 채널영역(36)으로 주입되는 캐리어의 깊이를 제어하는데, 전형적으로 약 1000Å으로 제어한다. 소스 인젝터 터브영역(37)의 도핑농도는 전형적으로 2E18이고, 바람직하게는 적어도 주입된 다수 캐리어의 소정 최대깊이만큼 큰 깊이를 가진다. 대안적으로는 하기에 설명되는 바와같이, 서브 드레시홀드 누설전류를 최소화하기 위해 페르미 터브영역(22)만큼 깊게 연장할 수 있다. 채널(36)로 주입된 캐리어의 농도는 드레인에 면하는 소스 인젝터 영역(37a)의 도핑농도를 초과할 수 없는 것으로 보여질 것이다. 드레인에 면하는 소스 인젝터 영역(37a)부분의 폭은 전형적으로 0.05 내지 0.15㎛의 범위에 있다. 소스영역과 드레인영역(23 및 24) 각각의 도핑농도는 전형적으로 1E19 또는 그 이상이다. 페르미 터브(22)의 깊이(Yf+Y0)는 대략 2200Å이며, 대략 1.8E16의 도핑농도를 갖는다.
제1도에 예시된 바와같이, 고전류 페르미 FET(20)는 또한 기판표면(21a)상에 게이트 측벽 스페이서(41)를 포함하며, 이 게이트 측벽 스페이서는 소스 인젝터 영역(37a)의 인접부로부터 폴리실리콘 게이트 전극(28)의 인접부까지 연장된다. 게이트 측벽 스페이서(41)는 또한 바람직하게 드레인 인젝터 영역(38a)의 인접부로부터 폴리실리콘 게이트전극(28)의 인접부까지 연장된다. 특히, 제1도에 도시된 바와같이, 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극 측벽(28a)으로부터 연장되고 소스 및 드레인 인젝터 영역(37a 및 38a)을 각각 덮고 있다. 바람직하게 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극(28)을 둘러싼다. 또한 바람직하게 하기에 상세히 논의될 바와같이 게이트 절연층(26)은 기판면(21a)에서 소스 인젝터 터브영역(37a)과 드레인 인젝터 영역(38a)상으로 연장하고 게이트 측벽 스페이서(41) 또한 소스 인젝터 터브영역(37a)과 드레인 인젝터 영역(38a)상으로 연장한다.
게이트 측벽 스페이서(41)는 페르미 FET(20)의 핀치오프전압을 낮추고 하기에 상세히 설명될 방식으로 그 포화전류를 증가시킨다. 바람직하게, 게이트 측벽 스페이서는 게이트 절연층(26)의 유전율보다 큰 유전율을 갖는 절연체이다. 따라서, 예컨대 게이트 절연층(26)이 이산화규소라면, 게이트 측벽 스페이서는 바람직하게 질화규소이다. 게이트 절연층(26)이 질화규소라면, 게이트 측벽 스페이서는 바람직하게 질화규소보다 더 큰 유전율을 갖는 절연체이다.
제1도에 도시된 바와 같이, 게이트 측벽 스페이서(41)는 또한 소스영역 및 드레인영역(23 및 24)상으로 연장할 수 있고 소스 전극과 드레인 전극(31 및 32) 각각은 게이트 측벽 스페이서 영역의 연장부에 형성될 수 있다. 종래의 전계 산화물 또는 다른 절연체(42) 영역은 소스 접촉부, 드레인 접촉부 및 기판 접촉부를 분리한다. 게이트 측벽 스페이서(41)의 외부표면(41a)은 단면에 있어서 곡선형인 것으로써 예시되어 있지만, 삼각형 단면을 나타내는 직선 외부표면 또는 사각형 단면을 나타내는 직교 외부표면과 같이, 다른 형상이 이용될 수 있다는 것으로 본 기술의 당업자에게 이해될 것이다.
[0.8㎛ 고전류 페르미 FET의 설계]
이제 제2(a)도 내지 제2(c)도를 참조하여, 제1도에 예시된 바와 같은 0.8㎛ 채널 고전류 페르미 FET를 설계한 바람직한 도핑 프로파일 도와 가하곡선이 설명될 것이다. N 채널 FET 및 P 채널 FET는 유사한 방식으로 제조된다는 것으로 본 기술의 당업자에게 이해될 것이다. 제2(a)도 내지 제2(c)도는 제5(b)도 및 제5(c)도에 예시된 드레인 전류속성을 나타내는 0.8㎛ 채널 길이 디바이스를 생산하기 위해 N 채널 고전류 페르미 FET 도핑 프로파일을 도시적으로 예시하는 시뮬레이션 결과이다. 수많은 공지된 기법을 이용하여 상기 도핑프로파일을 성취하는 방법은 본 기술의 당업자에게 잘 알려져 있다.
제2(a)도 내지 제2(c)도의 실시예에서, 폴리실리콘 게이트 전극(28)의 P형 도핑농도는 P 채널 FET 또는 N 채널 FET에 대해 2E19이다. SiO2게이트 절연층(26)의 두께는 140Å이다. 폴리실리콘 게이트 전극(28)의 두께는 3000Å이다. 게이트 측벽 스페이서(41)의 높이는 또한 3000Å이고 게이트 측벽 스페이서(41)는 질화규소로 제조된다. 드레인에 면한 소스 인젝터 터브영역부분(37a)의 폭은 약 0.1㎛이고 게이트 절연층(26)은 약 0.5㎛ 정도 상기 영역에 겹쳐진다.
이제 제2(a)도를 참조하여, 표면(21a)에 수직하고 소스(23)의 주위에 중심으로 된 제1도의 선(2A-2A′)에 따른 수직 도핑프로파일이 설명된다. 프로파일 도가 적용되는 영역은 또한 제2(a)도의 수평축의 최상부에 명명되어 있다. 도시된 바와 같이, 게이트 측벽 스페이서 영역(41)은 약 140Å의 두께를 가지고 소스영역(23)은 표면(21a)으로부터 약 2000Å의 깊이를 가진다. 소스 인젝터 터브영역(37)은 표면(21a)으로부터 약 2000Å의 깊이를 가지고 페르미 터브(22)는 표면(21a)으로부터 약 2000Å의 깊이를 가지고 페르미 터브(22)는 표면(21a)으로부터 2200Å의 깊이(Yf+Y0)를 가진다. 기판(21)의 두께는 약 1㎛이다. 소스 인젝터 터브(37)의 도핑농도는 약 2E18이고 소스영역(23)의 도핑농도는 약 2.5E19이다.
제2(b)도는 제1도의 선(2B-2B′)에 따른 도핑 프로파일이다. 제2(b)도에 도시된 바와같이, 페르미 터브(22)는 더블 험프(hump)를 발생시키는 이중이온 주입처리를 이용하여 이온주입되어져 있다. 그러나, 다중 이온 주입법 또는 다른 기법이 필요하다면 페르미 터브를 위한 보다 균일한 도핑 프로파일을 생산하는데 이용될 수 있다는 것은 본 기술의 당업자에게 이해될 것이다. 페르미 터브(22)의 깊이는 약 2200Å이고, 평평한 영역에서 1.8E16의 평균 농도를 갖는 것으로 도시되어 있다. 효과적인 험프백 기판 도핑농도는 약 1E17이다.
제2(c)도는 제1도의 선(2C-2C′)에 따른 도핑 프로파일을 예시한다. 달리 말하면, 소스영역(23)의 중간으로부터 소스 인젝터 영역(37a)을 통하고 채널(36)을 통하고 드레인 인젝터 영역(38a)을 통하고 드레인(24)의 중간으로 이어지는 도핑 프로파일이다. 이들 영역은 제2(c)도에 잘 표시되어 있다.
[인젝터와 게이트 측벽 스페이서 영역의 작용]
이제 제3도를 참조하면, 소스(23)와 폴리실리콘 게이트 전극(28) 사이의 영역의 확대단면이 소스 인젝터 영역(37a)과 게이트 측벽 스페이서 영역(41)의 작용을 설명하기 위해 예시되어 있다. 게이트 전압이 소스전압을 초과할 때, 전기장(Eii)은 인젝터 영역(37a)과 스페이서(41) 사이의 계면(39)에 존재한다. 이 전기장(Eii)은 계면(39)에서 폴리실리콘 게이트 전극(28)과 인젝터 영역(37a)의 표면 사이의 전위차에 의해 생산된다. 상기 전기장은 제3도에 예시된 바와 같이, 인젝터(37a)의 표면에서 깊이(δ)내에 전하누적을 생성한다. 인젝터와 절연체의 계면(39)에서의 경계조건과 발산(divergence) 정리를 이용하면 하기의 조건식을 얻는다.
여기에서, es는 기판(21)의 유전율이고, Es는 계면(39)에서의 인젝터(37a)내의 전기장이고 eii는 스페이서 영역(41)의 유전율이고 Eiin은 계면(39)에서의 스페이서 영역(41)의 전기장이다.
그러므로, 실리콘 표면에서의 전기장(Es)은 계면에서의 다른 유전율과 인젝터 절연체의 전기장(Eii)에 의해서 표현된다.
소스(23)가 접지전위에 있고 폴리실리콘 게이트전극(28)이 접지(N 채널) 이상의 게이트 전압(Vg)에 있을때, 인젝터 절연체 전기장(Eiin)은 게이트와 인젝터 표면전위(øs) 사이의 차를 유효 스페이서 영역 절연체 두께(βTin)로 나눈것으로 표현되며, 여기에서 Vt는 드레시홀드 전압이다.
프린지(fringe) 전기장 인수(β)는 제3도에 예시된 바와 같이, 일반적으로 1보다 크고 폴리실리콘 게이트 전극(28)의 측벽(28a)과 인터페이스(39)로부터의 프린지 전기장 경로의 길이에 기인한다. 긴 채널 디바이스에 대해서는 β는 1.0에 근접한다. 짧은 채널 디바이스에 대해서는 β＞1.0이다. 그 차이는 절연체 계면 상부의 폴리실리콘 게이트 전극층(28)에서의 전하누적층의 깊이에 기인한다. 짧은 채널 디바이스에 대해서 상기 깊이는 프린지 인수(β)를 증가시킴에 따라 증가한다.
게이트 측벽 스페이서(41)는 게이트 절연층(26)과 동일한 재료일 수 있다. 그러나 일반적으로 측벽 스페이스(41)의 유전율(eii)은 게이트 절연층(26)의 유전율(egi)보다 커야 한다. 바람직하게 비(eii/egi)는 프린지 인수(β)와 적어도 같아야 한다. β=1이라면, 증가된 유전율이 서브드레시홀드 누설전류를 낮추도록 작용한다. 게이트 절연체(26)에 대한 재료의 양호한 선택은 이산화규소(SiO2)이고 게이트 측벽 스페이서(41)에 대해서는 질화규소(Si3N4)이다.
식(5)와 식(6)에 근거하여 표면전기장(Es)은 다음과 같다.
여기에서, δ는 누적영역의 깊이이고 q는 전자전하량이고 Nac(y)는 인젝터의 표면에서 누적전하의 깊이에 의존하는 농도이다.
페르미 FET의 전도가 반전보다 오히려 누적에 종속하기 때문에 유사한 표현식이 저 드레인전압을 갖는 게이트전극하에 다수 캐리어의 총 등가 누적에 대해 쓰여질 수 있다. 상기 전하의 활성흐름깊이(δ)는 익젝션 프로파일에 의해 제어된다.
표현식은 하기와 같다.
표면전위(øs)와 표면전기장(Es)사이의 기본관계가 유도될 것이다. 드레인 전압이 0에 근접할 때 채널영역(36)에서의 총 전하는 하기와 같다.
여기에서 Nch(y)는 수직방향에서 측정된 채널전하의 체적밀도이고 δ는 채널의 소스 끝에서 전하의 흐름깊이이다. 발산정리를 이용하여, 채널의 소스끝에서 절연체 실리콘 계면(39)에서의 실리콘내의 수직전기장(Es)은 하기와 같이 나타낸다.
등식(9)와 등식(10)을 비교하면, 표면전기장(Es)은 채널의 깊이방향내에서 전하분포에 독립적이고 단위게이트영역당 총 전하(Q*)에만 의존한다. 따라서 하기와 같이 나타낸다.
이제 상기 동일한 채널전하분포에 기인하여 채널의 소스끝에서의 표면전위가 결정된다. 포아송 방정식을 이용하면, 채널의 소스끝에서 인젝터 절연체하의 표면전위(øs)는 하기와 같다.
소스-채널 계면에서 페르미 채널영역으로의 과잉전하의 게이트 유도 주입은 소스 인젝터 영역(37a)의 특성에 의존하는 흐름깊이에 상당히 균일하다는 것이 다음에 보여질 것이다. 이러한 조건하에서, 흐름깊이(δ)내에서 Nch(y)=Ndo을 가정하는 것이 적합하다. 상기 조건에 대해 식(12)는 하기와 같이 된다.
따라서, 등식(9)로부터 조건 Nch(y)=Ndo는 표면전위(øs)와 표면전기장(Es) 사이에 하기와 같은 기본관계를 유도한다.
말로 설명하면, 채널의 소스끝 근처의 표면전위는 흐름채널깊이(δ)와 표면전기장(Es)의 곱의 반이다. 등식(14)를 등식(8)에 대입하고 표면전기장(Es)에 대해 풀면 식(15)가 얻어진다.
등식(15)에서의 인수(δ)는 제3도에 도시된 바와 같이 터브 FET 채널에서의 캐리어의 유효 흐름깊이에 상당한다. 유효 게이트 커패시턴스 C*g(F/cm2)는 하기와 같이 표현된다.
등식(15)는 드레인 포화전류의 구조상의 의존성을 예측하는데 이용될 수 있다.
말로 설명하면, 포화전류는 유효 게이트 커패시턴스(C*g), 채널폭(Z), 캐리어속도(V) 및 게이트 구동전압(Vg-Vt)의 곱에 종속한다. 채널길이(L0)는 등식(17)에 직접 나타나지 않는다. 채널길이의 역할을 살펴보기 위해서, 등식(17)의 캐리어속도(V)에 대한 표현식이 전개된다. 등식(17)을 캐리어 이동도(μ)와 측방향 전기장(E1)으로 다시 쓰면,
전자에 대해:
식(19a) 내지 (19d)를 식(17)에 대입하면, 드레인 포화전류에 대한 기본해가 얻어진다. 즉:
여기서 C*g는 식(16)에 의하여 주어진다.
P-채널소자에 대한 유사한 표현이 다음과 같이 주어진다. 즉:
짧은 N-채널소자 및 긴 게이트 구동에 대하여, 포화전류가 채널길이 및 캐리어 이동도에 독립적인 단순한 식으로 유도된다. 즉:
따라서, 약 1미크론 이하의 채널길이(L0)는 페르미 FET의 드레인 포화전류를 결정하는데 보조역할만을 수행한다. 포화전류의 가장 기본적인 제어는 인젝터 및 절연체의 두께, 그들의 상대적인 유전율 그리고 유효 흐름 깊이(δ)이다. 인젝터 터브 도핑농도 및 깊이는 흐름깊이(δ)가 200Å 이상에 맞추어지도록 선택되어 진다.
제4(a)도 및 제4(b)도는 채널깊이(L0) 및 게이트 절연층 두께(Tgin)의 함수로서 시뮬레이트된 N 및 P-채널 터브 FET 용의 드레인 포화전류의 그래프이다. 절연체 두께에 비교되는 N-채널 길이의 상대적인 감도를 주목해야 한다. P-채널소자는 정공속도에 있어 횡방향 전계효과에 따른 채널길이에 더 민감하다. 제4(c)도는 δ=200Å일때 게이트 절연층 두께에 대한 시뮬레이트된 게이트 커패시턴스의 그래프이다.
다음식이 터브 FET의 설계에 만족될 때, 최대 포화전류 및 최소 서브드레시홀드 기저전류를 갖는 최저의 핀치-오프전압이 주어진 인젝터 터브깊이에 대해 얻어질 수 있다. 식(23)은 인젝터(37), 스페이서(41) 및 게이트 절연체(26)의 유전율에 관한 것이다.
등식(18)로부터 터브 FET 설계중 하나가 하기와 같이 고려된다.
만약 Tiin=Tgin이라면 하기와 같이 된다.
실제 고전류 페르미 FET 설계를 위해, 게이트 측벽 스페이서(41)에 대해서는 질화규소(Si3N4)를 사용하고 게이트 절연체(26)에 대해서는 이산화규소(SiO2)를 사용할 수 있다. 질화규소의 유전율은 7E-13F/cm이고 이산화규소는 3.45E-13F/cm이다. 그 비는 β=1.5보다 크다. 다음에 초 고 구동전류 페르미 FET, 1.6ma/micron N채널 및 0.8ma/micron P 채널 디바이스는 바람직하게 100Å 질화규소 게이트 절연체를 사용하는 것으로 보여질 것이다. 이산화규소 절연체와 달리, 질화규소 절연체는 고 전기장 세기, 즉 1E7 V/cm를 가지고 그에 따라 시간에 따라 절연 무결성을 개선시키면서 높은 게이트 파괴전압을 유지하면서 박막으로 될 수 있다. 질화물 게이트 절연체를 사용하는 페르미 FET 디바이스에 대해, 스페이서 및 인젝터 절연체는 질화물일 수 있지만, 인젝터 및 측벽 절연체는 2배의 유전율을 갖는 것이 바람직하다. 게이트 측벽 스페이서(41)는 표면(21a) 상으로 직접 연결될 필요는 없지만, 측벽 스페이서(41)의 것과 다른 재료로 된 박막 절연층이 인젝터(37)와 측벽 스페이서(41) 사이의 계면(39)에 형성될 수 있다.
제5(b)도 및 제5(c)도는 0.8미크론 N 채널 고전류 페르미 FET 디바이스의 드레인 전류 특성의 시뮬레이션이다. 제5(a)도는 종래의 0.8미크론 MOS N 채널 디바이스의 상태에 유사한 시뮬레이션이다. 제5(a)도는 150Å SiO2게이트 절연체를 갖는 5V MOS 기술을 나타낸다. 제5(b)도는 140Å SiO2게이트 절연체를 갖는 고전류 페르미 FET 특성의 시뮬레이션이다. 제5(c)도는 100Å 질화규소 게이트 절연체를 갖는 고전류 페르미 FET의 시뮬레이션이다. 두 경우에 있어서, 고전류 페르미 FET 디바이스의 드레인전류 및 핀치오프 속성은 MOS 또는 매입형 채널기술보다 훨씬 우수하다. MOS 또는 매입형 채널기술과 비교되는 P 채널 고전류 페르미 FET 디바이스에 대해서도 마찬가지로 보다 나은 개선이 생긴다. P 채널 포화전류는 전형적으로 N 채널 포화전류의 2분의 1이고 핀치오프 전압은 N 채널값의 약 2배이다.
제5(b)도 및 제4(c)도의 고전류 페르미 FET 디바이스에 대한 전형적인 기저(bottom) 전류 및 서브드레시홀드 누설작용은 제6(a)도 및 제6(b)도에 예시되어 있다. N채널 고전류 페르미 FET 작용은 제6(a)도에 도시되고 P 채널 작용은 제6(b)도에 도시된다. 이들 도면은 ㎛ 폭 당 0.8㎛ 트랜지스터에 대한 N 채널 전류, 및 ㎛ 폭 당 0.8㎛ 트랜지스터에 대한 P 채널 전류를 각각 예시한다. 기저 전류는 전형적으로 실온에서 5V 드레인 바이어스 전압에 대해 2E-13A/㎛이다. 이것은 하기에 설명될 짧은 채널기법을 이용하여 2E-15A/㎛로 더 낮아질 수 있다.
제7도는 개별적인 측벽 스페이서 구조(41)(제1도)에 따른 5V N채널 고전류 페르미 FET 드레인전류의 가장 나쁜 경우의 시뮬레이션 비교를 예시한다. 모든 곡선에서, SiO2게이트 절연층(28)의 두께는 132Å이다. 개별적인 구조는 제8(a)도 내지 제8(c)도에 예시되어 있다.
제8(a)도는 게이트 측벽 스페이서(41)가 질화규소인 반면 게이트 절연층(26)가 산화규소인 케이스 1를 예시한다. 게이트 절연층(26)는 또한 계면(39)에서 인젝터(37a)의 팁에 약간 겹쳐지는 것으로 도시되어 있다. 케이스 2인 제8(b)도는 질화규소로써의 게이트 측벽 스페이서(43)와 산화규소로써의 게이트 절연층(26)를 예시한다. 이 케이스에서, 게이트 절연층(26)은 계면(39)에서 소스 인젝터영역(37a)에 겹치지 않지만 그 에지에 인접하고 있다. 케이스 3인 제8(c)도는 산화규소의 게이트 절연체(43)와 게이트 측벽 스페이서(41a)를 예시한다. 상기 구조는 또한 폴리실리콘 게이트(28)의 에지가 계면(39)에서 소스 인젝터 영역(37a)에 약간 겹쳐지도록 구성된다. 모든 케이스에서, 효과적인 채널길이는 0.71㎛였다.
제7도에 도시된 바와 같이, 케이스 1은 최소한의 핀치오프 전압과 함께 가장 큰 드레인 포화전류를 생산한다. 또한, 케이스 1은 임의의 드레인전압에 대해 가장 작은 서브드레시홀드 기저전류를 산출한다. 케이스 1은 또한 등식(24) 및 등식(25)에 의해 명시된 조건을 만족시킨다. 따라서, 케이스 1은 바람직하며, 그 결과 게이트 절연영역(26)은 계면(39)에서 소스 인젝터영역(37a)위로 부분적으로 연장되고 게이트 측벽 스페이서 영역(41)은 게이트 절연영역(26)보다 큰 유전율을 가진다.
[저 누설전류 페르미 드레시홀드 전계효과 트랜지스터]
이제 제9(a)도 및 제9(b)도를 참조하여, 본 발명에 따라 저 누설전류를 발생시킨 짧은 채널을 가진 페르미 FET가 설명될 것이다. 이들 디바이스는 하기에서 ″저 누설 전류 페르미 FET″로 언급될 것이다. 제9(a)도의 저 누설전류 페르미 FET(50)는 제1전도형(여기에서는 P 전도형)의 기저 누설전류 제어영역(51)을 포함하고 기판(21)에 비하여 고농도로 도핑된다. 따라서, 제9(a)도에 P+로써 명시되어 있다. 제9(b)도의 저 누설전류 페르미 FET(60)는 바람직하게 페르미 터브(22)의 깊이까지 연장되는 연장된 소스 및 드레인 인젝터 영역(37a, 38a)을 포함한다.
이제 제9(a)도를 참조하면, 기저 누설전류 제어영역(51)은, 소스영역과 드레인영역(23 및 24)의 대향끝의 연장선 사이로부터 기판(21)을 가로질러 연장되고, 페르미 터브(22) 깊이의 윗쪽으로부터 페르미 터브 깊이의 밑에까지 기판내에서 연장한다. 바람직하게는 페르미 채널(36)의 아래에 위치되고, 페르미 채널(36)과 중심이 맞춰진다. 이전에 설명된 등식과 일관성을 가지기 위해, 페르미 채널(36)로부터 기저 전류 누설전류 제어영역(51)으로의 깊이는 Y0라 명시되어져 있다. 제9(a)도의 페르미 FET 트랜지스터의 나머지 부분은 더 짧은 채널이 예시되어 있는 것을 제외하고, 제1도에 설명된 것과 동일하다. 제9(a)도의 디바이스의 고전류 성질을 갖지 않으면서 저 누설전류, 저 커패시턴스 및 짧은 채널의 페르미 FET를 제공하기 위해, 게이트 측벽 스페이서 영역(41)을 이용할 때, 인젝터영역(37a 및 38a) 및/또는 인젝터 터브(37 및 38)는 생략될 수 있다는 사실은 본 기술의 당업자라면 이해할 것이다.
기저 누설전류 제어영역(51)은 저 확산 공핍 커패시턴스을 유지하면서, 짧은 채널 페르미 전계효과 트랜지스터, 즉 대략 0.5㎛ 이하의 채널길이를 갖는 전계효과 트랜지스터에서의 드레인 유도주입을 최소화한다. 예컨대 5V에서 3E-13A 이하의 누설전류가 유지될 수 있다.
기저 누설전류 제어영역은 제9도에 도시된 바와 같이 채널로부터 기저 누설 제어 영역의 최상부로의 깊이가 Y0인 등식(2)을 이용하여 설계될 수 있다. 인수(α)는 기저누설전류 제어영역(51)의 P+ 도핑과 페르미 터브(22)의 N 도핑 사이의 비이다. 바람직하게는 α는 기저누설 전류영역내에서, 즉 게이트(28)하부에서 약 0.15로 설정된다. 소스영역과 드레인영역(23 및 24)하부에서, α는 약 1.0으로 설정되어 확산 공핍 커패시턴스를 최소화한다. 달리 말하면, 기판(21)과 페르미 터브(22)의 도핑농도는 소스와 드레인 하부의 영역에서 대략 동일하다. 따라서, 상술된 설계 파라메터에 대해, 그리고 0.5 미크론의 채널폭에 대해, 기저누설 제어영역(51)의 도핑농도는 대략 5E17이고 5V 드레인 또는 소스 확산전위가 주어질 때 터브 접합영역에서 부분공핍을 지원하기에 충분히 깊다.
이제 제9(b)도를 참조하면, 기저누설제어에 대한 대안적인 설계는 소스 인젝터영역(37a)과 드레인 인젝터영역(38a)의 깊이를 연장하는데, 바람직하게 페르미 터브의 깊이(Yf+Y0)로 연장한다. 제9(b)도에 도시된 바와 같이, 전체 소스 인젝터 터브(37)와 드레인 인젝터 터브(38)의 깊이는 연장될 수 있고, 바람직하게 페르미 터브의 깊이로 연장될 수 있다. 인젝터 터브(37 및 38)의 기저와 페르미 터브(22)의 기저 사이의 구분거리는 바람직하게는 채널길이의 2분의 1 이하이고 더욱 바람직하게는 0에 가깝다. 이러한 조건하에서, 인젝터 터브(37 및 38)는 약 1.5E18/cm3의 도핑농도를 가진다. 기판접촉영역(33b)의 깊이는 바람직하게 페르미 터브 깊이에 근접하도록 연장된다. 제9(b)도의 페르미 FET 트랜지스터(60)의 나머지부분은 더 짧은 채널이 예시되어 있는 것을 제외하고는 제1도에 설명된 것과 동일하다.
[0.5㎛ 저 누설전류 페르미 FET의 설계]
이제 제10(a)도 내지 제10(b)도를 참조하여, 제9(a)도에 예시된 바와 같은 0.5㎛ 채널 저 누설전류 페르미 FET를 설계하기 위한 바람직한 도핑 프로파일과 기하곡선이 설명될 것이다. N 채널 FET와 P 채널 FET는 유사한 방식으로 제조된다는 것으로 본 기술의 당업자에게 이해될 것이다. 모든 기하곡선과 도핑 프로파일은 인젝터영역(37a 및 38a)의 마주보는 표면 사이의 채널영역(36)의 길이가 0.8㎛가 아닌 0.5㎛인 것을 제외하고는, 제2(a)도 내지 제2(c)도에 설명된 것과 동일하며, 기저누설제어 전류제어영역(51)은 이미 설명된 바와 같이 추가된다. 수많은 공지된 기법을 이용하여 이러한 도핑 프로파일을 성취하는 방법이 본 기술의 당업자에게 잘 알려져 있다.
제10(a)도는 제9(a)도의 선(10A-10A′)에 따라 채널(36)에 대해 중심으로 된 수직 도핑 프로파일을 예시한다. 프로파일이 적용하는 영역은 또한 제10(a)도의 수평축의 최상부에 명시되어 있다. 도시된 바와 같이, 기저전류 누설전류 제어영역(51)은 기판(21)의 최상부표면(21a)으로부터 깊이면에서 1950Å 내지 4000Å으로 연장한다. 따라서, 그것은 페르미 터브(22)와 기판(21) 사이의 계면 주위에 대해 중심이 맞추어져 있다. 도핑농도는 5E17이다. 제2(a)도 내지 제2(c)도에 비해서, 기판(21)은 1E17로 도핑된다.
제10(b)도는 제9(a)도의 선(10B-10B′)에 따른 도핑 프로파일을 예시한다. 도시된 바와같이, 기저 누설전류 제어영역(51)은 채널길이, 즉 약 0.5㎛와 대략 동일한 길이에 대해 소스 인젝터영역(37a)과 드레인 인젝터영역(38a) 사이를 수평으로 연장한다.
이제 제10(c)도 및 제10(d)도를 참조하여, 제9(b)도에 예시된 바와같은 0.5㎛ 채널 저누설 전류 페르미 FET를 설계하기 위한 바람직한 도핑 프로파일과 기하곡선이 설명될 것이다. N 채널 FET와 P 채널 FET는 유사한 방식으로 제조된다는 것으로 본 기술의 당업자에게 이해될 것이다. 모든 기하곡선과 도핑 프로파일은 소스 인젝터영역(37), 드레인 인젝터영역(38) 및 기판접촉부(33b)의 깊이가 약 2000Å의 터브깊이로 연장되어져 있고 인젝터영역(37a 및 38a)의 마주보는 표면 사이의 채널영역(36)의 깊이가 0.8㎛가 아닌 0.5㎛인 것을 제외하고는 제2(a)도 내지 제2(c)도에 설명된 것과 동일하다.
제10(c)도는 제9(b)도의 선(10C-10C′)에 따라 채널(36)에 대해 중심으로 된 수직 도핑 프로파일을 예시한다. 도시된 바와 같이, 기판농도는 약 1E18이다. 제10(d)도는 제9(b)도의 선(10D-10D′)에 따른 도핑 프로파일을 예시한다. 도시된 바와 같이, 소스 인젝터 터브(37)는 페르미 터브의 깊이로 연장한다.
[기저 누설 전류 제어영역의 작용]
짧은 채널 디바이스에서의 누설전류를 더 작게 하기 위하여 제9(a)도의 기저누설전류 영역(51)과 제9(b)도의 깊은 주입영역의 작용이론이 설명될 것이다. 먼저 서브드레시 홀드 조건이 기저누설전류에 적용하는 용어를 정의하기 위해 설명될 것이다. 인젝터 터브깊이가 기저누설전류에 어떻게 영향을 주는가에 대한 논의가 드레인 유도주입과 드레인 전기장 드레시홀드 저하의 논의와 함께 제공될 것이다.
페르미 FET의 서브 드레시홀드 작용을 설명하는 등식을 푸는데 있어서, 새로운 정의가 요구된다. 제11도는 기본작용을 도해적으로 예시한다. 서브드레시홀드 전류작용에 대한 4가지 기본특성이 있다. 이러한 작용영역은 제11도에 A, B, C 및 DFTL로 명시되어 있다. 점 A는 ″서브드레시홀드 드레시홀드(FSTT)″로 정의한다. 점 B는 정상 전도 드레시홀드를 정의한다. 점 C는 드레인 전압에 의해 영향을 받는 ″기저누설전류″를 정의한다. 마지막으로, DFTL에 대한 화살표는 ″드레인 전기장 드레시홀드 저하″를 정의한다. 서브드레시홀드 드레시홀드는 주입 게이트 전기장이 0일때 발생한다.
다시 제9(a)도 및 제9(b)도를 참조하면, 드레인 전압에 대한 기저누설전류의 종속성은 채널(36)에 면하는 소스 인젝터 확산부(37a)에서 종료하는 드레인 전기장 성분의 결과이다. 이 소스에서 끝나는 드레인 전기장(field)은 채널(36)로의 캐리어 주입을 발생시킨다. 상기 서브드레시홀드 효과는 ″드레인 유도주입(DII)″이라 칭한다.
DII는 다수 캐리어 페르미 FET와 매입형 채널 전계효과 디바이스의 특성이다. 드레시홀드 아래에서, 다수 캐리어 채널(36)과 페르미 터브영역(22)은 드레인 전기장이 채널영역을 거쳐 연장하는 것을 방지하는 전하 사이트(site)를 포함하지 않는다. 결과적으로, 드레인 전기장은 채널에 면하는 소스공핍영역에서 종료할 수 있고 주입을 발생시킨다.
대조적으로, 다수 캐리어 MOS 디바이스는 소스와 드레인 사이를 중재하기 위해 기판영역을 요구한다. 드레인 전기장은 채널에 면하는 드레인 확산부에 인접한 기판영역을 이온화함으로써 종료된다. 기판영역이 소스확산부와 드레인확산부 사이에서 완전히 공핍된다면, 잘 알려진 펀치스루(관통)현상이, 급격한 고 주입전류에 따라서 발생한다.
요약하면, MOS 디바이스 설계는 펀치스루 문제와 드레시홀드 문제에 의해 곤란해진다. 매입형 채널 디바이스는 펀치스루와 DII에 의해 곤란해진다. 그러나, 페르미 FET 디바이스는 DII 조건에 의해서만 문제가 되는데, 이는 기저누설전류 제어영역에 의해 또는 인젝터 영역(37 및 38)의 깊이를 증가시킴으로써 실질적으로 감소될 수 있다. MOS와 매입형 채널 디바이스에 비하여 페르미 FET의 상당한 전류 및 속도의 개선은 MOS 펀치스루와 드레시홀드 장애를 제거하는데 방해가 된 바와 같은 매입형 채널 디바이스에서 DII를 제어하는데 필요한 설계제한을 극복하기에 보다 충분하다. 두 문제점은 채널길이가 짧아짐에 따라 더 중요하게 된다.
하기의 분석은 다수 캐리어 페르미 FET 디바이스에 드레인 전기장 윤곽라인을 전환시킬 시에 인젝터깊이(Yd)의 효과를 설명한다. 제9(a)도의 기저누설전류 제어영역(51) 또는 제9(b)도의 깊은 인젝터 터브는 사실상 DII를 제거한다.
제12(a)도는 페르미 터브(22)와 인젝터(37, 38)를 포함하고 측벽 스페이서(14)를 포함하지 않는 저 커패시턴스 페르미 FET에서 드레인 유도 주입이 문제가 될때 발생하는 전계의 윤곽라인을 예시한다. 구체적으론 인젝터 터브의 기저 코너 영역은 전계 집중에 기인하여 과잉 DII를 가져온다. 제12(b)도는 소스 및 드레인 인젝터 터브(37, 38)의 기저에 보다 밀접한 기판공핍영역(21)의 기저에지를 이동시킴으로써, 효과를 최소화하는 적절한 교정수치를 예시한다. 제9(a)도의 기저전류 누설제어영역(51)은 또한 상기 결과를 달성한다.
폴리 게이트표면(28)상에서 종료하는 드레인 전기장의 윤곽적분이 기판영역(21)에서 종료하는 드레인 전기장의 윤곽적분과 동일한, 채널(36)에 면하는 드레인 인젝터(38)에서의 깊이(YL)가 존재한다. 그 점에서, 드레인 전기장은 채널영역에 면하는 소스(23)에서 종료할 수 있다. 소스 인젝터(38)상에서 종료할 수 있는 전기장 윤곽라인의 수를 최소화하는 인젝터 터브 깊이가 있다. 상기 요건은 α가 1 미만이어야 한다는 것을 제시한다. 전형적으로, α＜Lo/2이다. 페르미 FET 디바이스를 설계할 때, 하기에 유도된 등식(31)이 고려되어야 한다. 예측된 깊이(Yc)는 인젝터의 깊이를 초과하지 않아야 하며, 그렇지 않으면 상당한 기저누설전류가 서브드레시홀드 지배하에서 확산층의 저부 및 코너로부터 흐르게 될 것이다. 이하에서 유도되는 식(32)는 최소기저전류를 산출한다.
식(32)는 또한 미국특허 제4, 990, 974 및 4, 984, 043호에 의해 정해지듯이 원래의 페르미 FET에 대하여 기본적인 설계기준을 예언한다. 특히, Ytub=Y0이고, Y0=Yp일 때, α=1이고 YL=Y0이다. 다시 말하면, 그 경우에, 확산깊이 Yd는 페르미 채널깊이 Y0와 같아져야 한다. Yp는 기판영역에서 공핍깊이이다.
식(32)가 이제 얻어진다. R1을 다결정 실리콘 게이트 전극(28)상에서 끝나는 전속선에 대한 유효반경으로 한다. R2를 기판영역(21)내에서 끝나는 전속선에 대한 유효 반경으로 한다. Ed를 이러한 전속선을 따르는 드레인 전계라고 한다. 확산층 아래의 기판영역내에서 끝나는 전속선과 비교하여 볼때, 확산층 사이의 전계는 서브드레시홀드 영역에서 거의 일정하다.
식(26) 내지 (29)를 이용하면 다음과 같은 표현이 얻어진다.
여기서, Vw=우물포텐셜 KT/q 1n(N＾/Ns)이고, Vpj는 다결정 실리콘 게이트 전극 접합 포텐셜 KT/q 1n(N＾/Npoly)이다.
Vw=Vpj이면:
식(31)은 전계 Ed와 독립적이다. 기판확산깊이 Yp는 작게 디자인되어야 한다.
펀치스루현상은 짧은 채널 MOS 및 매립된 채널소자에 대해 심각한 문제점이다. 고농도 기판도핑이 그 효과를 최소화하기 위하여 요구된다. 모든 FET 구조에서, 제2의 드레인 유도현상이 발생한다: 즉, ″드레인 전계 드레시홀드 저하현상″(DFTL)이다. 간단히 설명하여 DFTL은, 게이트전압이 드레인전압 이하일 때 게이트에 의해 끝나는 드레인전압에 의해 발생되는 전계의 결과로서, 채널의 소스끝 근처에서 발단되는 절연체 포텐셜의 결과이다. 이 드레인 유도 절연체 포텐셜은 항상 드레시홀드 전압을 감소시키는 방향이다. 펀치스루 현상이 저 커패시턴스 페르미 FET 의해 제거될 수 있으나, DFTL은 그대로 존재한다. DFTL에 기인한 드레시홀드 전압의 변화 ΔVt에 대한 표현은 아래와 같이 주어지며, 드레인 전압이 게이트전압보다 클 때만 작용된다. 즉:
여기에서 L0는 채널길이이고 Xd는 확산깊이다.
DFTL의 효과는 드레인전압이 게이트전압을 초과하는 양만큼 증가하고, 채널길이가 짧아질 때 저 게이트전압으로 더욱 단언된다. 게이트 절연층 두께를 줄이면 비례적으로 이 효과가 감소된다.
DFTL의 효과를 실험적으로 측정하는 방법은 디바이스의 서브드레시홀드 작용을 곡선으로 나타내는 것이다. 제6(a)도 및 제6(b)도를 참조한다. DFTL은 드레인 전압(Vd)을 증가시킴에 따른 상승곡선(Log10Ich)의 좌측전압변환을 설명한다.
[고 포화전류 페르미 FET]
제13도를 참조하면, 본 발명에 따른 고포화전류 페르미 FET(200)가 예시된다. 고 포화전류 페르미 FET(200)는 소스터브영역(37) 및 드레인 터브영역(38)이 없는 것을 빼면 제1도의 페르미 FET(20)와 비슷하다. 그러나, 이 분야에 숙련된 자에게는 이들 영역이 상술된 바와 같이 사용될 수 있음이 이해될 것이다. 또, 게이트 전극층(28)은 P형인 제1전도형의 제1층(28b)와 N++형인 제2전도형의 제2층(28c)을 포함하며, 이는 미국특허 출원번호 제 08/087, 509호, 비날 및 텐넨씨가 발명자이며 본 발명의 양수인에게 양도된 ″다결정 실리콘 접합을 갖는 전계효과 트랜지스터(Field Effect Transistor Having Polycrystalline Silicon Gate Junction)″라는 제목의 것으로 여기서 참고로 서술된다. 그러나, 이 분야에 숙련된 자에게는 소스 및 드레인 터브영역(37, 39) 및/또는 단일층 게이트(28)도 사용될 수 있음이 이해될 것이다.
본 발명에 따르면, 채널(36)에 인접한 소스영역(23)의 제2전도형 도핑(N++)은 전계효과 트랜지스터의 포화전류를 최대로 하도록 충분히 높은 최소값으로 유지된다. 바람직한 것은, 채널(36)에 대면한 소스영역(23) 및 드레인영역(24)의 도핑이 이러한 최소 도핑으로 유지되고, 더욱 바람직한 것은 전체 소스 및 드레인영역(23, 24)이 각각 최소 도핑으로 유지되는 것이다. 물론, 더 큰 도핑레벨이 사용될 수 있지만 트랜지스터의 포화전류를 거의 향상시키지 못할 것이다.
채널영역(36)의 농도는 터브영역(22)의 그것보다 크거나 작고, 소스 및 드레인영역(23, 24)의 그것보다 작다. 채널영역(36)의 끝은 소스 및 드레인 터브에 접하는 것이 바람직하다. 소스 및 드레인영역은 최소한 채널(36)만큼 깊고 터브(22)의 깊이 이하가 바람직하다.
기판영역(21)은 게이트 절연층(26)에 접하는 도핑된 다결정 실리콘 게이트(28b)와 동일한 전도형이다. 기판(21)은 터브(22) 도핑농도보다 더 큰 도핑농도이며 바람직하게는 최소 4배가 더 크다. 페르미 FET 트랜지스터(200)의 드레인 포화전류는 채널(36)에 인접한 소스(23) 및 드레인(24)의 확산도핑농도로 제어되는 것이 보여질 것이다. 주어진 도핑농도에 대해서 채널(36)을 가로지르는 수직한 전계가 허용되지 않을때 최고 드레인 포화전류에 도달한다. 따라서, 주어진 채널길이에 대해서, 확산농도는 드레인 포화전류가 증가를 멈추는 최소값을 갖는다.
따라서, 높은 구동전류를 달성하기 위해 매우 짧은 채널 터브 FET들을 제조할 필요가 없다. 예컨대, 0.8미크론 채널길이를 갖는 터브 FET가 최대구동전류에 적합하게 되면, 보다 짧은 채널을 갖는 장치의 제조는 구동전류를 거의 증가시키지 않는다. 각각 N 및 P 채널장치에 대하여, 센티미터당 16암페어와 센터미터당 9 암페어의 드레인 포화전류는, 0 및 5 볼트 사이의 크기값의 전원공급전압을 사용하는, 터브 FET 장치 설계로부터 달성될 수 있다. 이들 전류레벨을 달성하기 위해, 두께 100Å의 질화실리콘 또는 50Å 이산화실리콘의 게이트 절연층(26) 또는 등가의 게이트 커패시턴스 효과를 갖는 기타 게이트 절연층이 요구된다.
T-FET들의 게이트 커패시턴스는 단위 게이트 전압(Vg-Vt)당 이동성 채널 전하 Qch에 좌우된다. 게이트 커패시턴스는 따라서 축적효율에 비례한다. 채널에 인접하는 소스 및/또는 드레인 확산 주입영역에 과잉 전하가 저장될 수 있다면 높은 축적효율이 발생할 수 있음이 본 발명에 따라 설명된다. 그러므로,
여기서 øx는 소스/드레인 확산 및 채널간의 평활대전위, KT/q=26mV(상온에서), Ndo는 채널(96)에 접하는 소스 도핑농도이고 또 바람직하게는 드레인 도핑농도이며, Nch는 채널(36)의 도핑농도이다. 이는 제14도에서 그래프로 예시된다.
확산공핍영역의 최소깊이(Xd)가 이하에서 근사치로 구해진다. 축적자유전하는 채널에 인접하는 확산공핍영역의 총전하에 대하여 값이 동일하고, 반대부호이다. 최소깊이는:
여기서 es는 물질의 유전율, q=1.6×10-19쿨롱이다.
제15도는 채널영역에 자유로이 축적되는 레저버(reservior)의 체적내에서 이용될 수 있는 과잉전하의 등가체적을 예시한다. 제15도에서, Yf는 채널(36)의 깊이이고, Z는 채널(36)의 폭이다. 다음 논의는 자유전하를 무시한다. 자유전하의 성분을 이어서 논의된다.
자유 축적가능한 전하의 최대저장량(Qr)은
이다.
식(34)에 Xd를 대입하면,
여기서 øx는 식(33)에 의해 주어진다.
식(36)은 주입용으로 이용가능한 과잉전하를 정의한다. 최대 게이트전압(Vgmax)이 드레시홀드 값이상으로 인가될 때, 전체 이용가능한 전하는 채널을 완전히 채울 수 있어야 한다. 소스 및 드레인영역이 모두 접지전위에 있다면, 각각의 축적저장량은 채널의 절반을 틀림없이 채운다. 자유전하가 채널을 흐름에 따라, 캐리어는 N++/Nch접합을 가로질러 확산하여 교체된다. 확산마다 채워지는 유효 채널체적(Vch)는:
따라서 채널에 전달된 전하는
여기서
Nchex=채널 과잉 캐리어 농도
δ=과잉 캐리어의 흐름깊이
Lo=채널길이
Z=채널폭
채널전하가 게이트 커패시턴스와 게이트 구동전압(Vg-Vt)에도 관련될 수 있음이 보여질 수 있다. 다음 등식이 있다:
따라서
여기서 Q*ch는 단위체적당 전하이다.
채널포화전류(Isat)의 기본식은 다음으로 쓰여질 수 있다.
여기서 VL은 횡방향 속도이다.
횡방향속도(VL)의 제어조건이 이하에 논의된다. 식(40)을 식(38)에 대입하면, 소스 확산으로 인해 축적된 채널전하를 정의하는 중요한 식이 발견된다:
식(36)을 식(42)의 이용가능한 채널전하와 등가로 하면,
식(43)은 확산 불순물 농도(Nde)와 채널영역의 깊이(Yf)의 항으로 실제 게이트 커패시턴스 C*g를 풀이할 수 있다:
여기서
Yf=소스 및 드레인 확산에 인접한 페르미 채널의 깊이
Nde=기판 절연층 계면(21d)에서 페르미 채널의 기저부에 이르는 깊이의 평균확산 불순물농도
L0=채널길이
es=기판의 유전율
øx=식(33)에 의해 주어짐
Vgmax=예측된 최대 게이트 전압
Vt=드레시홀드 전압
게이트 커패시턴스는 독립분석으로 정해진 것처럼 최대값을 갖고 아래에 주어진다.
식(44)과 식(45)의 비율에서 다음과 같은 게이트 커패시턴스 인자 Gf의 표현식을 얻는다:
식(41)에 따르면, 게이트 커패시턴스 인자 Gf=1.0일 때 최대포화전류를 주어진 횡속도에 대해 발생한다.
제16(a)도 및 제16(b)도는 다른 채널길이 L0에 대한 소스/드레인 확산농도 Ndo의 함수로서 식(46)을 그래프적으로 예시한 것이며, 여기에서 Yf 600Å, Vgmax=5V, Vt=0.8V, 흐름깊이 δ=120Å이고, 제16(a)도에서는 Tox=100Å이고 제16(b)도에서는 140Å이다. 제16(a)도 및 제16(b)도는 최대포화전류를 달성하는데 요구되는 임계농도 Ndo가 존재하고, 이 농도값은 다른 채널길이 L0에 대해 상이하다는 것을 보여준다. 이 최대값은 게이트 커패시턴스 인자 Gf=1.0일 때 발생하며, 채널길이 L0와 절연층 두께 Tox에 주로 좌우된다.
다음식은 이 임계값을 정의한다.
페르미 터브 FET들의 설계시, 식(47)은 가능한 최장채널 L0에 적용되어야 한다. 이들 환경하에서, 짧은 채널길이를 갖는 터브 FET들은 동일 게이트 전압에 대하여 동일한 드레인 포화전류를 기본적으로 가질 것이다. 짧은 채널소자를 제조함으로써 구동 전류의 항으로 얻어질 장치는 거의 없을 것이다. 0.8 미크론 채널길이 또는 그 이하로 설계된 페르미 터브 FET들은 어느 채널길이에서나 MOS 또는 MOS 매립된 채널장치 보다 주어진 게이트 전압에 대해 구동전류가 더 크다.
제27도를 참조하면, 본 발명에 따른 고포화전류 페르미 FET의 제2실시예가 예시된다. 제27도의 고포화전류 페르미 FET(300)는 소스 도핑 그래디언트 영역(50a)과 바람직하게는 소스드레인(23) 및 채널(36)사이에 그리고 드레인영역(24) 및 채널(36) 사이에 각각 부가된 드레인 도핑 그래디언트 영역(50b)를 빼면 제3도의 페르미 FET(200)와 비슷하다. 소스도핑 그래디언트 영역(50a)과 바람직한 드레인도핑 그래디언트영역(50b)은 소스 및 드레인영역에 인접한 비교적 고농도 도핑 소스/드레인 영역으로 부터 채널(36)에 인접한 채널(36)의 비교적 저농도 도핑까지 감소되는 도핑 그래디언트에서 도핑된다.
본 발명에 따르면, 소스도핑 그래디언트 영역(50a)과 드레인 도핑영역(50b)은 고포화 전류를 터브 FET(300)에서 유지하기 위해 최소 300Å의 두께(S)를 갖는 것이 바람직하다. 또, 제27도에 도시된 바와 같이, 게이트 절연층(27)과 게이트 전극(28)은 소스 및 드레인 도핑 그래디언트 영역(50a, 50b)과 겹친다. 또, 제27도에 도시된 바와 같이, 소스도핑 그래디언트 영역(50)과 드레인도핑 그래디언트 영역(50b)은 각각 소스(23) 및 드레인(24)을 에워싸는 것이 바람직하다.
각각 소스 및 드레인 그래디언트 영역(50a, 50b)이 300Å 두께를 초과할 때, 고 포화전류가 왜 제공되는지에 관한 이론적 이유가 기술될 것이다. 소스 및 드레인 그래디언트 영역과 함께 사용될 때, 최소 소스 및 드레인 도핑레벨은 식(47)에서 이미 기술된 바와 같이, 소스와 드레인이 페르미 채널보다 깊을 때, 즉 Xj가 Yf보다 클 때, 페르미 채널깊이(Xf)가 아닌 소스와 드레인 깊이(Xj)를 대입한다.
각각 소스 및 드레인 확산(23, 24)사이에서 페르미 터브 채널영역(36)에 인접하는 확산 그래디언트에 저장된 자유전하에 적절한 액세스를 가지고 높은 축적효율이 발생됨이 이미 보여져 있다. 드레시홀드에서, 페르미-터브(22) 및 기판(21) 사이의 P-N 접합의 결과, 페르미 터브영역(22)는 저부로부터 게이트 절연체와 대면하는 기판표면(21a)까지 완전히 공핍된다. 이 방법으로 페르미-터브가 공핍되면, 다수의 캐리어 전도중에, 어떤 접합전계가 표면채널영역(36)을 가로지르는 것이 제거된다.
공핍환경에서 확산에지에 적절한 전하저장량을 제공하기 위해 필요한 소스/드레인 확산농도(Ndo)와 그래디언트깊이(S)가 이제 결정될 것이다. 그레시홀드 이상의 최대 게이트 전압이 주어지면, 적절한 전하저장량은 제한된 게이트 커패시턴스값 C*g을 얻기 위해 충분한 다수의 캐리어로 길이 L0의 채널체적의 절반을 채울 것이며, C*g는 다음과 같이 정의된다.
여기서
Tox=게이트 절연층(26) 두께
δ=캐리어의 흐름깊이
es=기판(21)의 유전율
ei=절연층(26)의 유전율
제27도를 참조하면, 게이트 전극(29)이 드레시홀드 이하일 때, 기판-터브 접합은 페르미-터브에 접하는 도핑 그래디언트 영역(50a, 50b)의 외주부와 게이트 절연층(26)까지 페르미-터브영역을 완전히 공핍상태로 만든다. 확산불순물 농도(Ndo)와 그래디언트 두께(S)는 전체 확산 그래디언트 두께(S)가 공핍시 소비되지 않도록 충분하여야 한다. 다음 분석은 주어진 최대 게이트 전압에 대해 페르미 FET로부터 최대 드레인 포화전류를 얻기 위해 확산 설계에 대한 요구조건을 정의하는 기초식을 전개한다.
제28도는 그 농도가 고농도에서 저농도로 단계적으로 불연속으로 감소하는 확산주변부를 예시한다. 이 불연속모델은 확산설계식을 얻는데 유용하다. 제28도는 각 단계마다 발생하는 쌍극자 전하구성을 예시한다. 확산영역의 공핍으로 인해 양의 전하가 구속되고, 음의 자유전하는 단계접합(step juction)에 약하게 구속된다. 전하중립성은 각 단계 접합에서 관찰되어야 한다. 게이트(28)는 제28도에 도시된 바와 같이 도핑 그래디언트 영역(50a, 50b)과 겹친다.
터브-기판 접합의 결과로서, 도핑 그래디언트 거리(S)로의 공핍층 투과거리는 제28도에서 X로 정의된다. 공핍이 발생될 때, 투과거리(X)는 거리(S) 이하로 되어야 한다. 거리(X)에서의 모든 자유전하는 전하중립성요건을 만족하는데 요하는 기판접합을 가로지르는 캐리어 확산으로 인해 축적을 위해 이용될 수 없다. 자유전하는 게이트전압이 드레시홀드 이상일 때 소스채널내에서 축적될 간격(S-X)에서 이용될 수 있다.
분배된 전하의 전체 공핍안된 저장량은 터브와 확산부 사이의 급경사 접합으로부터 계산될 수 있고 제29도에 도시된다.
여기서;
Xj=소스/드레인 확산(23/24)의 길이
Yd=확산부의 확산깊이
Z=채널폭
Ndo=최대 소스/드레인 확산(23/24) 농도
Ndo-Ntub접합을 가로지르는 전체 전위는
여기서;
자유전하는 동일깊이(Yd)를 차지하는 것으로 가정된다. 식(49)와 (50)을 결합하면:
Ydo에 대해 풀면:
따라서, 최대 이용가능한 저장전하(Qr)은:
이러한 전체전하는 도핑 그래디언트 영역의 두께(S)를 따라 분포된다. 그러므로 자유전하 밀도 Nfc=YdcNdc/S는 도핑 그래디언트 영역의 두께(S)를 따라 존재한다. 터브-기판 P-N 접합으로부터 터브내에서의 공핍의 결과로서, 도핑 그래디언트가 거리(X)만큼 공핍될 때(제28도), 자유전하의 저장량(Qr)은 절반이 페르미 채널을 채우기 위해 이용가능하게 남겨진다:
여기서
도핑 그래디언트내에서의 자유전하밀도의 정의에 의거하면, 자유전하 Qr은
이다.
등식(52)을 등식(55)에 대입하면, 페르미채널의 1/2을 채우는데 이용가능한 자유전하의 저장량에 대한 기본수식이 얻어질 수 있다.
드레인 및 소스전압이 모두 제로일 때, 깊이가 Xj인 각각의 도핑 그래디언트 영역에서의 자유전하는 게이트 전압이 드레시홀드 이상일 때 채널체적의 1/2을 채우는 것을 주목하라. 전이시간을 고려하면 채널을 채우기 위해 확산의 저부에서의 자유전하에 따라 종속되어서는 안된다.
자유전하 Qr의 저장량을 (Vg-Vt)로 주어진 최대값에서 채널의 1/2인를 채우기 위해 요구되는 전하량과 등식으로 하면,
제곱센티미터 당 게이트 커패시턴스(C*g)에 대해 등식(57)을 풀면, 게이트 커패시턴스를 정의하는 다음의 기본수식이 얻어진다.
다음에, 터브기판 P-N 접합에 의한 공핍의 결과로써 도핑 그래디언트 영역두께(S)로의 관통거리(X)가 결정될 것이다. 공핍 프로세스 동안 전하는 보존되어야만 한다.
이러한 분석을 위하여 도핑 그래디언트 영역은 X의 1차로 가정한다. 즉,
및
등식(60)을 등식(59)에 대입하면
가 얻어진다.
해는 X의 2차이다.
등식(63)에 대한 해는
이다.
따라서 등식(64)은 도핑 그래디언트 영역속으로의 공핍관통거리(X)에 대한 해이다. X는 등식(58)에서 인수임을 유의하라. 등식(64)는 등식(58)과 결합되어 게이트 커패시턴스 C*g를 결정하기 위해 사용되며, 따라서 예상되는 최대게이트전압 Vgmax에 대한 드레인 포화전류를 정의한다. 적절한 소스 드레인 설계는 등식(58)이 최대게이트 커패시턴스(C*gmax)에 도달할 때 주어진 채널길이(L0)에 대해 실현된다.
이러한 분석으로부터 게이트 커패시턴스(C*g) 및 드레인 포화전류(Isat)는 부적절한 채널 전하가 드레시홀드 전압(Vt) 이상의 주어진 게이트전압(Vg)을 위해 이용가능하다면 매우 작다. 이것은 Q*ch=C*g(Vg-Vt) 및 Isat=C*g(Vg-Vt)VLZ이기 때문이다.
제30도는 50Å 실리콘 이산화물 혹은 100Å 실리콘 질화물 게이트 절연체 두께를 갖는 0.8미크론 N-채널 페르미 FET에 대한 포화전류를 도시하며, 옹스트롬 단위에서 도핑 그래디언트 영역두께(S)의 함수로써 나타내었다. 소스/드레인 도핑농도(Ndo)는 모든 경우에 1500Å 소스/드레인 깊이를 갖는 실행 패러미터이다. 포화전류는 확산에서의 농도(Ndo)와 관계없이 300Å보다 큰 그래디언트 거리(S)와는 실질적으로 무관하다는 것을 유의하는 것이 중요하다. 제30도는 또한 확산농도가 증가함에 따른 포화전류증가를 도시한다.
제31도는 도핑 그래디언트 영역 두께(S)가 S=300Å 혹은 그 이상으로 주어질 때 소스/드레인 도핑 농도의 함수로써 도시된 동일구조에 대한 포화전류를 나타낸다.
채널길이(L0)는 제31도에서의 실행 패러미터이다. 또한 주어진 5볼트의 게이트 전압과 0.8볼트의 드레시홀드 전압에서 최대값인 약 17A/cm에 도달하는 포화전류를 도시한다. 게이트 커패시턴스 C*g에 대한 최대값이 달성되어졌기 때문에 임계값 이상의 소스/드레인 도핑농도는 포화전류를 증가시키지 않는다. 얇은 게이트 절연체가 선택된 절연체 두께에 부합하는 최대포화전류를 획득하기 위해 소스/드레인 도핑 농도에 요구된다. 페르미 FET 소자의 채널길이를 단축시키는 것은 동일한 최대전류에 대한 소스/드레인 도핑농도를 완화시킨다. 페르미 FET의 채널길이를 단축시키는 다른 중요한 이유는 없다.
등식(58)은 확산깊이(Xj)가 페르미깊이(Yf)를 대신하고 만일 S＞300Å이면(S-X)/S=0.95인 것을 제외하고는 등식(47)과 동일하다.
등식(32)을 보라. 그러므로 최대 전류에 도달하기 위해 요구되는 최소 확산농도는 Yf를 치환한 Xj를 가진 등식(47)과 동일하다. 확산깊이(Xj)는 Xj＞Yf인 모든 경우에 페르미깊이(Yf)를 대신하여 사용될 수 있다.
[감소된 드레시홀드 전압을 가진 페르미 FET]
제13도를 또다시 참조하면, 페르미 FET(200)의 채널(36)은 전형적으로 600Å-700Å인 깊이(Yf)를 가지며 1cm3당 도핑농도가 Nch이다. 제17도는 제13도의 구조에 대한 수직 전계를 나타내는 다이어그램이다. 터브깊이(Ytub)는 다음 등식에 의해 정의된다.
여기서;
여기서;
Nsub=기판 불순물 농도
Ntub=터브 불순물 농도
Ni=인트린식(intrinsic) 캐리어 농도
es=기판재료의 유전율
KT/q=실온에서 26밀리볼트이다.
기판(21)에서의 공핍영역의 깊이(Yp)는 다음과 같이 표현된다.
제17도를 참조하면, 드레시홀드에서 게이트전압이 Vg=Vt일때 채널영역(Yf)은 공핍된다.
과잉 캐리어 드레시홀드, Vg＞Vt에서, 채널은 전하가 중성이되며, 기판-터브 접합으로부터의 수직전계는 게이트전압이 과잉 캐리어 드레시홀드(Vtec) 이상으로 증가함에 따라 축적된 과잉 전도캐리어의 밀도에 무관하게 채널영역을 가로질러 제로를 유지한다.
과잉 캐리어 드레시홀드(Vtec)를 정의하는 수식은 다음과 같다.
여기서, Np01은 다결정실리콘 게이트-절연체 계면에서의 다결정 실리콘 게이트(28b) 내의 도핑농도이다.
드레시홀드 전압(Vt)은 다음과 같이 정의된다.
여기서 보상전압(Vcomp)은 표면전위손실(øs)의 합이고, 제17도에서 빗금친 3각형이며, 게이트 절연체를 가로지르는 전위(V0x)는 다음과 같다.
따라서, 드레시홀드 전압에 대한 최종 수식은 다음과 같이 쓸수 있다.
등식(73)은 드레시홀드 전압이 채널의 깊이(Yf) 및 채널 불순물농도(Nch)에 의해 기본항 Vtec및 등식(52)으로부터 수정될 수 있음을 나타낸다. 절연체 두께는 부수적인 효과를 갖는다. 기본 드레시홀드 전압항 Vtec는 다결정 실리콘 게이트의 도핑 농도(Npo1)에 의해 제어될 수 있음을 주목하라.
따라서,
여기서,
ΔVt=페르미 전위의 2배로 부터 드레시홀드 전압이 변화이다.
주입된 불순물농도(Nch)에 상관없이 약 600Å의 고정값으로 채널깊이(Yf)를 한정하는 것이 바람직하다. 이전 단락에서 채널깊이(Yf)도 드레인 포화전류를 결정하는 한 인자임을 설명하였다. 채널깊이(Yf)의 값을 고정시킴으로써 포화전류 및 드레시홀드 전압을 독립적으로 제어하도록 한다. 매우 높은 드라이브 전류를 얻기 위해 페르미 채널(Yf)에서의 도핑농도(Nch)는 5E16/cm3미만이어야 한다. 그렇지 않으면 5V에서 높은 드라이브 전류를 지지하기 위해 필요한 값보다 작게 캐리어 이동도가 급격히 감소한다.
제18도는 T0x=100Å, Npo1=2E19 및 Ntub=2E16인 경우에 대한 등식(73)의 도표이다. 가로축은 채널농도이다. 세로축은 드레시홀드 전압이다. 3개의 실행 파라미터는 600Å, 700Å 및 800Å인 채널깊이이다. 등식(73)으로부터 드레시홀드 전압은 기판농도(Nsub)와 무관하다. 그러나, 터브의 깊이는 등식(66)에서와 같이 기판농도에 의존하며, 기판의 페르미 전위의 2배인 드레시홀드는 Ntub·Npoly가 Nsub 2과 동일할때 설정된다. 따라서, 제18도에 도시된 바와같이 드레시홀드 전압은 채널에서의 도핑농도를 증가시킴으로써 낮아질 수 있으며, 혹은 반대로 채널에서의 도핑농도를 감소시킴으로써 증가될 수 있다. 드레시홀드 전압을 낮추는 것은 동작이 3.3볼트 이하에서 완료된다면 바람직할 수 있다. 서브-드레시홀드 드레시홀드는 채널의 페르미 전위의 2배, 즉 2KT/q[ℓn(ch/Ni)]만큼 드레시홀드 전압과 차이가 난다. 이러한 것이 제11도의 점 A와 점 B 사이의 전압차이다.
누설전류는 드레시홀드 전압에 매우 민감하다. 전형적인 서브-드레시홀드 경사도는 데케이드(decade)당 90mV이다. 최소의 서브-드레시홀드 누설전류에 대해, 서브-드레시홀드 드레시홀드는 게이트 전압이 0 또는 약간 양일때 발생한다. 서브 미크론 채널깊이 FET 소자는 서브-드레시홀드 영역(제로 게이트전압영역)에서 영향을 받는다. 서브-드레시홀드 드레시홀드와 드레시홀드 상태사이의 전압차는 전형적으로 790mV이다. 짧은 채널소자가 400mV 드레홀드 전압을 필요로 한다면 예를들면, 제로 게이트 전압누설은 1E-13A/미크론의 105배 또는 값을 1E-8A/미크론이 될 것이다. 이 누설전류는 VLSI 기술을 위해 수용하기엔 너무 높다. 따라서, 페르미 FET의 드레시홀드 전압은 낮아질 수 있으며, 반면에 제로 수직정전계를 제공하는 터브 깊이와 채널을 선택함으로써 그리고 등식(73)에 표현된 것보다 큰 채널농도를 제공함으로써, 페르미 채널의 깊이에서 기판표면에 수직인 제로정전계를 유지한다.
당업자에게는 채널도핑농도가 무한대로 증가될 수 없다는 것이 이해될 것이다. 특히, 약 5×1016이상의 채널농도에서 캐리어 이동도는 낮아지기 시작하여 소자의 포화전류는 낮아지기 시작한다. 그러나, 이것이 필요하거나 바람직하다고 여겨질 때 페르미 FET 소자의 드레시홀드 전압을 낮추기위해, 채널도핑농도는 약 5×1016농도까지 페르미전위는 2배인 드레시홀드 전압을 산출하는 도핑농도로부터 증가될 수 있다.
당업자에게는 600Å과 같은 주어진 페르미 채널깊이에 대해 드레시홀드 전압 및 포화전류는 독립적으로 조정될 수 있음이 이해될 수 있을 것이다. 포화전류는 소스의 도핑농도 및 이전 단락에서 설명된 바와같이 채널에 이웃한 드레인 확산부의 도핑농도를 증가시킴으로써 조정될 수 있다. 드레시홀드 전압은 채널의 도핑농도를 증가시킴으로써 독립적으로 조정될 수 있다. 따라서, 독립적인 제어가 제공된다.
[MOSFET와 페르미 FET의 비교]
페르미 FET 기술을 제외한 종래 FET 디바이스에서는 채널을 가로질러 횡방향 전계 이외에 수직전계가 형성된다. 이 횡방향 전계(E1)는 소스와 드레인 사이에 존재하는 채널을 따라 걸린 드레인/소스 전위에 의해 형성된 것이다. MOS 디바이스에서의 수직전계는 게이트전압이 드레시홀드 전압에 이를때, 게이트 절연층 아래에 있는 기판의 공핍영역에서 생긴 부동 전하에서 비롯된 것이다. 이 수직전계는 반전 소수캐리어 MOS 채널영역을 가로질러 형성되는데, 이러한 전계는 반전층이 생성된 결과이다.
페르미 FET 기술에서는 페르미 터브와 소스 및 드레인영역과 동일한 도핑형태를 가지는 페르미 채널내에 다수 캐리어를 운반한다. 페르미 FET 설계기술에서 소스와 드레인 사이에서 과잉의 다수캐리어가 흐르는 동안에 다수 캐리어에 의해서 형성된 전계외에 수직전계가 채널을 가로지르지 않게 한다. 횡방향 전계와 고유의 수직전계가 미치는 영향을 고려한 FET 드레인 포화전류에 대한 폐쇄형식에 대해서 설명한다.
누설전류를 대략 1E-13A/미크론 이하로 작게 유지시킨 상태에서 드레인 포화전류의 값을 N-채널 디바이스의 경우 7A/cm 보다 크게, P-채널 디바이스의 경우 4A/cm보다 크게 하는 것은 단지 수직전계성분을 제거하는 페르미 FET 설계기술에 의해서만 가능함을 설명한다. 페르미 FET는 축적에 의해서 전도되고 반전에 의해서 차단된다. MOSFET는 반전에 의해서 전도되고 축적에 의해서 차단된다. 반전과 축적간의 전위차는 두 경우에 있어서 채널영역의 페르미 전위의 2배이다. 전술한 방정식(41)에서는 다음의 기본방정식을 가지고 FET디바이스의 포화전류에 대해서 설명할 수 있음을 보여왔다.
여기서, C*g=이동전하에 의한 게이트 정전용량/cm2
Vg=게이트전압
Vt=드레시홀드 전압
VL=횡방향 속도
Z=채널폭
θ=벡터전계와 캐리어흐름 횡방향사이의 각이다.
상기 방정식(74)으로부터는 채널길이(L0)가 미치는 영향에 대해서 명확하게 알 수 없다. 이 방정식(74)은 전하는 정전용량과 전압의 곱(Q=CV)이고 전류는 dQ/dt라는 제1의 기본 원리로부터 유도되었다.
상기 방정식(74)에는 전류흐름양을 결정하는 게이트전압(Vg)과 드레시홀드 전압(Vt) 이외에 다른 3개의 기본적인 파라미터가 있다. 이들 파라미터는 게이트 정전용량(C*g), 횡방향속도(VL) 및 각(θ)이다. 횡방향속도는 드레인포화전류의 상호 콘덕턴스 특성을 결정하는 데에 있어서의 캐리어 이동도(Ux), 채널길이(L0), 포화속도(Vsat) 및 게이트전압(Vg)의 역할을 설명하고 있다.
수직전계는 각(θ)을 조절해 준다. 게이트 정전용량(C*g)은 이동전하에 대해서만 해당되며, 이는 단위게이트 전압당 채널에 흐를 수 있는 최대전하량을 제어하는 절연층두께와 캐리어흐름깊이가 미치는 영향에 대해서 설명해준다.
MOSFET 경우에는 게이트전압이 드레시홀드 전압에 이를때, 게이트 아래에 실제의 부동전하가 존재한다. 이 부동전하는 게이트 아래의 기판공급영역에 존재하며, 이 전하는 소수 캐리어 반전층을 생성시키는데 필요하다. 이 부동전하(Qim)와 관련된 게이트 정전용량 C*g0=Qim/Vt이 존재한다.
채널에 흐르는 이동전하에 대해서 설명해주는 게이트 정전용량인자(C*gmax)도 존재한다:
여기서, T0x=게이트 절연층의 깊이
δ=이동캐리어 흐름의 깊이
ei=게이트 절연층의 유전율
es=반도체의 유전율
주어진 게이트 전압이 드레시홀드 전압보다 큰 경우, MOS 게이트의 총전하는:
이다.
여기서, C*g0 ei(2Tox)이고, 이동전하는 방정식(76)의 제2항이다.
게이트전압이 드레시홀드 전압보다 높을때, 페르미 FET의 전체 게이트 정전용량은 C*gmax일뿐이다. 채널영역에는 이동전하만이 존재한다. MOS 디바이스에 있어서 게이트 정전용량의 변화율은 접지에서 드레시홀드 전압까지 상승한 게이트 전압에 대해 포지티브이고, 반면에 페르미 FET의 경우는 네가티브이다. 페르미 FET의 이러한 특성에 의해서 고속디지탈시스템의 노이즈차단 특성은 뛰어나다.
이제, 수직전계(Ep)가 미치는 영향을 고려해서 횡방향 이동도에 대한 폐쇄형 식을 유도한다. 이 식은 포화속도가 속도량이라는 인식에서 출발한다. 이러한 기본적인 인식으로부터 드리프트속도는 단지 벡터전계 방향에서의 포화온도치에 도달할 수 있다는 것을 알 수 있다. 열전자외에 FET 채널의 속도의 순수한 수직성분이 존재할 수 없으므로 수직전계는 속도의 횡방향 성분에 감쇠효과를 발생시킨다. 감쇠인자는 cosθ이며, 여기서, θ는 벡터전계방향과 채널흐름방향사이의 각이다. 따라서, FET 디바이스에서 드레인 전류를 생성시키는 횡방향 속도는 V1Cosθ이며, 여기서 θ는 벡터전계와 횡방향전계 성분사이의 각이다. 이는 제19도에 나타나 있다.
횡방향 전계에 대한 횡방향 이동도의 의존성은 알려져 있다. 방정식(77a)은 과잉전자의 횡방향 이동도에 대한 정의식이고, 방정식(77b)은 정공의 횡방향 이동도에 대한 정의식이다.
횡방향 속도는 횡방향전계(E1)와 횡방향 이동도(μ1)의 곱이다.
E1은 과잉캐리어 환경하에 있는 채널의 소스끝에서의 핀치오프전압에 기인한 횡방향 드레인 전계이고, Ec는 일예로 정공이동도가 그의 저전계치의 1/2인 횡방향 임계 전계이다. 따라서,
이다.
여기서, μ0는 도핑된 반도체의 저전계 이동도이고;
Vsat는 온도(T)에서의 열포화속도이다.
상기 방정식(78)은 횡방향에서 뿐만아니라 벡터방향에서도 성립한다.
채널에서의 순수한 횡방향 이동도를 반영시키기 위해서는 상기 채널을 가로지르는 수직방향 전계가 미치는 효과를 고려해서 방정식(77a), (77b)을 수정해야 한다. 이동도와 속도의 횡방향 성분은 단순히 Cosθ가 곱해진 벡터방향에서의 값이다.
Cosθ는 채널영역에서 수직전계성분과 수평전계성분에 의해 다음의 식으로 표현된다;
채널에서의 순수한 횡방향 이동도를 반영시키기 위해, 방정식(78)을 이용하여 방정식(7aa), (77b)을 다음과 같이 수정할 수 있다.
횡방향 속도는 횡방향 전계와 횡방향 이동도의 곱이므로, 정공과 전자에 있어서 횡방향 속도에 대한 일반식은 다음과 같다.
일반적으로, 정공과 전자에 대한 횡방향 속도는 다음과 같다.
여기서,
는 드레인 핀치오프에 의한 횡방향전계;
는 MOS 반전을 뒷받침하는데 필요한 수직전계;
Eh=Vdd/L0는 드레인 전압에 의한 횡방향전계;
Nsub=페르미 FET에 대한 기판농도(Ni);
L0=채널길이;
Vdd=공급전압
방정식(84a), (84b)을 사용하여 전자와 정공에 대한 최대 횡방향속도 그래프를 제20(a)도와 제20(b)도에 각각 나타내었다. 두 경우에 있어서의 속도는 드레인전압(전계=Vd/L0), MOS 디바이스의 경우 범위가 2E16 내지 2E17이고 페르미 FET의 경우 Nsub=Ni인 기판농도(Nsub)의 함수로 나타내어진다.
도시된 바와같이 횡방향 전자속도는 게이트전압이 5볼트일 때 페르미 FET의 경우 거의 포화치에 도달하게 된다. 모든 과잉캐리어 흐름은 표면아래에서 이루어지며, 이에따라 MOS 디바이스에 의해서 생성된 수직방향전계는 캐리어흐름깊이(δ)를 가로질러 거의 최대치(Ep)를 갖게 된다.
제20(a)도와 제20(b)도를 보면, 터브 FET에서 횡방향 다수캐리어속도는 최대치에 이르며 이 속도는 채널을 가로지르는 수직전계가 없는 결과이다. 다른 곡선들은 드레시홀드 전압 이상의 값에서 수직전계를 형성시키는 범위 2E16 내지 2E17의 기판도핑농도를 가지는 MOS 디바이스의 경우와 일치한다. 소수캐리어 MOS 구조의 경우에는 반전메카니즘을 생성시키는데 수직전계를 필요로 한다. 각(θ)은 핀치 오프전압이 아닌 드레인전압의 영향을 받는다. 이에 따라 MOS 디바이스 드레인 포화전류는 터브 FET치의 1/2보다 작다.
제21(a)도 및 제21(b)도에는 앞서 주어진 조건에 대한 인자 Cosθ를 나타내었다. 제21(a)도에서 채널길이(L0)는 0.8미크론이고, 제21(b)도에서는 0.5미크론이다. 두 경우에 있어서, 페르미 FET에 대해서만 Cosθ가 최대치인 1.0이다. 드레인 포화전류는 Isat=+C*g(Vg-Vc)V1Z Cosθ이므로, 페르미 FET는 최대 구동전류 능력을 실현하게 된다.
MOS 디바이스의 경우, 수직전계(Ep)와 드레시홀드 전압(Vt) 사이에 소정의 관계가 있다. 이 두 양은 기판 도핑농도와 관련되어 있다. 이제, 이 관계를 유도하며, 이에 따라 MOS 디바이스의 드레인포화전류와 페르미 FET치의 비교가 가능해진다.
게이트전극의 중앙부에서 N-채널 MOS 디바이스의 기판 접촉부까지의 윤곽을 따라 취해진 전위의 합은 아래와 같다:
여기서, øs=게이트 아래의 기판영역을 가로지르는 수직방향에서의 전위 상승분
Nsub=기판농도
Npoly=폴리게이트의 도핑농도
DFTL=드레인 전계의 수직성분에 기인한 채널의 소스끝에서의 게이트 절연층 양단 전압강하
V0x=수직전계에 기인한 게이트 절연층 양단에서의 전위
P-형 다결정 실리콘 게이트를 사용하면, P-채널 소자의 방정식은 항의 극성을 제외하고 방정식(85)과 동일하다.
다이버젼스 정리와 포와송 방정식을 이용하면, V0x와 øs에 대한 식은 아래와 같다.
여기서, Es는 절연층 아래의 기판에서의 수직표면전계이다.
Ntc는 게이트 절연층에 트랩된 전하의 체적밀도이다. 방정식(86a)에서 +부호는 트랩전하에 적용된다. 대체식은 다음과 같다.
여기서,
Ci=절연층 정전용량 ei/T0x
δ=캐리어 흐름깊이
Yi=게이트 아래의 기판공핍깊이
상기 인자 qNchδ, qNsubYi및 qNtcT0x는 전하밀도를 이용하여 다음과 같이 표현할 수 있다.
qNchδ=Q*ch, 채널전하밀도
qNsubYi=Q*sub, 기판공핍전하밀도
qNtcT0x=Q*tc, 게이트 절연층의 트랩전하밀도
이들 식을 방정식(87)에 대입하고 항들을 정리하면, 산화물 전압강하 V0x에 대한 다음 식을 얻을 수 있다.
표면전위 øs의 식은 다음과 같다.
V0x와 ø에 대한 상기 정의에 따라, 게이트 전압식, 즉 방정식(85)는 다음과 같이 전개된다;
상기 방정식(90)에서 제1전압항은 이동전하에 기인한 것이다. 제2항 및 제3항은 각각 기판의 부동전하와 게이트 절연층의 트랩전하에 기인한 것이다. 마지막 항은 평활대 전압과, 드레인 전계의 수직성분에 기인한 절연층 양단전압이다. 이 효과는 DFTL 즉 드레인 전계 드레시홀드 강하라 한다.
방정식(90)으로 부터 드레시홀드 전압은,
이다.
확실한 반전이 일어나면, 절연층 아래의 공핍영역의 깊이는
이다.
방정식(92)과 전하밀도의 정의를 사용하면, 드레시홀드 전압의 정의식은 다음과 같다:
2øf=KT/q ℓn(Nsub/Ni)2및 DFTL=VdesT0x/2L0ei)이므로, 치환식은:
식(94)에서 트랩된 산화물 전하의 항이 이제 논의될 것이다. 트랩된 전하가 음이면, 양의 부호가 적용된다. 트랩된 전하가 양이면, 음의 부호가 적용된다. 트랩된 전하로 인한 드레시홀드 전압의 기여도는 게이트 절연층 두께의 제곱 T0x 2에 종속한다.
주어진 T0x-100Å에 대해 드레시홀드 전압을 100mV만큼 변경하는데 요구되는 트랩된 전하의 체적 및 면적밀도는:
드레시홀드 전압이 상당히 변경되거전에 실제로 트랩된 전하가 요구되는 것은 식(95)로부터 명백하다. 트랩된 전하에 대한 드레시홀드 전압 및 그의 종속성의 분석으로부터, 이른바 핫전자(hot electron)라는 MOS 소자의 문제에 대한 실제적 메카니즘을 감소시킬 수 있다. MOS 소자의 공핍된 기판영역에 의해 생성된 절연층-기판 계면의 수직전계는 게이트 절연층에서 전자 트랩핑의 가능성에 크게 영향을 주게되어 핫 전자를 생성하게 된다.
MOSFET용 드레시홀드의 결정으로 돌아가서, 드레시홀드 전압 표현인 식(94)은 로그항을 추출하여 순 드레시홀드 전압 Vtnet=Vt+KT/q ℓn(Npoly/Nsub)을 정의하여 수정된다.
그러므로 식(94)은 식(96)으로 환원된다.
수직 전계 Ep의 기초식을 찾기 위해 식(96)은 기판농도 Nsub에 대해 풀이한다. 채널의 소스 끝에서 Ep는 기판도핑농도 Nsub항으로 다음과 같이 주어진다:
그러므로 식(96)은 Nsub에 대해 풀면:
식(98)를 식(97)에 대입하면, MOS 소자에 대한 수직 전계 Ep의 식을 얻는다.
트랩된 전하 표현은 수직 전계식으로 나타나며 드레인 전계 드레시홀드 항은 나타나지 않는 것을 볼 수 있다. 음의 부호는 전자 트랩핑에 대응한다. 그러므로, 전자 트랩핑은 수직 MOS 전계를 낮추게 된다. 다시 말해, 트랩된 전하는 Cosθ에 영향을 주어 드레인 포화 전류에 영향을 미칠 수 있다. 반전을 달성하는데 요구되는 전형적인 MOS 소자에서의 수직전계는 절연층의 전하 트랩핑을 지지하는데 충분히 큰 1E5 Volts/cm 정도이다. 트랩된 전하는 이 값에서 10% 만큼 쉽게 수정될 수 있다.
식(99)은 MOS 드레인 포화 전류를 결정하는데 사용되어야 한다. 드레시홀드 전압값은 채널영역의 페르미 전위의 2배 이상이어야 하며, 그렇지 않다면 누설전류는 2øf이하에서 각각의 드레시홀드 증분이 80mV인 경우 10단위로 증가할 것이다.
식(99)은 기판 농도의 적절한 값을 암시한다. 식(99)은 모든 채널길이가 0.15미크론으로 작아지는 MOS 펀치쓰루 상태를 위반하지 않은채 사용될 수 있음이 보여질 수 있다.
개략하면, 식(99)은 매우 명백하다. 간단한 형태에 있어서, MOS 수직 전계의 강도는 드레시홀드 전압과 함께 직접 변화하고 게이트절연층 두께와 함께 역으로 변화한다. MOS 스케일링 이론은 비율 Vt/T0x가 일정하게 지속함을 암시한다. 그러나, 이 상태는 서브-드레시홀드 누설전류가 페르미 전위의 2배 이하에서 드레시홀드 전압의 각 증분이 80mV인 경우 10단위씩 증가할 것이므로 실패된다. 포화전류는 드레시홀드 전압 Vt를 낮춤으로써 식(99)에 의해 증가할 것으로 예측된다. 그러나, 누설전류도 크게 증가할 것이다.
제22(a)도는 저농도 도핑(lightly doped) 확산부 LDD를 갖는 전형적인 N-채널 MOS소자의 단면도이다. MOS 소자에 대한 저농도 도핑은 1E19 불순물 이온/cm3의 크기이다. 드레시홀드에서 이 MOS 소자에 대한 수직전계도는 제22(b)도에 도시된다. Yf는 드레시홀드에서 MOS 게이트 아래의 공핍 영역의 깊이를 정의한다. 또 반전깊이라고 불리는 절연층-기판 접합아래의 흐름깊이 δ가 도시된다. 이 깊이내에서 흐르는 과잉 주입된 캐리어는 수직 전계성분을 받는데, 결과적으로 횡방향 캐리어 속도가 낮아지게 된다.
제23(a)도는 저농도 도핑확산부를 갖는 전형적인 P-형 매립채널 MOS 소자의 단면도이다. 전형적인 매립 채널소자에 대하여 제22(b)도에 도시된 수직전계도는 드레시홀드 상태에 대해 도시된다. 게이트 절연층 아래의 공핍된 기판영역의 깊이는 드레시홀드에서 게이트 전압에 대응한다. 매립 채널은 절연체 양단의 수직 전계를 낮춤으로써 드레시홀드 전압을 수정한다.
제24도는 제13도의 페르미-FET에 대한 수직전계도를 예시한다. 드레시홀드 이상의 모든 게이트 전압의 경우 어떠한 수직전계도 제24도에서 Yf로 레벨된 페르미 채널의 전체 깊이를 횡단하도록 허용되지 않는다. 이에따라 영역에 흐르는 축적된 다수의 과잉 캐리어는 최대 횡방향 이동도를 갖는다. 더욱이, 과잉캐리어의 드레시홀드 전압은 게이트 절연층 두께에 의존하지 않는다. 이 사실은 드레시홀드 근방의 어떤 정적 수직전계도 존재하지 않기 때문이다. 따라서, 페르미-FET의 구동전류용량은 다른 구조적 설계 사항의 수정없이 산화물 두께와 확산부의 농도에 의해 선택될 수 있다.
N-채널 소자의 페르미 터브-FET 포화전류는:
P-채널소자에 대해서는:
상기 식의 전부에 대해 다음 정의가 적용된다. 즉:
최대 게이트 커패시턴스, F/cm2
δ=과잉 주입된 캐리어의 흐름깊이
T0x=게이트 절연층 두께
es=실리콘 유전율
ei=게이트 절연층의 유전율
Vsat=열 포화속도
Vt=드레시홀드 전압
L0=채널길이
Z=채널폭
μx0=종류 X의 저전계 이동도
Nsub=기판의 도핑농도
제25(a)-제25(c)도는 실행 파라미터인 게이트전압 Vg과 채널길이 L0의 함수로서 N-MOS 와 N-페르미-FET 드레인 포화 전류를 비교한다. 제26(a)-제26(c)도는 P-채널 기술을 위한 것이다. 상기 도면 전체에서 드레시홀드 전압은 페르미 전위의 2배 또는 약 0.8V이다. 이 드레시홀드 전압은 게이트전압이 접지 전위일 때 최소누설전류, 즉 미크론당 1E-13 암페어 이하를 보장한다. 게이트 절연층의 두께는 제25(a)도에서 140Å인 SiO2, 제25(b)도 및 제26(b)도에서 100Å, 제25(c)도 및 제26(c)도에서 50Å이다.
제25(c)도 및 제26(c)도에서, 드레인 공급전압은 다른 도면에서와 같이 5볼트가 아닌 3볼트이다. 페르미 FET만이 N-채널소자에 대해 7A/cm, P-채널소자의 경우 4A/cm를 초과하는 포화전류를 생성할 수 있다는 것이 자명하다. 이들 대전류는 흐름채널을 가로지르는 수직 전계가 0이라는 것, 즉 Cosθ가 1에 근접한다는 것에 기인한다.
[바운드(bounded) 터브 페르미-FET]
제33(a)도 및 제33(b)도를 참조하면, 제1도의 페르미-FET(20)의 부분단면도 및 대응전계의 그래프가 도시되어 있다. 동일한 번호는 제1도와 동일 부재인 것을 나타낸다. 제33(a)도는 각각 소스 및 드레인영역(23 및 24)을 예시하지 않음을 이해할 수 있을 것이다. 또 바운드 페르미-FET는 소스 및 드레인 주입영역(37, 38) 또는 측벽 스페이서(41)를 포함하지 않을 수도 있다는 것을 이 분야의 당업자는 이해할 수 있을 것이다.
본 발명에 따르면, 페르미-터브 깊이와 도핑농도는 최적의 고 구동 및 낮은 누설 전류 페르미-FET 성능을 달성하도록 제한된다. 이들 경계 조건은 전형적으로 N-채널 소자보다는 P-채널소자에 대하여 더 중요하며, 이는 정공의 이동도가 N-채널소자보다 더욱 낮고 따라서 P-채널 포화전류는 이동도와 완전히 독립하지 않기 때문이다. 그러나, 바운드 터브가 N-채널 및 P-채널 소자 양쪽에서 사용되는 것이 바람직하다.
주어진 페르미-터브 및 유효기판 도핑농도에 대해 페르미-터브를 깊게 설계하면 드레인 누설전류가 높게 된다. 얕은 페르미-터브 깊이의 경우, 누설 전류는 1E-15A/m로 낮게되지만 포화전류는 약 15%가 낮아진다. 페르미-터브 깊이가 너무 낮으면, 페르미-채널이 제거되어 절연층-터브 계면에 근접한 터브영역에 정상상태의 수직 전계가 발생된다. 이 수직전계 성분은 다수의 캐리어 이동도를 상당히 낮추게 되고, 그 결과 채널의 포화 전류가 낮아진다. 이상 기술한 바와같이, 페르미-FET에 대한 기본적 기준중 하나는 과잉 캐리어 자체에 의해 생성된 전계성분외에, 어떠한 정상상태 수직 전계도 드레시 홀드 이상의 어떤 게이트 전압에 대해 절연층-터브 계면에 존재하지 않는다는 것이다.
제33(b)도는 게이트 전압이 드레시홀드일 때 적절한 N-채널 페르미-FET 거동에 대응하는 제33(a)도의 소자의 게이트 접촉부 아래의 적절한 전계의 그래프를 예시한다. 게이트 전극에서 출발하여, 페르미-채널에 수직한 선을 따른 윤곽적 전위가 게이트로부터 기판접촉부까지 아래에 주어진다.
여기서;
식(102a) 내지 식(102e)에 비추어 식(101)을 전개하고 간략화하면;
이미 기술된 바와같이:
그러므로 식(103)이 식(104)으로 된다.
식(104)의 최종항은 전형적으로는 50mV이고 이어지는 분석에서 무시될 것이다.
상기에 비추어 식(104)를 간략화하면, 드레시홀드에 대한 다음식이 구해진다.
게이트 전압이 접지전위(N-채널소자)까지 드레시홀드 이하로 낮아짐에 따라 반전 상태가 드레인 및 소스확산부 사이의 페르미-터브 영역에 생성된다. 시뮬레이션에 의하면 이 반전 메커니즘은 게이트 계면으로부터 터브-기판 접합으로 하향 연장되는 소스 및 드레인사이의 유일한 주입장벽을 생성한다. 이 주입 장벽은 특정형상을 가지며 소스에 근접하여 위치된다. 제34(a)도는 드레인(32)에서 5볼트, 게이트(28) 및 소스(31)에서 제로볼트이고 0.8㎛의 채널길이를 갖는 페르미-FET의 경우, 주입 장벽으로서 작용하는 완전히 폐쇄된 반전영역의 시뮬레이션을 나타낸다. 최소 반전농도선은 세제곱 cm당 1E12로 예시된다.
이 폐쇄된 반전주입장벽상태를 기술하는 식이 아래에 주어진다.
그러므로:
식(107)은 페르미-터브의 최대깊이를 정의한다. 보다 깊은 터브 깊이는 반전 주입장벽을 게이트상의 제로볼트에 근사하지 않게 할 것이다. 제34(b)도를 보라. 그에 따라서 증가된 드레인 누설전류가 결과치로 될 것이다.
최소 페르미-터브 깊이는 Yo로서 정의되며, 식(105)으로 특정된 드레시홀드 상태에서 기판-터브 접합에 의해 터브의 완전한 공핍을 허용하는 터브깊이이다.
식(108)의 최소값보다 얕은 페르미-터브 깊이는 다수의 캐리어 이동도를 실질적으로 감소시키는 절연층-터브 표면근처의 정상상태 수직전계를 발생시킬 것이다. 최종 결과는 포화전류를 낮게하고 핀치-오프전압을 증가시킨다. 그러나 누설전류는 1E-15A/cm의 크기가 될 것이다.
제35도는 터브 도핑농도 Ntub의 함수로서 페르미-터브 깊이의 고성능 최대 및 최소값을 그래프로 예시한다. 제35도는 식(107) 및 (108)에 의거한다. 최대 터브깊이의 실행 파라미터는 5E18 내지 2E19 범위내의 폴리실리콘 게이트(28)의 도핑 농도 Npo1이다. 최소 터브 깊이의 실행 파라미터는 5E16 내지 1E17 범위의 기판농도 Nsub이다. 최소 터브깊이는 기판도핑 농도 Nsub에 종속하고 최대 터브 깊이는 폴리실리콘 게이트의 도핑농도에 의존한다.
고성능 페르미-터브 깊이설계는 최대포화 및 최소누설전류를 달성하기 위해 최대 및 최소 값 사이의 한정된 범위내에 놓여진다. 또한 캐리어의 이동도를 최대로 하기 위해 예컨대 약 1.5E16인 저농도 터브 도핑에서 0.8㎛ 소자를 작동하는 것이 바람직하다. 2.5E16에 근사한 농도는 0.5㎛의 채널길이를 갖는 페르미-FET에 대해 더 적합하다.
한정된 범위내의 페르미-채널깊이 Yf의 식은 Ysub-Y0로 정의된다.
페르미-채널깊이 Yf의 도면은 제36도에 예시된다. 이 도면은 실행 파라미터로서 가로좌표에 따른 페르미-터브 도핑농도 Ntub와 기판농도 Nsub의 함수로서 옴스트롱 단위로 페르미 채널깊이 Yf를 도시한다. 표면전위 øs는 식(102d)로 주어진다. 약 350Å의 페르미채널 깊이가 바람직하다. 제37도는 실행 파라미터로서 범위 5E18 내지 2E19의 폴리농도 Npo1를 갖는 터브도핑 농도의 함수로서 드레시홀드 전압을 예시한다. 고성능의 페르미-FET에 의해 매우 안정한 드레시홀드 전압이 얻어진다.
앞서의 설명이 N-채널소자에 기초하지만, 동일한 식이 P-채널소자에도 적용된다. 모든 농도는 동일할 것이다. 단, 도핑타입은 N에서 P로 그리고 P에서 N으로 변경된다.
발명의 전형적인 바람직한 실시예가 개시된 도면 및 명세서는 비록 특정사항이 사용되었을지라도 포괄적이고 기술적인 의미만으로 사용되어 있고 다음 청구범위에 나오는 발명의 범위를 제한할 목적은 아니다.

Claims (54)

  1. 제1전도형의 반도체 기판(21); 상기 기판의 표면에서 상기 기판내에 있는 제2전도형의 터브 영역(22); 상기 기판 표면에서 상기 터브 영역내에 있으며, 공간적으로 떨어져 있는 상기 제2전도형의 소스 및 드레인영역(23, 24); 상기 소스 영역에 인접하고 상기 드레인영역과 마주보는 상기 제2전도형의 소스 인젝터 영역(37a); 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고, 상기 기판 표면에서 상기 터브 영역내에 있는 상기 제2전도형의 채널(36); 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고, 상기 기판 표면에서 상기 기판상에 있는 게이트 절연층(26); 및 상기 소스 및 드레인영역 그리고 상기 게이트 절연층 각각에 접촉하는 소스, 드레인 및 게이트 전극(31, 32, 28)으로 구성되며, 상기 채널은 상기 기판 표면으로부터 제1예정 깊이(Yf)만큼 연장되고 상기 터브영역은 상기 채널로부터 제2예정 깊이(Yo)만큼 연장되며, 상기 제1 및 제2예정 깊이 중 적어도 하나는 상기 제1예정 깊이에서 상기 기판 표면에 수직하는 영(제로)의 정전계를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 터브영역은 상대적으로 낮은 도핑 농도로 상기 제2전도형으로 도핑되고, 상기 소스영역은 상대적으로 높은 도핑 농도로 상기 제2전도형으로 도핑되며, 상기 소스 인젝터 영역은 상기 터브영역과 상기 소스 영역에서의 도핑 농도의 중간 정도의 도핑 농도로 상기 제2전도형으로 도핑되는 것을 특징으로 하는 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 소스 인젝터 영역 근처로부터 상기 게이트 전극 근처에까지 연장되는, 상기 기판 표면상의 게이트 측벽 스페이서(41)를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  4. 제3항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  5. 제4항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  6. 제3항에 있어서, 상기 게이트 전극은 상기 기판 표면의 반대쪽의 상기 게이트 절연층상에 상기 제1전도형의 폴리실리콘 게이트 전극층을 포함하고, 상기 폴리실리콘 게이트 전극층은 폴리실리콘 측벽을 포함하며, 상기 게이트 측벽 스페이서는 상기 소스 인젝터 영역의 인접부로부터 상기 폴리실리콘 측벽의 인접부까지 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  7. 제6항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  8. 제7항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  9. 제3항에 있어서, 상기 소스 인젝터 영역은 상기 기판 표면까지 연장되고, 상기 게이트 절연층은 상기 기판 표면에서 상기 소스 인젝터 영역 위로 연장되며, 상기 게이트 측벽 스페이서 또한 상기 기판 표면에서 상기 소스 인젝터 영역위로 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  10. 제9항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  11. 제10항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  12. 제1항에 있어서, 상기 터브영역은 상기 기판내로 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 상기 전계효과 트랜지스터는, 상기 소스 및 드레인영역의 연장부 사이에서 상기 기판을 가로질러 연장되고 상기 제3깊이보다 작은 제4깊이로부터 상기 제1깊이보다 큰 제5깊이까지 상기 기판 내부로 연장되는 상기 제1전도형의 기저 누설전류 제어영역(51)을, 상기 기판내에 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  13. 제12항에 있어서, 상기 기판은 상대적으로 낮은 도핑농도로 상기 제1전도형으로 도핑되고, 상기 기저 누설전류 제어영역은 상대적으로 높은 도핑농도로 상기 제1전도형으로 도핑되는 것을 특징으로 하는 전계효과 트랜지스터.
  14. 제1항에 있어서, 상기 기판 표면에서 상기 터브 영역내에 상기 제1전도형의 기판 접촉부 영역을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  15. 제1항에 있어서, 상기 터브영역은 상기 기판내로 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 상기 소스 영역은 상기 기판내로 상기 기판 표면으로부터 제4예정 깊이만큼 연장되며; 상기 소스 인젝터 영역은 상기 기판내로 상기 제4예정 깊이와 상기 제3예정 깊이 사이인 제5예정 깊이만큼 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  16. 제1항에 있어서, 상기 터브 영역은 상기 기판내로 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고, 상기 소스 인젝터 영역도 또한 상기 기판내로 상기 제3예정 깊이만큼 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  17. 제1항에 있어서, 상기 터브 영역은 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고, 적어도 상기 제3예정 깊이는 상기 반도체 기판의 페르미 전위의 두배인 상기 전계효과 트랜지스터에 대한 드레시홀드 전압을 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  18. 제1항에 있어서, 상기 터브 영역은 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 적어도 상기 제3예정 깊이는, 상기 제2전도형의 캐리어들이 상기 터브 영역내에서 상기 소스 영역으로부터 상기 드레인 영역까지 흐르는 것을 허용하도록 선택되며, 상기 전계효과 트랜지스터의 드레시홀드 전압을 초과하는 전압을 상기 게이트 전극에 가할 때 상기 제3예정 깊이와 상기 기판 표면 사이인 제4예정 깊이로부터 상기 기판 표면쪽으로 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  19. 제1항에 있어서, 상기 터브영역은 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 적어도 상기 제3예정 깊이는 상기 제2전도형의 캐리어들이 상기 터브 영역내에 반전층을 형성하지 않으면서, 상기 소스 영역으로부터 상기 드레인영역까지 그리고 상기 기판 표면 아래에서 상기 터브 영역내를 흐르는 것을 허용하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  20. 제1항에 있어서, 상기 터브영역은 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 적어도 상기 제3예정 깊이는 상기 전계효과 트랜지스터의 드레시홀드 전압 미만으로부터 상기 드레시홀드 전압까지 상기 게이트전극을 바이어스할 때 제1게이트 커패시턴스를 생성하고, 그리고 상기 드레시홀드 전압 초과치로부터 상기 드레시홀드 전압까지 상기 게이트 전극을 바이어스할 때 제2게이트 커패시턴스를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  21. 제1항에 있어서, 전기적으로 상기 기판을 접촉시키기 위한 기판 접촉부(33)를 더 포함하며; 상기 터브영역은 상기 기판 표면으로부터 제3예정 깊이만큼 연장되고; 적어도 게이트 전극은 상기 제1전도형의 폴리실리콘층 및 상기 게이트 절연층의 반대쪽의 상기 폴리실리콘층상의 전도 전극을 포함하며; 적어도 상기 제3예정깊이는 상기 게이트 절연층에 인접한 상기 기판 표면에서, 상기 기판 접촉부 및 상기 기판간의 전압과, 상기 폴리실리콘층 및 상기 전도전극간의 전압의 합과 크기가 같고 부호가 반대인 전압을 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  22. 제1항에 있어서, 상기 게이트 절연층은 소정의 두께를 갖고, 상기 터브영역은 상기 기판 표면으로부터 제3소정의 깊이만큼 연장되며; 적어도 상기 제3예정 깊이는 상기 소정의 두께에 무관한 상기 전계효과 트랜지스터에 대한 드레시홀드 전압 및 상기 소정의 두께에 대하여 역으로 증가하는(반비례하는) 상기 전계효과 트랜지스터에 대한 전류를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  23. 제1전도형의 반도체 기판(21); 상기 기판의 표면에서 상기 기판내에 있는 제2전도형의 터브 영역(22); 상기 기판 표면에서 상기 터브 영역내에 있고 공간적으로 떨어져 있는 상기 제2전도형의 소스 및 드레인영역(23, 24); 상기 소스 영역에 인접하고 상기 드레인영역과 마주보는 상기 제2전도형의 소스 인젝터 영역(37a); 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고, 상기 기판 표면에서 상기 기판상에 있는 게이트 절연층(26); 및 상기 소스 및 드레인영역 그리고 상기 게이트 절연층 각각에 접촉하는 소스, 드레인 및 게이트 전극(31, 32, 28)으로 구성되며, 상기 터브영역은 상기 기판 표면으로부터 예정 깊이(Yf+Yo)만큼 연장되고, 적어도 상기 예정 깊이는 상기 제2전도형의 캐리어들이 상기 터브 영역내에서 상기 소스 영역으로부터 상기 드레인영역까지 흐르는 것을 허용하도록 선택되며, 전계효과 트랜지스터의 드레시홀드 전압을 초과하는 전압을 게이트 전극에 가할 때 상기 터브영역내에서 상기 소스영역으로부터 상기 드레인영역까지 흐르는 상기 제2전도형의 캐리어의 흐름이 상기 예정깊이 및 상기 기판표면 사이의 제2예정 깊이로부터 상기 기판 표면을 향하여 확장되는 것을 특징으로 하는 전계효과 트랜지스터.
  24. 제23항에 있어서, 상기 터브영역은 상대적으로 낮은 도핑 농도로 상기 제2전도형으로 도핑되고, 상기 소스 영역은 상대적으로 높은 도핑 농도로 상기 제2전도형으로 도핑되며, 상기 소스 인젝터 영역은 상기 터브 영역과 상기 소스 영역에서의 도핑 농도의 중간 정도의 도핑 농도로 상기 제2전도형으로 도핑되는 것을 특징으로 하는 전계효과 트랜지스터.
  25. 제23항에 있어서, 소스 인젝터 영역근처로부터 상기 게이트 전극 근처까지 연장되는, 상기 기판 표면상의 게이트 측벽 스페이서(41)를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  26. 제25항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  27. 제26항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지광기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  28. 제25항에 있어서, 상기 게이트 전극은, 상기 기판 표면의 반대쪽의 상기 게이트 절연층상에 제1전도형의 폴리실리콘 게이트 전극층을 포함하고, 상기 폴리실리 게이트 전극층은 폴리실리콘 측벽을 포함하며, 상기 게이트 측벽 스페이서는 상기 소스 인젝터 영역 근처로부터 상기 폴리실리콘 측벽 근처까지 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  29. 제28항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  30. 제29항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  31. 제25항에 있어서, 상기 소스 인젝터 영역은 상기 기판 표면까지 연장되고, 상기 게이트 절연층은 상기 기판 표면에서 상기 소스 인젝터 영역 위로 연장되며, 상기 게이트 측벽 스페이서 또한 상기 기판 표면에서 상기 소스 인젝터 영역위로 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  32. 제31항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  33. 제32항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  34. 제23항에 있어서, 상기 소스 및 드레인영역의 연장부 사이에서 상기 기판을 가로질러 연장되고, 상기 예정 깊이보다 더 작은 제2깊이로부터 상기 예정 깊이보다 더 큰 제3깊이까지 상기 기판 내부로 연장되는, 상기 제1전도형의 기저 누설 전류 제어영역(51)을 상기 기판내에 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  35. 제34항에 있어서, 상기 기판은 상대적으로 낮은 도핑농도로 상기 제1전도형으로 도핑되고, 상기 기저 누설전류 제어영역은 상대적으로 높은 도핑농도로 상기 제1전도형으로 도핑되는 것을 특징으로 하는 전계효과 트랜지스터.
  36. 제23항에 있어서, 상기 기판 표면에서 상기 터브 영역내에 상기 제1전도형의 기판 접촉부 영역(33)을 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  37. 제23항에 있어서, 상기 소스 영역은 상기 기판내로 상기 기판 표면으로부터 제2예정 깊이만큼 연장되며; 상기 소스 인젝터 영역은 상기 기판내로 상기 제2예정 깊이와 상기 예정 깊이 사이인 제3예정 깊이만큼 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  38. 제23항에 있어서, 상기 소스 인젝터 영역도 또한 상기 기판내로 상기 예정 깊이 만큼 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  39. 제23항에 있어서, 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고 상기 기판 표면에서 상기 터브 영역내에 있는 상기 제2전도형의 채널(36)을 더 포함하며; 여기서 상기 채널은 상기 기판 표면으로부터 제1예정 깊이(Yf)만큼 연장되고, 상기 터브 영역은 상기 채널로부터 제2예정 깊이(Yo)만큼 연장되며, 상기 제1 및 제2예정 깊이 중 적어도 하나는 상기 제1예정 깊이에서 상기 기판 표면에 수직한 영(제로)의 정전계를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  40. 제23항에 있어서, 적어도 상기 예정 깊이는 또한 상기 반도체기판의 페르미 전위의 두배인 상기 전계효과 트랜지스터에 대한 드레시홀드 전압을 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  41. 제23항에 있어서, 적어도 상기 예정 깊이는 또한, 상기 제2전도형의 캐리어로 하여금, 상기 터브 영역내에 반전층을 형성하지 않으면서, 상기 소스 영역으로부터 상기 드레인영역까지 그리고 상기 기판 표면 아래에서 상기 터브 영역내를 흐르는 것을 허용하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  42. 제23항에 있어서, 적어도 상기 예정 깊이는 또한, 상기 전계효과 트랜지스터의 드레시홀드 전압 미만으로부터 상기 드레시홀드 전압까지 상기 게이트 전극을 바이어스할 때 제1게이트 커패시턴스를 생성하고, 상기 드레시홀드 전압 초과치로부터 상기 드레시홀드 전압까지 상기 게이트 전극을 바이어스할 때 제2게이트 커패시턴스를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  43. 제23항에 있어서, 전기적으로 상기 기판을 접촉시키기 위한 기판 접촉부(33)를 더 포함하며; 상기 게이트 전극은 상기 제1전도형의 폴리실리콘층 및 상기 게이트 절연층의 반대쪽의 상기 폴리실리콘층상의 전도 전극을 포함하며; 적어도 상기 예정 깊이는 또한 상기 게이트 절연층에 인접한 상기 기판 표면에서 상기 기판 접촉부 및 상기 기판 간의 전압과, 상기 폴리실리콘층 및 상기 게이트 전극 간의 전압의 합과 크기가 같고 부호가 반대인 전압을 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  44. 제23항에 있어서, 상기 게이트 절연층은 소정의 두께를 갖고, 적어도 상기 예정 깊이는 또한 상기 소정의 두께에 무관한 상기 전계효과 트랜지스터에 대한 드레시홀드 전압 및 상기 소정의 두께에 대하여 역으로 증가하는(반비례하는) 상기 전계효과 트랜지스터에 대한 전류를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  45. 제1도핑 농도 Nsub로 도핑되고 유전율 es및 절대온도 T에서의 페르미 전위 øf를 가지는 제1전도형의 반도체 기판(21); 상기 기판의 표면에서 상기 기판내에 있고 Nsub의 α배인 제2도핑 농도 Ntub로 도핑되는 제2전도형의 터브 영역(22); 상기 기판 표면에서 상기 터브 영역내에 있고 공간적으로 떨어져 있는 상기 제2전도형의 소스 및 드레인영역(23, 24); 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고, 상기 기판 표면에서 상기 기판상에 있는 게이트 절연층; 및 상기 소스 및 드레인영역 그리고 상기 게이트 절연층 각각에 전기적으로 접촉하는 소스, 드레인 및 게이트 전극(31, 32, 28)으로 구성되며, 상기 터브 영역은 상기 기판 표면으로부터 예정 깊이만큼 상기 기판내로 연장되고, 상기 예정 깊이는보다는 크고,보다는 작으며, 여기서 q는 1.6×10-19쿨롱, Vt는 상기 전계효과 트랜지스터의 드레시홀드 전압 및 øs는 2øf+(KT/q)1nα이고, 그리고 K는 1.38×10-23J/。K인 것을 특징으로 하는 전계효과 트랜지스터.
  46. 제45항에 있어서, 상기 소스 영역에 인접하고 상기 드레인영역과 마주보는 상기 제2전도형의 소스 인젝터 영역(37a)을 더 포함하며; 상기 터브 영역은 상대적으로 낮은 도핑 농도로 상기 제2전도형으로 도핑되고, 상기 소스영역은 상대적으로 높은 도핑 농도로 상기 제2전도형으로 도핑되며, 상기 소스 인젝터 영역은 상기 터브 영역과 상기 소스 영역에서의 도핑 농도의 중간 정도의 도핑 농도로 상기 제2전도형으로 도핑되는 것을 특징으로 하는 전계효과 트랜지스터.
  47. 제46항에 있어서, 상기 소스 인젝터 영역근처로부터 상기 게이트 전극 근처까지 연장되는, 상기 기판 표면상의 게이트 측벽 스페이서(41)를 더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  48. 제47항에 있어서, 상기 게이트 측벽 스페이서는 상기 게이트 절연층의 유전율 보다 더 큰 유전율을 가지는 절연체를 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  49. 제48항에 있어서, 상기 게이트 절연층은 이산화규소로 이루어지고 상기 게이트 측벽 스페이서는 질화규소로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터.
  50. 제47항에 있어서, 상기 게이트 전극은 상기 기판 표면의 반대쪽의 상기 게이트 절연층상에 제1전도형의 폴리실리콘 게이트 전극층을 포함하고, 상기 폴리실리콘 게이트 전극층은 폴리실리콘 측벽을 포함하며, 상기 게이트 측벽 스페이서는 상기 소스 인젝터 영역 근처로부터 상기 폴리실리콘 측벽 근처까지 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  51. 제47항에 있어서, 상기 소스 인젝터 영역은 상기 기판 표면까지 연장되고, 상기 게이트 절연층은 상기 기판 표면에서 상기 소스 인젝터 영역 위로 연장되며, 상기 게이트 측벽 스페이서 또한 상기 기판 표면에서 상기 소스 인젝터 영역위로 연장되는 것을 특징으로 하는 전계효과 트랜지스터.
  52. 제45항에 있어서, 상기 소스 및 드레인영역의 연장부 사이에서 상기 기판을 가로 질러 연장되고, 상기 기판 표면으로부터의 상기 예정 깊이보다 더 작은 상기 기판 표면으로부터의 제2예정깊이로부터, 상기 기판 표면으로부터의 상기 예정깊이보다 더 큰 상기 기판표면으로부터의 제3예정깊이까지 상기 기판내로 연장되는, 상기 제1전도형의 기저 누설전류 제어영역(51)을 상기 기판내에더 포함하는 것을 특징으로 하는 전계효과 트랜지스터.
  53. 제45항에 있어서, 상기 공간적으로 떨어져 있는 소스 및 드레인영역 사이에 있고, 상기 기판표면에서 상기 터브영역내에 있는 상기 제2전도형의 채널(36)을 더 포함하며; 여기서 상기 채널은 상기 기판표면으로부터 제2예정깊이만큼 연장되고, 상기 터브영역은 상기 채널로부터 제3예정깊이만큼 연장되며, 상기 제2 및 제3예정깊이 중 적어도 하나는 상기 제2예정깊이에서 상기 기판 표면에 수직하는 영(제로)의 정전계를 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
  54. 제45항에 있어서, 적어도 상기 예정 깊이는 또한 상기 반도체 기판의 페르미 전위의 두배인 상기 전계효과 트랜지스터에 대한 드레시홀드 전압을 생성하도록 선택되는 것을 특징으로 하는 전계효과 트랜지스터.
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