JP3271982B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP3271982B2 JP3271982B2 JP51924494A JP51924494A JP3271982B2 JP 3271982 B2 JP3271982 B2 JP 3271982B2 JP 51924494 A JP51924494 A JP 51924494A JP 51924494 A JP51924494 A JP 51924494A JP 3271982 B2 JP3271982 B2 JP 3271982B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- fermi
- region
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 140
- 238000002513 implantation Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000005686 electrostatic field Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 description 86
- 239000010410 layer Substances 0.000 description 70
- 238000009792 diffusion process Methods 0.000 description 65
- 125000006850 spacer group Chemical group 0.000 description 49
- 239000012212 insulator Substances 0.000 description 40
- 238000002347 injection Methods 0.000 description 37
- 239000007924 injection Substances 0.000 description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 31
- 229920005591 polysilicon Polymers 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 239000007943 implant Substances 0.000 description 22
- 230000000694 effects Effects 0.000 description 21
- 238000013461 design Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 18
- 230000002829 reductive effect Effects 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 239000000969 carrier Substances 0.000 description 15
- 239000002585 base Substances 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 230000014509 gene expression Effects 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000005591 charge neutralization Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- PIRWNASAJNPKHT-SHZATDIYSA-N pamp Chemical compound C([C@@H](C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)N[C@@H](CC(N)=O)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)N[C@@H](C)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CO)C(=O)N[C@@H](CCCNC(N)=N)C(N)=O)NC(=O)[C@H](CCC(O)=O)NC(=O)[C@H](CO)NC(=O)[C@H](C)NC(=O)[C@@H](NC(=O)[C@H](CC(O)=O)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](C)N)C(C)C)C1=CC=CC=C1 PIRWNASAJNPKHT-SHZATDIYSA-N 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 241001059810 Cantharellula umbonata Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 239000003637 basic solution Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical group 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は電界効果トランジスタ、特に高電流を発生し
得るとともに漏洩電流の低い集積回路電界効果トランジ
スタに関するものである。
得るとともに漏洩電流の低い集積回路電界効果トランジ
スタに関するものである。
発明の背景 電界効果トランジスタ（FET）は、論理装置、メモリ
装置およびマイクロプロセッサのような大規模集積回路
（VLSI）および超大規模集積回路（ULSI）の用途の主能
動装置である。その理由は集積回路FETが本来高インピ
ーダンス、高密度、低電力装置であるからである。従っ
てFETの動作速度および集積化密度を改善し、その消費
電力を少なくすることに多くのリサーチおよび開発がな
されている。
装置およびマイクロプロセッサのような大規模集積回路
（VLSI）および超大規模集積回路（ULSI）の用途の主能
動装置である。その理由は集積回路FETが本来高インピ
ーダンス、高密度、低電力装置であるからである。従っ
てFETの動作速度および集積化密度を改善し、その消費
電力を少なくすることに多くのリサーチおよび開発がな
されている。
高速、高性能電界効果トランジスタはAlbert W.Vinal
による米国特許第4,984,043および4,990,974号に双方と
も“フェルミ閾値電界効果トランジスタ”の題名で開示
されている。これら米国特許には装置の閾値電圧を半導
体材料のフェルミ電位の２倍に設定することにより反転
を必要とすることなくエンハンスモードで作動する金属
酸化物半導体電界効果トランジスタ（MOSFET）が記載さ
れている。当業者にとって既知のように、フェルミ電位
は、半導体材料のエネルギー状態が電子の占める1/2の
確率を有する状態として規定されている。上述した米国
特許に記載されているように、閾値電圧がフェルミ電位
の２倍に設定されている場合には、酸化物の厚さ、チャ
ネルの長さ、ドレイン電圧および基板ドーピングへの閾
値電圧の依存性は充分に排除される。さらに、閾値電圧
をフェルミ電位の２倍に設定する場合には酸化物および
チャネル間の基板表面の垂直方向の電界は最小となり、
実際にはほぼ零となる。これがため、チャネルのキャリ
ア移動度は最大となり、ホット電子効果が著しく減少さ
れた高速装置を得ることができる。従って装置の性能は
装置の寸法に殆ど関係ない。
による米国特許第4,984,043および4,990,974号に双方と
も“フェルミ閾値電界効果トランジスタ”の題名で開示
されている。これら米国特許には装置の閾値電圧を半導
体材料のフェルミ電位の２倍に設定することにより反転
を必要とすることなくエンハンスモードで作動する金属
酸化物半導体電界効果トランジスタ（MOSFET）が記載さ
れている。当業者にとって既知のように、フェルミ電位
は、半導体材料のエネルギー状態が電子の占める1/2の
確率を有する状態として規定されている。上述した米国
特許に記載されているように、閾値電圧がフェルミ電位
の２倍に設定されている場合には、酸化物の厚さ、チャ
ネルの長さ、ドレイン電圧および基板ドーピングへの閾
値電圧の依存性は充分に排除される。さらに、閾値電圧
をフェルミ電位の２倍に設定する場合には酸化物および
チャネル間の基板表面の垂直方向の電界は最小となり、
実際にはほぼ零となる。これがため、チャネルのキャリ
ア移動度は最大となり、ホット電子効果が著しく減少さ
れた高速装置を得ることができる。従って装置の性能は
装置の寸法に殆ど関係ない。
既知のFET装置と比較し、フェルミ閾値FETの著しい改
善にもかかわらず、フェルミFET装置の容量を小さくす
る必要があった。従って、双方とも“減少ゲートおよび
拡散容量を有するフェルミ閾値電界効果トランジスタ”
の題名で開示されているAlbert W.Vinalによる米国特許
出願第07/826,939号（米国特許第5,194,923号）および
第07/977,698号には、キャリア導通を支持するために、
半導体装置の表面に反転層を形成する必要なくゲートの
下側の基板の所定深さの箇所のチャネル内に導電キャリ
アを流すようにしたフェルミFET装置が記載されてい
る。従って、チャネル電荷の平均深さはゲート容量の一
部分として基板の誘電率を含める必要がある。これがた
め、ゲート容量が著しく減少する。
善にもかかわらず、フェルミFET装置の容量を小さくす
る必要があった。従って、双方とも“減少ゲートおよび
拡散容量を有するフェルミ閾値電界効果トランジスタ”
の題名で開示されているAlbert W.Vinalによる米国特許
出願第07/826,939号（米国特許第5,194,923号）および
第07/977,698号には、キャリア導通を支持するために、
半導体装置の表面に反転層を形成する必要なくゲートの
下側の基板の所定深さの箇所のチャネル内に導電キャリ
アを流すようにしたフェルミFET装置が記載されてい
る。従って、チャネル電荷の平均深さはゲート容量の一
部分として基板の誘電率を含める必要がある。これがた
め、ゲート容量が著しく減少する。
上述した特許および特許出願に記載されているよう
に、低容量のフェルミFETは、基板の導電型とは反対の
導電型、且つドレインおよびソースと同一の導電型を有
する所定深さのフェルミタブ領域を用いて好適に実現す
ることができる。このフェルミタブは基板表面から下方
に所定深さだけ延在するとともにソースおよびドレイン
拡散領域をフェルミタブのタブ境界内に形成する。この
フェルミタブは、ソース、ドレイン、チャネルおよびフ
ェルミタブの全部が同一導電型でドープされるがそのド
ーピング濃度がそれぞれ相違するユニジャンクショント
ランジスタを形成する。これがため低容量のフェルミFE
Tを提供することができる。フェルミタブを含む低容量
のフェルミFETを本発明では“低容量フェルミFET"また
は“タブFET"と称する。
に、低容量のフェルミFETは、基板の導電型とは反対の
導電型、且つドレインおよびソースと同一の導電型を有
する所定深さのフェルミタブ領域を用いて好適に実現す
ることができる。このフェルミタブは基板表面から下方
に所定深さだけ延在するとともにソースおよびドレイン
拡散領域をフェルミタブのタブ境界内に形成する。この
フェルミタブは、ソース、ドレイン、チャネルおよびフ
ェルミタブの全部が同一導電型でドープされるがそのド
ーピング濃度がそれぞれ相違するユニジャンクショント
ランジスタを形成する。これがため低容量のフェルミFE
Tを提供することができる。フェルミタブを含む低容量
のフェルミFETを本発明では“低容量フェルミFET"また
は“タブFET"と称する。
既知のFET装置と比較しフェルミFETおよび低容量フェ
ルミFETは著しく改善されているにもかかわらず、フェ
ルミFET装置により生ずる単位チャネル幅当たりの飽和
電流を増大させる必要がある。フェルミFET装置の電流
が高くなればなるほど、論理装置、メモリ装置、マイク
ロプロセッサその他集積回路装置の集積密度を高くし、
および／または動作速度を一層高くすることもできる。
しかし、飽和電流は高漏洩電流を犠牲にしてまで得る必
要はない。漏洩電流が高くなると装置の無駄な電力消費
が著しく増大する。最後に、ポータブルコンピュータお
よびラップトップコンピュータが普及されるにつれて、
作動に悪影響を与えることなく、フェルミFETトランジ
スタの閾値電圧を低くする必要がある。閾値電圧の低い
装置は、ポータブル装置その他エネルギー消費装置に多
く用いられる3Vまたはそれよりも低い供給電力で良好に
作動し得るようになる。
ルミFETは著しく改善されているにもかかわらず、フェ
ルミFET装置により生ずる単位チャネル幅当たりの飽和
電流を増大させる必要がある。フェルミFET装置の電流
が高くなればなるほど、論理装置、メモリ装置、マイク
ロプロセッサその他集積回路装置の集積密度を高くし、
および／または動作速度を一層高くすることもできる。
しかし、飽和電流は高漏洩電流を犠牲にしてまで得る必
要はない。漏洩電流が高くなると装置の無駄な電力消費
が著しく増大する。最後に、ポータブルコンピュータお
よびラップトップコンピュータが普及されるにつれて、
作動に悪影響を与えることなく、フェルミFETトランジ
スタの閾値電圧を低くする必要がある。閾値電圧の低い
装置は、ポータブル装置その他エネルギー消費装置に多
く用いられる3Vまたはそれよりも低い供給電力で良好に
作動し得るようになる。
発明の概要 本発明の目的は改良されたフェルミ閾値電界効果トラ
ンジスタ（フェルミFET）を提供せんとするにある。
ンジスタ（フェルミFET）を提供せんとするにある。
本発明の他の目的は単位チャネル幅当たり極めて高い
電流を生ぜしめ得るフェルミFETを提供せんとするにあ
る。
電流を生ぜしめ得るフェルミFETを提供せんとするにあ
る。
本発明のさらに他の目的は漏洩電流が極めて低く単位
チャネル幅当たり極めて高い電流を生ぜしめ得るフェル
ミFETを提供せんとするにある。
チャネル幅当たり極めて高い電流を生ぜしめ得るフェル
ミFETを提供せんとするにある。
本発明によればソースおよびドレイン領域をドープ
し、チャネルに対向する所定濃度の第２導電型を充分高
くしてフェルミFETの飽和電流を最大とする。ソース／
ドレインチャネル界面の蓄積された自由電荷がフェルミ
FETの飽和電流の量を制御することは明らかである。従
って本発明によればチャネルと対向するソースおよびド
レインの所定最小ドーピング濃度を提供し、電界効果ト
ランジスタの飽和電流を最大とする。この所定濃度を越
えてドーピングを行っても電界効果トランジスタの飽和
電流を著し増大しない。飽和電流を最小とするソースお
よび／またはドレインの所定濃度Ndominは次式で表わさ
れる。
し、チャネルに対向する所定濃度の第２導電型を充分高
くしてフェルミFETの飽和電流を最大とする。ソース／
ドレインチャネル界面の蓄積された自由電荷がフェルミ
FETの飽和電流の量を制御することは明らかである。従
って本発明によればチャネルと対向するソースおよびド
レインの所定最小ドーピング濃度を提供し、電界効果ト
ランジスタの飽和電流を最大とする。この所定濃度を越
えてドーピングを行っても電界効果トランジスタの飽和
電流を著し増大しない。飽和電流を最小とするソースお
よび／またはドレインの所定濃度Ndominは次式で表わさ
れる。
ここにeSは基板の誘電率 φＸはソース／ドレイン拡散ドーピングおよびチャネ
ルドーピング間の平坦な帯域電圧 ｑは1.6×10-19クーロン eiはゲート絶縁体の誘電率 L0はチャネル長さ Vgmaxは最大ゲート電圧 Vtは閾値電圧 Yfはソースおよびドレイン領域に隣接するフェルミチ
ャネルの深さ Toxは絶縁体の厚さ δはチャネル内の過剰キャリアの流れ深さである。
ルドーピング間の平坦な帯域電圧 ｑは1.6×10-19クーロン eiはゲート絶縁体の誘電率 L0はチャネル長さ Vgmaxは最大ゲート電圧 Vtは閾値電圧 Yfはソースおよびドレイン領域に隣接するフェルミチ
ャネルの深さ Toxは絶縁体の厚さ δはチャネル内の過剰キャリアの流れ深さである。
ソースドーピング傾斜領域および好適にはドレインド
ーピング傾斜領域もソース領域およびチャネル間並びに
ドレイン領域およびチャネル間にそれぞれ設ける。これ
らドーピング傾斜領域はソース／ドレイン領域に隣接す
るソース／ドレインドーピング濃度からチャネルに隣接
するチャネルドーピング濃度に減少するドーピング傾度
でドープする。これらソース／ドレインドーピング傾度
領域によってそれぞれソースおよびドレイン領域を囲む
のが好適である。
ーピング傾斜領域もソース領域およびチャネル間並びに
ドレイン領域およびチャネル間にそれぞれ設ける。これ
らドーピング傾斜領域はソース／ドレイン領域に隣接す
るソース／ドレインドーピング濃度からチャネルに隣接
するチャネルドーピング濃度に減少するドーピング傾度
でドープする。これらソース／ドレインドーピング傾度
領域によってそれぞれソースおよびドレイン領域を囲む
のが好適である。
上述した高飽和電流を保持するためにはソースおよび
ドレインドーピング傾度領域の厚さを少なくとも300Å
とする必要があることを確かめた。また、上述した高飽
和電流を保持するためにはゲート絶縁層およびゲート電
極をソース／ドレインドーピング傾度領域を越えて延在
させるのが好適である。最後に、基板ドーピング濃度を
タブドーピング濃度の好適には少なくとも４倍として基
板ドーピング濃度を最小にしてフェルミチャネルに直角
な電界を零とするためにタブ深さおよびドーピングに必
要な規準に悪影響を与えないようにする。
ドレインドーピング傾度領域の厚さを少なくとも300Å
とする必要があることを確かめた。また、上述した高飽
和電流を保持するためにはゲート絶縁層およびゲート電
極をソース／ドレインドーピング傾度領域を越えて延在
させるのが好適である。最後に、基板ドーピング濃度を
タブドーピング濃度の好適には少なくとも４倍として基
板ドーピング濃度を最小にしてフェルミチャネルに直角
な電界を零とするためにタブ深さおよびドーピングに必
要な規準に悪影響を与えないようにする。
本発明フェルミFETによればその漏洩電流を著しく増
大することなく飽和電流を高くすることができる。例え
ば、ゲート絶縁体の厚さが120Å以下でチャネル長さが
ほぼ１μｍ以下のフェルミFETによって、０乃至5Vの供
給電力を用い且つ漏洩電流が10pAmp/μｍ以下で、少な
くとも4amp/cmのＰチャネル飽和電流および少なくとも7
amp/cmのＮチャネル飽和電流を提供することができる。
この性能は、基板表面に直角なチャネルに充分な静電界
を発生する表面チャネル型または埋設チャネル型の従来
のMOSFETによっては達成することはできない。
大することなく飽和電流を高くすることができる。例え
ば、ゲート絶縁体の厚さが120Å以下でチャネル長さが
ほぼ１μｍ以下のフェルミFETによって、０乃至5Vの供
給電力を用い且つ漏洩電流が10pAmp/μｍ以下で、少な
くとも4amp/cmのＰチャネル飽和電流および少なくとも7
amp/cmのＮチャネル飽和電流を提供することができる。
この性能は、基板表面に直角なチャネルに充分な静電界
を発生する表面チャネル型または埋設チャネル型の従来
のMOSFETによっては達成することはできない。
さらに本発明によれば、フェルミFETの閾値電圧を、
所定のチャネル深さを好適にはほぼ600Åに保持すると
ともにチャネルのドーピング濃度を増大して閾値電圧を
フェルミ電位の1/2以下にすることにより、基板に直角
なチャネルの静電界を零に保持しながら基板のフェルミ
電位の２倍以下にすることができる。チャネルドーピン
グを少なくとも次式に従って所望の閾値電圧を得ること
ができる。
所定のチャネル深さを好適にはほぼ600Åに保持すると
ともにチャネルのドーピング濃度を増大して閾値電圧を
フェルミ電位の1/2以下にすることにより、基板に直角
なチャネルの静電界を零に保持しながら基板のフェルミ
電位の２倍以下にすることができる。チャネルドーピン
グを少なくとも次式に従って所望の閾値電圧を得ること
ができる。
ここに△VTは基板のフェルミ電位の２倍からの閾値電圧
の変化 ｑは1.6×10-19クーロン Toxは酸化物絶縁体の厚さ Nchはチャネルの不純物濃度 Yfはソースおよびドレイン領域に隣接するフェルミチ
ャネルの深さ esは基板の誘電率 eiはゲート絶縁体の誘電率である。
の変化 ｑは1.6×10-19クーロン Toxは酸化物絶縁体の厚さ Nchはチャネルの不純物濃度 Yfはソースおよびドレイン領域に隣接するフェルミチ
ャネルの深さ esは基板の誘電率 eiはゲート絶縁体の誘電率である。
このチャネル濃度はほぼ５×1016以下に保持してキャ
リア易動度が低下するのを防止し、これにより飽和電流
を減少させるようにする。
リア易動度が低下するのを防止し、これにより飽和電流
を減少させるようにする。
本発明の上述した例によれば、フェルミFETを得るた
めに独立して制御される飽和電流および閾値電圧と組合
せて用いることができる。特に、好適には600Åの所定
チャネル深さに対してソース／ドレインドーピング濃度
を変化させて装置の最大飽和電流を独立して制御するこ
とができるとともにチャネルドーピング濃度を変化させ
て装置の閾値電圧を独立して制御することもできる。こ
れがためフェルミFETの飽和電流および閾値電圧を独立
して制御することができる。
めに独立して制御される飽和電流および閾値電圧と組合
せて用いることができる。特に、好適には600Åの所定
チャネル深さに対してソース／ドレインドーピング濃度
を変化させて装置の最大飽和電流を独立して制御するこ
とができるとともにチャネルドーピング濃度を変化させ
て装置の閾値電圧を独立して制御することもできる。こ
れがためフェルミFETの飽和電流および閾値電圧を独立
して制御することができる。
上述したように、本発明高電流フェルミFETによれ
ば、チャネル長さが１μｍ以下、ゲート絶縁層の厚さが
ほぼ120Åでチャネル幅が10pamp/μｍ以下の漏洩電流の
場合に、少なくともチャネル幅（Ｐチャネル）の4amp/c
mおよびチャネル幅（Ｎチャネル）の7amp/cmのドレイン
飽和電流を発生させることができる。これらの値はチャ
ネルキャリアの流れる方向に直角に電界が配向された従
来のMOSFETでは達成することができない。フェルミFET
と従来のMOSFETとを詳細に比較した所から明らかなよう
に、飽和速度はキャリアの流れる方向において基板に平
行な電界および基板に直角でキャリアの流れる方向に直
角な電界によって生ずるベクトル量である。フェルミFE
Tによって垂直方向（直角方向）成分を除去するため、
飽和電流は従来のMOSFETに比較して最大となる。従来の
MOSFETでは漏洩電流を許容し得ない程度に高くすること
なく飽和電流を増大させることはできない。このフェル
ミFETによって飽和電流が高く、漏洩電流が許容し得る
程度に低いフェルミFETトランジスタを得ることができ
る。
ば、チャネル長さが１μｍ以下、ゲート絶縁層の厚さが
ほぼ120Åでチャネル幅が10pamp/μｍ以下の漏洩電流の
場合に、少なくともチャネル幅（Ｐチャネル）の4amp/c
mおよびチャネル幅（Ｎチャネル）の7amp/cmのドレイン
飽和電流を発生させることができる。これらの値はチャ
ネルキャリアの流れる方向に直角に電界が配向された従
来のMOSFETでは達成することができない。フェルミFET
と従来のMOSFETとを詳細に比較した所から明らかなよう
に、飽和速度はキャリアの流れる方向において基板に平
行な電界および基板に直角でキャリアの流れる方向に直
角な電界によって生ずるベクトル量である。フェルミFE
Tによって垂直方向（直角方向）成分を除去するため、
飽和電流は従来のMOSFETに比較して最大となる。従来の
MOSFETでは漏洩電流を許容し得ない程度に高くすること
なく飽和電流を増大させることはできない。このフェル
ミFETによって飽和電流が高く、漏洩電流が許容し得る
程度に低いフェルミFETトランジスタを得ることができ
る。
さらに本発明によれば、フェルミFETはソース領域に
隣接し、且つドレイン領域と対向するフェルミ−タブ領
域およびソース領域と同一導電型のインジェクタ領域を
具える。このインジェクタ領域はフェルミ−タブ領域の
比較的低いドーピング濃度およびソース領域の比較的高
いドーピング濃度の中間のドーピングレベルでドーピン
グを行うのが好適である。このインジェクタ領域によっ
てチャネル内に注入されたキャリアの深さを制御すると
ともにゲートの下側の所定深さの箇所でチャネル内にキ
ャリアを注入することができる。
隣接し、且つドレイン領域と対向するフェルミ−タブ領
域およびソース領域と同一導電型のインジェクタ領域を
具える。このインジェクタ領域はフェルミ−タブ領域の
比較的低いドーピング濃度およびソース領域の比較的高
いドーピング濃度の中間のドーピングレベルでドーピン
グを行うのが好適である。このインジェクタ領域によっ
てチャネル内に注入されたキャリアの深さを制御すると
ともにゲートの下側の所定深さの箇所でチャネル内にキ
ャリアを注入することができる。
ソースインジェクタ領域はソース領域を囲むソースイ
ンジェクタタブ領域とするのが好適である。換言すれ
ば、ソースインジェクタタブ領域はフェルミ−タブ領域
内に形成するとともにソース領域をソースインジェクタ
タブ領域内に形成するのが好適である。同様にドレイン
インジェクタタブ領域もフェルミ−タブ領域内に形成す
るとともにドレイン領域をドレインインジェクタタブ領
域内に形成するのが好適である。また、ソース領域およ
びドレイン領域を基板内にそれぞれソースインジェクタ
タブ領域およびドレインインジェクタタブ領域よりも深
く延在させることができる。これらソースインジェクタ
タブ領域およびドレインインジェクタタブ領域はソース
領域、ドレイン領域およびフェルミ−タブ領域と同一導
電型とするとともにフェルミ−タブ領域、ソース領域お
よびドレイン領域の濃度の中間の濃度でドープするのが
好適である。
ンジェクタタブ領域とするのが好適である。換言すれ
ば、ソースインジェクタタブ領域はフェルミ−タブ領域
内に形成するとともにソース領域をソースインジェクタ
タブ領域内に形成するのが好適である。同様にドレイン
インジェクタタブ領域もフェルミ−タブ領域内に形成す
るとともにドレイン領域をドレインインジェクタタブ領
域内に形成するのが好適である。また、ソース領域およ
びドレイン領域を基板内にそれぞれソースインジェクタ
タブ領域およびドレインインジェクタタブ領域よりも深
く延在させることができる。これらソースインジェクタ
タブ領域およびドレインインジェクタタブ領域はソース
領域、ドレイン領域およびフェルミ−タブ領域と同一導
電型とするとともにフェルミ−タブ領域、ソース領域お
よびドレイン領域の濃度の中間の濃度でドープするのが
好適である。
さらに本発明によれば、フェルミFETのソースインジ
ェクタ領域に隣接する箇所からゲート電極に隣接する箇
所まで延在するゲートサイドウォールスペーサを設ける
ことによってピンチ−オフ電圧を低くするとともに飽和
電流を増大させることができる。このゲートサイドウォ
ールスペーサはゲート絶縁層の誘電率よりも大きな誘電
率を有する絶縁体を具えるのが好適である。例えば、ゲ
ート絶縁体を二酸化シリコンとした代表的な電界効果ト
ランジスタでは、ゲートスペーサを窒化シリコンとする
のが好適である。また、このゲートサイドウォールスペ
ーサはドレインインジェクタ領域に隣接する箇所からゲ
ート電極に隣接する部分まで延在させるのが好適であ
る。代表的にはこのゲートサイドウォールスペーサによ
ってそのサイドウォールでゲート電極を囲むようにす
る。
ェクタ領域に隣接する箇所からゲート電極に隣接する箇
所まで延在するゲートサイドウォールスペーサを設ける
ことによってピンチ−オフ電圧を低くするとともに飽和
電流を増大させることができる。このゲートサイドウォ
ールスペーサはゲート絶縁層の誘電率よりも大きな誘電
率を有する絶縁体を具えるのが好適である。例えば、ゲ
ート絶縁体を二酸化シリコンとした代表的な電界効果ト
ランジスタでは、ゲートスペーサを窒化シリコンとする
のが好適である。また、このゲートサイドウォールスペ
ーサはドレインインジェクタ領域に隣接する箇所からゲ
ート電極に隣接する部分まで延在させるのが好適であ
る。代表的にはこのゲートサイドウォールスペーサによ
ってそのサイドウォールでゲート電極を囲むようにす
る。
フェルミFETのゲート電極にはゲート絶縁層上に形成
した多結晶シリコン（ポリシリコン）層およびこのポリ
シリコン層上の金属のような導電層を設けるのが好適で
ある。ポリシリコン層はフェルミFETのソース領域、ド
レイン領域およびタブ領域とは異なる導電型とするのが
好適である。ゲートサイドウォールスペーサはポリシリ
コン層のサイドウォールからソースおよびドレインイン
ジェクタタブ領域上に延在させるようにする。このゲー
トサイドウォールスペーサによって装置のピンチ−オフ
電圧を低くするとともに装置の飽和電流を増大させるよ
うにする。
した多結晶シリコン（ポリシリコン）層およびこのポリ
シリコン層上の金属のような導電層を設けるのが好適で
ある。ポリシリコン層はフェルミFETのソース領域、ド
レイン領域およびタブ領域とは異なる導電型とするのが
好適である。ゲートサイドウォールスペーサはポリシリ
コン層のサイドウォールからソースおよびドレインイン
ジェクタタブ領域上に延在させるようにする。このゲー
トサイドウォールスペーサによって装置のピンチ−オフ
電圧を低くするとともに装置の飽和電流を増大させるよ
うにする。
これらソースおよびドレインインジェクタ領域をタブ
−FET構体に用いて高電流フェルミFET装置を形成する。
これらソースおよびドレインインジェクタ領域はゲート
サイドウォールスペーサと組合せて用いてピンチ−オフ
電圧の低い高電流装置を形成する。
−FET構体に用いて高電流フェルミFET装置を形成する。
これらソースおよびドレインインジェクタ領域はゲート
サイドウォールスペーサと組合せて用いてピンチ−オフ
電圧の低い高電流装置を形成する。
短チャネルFET、例えばほぼ0.5μｍのチャネル長さを
有するFETを製造する場合には、ソース空乏領域で終了
するドレイン電界のために基底漏洩電流が増大してドレ
イン誘起注入が生じる。本発明の他の例によれば、ソー
スおよびドレインインジェクタ領域をフェルミ−タブ領
域の深さまで延在させることによって基底漏洩電流を低
減させるようにする。或は又、基板と同一導電型の基底
漏洩電流制御領域を設けるようにすることができる。
有するFETを製造する場合には、ソース空乏領域で終了
するドレイン電界のために基底漏洩電流が増大してドレ
イン誘起注入が生じる。本発明の他の例によれば、ソー
スおよびドレインインジェクタ領域をフェルミ−タブ領
域の深さまで延在させることによって基底漏洩電流を低
減させるようにする。或は又、基板と同一導電型の基底
漏洩電流制御領域を設けるようにすることができる。
この基底漏洩電流制御領域は基板に対し高濃度でドー
プするとともにソースおよびドレイン領域の対向端部の
延長部から基板を横切って延在させ且つフェルミ−タブ
／基板注入部の両側まで延在させる。これがためピンチ
−オフ電圧が低く、漏洩電流が低い高電流、短チャネル
装置を得ることができる。
プするとともにソースおよびドレイン領域の対向端部の
延長部から基板を横切って延在させ且つフェルミ−タブ
／基板注入部の両側まで延在させる。これがためピンチ
−オフ電圧が低く、漏洩電流が低い高電流、短チャネル
装置を得ることができる。
ほぼ0.5μｍより長いチャネル長さのタブ−FETに基底
漏洩電流領域または延長インジェクタ領域を用いること
も容易である。さらに、インジェクタ領域を含まないタ
ブ−FETに基底漏洩電流制御領域を用いることもでき
る。
漏洩電流領域または延長インジェクタ領域を用いること
も容易である。さらに、インジェクタ領域を含まないタ
ブ−FETに基底漏洩電流制御領域を用いることもでき
る。
さらに、フェルミ−タブ深さは最大タブ深さおよび最
小タブ深さ間に規定するのが好適である。特に、フェル
ミ−タブ深さを充分深くして電界効果トランジスタの閾
値電圧で基板−タブ接合によりフェルミ−タブ領域を完
全に空乏化することができるが、この深さを充分に浅く
してフェルミFETの閾値以下の電圧においてソース領域
とドレイン領域との間に閉成反転注入障壁を形成するこ
ともできる。これがため、高飽和電流および低漏洩電流
を同時に得ることができる。
小タブ深さ間に規定するのが好適である。特に、フェル
ミ−タブ深さを充分深くして電界効果トランジスタの閾
値電圧で基板−タブ接合によりフェルミ−タブ領域を完
全に空乏化することができるが、この深さを充分に浅く
してフェルミFETの閾値以下の電圧においてソース領域
とドレイン領域との間に閉成反転注入障壁を形成するこ
ともできる。これがため、高飽和電流および低漏洩電流
を同時に得ることができる。
特に、本発明電界効果トランジスタは第１のドーピン
グ濃度Nsubでドープされるとともに温度Ｔ゜ケルビンで
誘電率esおよびフェルミ−電位efを有する第１導電型の
半導体基板を具える。第２導電型のフェルミ−タブ領域
は基板の表面に形成するとともに濃度Nsubのα倍の第２
ドーピング濃度Ntubでドープする。第２導電型の互いに
離間されたソースおよびドレイン領域は基板表面のフェ
ルミ−タブ領域に形成する。基板の表面の互いに離間さ
れたソースおよびドレイン領域間にゲート絶縁層を形成
する。ソース領域、ドレイン領域並びにゲート絶縁層に
はソースおよびドレインおよびゲート電極をそれぞれ電
気的に接触させるようにする。
グ濃度Nsubでドープされるとともに温度Ｔ゜ケルビンで
誘電率esおよびフェルミ−電位efを有する第１導電型の
半導体基板を具える。第２導電型のフェルミ−タブ領域
は基板の表面に形成するとともに濃度Nsubのα倍の第２
ドーピング濃度Ntubでドープする。第２導電型の互いに
離間されたソースおよびドレイン領域は基板表面のフェ
ルミ−タブ領域に形成する。基板の表面の互いに離間さ
れたソースおよびドレイン領域間にゲート絶縁層を形成
する。ソース領域、ドレイン領域並びにゲート絶縁層に
はソースおよびドレインおよびゲート電極をそれぞれ電
気的に接触させるようにする。
本発明によれば、フェルミ−タブ領域を基板内にその
表面から所定深さの箇所まで延長させ、この際所定深さ
を（2esφsNsub/qNtub（Ntub＋Nsub））1/2よりも深
く、且つ（2esVt/qNtub）1/2よりも浅くし、ここにｑは
1.6×10-19クーロン、VtはフェルミFETの閾値電圧、φ
ｓは２φｆ＋（KT/q）1nα、およびＫは1.38×10-23ジ
ュール／゜ケルビンである。斯様にフェルミ−タブをこ
の最小深さおよび最大深さ間に規定することにより、高
飽和電流、低漏洩電流フェルミFETを得ることができ
る。
表面から所定深さの箇所まで延長させ、この際所定深さ
を（2esφsNsub/qNtub（Ntub＋Nsub））1/2よりも深
く、且つ（2esVt/qNtub）1/2よりも浅くし、ここにｑは
1.6×10-19クーロン、VtはフェルミFETの閾値電圧、φ
ｓは２φｆ＋（KT/q）1nα、およびＫは1.38×10-23ジ
ュール／゜ケルビンである。斯様にフェルミ−タブをこ
の最小深さおよび最大深さ間に規定することにより、高
飽和電流、低漏洩電流フェルミFETを得ることができ
る。
発明を実施するための最良の形態 発明の好適な実施例を示す添付図面につき本発明を以
下に詳細に説明する。しかし、本発明は以下に示す実施
例に限定されるものではなく、要旨を変更しない範囲内
で種々の変形や変更が可能である。さらに図中、同一部
分には同一符号で示すとともに層および領域の厚さは説
明の便宜上拡大して示す。
下に詳細に説明する。しかし、本発明は以下に示す実施
例に限定されるものではなく、要旨を変更しない範囲内
で種々の変形や変更が可能である。さらに図中、同一部
分には同一符号で示すとともに層および領域の厚さは説
明の便宜上拡大して示す。
本発明高飽和電流低漏洩電流フェルミ閾値電界効果ト
ランジスタを説明する前に、まず最初、米国特許出願第
07/826,939号および第07/977,689号（それぞれ“低容量
フェルミFET"および“タブ−FET"なる名称）に開示され
ている減少ゲートおよび拡散容量のフェルミ閾値電界効
果トランジスタについて説明する。その一層完全な説明
は上記米国特許出願明細書を参照されたい。
ランジスタを説明する前に、まず最初、米国特許出願第
07/826,939号および第07/977,689号（それぞれ“低容量
フェルミFET"および“タブ−FET"なる名称）に開示され
ている減少ゲートおよび拡散容量のフェルミ閾値電界効
果トランジスタについて説明する。その一層完全な説明
は上記米国特許出願明細書を参照されたい。
低容量フェルミFETを説明した後、インジェクタ領
域、ゲートサイドウォールスペーサ領域および基底漏洩
制御領域を有するフェルミFETについて説明する。
域、ゲートサイドウォールスペーサ領域および基底漏洩
制御領域を有するフェルミFETについて説明する。
次いで、チャネルと対向するソース／ドレイン拡散の
ドーピングを制御することによる飽和電流の制御につい
て説明する。その後閾値電圧の制御について説明する。
さらに従来のMOSFETとフェルミFETとを理論的に比較
し、従来のMOSFETがフェルミFETの高飽和電流と低漏洩
電流とを所望のごとく組合せ得ないことを説明する。
ドーピングを制御することによる飽和電流の制御につい
て説明する。その後閾値電圧の制御について説明する。
さらに従来のMOSFETとフェルミFETとを理論的に比較
し、従来のMOSFETがフェルミFETの高飽和電流と低漏洩
電流とを所望のごとく組合せ得ないことを説明する。
減少ゲートおよび拡散容量を有するフェルミFET フェルミタブを有する低容量フェルミFETの概略を以
下に示す。この際の追加の詳細は前記米国特許出願第07
/826,939号および第07/977,689号を参照されたい。
下に示す。この際の追加の詳細は前記米国特許出願第07
/826,939号および第07/977,689号を参照されたい。
従来のMOSFET装置はキャリア伝導を支持するために半
導体の表面に反転層を形成する必要がある。この反転層
の深さは代表的には100Å以下とする。これらの状況の
下でゲート容量は本質的にはゲート絶縁体をその厚さで
除算した誘電率である。換言すれば、基板の誘電特性の
影響がゲート容量の決定に差ほど重要でない表面近くに
チャネル電荷を閉じ込める。
導体の表面に反転層を形成する必要がある。この反転層
の深さは代表的には100Å以下とする。これらの状況の
下でゲート容量は本質的にはゲート絶縁体をその厚さで
除算した誘電率である。換言すれば、基板の誘電特性の
影響がゲート容量の決定に差ほど重要でない表面近くに
チャネル電荷を閉じ込める。
導伝キャリアがゲートの下側のチャネル領域内に閉じ
込められ、ゲート容量を計算するためにチャネル電荷の
平均深さが基板の誘電率を含む必要のある場合にはゲー
ト容量が減少し得るようになる。
込められ、ゲート容量を計算するためにチャネル電荷の
平均深さが基板の誘電率を含む必要のある場合にはゲー
ト容量が減少し得るようになる。
一般に、低容量フェルミFETのゲート容量は次式で表わ
すことができる。
すことができる。
ここにYfはフェルミチャネルと称される導伝チャネル
の深さ、esは基板の誘電率、βは表面以下のフェルミチ
ャネル内に流れる電荷の平均深さを決めるファクタであ
る。
の深さ、esは基板の誘電率、βは表面以下のフェルミチ
ャネル内に流れる電荷の平均深さを決めるファクタであ
る。
このβはソースからチャネル内に注入されるプロフィ
ールに依存する深さに依存する。低容量フェルミFETに
対してはβ＝２である。Toxはゲート酸化物層の厚さで
あり、eiはその誘電率である。
ールに依存する深さに依存する。低容量フェルミFETに
対してはβ＝２である。Toxはゲート酸化物層の厚さで
あり、eiはその誘電率である。
低容量フェルミFETは基板の導電型とは反対の導電型
およびソースおよびドレイン領域と同一導電型を有する
所定深さのフェルミ−タブ領域を具える。このフェルミ
−タブは基板表面から下方に所定深さだけ延在し、ドレ
インおよびソース拡散はフェルミ−タブ境界内のフェル
ミ−タブ領域に形成する。好適なフェルミ深さはフェル
ミチャネル深さYfおよび空乏層深さYoの和の深さであ
る。所定の深さTfおよび幅Ｚを有するフェルミチャネル
領域はソースおよびドレイン拡散部間に延在する。フェ
ルミチャネルの導電型はゲート電極に供給される電圧に
よって制御する。
およびソースおよびドレイン領域と同一導電型を有する
所定深さのフェルミ−タブ領域を具える。このフェルミ
−タブは基板表面から下方に所定深さだけ延在し、ドレ
インおよびソース拡散はフェルミ−タブ境界内のフェル
ミ−タブ領域に形成する。好適なフェルミ深さはフェル
ミチャネル深さYfおよび空乏層深さYoの和の深さであ
る。所定の深さTfおよび幅Ｚを有するフェルミチャネル
領域はソースおよびドレイン拡散部間に延在する。フェ
ルミチャネルの導電型はゲート電極に供給される電圧に
よって制御する。
ゲート容量はフェルミチャネルの深さおよびフェルミ
チャネルのキャリア分布によって主として決まるととも
にゲート酸化物層の厚さにはほぼ依存しない。拡散容量
はフェルミ−タブの深さおよび基板の空乏層の深さの和
と拡散部の深さXdとの差に逆比例する。この拡散部の深
さはフェルミチャネルの深さと同一とするのが好適であ
る。一層深い構成では、拡散部の深さはフェルミ−タブ
の深さYtubよりも浅い。フェルミ−タブ領域のドーパン
ト濃度はフェルミチャネルの深さをMOSFET内の反転層の
深さの３倍以上とするように選択するのが好適である。
チャネルのキャリア分布によって主として決まるととも
にゲート酸化物層の厚さにはほぼ依存しない。拡散容量
はフェルミ−タブの深さおよび基板の空乏層の深さの和
と拡散部の深さXdとの差に逆比例する。この拡散部の深
さはフェルミチャネルの深さと同一とするのが好適であ
る。一層深い構成では、拡散部の深さはフェルミ−タブ
の深さYtubよりも浅い。フェルミ−タブ領域のドーパン
ト濃度はフェルミチャネルの深さをMOSFET内の反転層の
深さの３倍以上とするように選択するのが好適である。
従って、低容量フェルミFETは第１表面を有する第１
導電型の半導体基板と、この半導体基板内の第１表面の
第２導電型のフェルミ−タブ領域と、このフェルミ−タ
ブ領域の第１表面の第２導電型の互いに離間されたソー
スおよびドレイン領域と、このフェルミ−タブ領域の第
１表面の互いに離間されたソースおよびドレイン領域間
の第２導電型のチャネルとを具える。このチャネルは第
１表面から第１の所定深さ（Yf）延在し、フェルミ−タ
ブ領域はチャネルから第２の所定深さ（Yo）延在する。
基板上の前記第１表面の互いに離間されたソースおよび
ドレイン領域間にゲート絶縁層を設ける。ソースおよび
ドレイン領域並びにゲート絶縁層にそれぞれ電気的接続
を行うために、ソース、ドレインおよびゲート電極を設
ける。
導電型の半導体基板と、この半導体基板内の第１表面の
第２導電型のフェルミ−タブ領域と、このフェルミ−タ
ブ領域の第１表面の第２導電型の互いに離間されたソー
スおよびドレイン領域と、このフェルミ−タブ領域の第
１表面の互いに離間されたソースおよびドレイン領域間
の第２導電型のチャネルとを具える。このチャネルは第
１表面から第１の所定深さ（Yf）延在し、フェルミ−タ
ブ領域はチャネルから第２の所定深さ（Yo）延在する。
基板上の前記第１表面の互いに離間されたソースおよび
ドレイン領域間にゲート絶縁層を設ける。ソースおよび
ドレイン領域並びにゲート絶縁層にそれぞれ電気的接続
を行うために、ソース、ドレインおよびゲート電極を設
ける。
少なくとも第１および第２の所定深さは電界効果トラ
ンジスタの閾値電圧をゲート電極に供給すると第１の深
さの箇所で第１表面に直角な静電界が零となるように選
択する。また、この第１および第２の所定の深さは、電
界効果トランジスタの閾値電圧以上の電圧をゲート電極
に印加する際に第１の所定の深さから第１の表面に向か
って延在するチャネル内をソースからドレインに第２導
電型のキャリアを流し得るように選定することもでき
る。従ってキャリアはフェルミ−タブ領域に反転層を生
ずることなく第１表面の下側でソース領域からドレイン
領域に流れる。さらに第１および第２の所定の深さは、
基板表面の電圧をゲート絶縁層に隣接する基板のフェル
ミ電位を２倍とするように選定することもできる。基板
接点および基板間の電圧およびポリシリコンゲートおよ
びゲート電極間の電圧の和はほぼ零とする。
ンジスタの閾値電圧をゲート電極に供給すると第１の深
さの箇所で第１表面に直角な静電界が零となるように選
択する。また、この第１および第２の所定の深さは、電
界効果トランジスタの閾値電圧以上の電圧をゲート電極
に印加する際に第１の所定の深さから第１の表面に向か
って延在するチャネル内をソースからドレインに第２導
電型のキャリアを流し得るように選定することもでき
る。従ってキャリアはフェルミ−タブ領域に反転層を生
ずることなく第１表面の下側でソース領域からドレイン
領域に流れる。さらに第１および第２の所定の深さは、
基板表面の電圧をゲート絶縁層に隣接する基板のフェル
ミ電位を２倍とするように選定することもできる。基板
接点および基板間の電圧およびポリシリコンゲートおよ
びゲート電極間の電圧の和はほぼ零とする。
基板がドーピング密度Nsでドープされるとともに真性
キャリア濃度NP、温度Ｔケルビン度および誘電率esを有
し、電界効果トランジスタが基板と電気的に接触する基
板接点を有し、チャネルが基板表面から所定の深さYf延
在し、フェルミ−タブ領域がチャネルから第２の所定深
さYo延在し、フェルミ−タブ領域をドーピング密度Nsの
α倍のドーピング密度でドープされ、ゲート電極が第１
の導電型のポリシリコン層を有するとともにドーピング
密度Npでドープされる場合には、第１の所定深さは次式
で表わすことができる。
キャリア濃度NP、温度Ｔケルビン度および誘電率esを有
し、電界効果トランジスタが基板と電気的に接触する基
板接点を有し、チャネルが基板表面から所定の深さYf延
在し、フェルミ−タブ領域がチャネルから第２の所定深
さYo延在し、フェルミ−タブ領域をドーピング密度Nsの
α倍のドーピング密度でドープされ、ゲート電極が第１
の導電型のポリシリコン層を有するとともにドーピング
密度Npでドープされる場合には、第１の所定深さは次式
で表わすことができる。
ここにｑは1.6×10-19クーロン、Ｋは1.38×10-23ジ
ュール／゜Ｋである。また、第２の所定の深さ（Yo）は
次式で表わすことができる。
ュール／゜Ｋである。また、第２の所定の深さ（Yo）は
次式で表わすことができる。
ここにφｓは２φｆ＋KT/qに等しく、φｆは半導体基
板のフェルミ電位である。
板のフェルミ電位である。
高電流フェルミFET構体 図１に、本発明によるＮチャネル高電流チャネルFET
を示す。ＰチャネルフェルミFETを、Ｎチャネル領域の
導電型とＰチャネル領域の導電型とを逆にすることによ
って得ることは容易である。
を示す。ＰチャネルフェルミFETを、Ｎチャネル領域の
導電型とＰチャネル領域の導電型とを逆にすることによ
って得ることは容易である。
図１に示すように、高電流フェルミFET20を、第１導
電型、ここではＰ型を有するとともに基板表面21aを含
む半導体基板21に形成する。第２導電型、ここではＮ型
のフェルミ−タブ領域22を、基板21の表面21aに形成す
る。第２導電型、ここではＮ型の互いに離間したソース
領域23及びドレイン領域24を、フェルミ−タブ領域22の
表面21aに形成する。ソース領域及びドレイン領域を、
表面21aのトレンチ内に形成することができることも容
易である。
電型、ここではＰ型を有するとともに基板表面21aを含
む半導体基板21に形成する。第２導電型、ここではＮ型
のフェルミ−タブ領域22を、基板21の表面21aに形成す
る。第２導電型、ここではＮ型の互いに離間したソース
領域23及びドレイン領域24を、フェルミ−タブ領域22の
表面21aに形成する。ソース領域及びドレイン領域を、
表面21aのトレンチ内に形成することができることも容
易である。
ゲート絶縁層26を、互いに離間したソース領域23とド
レイン領域24との間の基板21の表面21aにそれぞれ形成
する。当業者には既知のように、ゲート絶縁層を代表的
には二酸化シリコンとする。しかし、窒化ケイ素及び他
の絶縁物を使用することもできる。
レイン領域24との間の基板21の表面21aにそれぞれ形成
する。当業者には既知のように、ゲート絶縁層を代表的
には二酸化シリコンとする。しかし、窒化ケイ素及び他
の絶縁物を使用することもできる。
ゲート電極を、基板21に対向して絶縁層26上に形成す
る。ゲート電極は好適には、第１導電型、ここではＰ型
の多結晶シリコン（ポリシリコン）ゲート電極層28を含
む。導電ゲート電極層、代表的には金属ゲート電極層29
を、ゲート絶縁層26に対向してポリシリコンゲート電極
28上に形成する。ソース電極31及びドレイン電極32、代
表的には金属も、ソース領域23及びドレイン領域24上に
それぞれ形成する。
る。ゲート電極は好適には、第１導電型、ここではＰ型
の多結晶シリコン（ポリシリコン）ゲート電極層28を含
む。導電ゲート電極層、代表的には金属ゲート電極層29
を、ゲート絶縁層26に対向してポリシリコンゲート電極
28上に形成する。ソース電極31及びドレイン電極32、代
表的には金属も、ソース領域23及びドレイン領域24上に
それぞれ形成する。
第１導電型、ここではＰ型の基板接点33も、基板21内
の図示するようなフェルミ−タブ22の内側又はフェルミ
−タブ22の外側に形成する。図示したように、基板接点
33を、第１導電型、ここではＰ型でドープし、この接点
は、比較的高いドープ領域33a及び比較的低いドープ領
域33bを含むようにすることができる。基板電極34は、
基板に対する電気的な接点を確立する。
の図示するようなフェルミ−タブ22の内側又はフェルミ
−タブ22の外側に形成する。図示したように、基板接点
33を、第１導電型、ここではＰ型でドープし、この接点
は、比較的高いドープ領域33a及び比較的低いドープ領
域33bを含むようにすることができる。基板電極34は、
基板に対する電気的な接点を確立する。
図１を用いてこれまで説明した構造は、米国特許出願
第07/977,689号及び第07/826,939号の低キャパシタンス
（容量）フェルミ−FET構体に相当する。これらの出願
で既に説明されているように、チャネル36がソース領域
23とドレイン領域24との間に形成される。図１において
Yfで示した表面21aからのチャネルの深さと、図１にお
いてYoで示したチャネルの基底（底部）からフェルミ−
タブ22の底部までの深さとを、基板21、タブ領域22及び
ポリシリコンゲート電極28のドーピングレベルととも
に、上記式（２）及び（３）の関係を用いる高性能で、
低キャパシタンスの電界効果トランジスタを提供するた
めに選択する。
第07/977,689号及び第07/826,939号の低キャパシタンス
（容量）フェルミ−FET構体に相当する。これらの出願
で既に説明されているように、チャネル36がソース領域
23とドレイン領域24との間に形成される。図１において
Yfで示した表面21aからのチャネルの深さと、図１にお
いてYoで示したチャネルの基底（底部）からフェルミ−
タブ22の底部までの深さとを、基板21、タブ領域22及び
ポリシリコンゲート電極28のドーピングレベルととも
に、上記式（２）及び（３）の関係を用いる高性能で、
低キャパシタンスの電界効果トランジスタを提供するた
めに選択する。
さらに図１を参照すると、本発明によれば、第２導電
型、ここではＮ型のソース注入（インジェクタ）領域37
aを、ソース領域23に隣接するとともにドレイン領域に
対向して設ける。後に説明するように、ソース注入領域
は、高電流を発生するとともに、キャリアがチャネル36
に注入される深さを制御することによりフェルミ−FET
を実現する。ソース注入領域37aは、ソース領域23とド
レイン領域24との間のみに延在させることができる。ソ
ース注入領域は好適には、図１に示すように、ソース注
入タブ領域37を形成するソース領域23を囲むのが好適で
ある。ソース領域23の側面及び底面をソース注入タブ領
域37により完全に囲むことができる。或は又、ソース領
域23の側面をソース注入タブ領域37によって囲むが、こ
れをソース注入タブ領域37を貫通してその底面に突出さ
せることもできる。さらに、ソース注入領域37aが基板2
1内に延在させて、フェルミ−タブ22と基板21との間に
接合を形成することもできる。ドレイン注入領域38a、
好適にはドレイン領域24を囲むドレイン注入タブ領域38
をも設けるのが好適である。
型、ここではＮ型のソース注入（インジェクタ）領域37
aを、ソース領域23に隣接するとともにドレイン領域に
対向して設ける。後に説明するように、ソース注入領域
は、高電流を発生するとともに、キャリアがチャネル36
に注入される深さを制御することによりフェルミ−FET
を実現する。ソース注入領域37aは、ソース領域23とド
レイン領域24との間のみに延在させることができる。ソ
ース注入領域は好適には、図１に示すように、ソース注
入タブ領域37を形成するソース領域23を囲むのが好適で
ある。ソース領域23の側面及び底面をソース注入タブ領
域37により完全に囲むことができる。或は又、ソース領
域23の側面をソース注入タブ領域37によって囲むが、こ
れをソース注入タブ領域37を貫通してその底面に突出さ
せることもできる。さらに、ソース注入領域37aが基板2
1内に延在させて、フェルミ−タブ22と基板21との間に
接合を形成することもできる。ドレイン注入領域38a、
好適にはドレイン領域24を囲むドレイン注入タブ領域38
をも設けるのが好適である。
ソース注入領域37a及びドレイン注入領域38a又はソー
ス注入タブ領域37及びドレイン注入タブ領域38は、好適
には、フェルミ−タブ22の比較的低いドーピングレベル
とソース23及びドレイン24の比較的高いドーピングレベ
ルとの中間のドーピングレベルの第２導電型、ここでは
Ｎ型にドープするのが好適である。したがって図１に示
すように、フェルミ−タブ22をＮとして示し、ソース注
入タブ領域37及びドレイン注入タブ領域38をＮ＋として
示し、ソース領域23及びドレイン領域24をＮ＋＋として
示す。このようにして単一接合トランジスタを形成す
る。
ス注入タブ領域37及びドレイン注入タブ領域38は、好適
には、フェルミ−タブ22の比較的低いドーピングレベル
とソース23及びドレイン24の比較的高いドーピングレベ
ルとの中間のドーピングレベルの第２導電型、ここでは
Ｎ型にドープするのが好適である。したがって図１に示
すように、フェルミ−タブ22をＮとして示し、ソース注
入タブ領域37及びドレイン注入タブ領域38をＮ＋として
示し、ソース領域23及びドレイン領域24をＮ＋＋として
示す。このようにして単一接合トランジスタを形成す
る。
本発明の高電流フェルミ−FETは、従来のFETの駆動電
流の約４倍の駆動電流を発生させる。ゲートキャパシタ
ンスは、従来のFET装置の約半分となる。ソース注入タ
ブ領域37のドーピング濃度は、チャネル領域36に注入し
たキャリアの深さを代表的には約1000Åに制御する。ソ
ース注入タブ領域37のドーピング濃度を代表的には2E18
とし、好適には、このソース注入タブ領域37は、注入し
た多数キャリアの所望の最大深さと少なくとも同等の深
さを有する。ソース注入タブ領域37はフェルミ−タブ領
域22と同一の深さまで延在して、後に説明するようにサ
ブスレスホールド漏洩電流（subthreshold leakage cur
rent）を最小にする。チャネル36に注入したキャリヤ濃
度がドレインに対向するソース注入領域37aのドーピン
グ濃度を超えることができないことを示す。ドレインに
対向するソース注入領域37aの一部の幅を、代表的には
0.05〜0.15μｍの範囲とする。ソース領域23及びドレイ
ン領域24のそれぞれのドーピング濃度を、代表的には1E
19以上とする。フェルミ−タブ22の深さ（Yf＋Yo）を、
約1.8E16のドーピング濃度で約2200Åとする。
流の約４倍の駆動電流を発生させる。ゲートキャパシタ
ンスは、従来のFET装置の約半分となる。ソース注入タ
ブ領域37のドーピング濃度は、チャネル領域36に注入し
たキャリアの深さを代表的には約1000Åに制御する。ソ
ース注入タブ領域37のドーピング濃度を代表的には2E18
とし、好適には、このソース注入タブ領域37は、注入し
た多数キャリアの所望の最大深さと少なくとも同等の深
さを有する。ソース注入タブ領域37はフェルミ−タブ領
域22と同一の深さまで延在して、後に説明するようにサ
ブスレスホールド漏洩電流（subthreshold leakage cur
rent）を最小にする。チャネル36に注入したキャリヤ濃
度がドレインに対向するソース注入領域37aのドーピン
グ濃度を超えることができないことを示す。ドレインに
対向するソース注入領域37aの一部の幅を、代表的には
0.05〜0.15μｍの範囲とする。ソース領域23及びドレイ
ン領域24のそれぞれのドーピング濃度を、代表的には1E
19以上とする。フェルミ−タブ22の深さ（Yf＋Yo）を、
約1.8E16のドーピング濃度で約2200Åとする。
図１に示すように、高電流フェルミ−FET20は、基板
表面21a2上のゲート側壁（サイドウォール）スペーサ41
も含み、このゲート側壁スペーサ41は、隣接するソース
注入領域37aから隣接するポリシリコンゲート電極28ま
で延在する。ゲート側壁スペーサ41は好適には、隣接す
るドレイン注入領域38aから隣接するポリシリコンゲー
ト電極28までも延在する。特に、図１に示すように、ゲ
ート側壁スペーサ41は、ポリシリコンゲート電極側壁28
aから延在し、ソース注入領域37a及びドレイン注入領域
38a上にそれぞれ横たわる。好適には、ゲート側壁スペ
ーサ41によってポリシリコンゲート電極28を囲む。また
好適には、後に説明するように、ゲート絶縁層26は、基
板表面21a上のソース注入領域37a及びドレイン注入領域
38a上に延在し、ゲート側壁スペーサ41は、ソース注入
領域37及びドレイン注入領域38上にも延在させる。
表面21a2上のゲート側壁（サイドウォール）スペーサ41
も含み、このゲート側壁スペーサ41は、隣接するソース
注入領域37aから隣接するポリシリコンゲート電極28ま
で延在する。ゲート側壁スペーサ41は好適には、隣接す
るドレイン注入領域38aから隣接するポリシリコンゲー
ト電極28までも延在する。特に、図１に示すように、ゲ
ート側壁スペーサ41は、ポリシリコンゲート電極側壁28
aから延在し、ソース注入領域37a及びドレイン注入領域
38a上にそれぞれ横たわる。好適には、ゲート側壁スペ
ーサ41によってポリシリコンゲート電極28を囲む。また
好適には、後に説明するように、ゲート絶縁層26は、基
板表面21a上のソース注入領域37a及びドレイン注入領域
38a上に延在し、ゲート側壁スペーサ41は、ソース注入
領域37及びドレイン注入領域38上にも延在させる。
ゲート側壁スペーサ41によりフェルミ−FET20のピン
チオフ電圧は低減し、後に詳細に説明する方法でその飽
和電流は増大する。好適には、ゲート側壁スペーサを、
ゲート絶縁層26の誘電率より高い誘電率を有する絶縁体
とする。したがって、例えば、ゲート絶縁層26を二酸化
ケイ素とする場合、ゲート側壁スペーサを好適には窒化
ケイ素とする。ゲート絶縁層26を窒化ケイ素とする場
合、ゲート側壁スペーサを好適には窒化ケイ素の誘電率
より高い誘電率を有する絶縁体とする。
チオフ電圧は低減し、後に詳細に説明する方法でその飽
和電流は増大する。好適には、ゲート側壁スペーサを、
ゲート絶縁層26の誘電率より高い誘電率を有する絶縁体
とする。したがって、例えば、ゲート絶縁層26を二酸化
ケイ素とする場合、ゲート側壁スペーサを好適には窒化
ケイ素とする。ゲート絶縁層26を窒化ケイ素とする場
合、ゲート側壁スペーサを好適には窒化ケイ素の誘電率
より高い誘電率を有する絶縁体とする。
図１に示すように、ゲート側壁スペーサ41は、ソース
領域23及びドレイン領域24の上にそれぞれ延在させるこ
とができ、ソース電極31及びドレイン電極32をそれぞ
れ、ゲート側壁スペーサ領域の延長部に形成することが
できる。従来のフィールド酸化膜領域又は他の絶縁体42
の領域は、ソース接触、ドレイン接触及び基板接触を分
離する。ゲート側壁スペーサ41の外側表面41aを断面図
に曲線として示しているが、三角形断面を形成する直線
外側表面又は矩形断面を形成する直角外側表面のような
他の形態のものを用いることもできることは、当業者に
理解できる。
領域23及びドレイン領域24の上にそれぞれ延在させるこ
とができ、ソース電極31及びドレイン電極32をそれぞ
れ、ゲート側壁スペーサ領域の延長部に形成することが
できる。従来のフィールド酸化膜領域又は他の絶縁体42
の領域は、ソース接触、ドレイン接触及び基板接触を分
離する。ゲート側壁スペーサ41の外側表面41aを断面図
に曲線として示しているが、三角形断面を形成する直線
外側表面又は矩形断面を形成する直角外側表面のような
他の形態のものを用いることもできることは、当業者に
理解できる。
0.8μｍの高電流フェルミ−FETの設計 図2A〜2Cを参照して、図１に示すような0.8μｍのチ
ャネル高電流フェルミ−FETを設計するための好適なド
ーピングプロフィール及び幾何図形的配列を説明する。
ＮチャネルFETとＰチャネルFETの両方を同様の方法で製
造できることは当業者には理解できる。図2A〜2Cを、図
5B〜5Cに示すドレイン電流特性が導き出される0.8μｍ
チャネル長の装置を形成するＮチャネル高電流フェルミ
−FETドーピングプロファイルをグラフに示すシミュレ
ーション結果とする。これらドーピングプロフィールの
達成方法は当業者には既知であり、多数の既知の方法が
用いられている。
ャネル高電流フェルミ−FETを設計するための好適なド
ーピングプロフィール及び幾何図形的配列を説明する。
ＮチャネルFETとＰチャネルFETの両方を同様の方法で製
造できることは当業者には理解できる。図2A〜2Cを、図
5B〜5Cに示すドレイン電流特性が導き出される0.8μｍ
チャネル長の装置を形成するＮチャネル高電流フェルミ
−FETドーピングプロファイルをグラフに示すシミュレ
ーション結果とする。これらドーピングプロフィールの
達成方法は当業者には既知であり、多数の既知の方法が
用いられている。
図2A〜2Cの例では、ポリシリコンゲート電極28のＰ型
ドーピング濃度を、Ｐチャネル又はＮチャネルに対して
2E19とする。SiO2ゲート絶縁層26を140Åの厚さとす
る。ポリシリコンゲート電極28の厚さを3000Åとする。
ゲート側壁スペーサ41の高さも3000Åとし、ゲート側壁
スペーサ41を窒化ケイ素で製造する。ドレインと対向す
るソース注入タブ領域部37aの幅を約0.1μｍとし、ゲー
ト絶縁層26はこの領域に約0.05μｍ重複する。
ドーピング濃度を、Ｐチャネル又はＮチャネルに対して
2E19とする。SiO2ゲート絶縁層26を140Åの厚さとす
る。ポリシリコンゲート電極28の厚さを3000Åとする。
ゲート側壁スペーサ41の高さも3000Åとし、ゲート側壁
スペーサ41を窒化ケイ素で製造する。ドレインと対向す
るソース注入タブ領域部37aの幅を約0.1μｍとし、ゲー
ト絶縁層26はこの領域に約0.05μｍ重複する。
ここで図2Aを参照して、図１の線2A−2A´に沿って、
面21aに垂直な、ソース23を中心とした垂直ドーピング
プロフィールを説明する。また、プロフィールが適用さ
れる領域を、図2Aの水平軸の頂部にラベルを付して示
す。図示するように、側壁スペーサ41は約140Åの厚さ
を有し、ソース領域23は面21aから約2000Åの深さを有
する。ソース注入タブ領域37は面21aから約2000Åの深
さを有し、フェルミ−タブ22は面21aから2200Åの深さ
（Yf＋Yo）を有する。基板21の厚さを約１μｍとする。
ソース注入タブ37のドーピング濃度を約2E18とし、ソー
ス領域23のドーピング濃度を約2.5E19とする。
面21aに垂直な、ソース23を中心とした垂直ドーピング
プロフィールを説明する。また、プロフィールが適用さ
れる領域を、図2Aの水平軸の頂部にラベルを付して示
す。図示するように、側壁スペーサ41は約140Åの厚さ
を有し、ソース領域23は面21aから約2000Åの深さを有
する。ソース注入タブ領域37は面21aから約2000Åの深
さを有し、フェルミ−タブ22は面21aから2200Åの深さ
（Yf＋Yo）を有する。基板21の厚さを約１μｍとする。
ソース注入タブ37のドーピング濃度を約2E18とし、ソー
ス領域23のドーピング濃度を約2.5E19とする。
図2Bを、図１の線2B−2B´に沿って示すドーピングプ
ロフィールとする。図2Bに示すように、フェルミ−タブ
22を、ダブルハンプ（double hump）を生じるダブル注
入工程を用いて実現した。しかしながら、所望の場合に
は、フェルミ−タブに対して均一のドーピングプロフィ
ールを形成するために多重注入又は他の技術を用いるこ
とができることは、当業者には理解できる。図示したよ
うに、フェルミ−タブ22の深さを、1.8E16の平坦領域の
平均濃度で約2200Åとする。有効なハンプバック基板の
ドーピング濃度を約1E17とする。
ロフィールとする。図2Bに示すように、フェルミ−タブ
22を、ダブルハンプ（double hump）を生じるダブル注
入工程を用いて実現した。しかしながら、所望の場合に
は、フェルミ−タブに対して均一のドーピングプロフィ
ールを形成するために多重注入又は他の技術を用いるこ
とができることは、当業者には理解できる。図示したよ
うに、フェルミ−タブ22の深さを、1.8E16の平坦領域の
平均濃度で約2200Åとする。有効なハンプバック基板の
ドーピング濃度を約1E17とする。
図2Cは、図１の線2C−2C´に沿うドーピングプロフィ
ールを示す。換言すれば、このドーピングプロフィール
は、ソース領域23の中央から、ソース注入領域37a、チ
ャネル36及びドレイン注入領域38aを経たドレイン24の
中央までのドーピングプロフィールである。これら領域
を図2Cに同様に符号を付して示す。
ールを示す。換言すれば、このドーピングプロフィール
は、ソース領域23の中央から、ソース注入領域37a、チ
ャネル36及びドレイン注入領域38aを経たドレイン24の
中央までのドーピングプロフィールである。これら領域
を図2Cに同様に符号を付して示す。
図３につき、ソースインジェクタ領域37aおよびゲー
トサイドウォールスペーサ領域41の作動を説明するため
に、ソース23およびポリシリコンゲート電極28間の区域
の拡大断面を示す。ゲート電圧がソース電圧以上になる
と、電界Eiiはソースインジェクタ領域37aおよびゲート
サイドウォールスペーサ領域41間の界面39で終了する。
この電界Eiiはポリシリコンゲート電極28と前記界面39
におけるインジェクタ領域37aの表面との間の電位差に
よって発生する。この電界によって図３に示すようにイ
ンジェクタ37aの表面の深さδ内で電荷蓄積を行う。イ
ンジェクタ−絶縁体の界面39の境界条件から発散定理を
用いて、次式で示す条件を得る。
トサイドウォールスペーサ領域41の作動を説明するため
に、ソース23およびポリシリコンゲート電極28間の区域
の拡大断面を示す。ゲート電圧がソース電圧以上になる
と、電界Eiiはソースインジェクタ領域37aおよびゲート
サイドウォールスペーサ領域41間の界面39で終了する。
この電界Eiiはポリシリコンゲート電極28と前記界面39
におけるインジェクタ領域37aの表面との間の電位差に
よって発生する。この電界によって図３に示すようにイ
ンジェクタ37aの表面の深さδ内で電荷蓄積を行う。イ
ンジェクタ−絶縁体の界面39の境界条件から発散定理を
用いて、次式で示す条件を得る。
ここにesは基板21の誘電率、Esは界面39におけるイン
ジェクタ37aの電界、eiiはスペーサ領域41の誘電率、E
iinは界面39におけるスペーサ領域41の電界である。
ジェクタ37aの電界、eiiはスペーサ領域41の誘電率、E
iinは界面39におけるスペーサ領域41の電界である。
これがため、シリコン表面の電界Esは次式で示すよう
に界面における種々の誘電率およびインジェクタ絶縁体
の電界Eiinによって表わすことができる。
に界面における種々の誘電率およびインジェクタ絶縁体
の電界Eiinによって表わすことができる。
ソース23が接地電位にあり、ポリシリコンゲート電極
28が接地電極以上のゲート電圧Vgにある（Ｎチャネル）
場合には、インジェクタ絶縁体の電界Eiinは次式で示す
ように有効スペーサ領域の絶縁体の厚さβTinで除算さ
れたゲートおよびインジェクタ表面電位φｓ間の差とし
て表わされ、ここにVtは閾値電圧である。
28が接地電極以上のゲート電圧Vgにある（Ｎチャネル）
場合には、インジェクタ絶縁体の電界Eiinは次式で示す
ように有効スペーサ領域の絶縁体の厚さβTinで除算さ
れたゲートおよびインジェクタ表面電位φｓ間の差とし
て表わされ、ここにVtは閾値電圧である。
フリンジ電界ファクタβを一般に１以上とするととも
にこれは図３に示すようにポリシリコンゲート電極28お
よび界面39からのファクタ電界経路の長さに依存する。
長いチャネル装置ではβは1.0に近似し、短いチャネル
装置ではβ＞1.0となる。この差は絶縁体界面上のポリ
シリコンゲート電極層28の電荷蓄積層の深さに依存す
る。短いチャネル装置ではこの深さはフリンジファクタ
βを増大する傾向が強くなる。
にこれは図３に示すようにポリシリコンゲート電極28お
よび界面39からのファクタ電界経路の長さに依存する。
長いチャネル装置ではβは1.0に近似し、短いチャネル
装置ではβ＞1.0となる。この差は絶縁体界面上のポリ
シリコンゲート電極層28の電荷蓄積層の深さに依存す
る。短いチャネル装置ではこの深さはフリンジファクタ
βを増大する傾向が強くなる。
ゲートサイドウォールスペーサ41はゲート絶縁層26と
同一材料とすることができる。しかし、一般にはサイド
ウォールスペーサ41の誘電率eiiはゲート絶縁層26の誘
電率egiよりも大きくする必要がある。好適には、その
比eii/egiをフリンジファクタβに少なくとも等しくす
る必要がある。β＝１の場合には、増大した誘電率はサ
ブスレシホルド漏洩電流を減少するように作用する。絶
縁材料としてはゲート絶縁体26に対し二酸化シリコン
（SiO2）、ゲートサブスペーサ41に対し窒化シリコン
（Si3N4）を選択するのが好適である。
同一材料とすることができる。しかし、一般にはサイド
ウォールスペーサ41の誘電率eiiはゲート絶縁層26の誘
電率egiよりも大きくする必要がある。好適には、その
比eii/egiをフリンジファクタβに少なくとも等しくす
る必要がある。β＝１の場合には、増大した誘電率はサ
ブスレシホルド漏洩電流を減少するように作用する。絶
縁材料としてはゲート絶縁体26に対し二酸化シリコン
（SiO2）、ゲートサブスペーサ41に対し窒化シリコン
（Si3N4）を選択するのが好適である。
式（５）および（６）から表面電界Esは次式で示すよ
うに導出することができる。
うに導出することができる。
ここにδは蓄積領域の深さ、ｑは電荷、Nac（ｙ）は
インジェクタの表面における蓄積電荷の深さに依存する
濃度である。
インジェクタの表面における蓄積電荷の深さに依存する
濃度である。
フェルミFETの導通は反転よりも電荷蓄積に依存する
ため、ドレイン電圧が低いゲート電極の下側の多数キャ
リアの全等価蓄積に対しても同様の式で表わすことがで
きる。この電荷の実際に流れる深さδは注入プロフィー
ルによって制御する。この式は次式で表わされる。
ため、ドレイン電圧が低いゲート電極の下側の多数キャ
リアの全等価蓄積に対しても同様の式で表わすことがで
きる。この電荷の実際に流れる深さδは注入プロフィー
ルによって制御する。この式は次式で表わされる。
表面電位φｓおよび表面電界es間の基本的な関係を以
下に説明する。ドレイン電圧が零に近づくと、チャネル
領域36の全電荷は次式で表わされる。
下に説明する。ドレイン電圧が零に近づくと、チャネル
領域36の全電荷は次式で表わされる。
ここにNch（ｙ）は垂直方向に測定されたチャネル電
荷の体積密度、δはチャネルのソース端に流れる電荷の
深さである。チャネルのソース端における絶縁体−シリ
コン界面39のシリコンの垂直電界密度Esは発散定理を用
いて次式のように表わされる。
荷の体積密度、δはチャネルのソース端に流れる電荷の
深さである。チャネルのソース端における絶縁体−シリ
コン界面39のシリコンの垂直電界密度Esは発散定理を用
いて次式のように表わされる。
式（９）および（10）を比較することにより、表面電
界Esは、チャネルの深さ方向内の電荷分布とは無関係で
単位面積当たりの総電荷Ｑ＊にのみ依存するようにな
る。これがため表面電界は次式で表わされる。
界Esは、チャネルの深さ方向内の電荷分布とは無関係で
単位面積当たりの総電荷Ｑ＊にのみ依存するようにな
る。これがため表面電界は次式で表わされる。
次に、この同一チャネル電荷分布によるチャネルのソ
ース端の表面電位を求める。ポアソンの式を用いること
によりチャネルのソース端におけるインジェクタ絶縁体
の下側の表面電位は次式で表わされる。
ース端の表面電位を求める。ポアソンの式を用いること
によりチャネルのソース端におけるインジェクタ絶縁体
の下側の表面電位は次式で表わされる。
次いでソース−チャネル界面における過剰電荷のフェ
ルミチャネル領域内へのゲート誘起注入は表面インジェ
クタ領域37aの特性に依存する電荷流深さにおいて全く
均一となる。これらの状況の下で電荷流深さδ内ではN
ch（ｙ）＝Ndoとするのが妥当である。この条件により
次（12）から次式が得られる。
ルミチャネル領域内へのゲート誘起注入は表面インジェ
クタ領域37aの特性に依存する電荷流深さにおいて全く
均一となる。これらの状況の下で電荷流深さδ内ではN
ch（ｙ）＝Ndoとするのが妥当である。この条件により
次（12）から次式が得られる。
従って、式（９）から条件Nch（ｙ）＝Ndoによってソ
ース電位φｓおよび表面電界Es間の基本的関係が次式で
示されるように導出される。
ース電位φｓおよび表面電界Es間の基本的関係が次式で
示されるように導出される。
換言すれば、チャネルのソース端知覚の表面電位は電
荷流チャネル深さδの1/2と表面電位Esとの積である。
荷流チャネル深さδの1/2と表面電位Esとの積である。
式（14）を式（８）に代入することにより表面電界Es
の解が次式のように得られる。
の解が次式のように得られる。
式（15）のファクタδ図３に示すようにタブ−FETチ
ャネルの有効キャリア流深さに対応する。有効ゲート容
量Cg＊F/cm2は次式で与えられる。
ャネルの有効キャリア流深さに対応する。有効ゲート容
量Cg＊F/cm2は次式で与えられる。
従って、式（15）を用いてドレイン飽和電流およびそ
の構造依存性を次式で示すように予測することができ
る。
の構造依存性を次式で示すように予測することができ
る。
換言すれば、ドレイン飽和電流は有効ゲート容量C
g＊、チャネル幅Ｚ、キャリア速度Ｖおよびゲート駆動
電圧Cg−Vtの積に依存する。チャネル長さLoは式（17）
には直接現わない。このチャネル長さの役割を示すため
に、示す（17）のキャリア速度Ｖの表現をさらに行う。
式（17）はキャリア易動度μおよび横方向電界E1の積に
よって次式で示すように書き直すことができる。
g＊、チャネル幅Ｚ、キャリア速度Ｖおよびゲート駆動
電圧Cg−Vtの積に依存する。チャネル長さLoは式（17）
には直接現わない。このチャネル長さの役割を示すため
に、示す（17）のキャリア速度Ｖの表現をさらに行う。
式（17）はキャリア易動度μおよび横方向電界E1の積に
よって次式で示すように書き直すことができる。
従って、電子を考慮すると次式が成立する。
式（19a）−（19d）を式（17）に代入すると、ドレイ
ン飽和電流に対する基本解が次式で示すように得られ
る。
ン飽和電流に対する基本解が次式で示すように得られ
る。
ここにCg＊は式（16）で与えられている。
同様に、Ｐチャネル装置に対するドレイン飽和電流は
次式で表わすことができる。
次式で表わすことができる。
短チャネル装置でゲート駆動電流が大きい場合には、
飽和電流は次式で示すようにチャネル長さおよびキャリ
ア易動度とは無関係に簡単な式で表わすことができる。
飽和電流は次式で示すようにチャネル長さおよびキャリ
ア易動度とは無関係に簡単な式で表わすことができる。
従って、フェルミFETのドレイン飽和電流を求めるに
当たり、ほぼ１μｍ以下のチャネル長さLoは殆ど役に立
たない。飽和電流の最も基本的な制御はインジェクタ絶
縁体の厚さ、その相対誘電率および有効電荷流深さδで
ある。インジェクタタブドーピング濃度を適宜選定して
電荷流深さδを200Å以上となるように調整する。
当たり、ほぼ１μｍ以下のチャネル長さLoは殆ど役に立
たない。飽和電流の最も基本的な制御はインジェクタ絶
縁体の厚さ、その相対誘電率および有効電荷流深さδで
ある。インジェクタタブドーピング濃度を適宜選定して
電荷流深さδを200Å以上となるように調整する。
図4Aおよび4BはＮおよびＰチャネルタブFETのシミュ
レートされたドレイン飽和電流をチャネル長さLoおよび
ゲート絶縁層の厚さTginの関係としてプロットして示
す。Ｎチャネル長さに対する相対的不感性を絶縁体の厚
さに対して比較する。Ｐチャネル装置はホール（正孔）
速度に及ぼす横方向電界効果のためチャネル長さに一層
鋭敏となる。図4Cはδ＝200Åのときのシミュレートさ
れたゲート容量対ゲート絶縁層の厚さをプロットして示
す。
レートされたドレイン飽和電流をチャネル長さLoおよび
ゲート絶縁層の厚さTginの関係としてプロットして示
す。Ｎチャネル長さに対する相対的不感性を絶縁体の厚
さに対して比較する。Ｐチャネル装置はホール（正孔）
速度に及ぼす横方向電界効果のためチャネル長さに一層
鋭敏となる。図4Cはδ＝200Åのときのシミュレートさ
れたゲート容量対ゲート絶縁層の厚さをプロットして示
す。
次式がタブFETの設計で満足された際には、飽和電流
が最大でサブスレシホルド基底電流が少ない場合の最低
ピンチ−オフ電圧が所定のインジェクタタブ深さに対し
て得られる。この式はインジェクタ37、スペーサ41およ
びゲート絶縁体26の誘電率に関係する。
が最大でサブスレシホルド基底電流が少ない場合の最低
ピンチ−オフ電圧が所定のインジェクタタブ深さに対し
て得られる。この式はインジェクタ37、スペーサ41およ
びゲート絶縁体26の誘電率に関係する。
また、タブFET設計の１つとして式（18）から次式が
得られる。
得られる。
ここでTiin＝Tginとすると、次式が得られる。
実際に高電流フェルミFETを設計する場合にはゲート
サイドウォールスペーサ41には窒化シリコン（Si3N4）
を用い、ゲート絶縁体26には二酸化シリコン（SiO2）を
用いることができる。窒化シリコンの誘電率は7E−13F/
cmであり、二酸化シリコンの誘電率は3.45E−13F/cmで
ある。従って比はβ＝1.5以上となる。極めて高い駆動
電流のフェルミFETの1.6ma/μmNチャネル装置および0.8
ma/μmPチャネル装置では100Åの窒化シリコンゲート絶
縁体を用いるのが好適である。二酸化シリコン絶縁体の
場合とは異なり、窒化シリコン絶縁体は高い電界強度1E
7V/cmを有し、従って薄くすることができ、しかも高い
ゲートブレークダウン電圧を保持し、完全な経年絶縁状
態を改善することができる。窒化ゲート絶縁体を用いる
フェルミFETではスペーサおよびインジェクタ絶縁体は
窒化物とし得るが、スペーサおよびサイドウォール絶縁
体材料は誘電率の２倍のものとするのが好適である。ゲ
ートサイドウォールスペーサ41は面21a上に直接延在さ
せる必要はないが、サイドウォールスペーサ41の材料以
外の材料の薄い絶縁層をインジェクタ37およびサイドウ
ォールスペーサ41間の界面39に形成することができる。
サイドウォールスペーサ41には窒化シリコン（Si3N4）
を用い、ゲート絶縁体26には二酸化シリコン（SiO2）を
用いることができる。窒化シリコンの誘電率は7E−13F/
cmであり、二酸化シリコンの誘電率は3.45E−13F/cmで
ある。従って比はβ＝1.5以上となる。極めて高い駆動
電流のフェルミFETの1.6ma/μmNチャネル装置および0.8
ma/μmPチャネル装置では100Åの窒化シリコンゲート絶
縁体を用いるのが好適である。二酸化シリコン絶縁体の
場合とは異なり、窒化シリコン絶縁体は高い電界強度1E
7V/cmを有し、従って薄くすることができ、しかも高い
ゲートブレークダウン電圧を保持し、完全な経年絶縁状
態を改善することができる。窒化ゲート絶縁体を用いる
フェルミFETではスペーサおよびインジェクタ絶縁体は
窒化物とし得るが、スペーサおよびサイドウォール絶縁
体材料は誘電率の２倍のものとするのが好適である。ゲ
ートサイドウォールスペーサ41は面21a上に直接延在さ
せる必要はないが、サイドウォールスペーサ41の材料以
外の材料の薄い絶縁層をインジェクタ37およびサイドウ
ォールスペーサ41間の界面39に形成することができる。
図5Bおよび5Cは0.8μｍのＮチャネル高電流フェルミF
ET装置のシミュレートされたドレイン電流特性を示す。
図5Aは従来の0.8μmMOS Ｎチャネル装置の状態を同様
にシミュレートして示す。図5Aには150ÅSiO2ゲート絶
縁体を有する5V MOS技術を示す。図5Bは140Å、SiO2、
ゲート絶縁体を有する高電流フェルミFETの特性をシミ
ュレートして示す。図5Cは100Å、窒化シリコン、ゲー
ト絶縁体を有する高電流フェルミFETをシミュレートし
て示す。双方の場合に高電流フェルミFET装置のドレイ
ン電流特性およびピンチ−オフ特性はMOSまたは埋設チ
ャネル技術に比較して著しく優れている。即ち、MOSま
たは埋設チャネル技術と比較してＰチャネル高電流フェ
ルミFET装置にも同様の改善が得られる。即ち、Ｐチャ
ネル飽和電流は代表的にはＮチャネル飽和電流の1/2で
あり、ピンチ−オフ電圧はＮチャネル装置の場合のほぼ
２倍である。
ET装置のシミュレートされたドレイン電流特性を示す。
図5Aは従来の0.8μmMOS Ｎチャネル装置の状態を同様
にシミュレートして示す。図5Aには150ÅSiO2ゲート絶
縁体を有する5V MOS技術を示す。図5Bは140Å、SiO2、
ゲート絶縁体を有する高電流フェルミFETの特性をシミ
ュレートして示す。図5Cは100Å、窒化シリコン、ゲー
ト絶縁体を有する高電流フェルミFETをシミュレートし
て示す。双方の場合に高電流フェルミFET装置のドレイ
ン電流特性およびピンチ−オフ特性はMOSまたは埋設チ
ャネル技術に比較して著しく優れている。即ち、MOSま
たは埋設チャネル技術と比較してＰチャネル高電流フェ
ルミFET装置にも同様の改善が得られる。即ち、Ｐチャ
ネル飽和電流は代表的にはＮチャネル飽和電流の1/2で
あり、ピンチ−オフ電圧はＮチャネル装置の場合のほぼ
２倍である。
図5Bおよび4Cの高電流フェルミFET装置の代表的な基
底電流およびサブスレシホルド漏洩特性を図6Aおよび6B
に示す。Ｎチャネル高電流フェルミFETの特性を図6Aに
示すとともにＰチャネル高電流フェルミFETの特性を図6
Bに示す。即ち、これらの図にはμｍ幅当たりの0.8μｍ
のトランジスタのＮチャネル電流、およびμｍ幅当たり
の0.8μｍのトランジスタのＰチャネル電流をそれぞれ
示す。基底電流は室温で5Vバイアスで、代表的には2E−
13A/μｍである。これは後述する短チャネル技術を用い
て2E−15A/μｍに減少させることができる。
底電流およびサブスレシホルド漏洩特性を図6Aおよび6B
に示す。Ｎチャネル高電流フェルミFETの特性を図6Aに
示すとともにＰチャネル高電流フェルミFETの特性を図6
Bに示す。即ち、これらの図にはμｍ幅当たりの0.8μｍ
のトランジスタのＮチャネル電流、およびμｍ幅当たり
の0.8μｍのトランジスタのＰチャネル電流をそれぞれ
示す。基底電流は室温で5Vバイアスで、代表的には2E−
13A/μｍである。これは後述する短チャネル技術を用い
て2E−15A/μｍに減少させることができる。
図７は種々の異なるサイドウォールスペーサ構体41
（図１）を有する5V、Ｎチャネル、高電流フェルミFET
のドレイン電流のシュミレートされた比較プロットの最
悪の場合を示す。全てのプロットにおいて、SiO2ゲート
絶縁体28の厚さは132Åとする。種々のフェルミFET構体
を図8Aおよび8Cに示す。
（図１）を有する5V、Ｎチャネル、高電流フェルミFET
のドレイン電流のシュミレートされた比較プロットの最
悪の場合を示す。全てのプロットにおいて、SiO2ゲート
絶縁体28の厚さは132Åとする。種々のフェルミFET構体
を図8Aおよび8Cに示す。
図8Aはゲートサイドウォールスペーサ41を窒化シリコ
ンとし、ゲート絶縁体26を二酸化シリコンとした例１を
示す。またゲート絶縁体16を界面39においてインジェク
タ37aの頂部にも僅かだけ重畳して示す。図8Bはゲート
サイドウォールスペーサ41を窒化シリコンとし、ゲート
絶縁体26を二酸化シリコンとした例２を示す。この場合
にはゲート絶縁体26を界面39においてソースインジェク
タ領域37aに重畳しない。図8Cはゲートサイドウォール
スペーサ41およびゲート絶縁体26の双方を二酸化シリコ
ンとした例３を示す。この構体も、ポリシリコンゲート
28の縁部が界面39においてソースインジェクタ領域37a
に僅かだけ重畳するように構成されている。全ての場合
に有効チャネルの長さを0.71μｍとした。
ンとし、ゲート絶縁体26を二酸化シリコンとした例１を
示す。またゲート絶縁体16を界面39においてインジェク
タ37aの頂部にも僅かだけ重畳して示す。図8Bはゲート
サイドウォールスペーサ41を窒化シリコンとし、ゲート
絶縁体26を二酸化シリコンとした例２を示す。この場合
にはゲート絶縁体26を界面39においてソースインジェク
タ領域37aに重畳しない。図8Cはゲートサイドウォール
スペーサ41およびゲート絶縁体26の双方を二酸化シリコ
ンとした例３を示す。この構体も、ポリシリコンゲート
28の縁部が界面39においてソースインジェクタ領域37a
に僅かだけ重畳するように構成されている。全ての場合
に有効チャネルの長さを0.71μｍとした。
図７に示すように、例１ではドレイン飽和電流が最大
となり、ピンチ−オフ電圧は少ない。また例１によって
任意のドレイン電圧でサブ−スレシホルド基底電流を最
低とすることを確かめた。さらに例１は式（24）および
（25）により特定された条件を満足するものである。従
って、例１が好適である。その理由はゲート絶縁領域26
が界面39でソースインジェクタ領域37a上に部分的に重
畳するとともにゲートサイドウォールスペーサ領域41の
誘電率がゲート絶縁領域26の誘電率よりも大きいからで
ある。
となり、ピンチ−オフ電圧は少ない。また例１によって
任意のドレイン電圧でサブ−スレシホルド基底電流を最
低とすることを確かめた。さらに例１は式（24）および
（25）により特定された条件を満足するものである。従
って、例１が好適である。その理由はゲート絶縁領域26
が界面39でソースインジェクタ領域37a上に部分的に重
畳するとともにゲートサイドウォールスペーサ領域41の
誘電率がゲート絶縁領域26の誘電率よりも大きいからで
ある。
低漏洩電流フェルミしきい値電界効果トランジスタ 次に図9A及び図9Bを用いて、本発明による低漏洩電流
を依然として生成する短チャネルを持つフェルミFETを
説明する。このデバイスを以後「低漏洩電流フェルミFE
T」と呼ぶことにする。図9Aの低漏洩電流フェルミFET50
は、第１導電型すなわち本例ではＰ導電型の、基板21に
関して高濃度でドープされた底部漏洩電流制御領域51を
含む。従ってそれは図9AではＰ＋と記されている。図9B
の低漏洩電流フェルミFET60は、拡大されたソース及び
ドレイン注入領域37a,38aを含み、これらはフェルミ槽2
2の深さまで延びているのを好適とする。
を依然として生成する短チャネルを持つフェルミFETを
説明する。このデバイスを以後「低漏洩電流フェルミFE
T」と呼ぶことにする。図9Aの低漏洩電流フェルミFET50
は、第１導電型すなわち本例ではＰ導電型の、基板21に
関して高濃度でドープされた底部漏洩電流制御領域51を
含む。従ってそれは図9AではＰ＋と記されている。図9B
の低漏洩電流フェルミFET60は、拡大されたソース及び
ドレイン注入領域37a,38aを含み、これらはフェルミ槽2
2の深さまで延びているのを好適とする。
図9Aを見れば、底部漏洩電流制御領域51は、ソース及
びドレイン領域23及び24の向き合った端の延長間から基
板21を横断して延長され、フェルミ槽22の深さの上から
下まで基板内に延びている。それはフェルミ・チャネル
36の下にそれと一線に並んで位置するのを好適とする。
前に説明した数式と整合するように、フェルミ・チャネ
ル36から底部漏洩電流制御領域51の一番上までの深さが
Y0とされている。図9AのフェルミFETトランジスタのそ
の他の部分は、更に短いチャネルが描かれていることを
除き図１に記したものと同一である。当業者は、図9Aの
デバイスの高電流特性を持たない低漏洩電流低キャパシ
タンス短チャネル・フェルミFETを提供するには、注入
領域37a及び38aや注入槽37及び38を除外してよいし、ま
たゲート側壁スペーサー領域41を除外してよいと理解す
るであろう。
びドレイン領域23及び24の向き合った端の延長間から基
板21を横断して延長され、フェルミ槽22の深さの上から
下まで基板内に延びている。それはフェルミ・チャネル
36の下にそれと一線に並んで位置するのを好適とする。
前に説明した数式と整合するように、フェルミ・チャネ
ル36から底部漏洩電流制御領域51の一番上までの深さが
Y0とされている。図9AのフェルミFETトランジスタのそ
の他の部分は、更に短いチャネルが描かれていることを
除き図１に記したものと同一である。当業者は、図9Aの
デバイスの高電流特性を持たない低漏洩電流低キャパシ
タンス短チャネル・フェルミFETを提供するには、注入
領域37a及び38aや注入槽37及び38を除外してよいし、ま
たゲート側壁スペーサー領域41を除外してよいと理解す
るであろう。
底部漏洩電流制御領域51は、短チャネル・フェルミ電
界効果トランジスタにおけるドレインに誘導された注入
を最小にする、すなわちこれらの電界効果トランジスタ
は約５μｍ又はそれ以下のチャネル長を持ち、なお且つ
低い拡散空乏キャパシタンスを維持する。例えば５ボル
トで漏洩電流は3E−13A又はそれ以下を維持できる。
界効果トランジスタにおけるドレインに誘導された注入
を最小にする、すなわちこれらの電界効果トランジスタ
は約５μｍ又はそれ以下のチャネル長を持ち、なお且つ
低い拡散空乏キャパシタンスを維持する。例えば５ボル
トで漏洩電流は3E−13A又はそれ以下を維持できる。
底部漏洩電流制御領域は、図９に示すようにY0をチャ
ネルから底部漏洩電流制御領域の一番上までの深さとす
るとき、数式（２）を使って設計することができる。因
数αは底部漏洩電流制御領域51のＰ＋ドーピングとフェ
ルミ槽22のＮドーピングとの比である。底部漏洩電流制
御領域の内部ではαを約0.15に、すなわちゲート28の下
に設定するのが好適である。ソース及びドレイン領域23
及び24の下では、αを約1.0に設定して拡散空乏キャパ
シタンスを最小化する。換言すれば、基板21及びフェル
ミタブ22のドーピング濃度はソース及びドレインの下の
領域ではほぼ等しい。従って、上述の設計パラメタに対
して、及び0.5μｍチャネル幅に対して、底部漏洩電流
制御領域51のドーピング濃度は約5E17であって、その深
さは、５ボルトのドレイン又はソース拡散ポテンシャル
を与えられたタブ接合領域での部分拡散を支持するのに
十分である。
ネルから底部漏洩電流制御領域の一番上までの深さとす
るとき、数式（２）を使って設計することができる。因
数αは底部漏洩電流制御領域51のＰ＋ドーピングとフェ
ルミ槽22のＮドーピングとの比である。底部漏洩電流制
御領域の内部ではαを約0.15に、すなわちゲート28の下
に設定するのが好適である。ソース及びドレイン領域23
及び24の下では、αを約1.0に設定して拡散空乏キャパ
シタンスを最小化する。換言すれば、基板21及びフェル
ミタブ22のドーピング濃度はソース及びドレインの下の
領域ではほぼ等しい。従って、上述の設計パラメタに対
して、及び0.5μｍチャネル幅に対して、底部漏洩電流
制御領域51のドーピング濃度は約5E17であって、その深
さは、５ボルトのドレイン又はソース拡散ポテンシャル
を与えられたタブ接合領域での部分拡散を支持するのに
十分である。
次に図9Bをみれば、底部漏洩電流制御に対する別の設
計は、ソース注入領域37a及びドレイン注入領域38aの深
さをフェルミタブ（Yf＋Y0）の深さにまで延長するのが
好適である。図9Bに示されるように、全ソース注入タブ
37及びドレイン注入タブ38の深さが延長されたフェルミ
タブの深さにまで達するのを好適としている。注入タブ
37及び38の底部とフェルミタブ22の底部との間の分離距
離は、チャネル長の半分より小さいのが好適であり、０
に近づくのが好適である。これらの条件下で、注入タブ
37及び38はほぼ1.5E18/cm3のドーピング濃度を持つ。同
様に基板接触領域33bの深さもフェルミタブの深さに近
づくよう延長するのが好適である。図9BのフェルミFET
トランジスタ60のその他の部分は、更に短いチャネルが
描かれていることを除き図１に記したものと同一であ
る。
計は、ソース注入領域37a及びドレイン注入領域38aの深
さをフェルミタブ（Yf＋Y0）の深さにまで延長するのが
好適である。図9Bに示されるように、全ソース注入タブ
37及びドレイン注入タブ38の深さが延長されたフェルミ
タブの深さにまで達するのを好適としている。注入タブ
37及び38の底部とフェルミタブ22の底部との間の分離距
離は、チャネル長の半分より小さいのが好適であり、０
に近づくのが好適である。これらの条件下で、注入タブ
37及び38はほぼ1.5E18/cm3のドーピング濃度を持つ。同
様に基板接触領域33bの深さもフェルミタブの深さに近
づくよう延長するのが好適である。図9BのフェルミFET
トランジスタ60のその他の部分は、更に短いチャネルが
描かれていることを除き図１に記したものと同一であ
る。
0.5μｍ低漏洩電流フェルミFETの設計 次に図10A−10Bを参照して、図9Aに示した0.5μｍ低
漏洩電流フェルミFETを設計するための好適なドーピン
グのプロファイル及び幾何学的形態を説明する。当業者
は、ＮチャネルFETとＰチャネルFETとがいずれも同様の
やり方で製造されるということを承知しているであろ
う。すべての幾何学的形態及びドーピングのプロファイ
ルは、既述のように注入領域37a及び38aの向き合った表
面間のチャネル領域36の長さが0.8μｍではなく0.5μｍ
であり、底部漏洩電流制御領域51が付加されていること
を除き、図2A−2Cに記載のものと同一である。当業者は
多くの既知の技術を用いてこれらのドーピングプロファ
イルが達成されるにはどうすればよいかを熟知していよ
う。
漏洩電流フェルミFETを設計するための好適なドーピン
グのプロファイル及び幾何学的形態を説明する。当業者
は、ＮチャネルFETとＰチャネルFETとがいずれも同様の
やり方で製造されるということを承知しているであろ
う。すべての幾何学的形態及びドーピングのプロファイ
ルは、既述のように注入領域37a及び38aの向き合った表
面間のチャネル領域36の長さが0.8μｍではなく0.5μｍ
であり、底部漏洩電流制御領域51が付加されていること
を除き、図2A−2Cに記載のものと同一である。当業者は
多くの既知の技術を用いてこれらのドーピングプロファ
イルが達成されるにはどうすればよいかを熟知していよ
う。
図10Aは図9Aの線10A−10A'に沿ってチャネル36を中心
にした垂直方向のドーピングプロファイルを示す。この
プロファイルの得られる各領域は、図10Aの一番上の水
平軸に記載の通りである。図示の通り、底部漏洩電流制
御領域51は、基板21の最上面21aからの深さが1950オン
グストローム（10-10m）ないし4000オングストロームに
及んでいる。従ってそれはフェルミタブ22と基板21との
間の界面付近を中心にする。ドーピング濃度は5E17であ
る。図2A−2Cとは対照的に基板21は1E17でドープされて
いる。
にした垂直方向のドーピングプロファイルを示す。この
プロファイルの得られる各領域は、図10Aの一番上の水
平軸に記載の通りである。図示の通り、底部漏洩電流制
御領域51は、基板21の最上面21aからの深さが1950オン
グストローム（10-10m）ないし4000オングストロームに
及んでいる。従ってそれはフェルミタブ22と基板21との
間の界面付近を中心にする。ドーピング濃度は5E17であ
る。図2A−2Cとは対照的に基板21は1E17でドープされて
いる。
図10Bは図9Aの線10B−10B'に沿ったドーピングプロフ
ァイルを示す。図示の通り、底部漏洩電流制御領域51
は、ソース注入領域37aとドレイン注入領域38aとの間に
チャネル長とほぼ同じ長さだけ、すなわちほぼ0.5μｍ
だけ水平方向に延びている。
ァイルを示す。図示の通り、底部漏洩電流制御領域51
は、ソース注入領域37aとドレイン注入領域38aとの間に
チャネル長とほぼ同じ長さだけ、すなわちほぼ0.5μｍ
だけ水平方向に延びている。
次に図10C−10Dを参照して、図9Bに示した0.5μｍチ
ャネル低漏洩電流フェルミFETを設計するための好適な
ドーピングプロファイル及び幾何学的形態を説明する。
当業者は、ＮチャネルFETとＰチャネルFETとがいずれも
同様のやり方で製造されるということを承知しているで
あろう。すべての幾何学的形態及びドーピングプロファ
イルは、ソース注入領域37、ドレイン注入領域38、及び
基板接触領域33bが約2000オングストロームのタブの深
さにまで延長され、注入領域37a及び38aの向き合った表
面間のチャネル領域36の長さが0.8μｍではなく0.5μｍ
であることを除き、図2A−2Cに記載のものと同一であ
る。
ャネル低漏洩電流フェルミFETを設計するための好適な
ドーピングプロファイル及び幾何学的形態を説明する。
当業者は、ＮチャネルFETとＰチャネルFETとがいずれも
同様のやり方で製造されるということを承知しているで
あろう。すべての幾何学的形態及びドーピングプロファ
イルは、ソース注入領域37、ドレイン注入領域38、及び
基板接触領域33bが約2000オングストロームのタブの深
さにまで延長され、注入領域37a及び38aの向き合った表
面間のチャネル領域36の長さが0.8μｍではなく0.5μｍ
であることを除き、図2A−2Cに記載のものと同一であ
る。
図10Cは図9Bの線10C−10C'に沿ってチャネル36を中心
にした垂直方向のドーピングプロファイルを示す。図示
の通り、基板濃度はほぼ1E18である。図10Dは図9Bの線1
0D−10D'に沿ったドーピングの側面像を示す。図示の通
り、ソース注入槽37はフェルミ槽の深さにまで延びてい
る。
にした垂直方向のドーピングプロファイルを示す。図示
の通り、基板濃度はほぼ1E18である。図10Dは図9Bの線1
0D−10D'に沿ったドーピングの側面像を示す。図示の通
り、ソース注入槽37はフェルミ槽の深さにまで延びてい
る。
底部漏洩電流制御領域の動作 次に、短チャネル・デバイス中の漏洩電流を低下させ
るための、図9Aの底部漏洩電流制御領域51及び図9Bの深
注入領域の動作理論を説明する。先ず始めに、底部漏洩
電流に用いる用語を定義するために、副しきい値の考え
方を説明する。次いで、注入タブの深さがどのように底
部漏洩電流に影響するかという議論が、ドレインに誘導
された注入及びドレイン電界しきい値の低下の議論と共
に展開される。
るための、図9Aの底部漏洩電流制御領域51及び図9Bの深
注入領域の動作理論を説明する。先ず始めに、底部漏洩
電流に用いる用語を定義するために、副しきい値の考え
方を説明する。次いで、注入タブの深さがどのように底
部漏洩電流に影響するかという議論が、ドレインに誘導
された注入及びドレイン電界しきい値の低下の議論と共
に展開される。
フェルミFETの副しきい値の挙動を記述する数式を解
くに当たり、若干の新しい定義が必要である。図11は基
本的な行動をグラフで示している。副しきい値電流の挙
動の４個の主要の特徴が存在する。図11では、これらの
行動領域に、A,B,C,及びDFTLとラベルを付す。点Ａは
「副しきい値」しきい値Vsttを定義する。点Ｂは、正常
な伝導しきい値を定義する。点Ｃは、ドレイン電圧に影
響される「底部漏洩電流」を定義する。最後に、DFTLに
対する矢印は「ドレイン電界しきい値の低下」を規定す
る。副しきい値しきい値は、注入ゲート電界が０のとき
に起きる。
くに当たり、若干の新しい定義が必要である。図11は基
本的な行動をグラフで示している。副しきい値電流の挙
動の４個の主要の特徴が存在する。図11では、これらの
行動領域に、A,B,C,及びDFTLとラベルを付す。点Ａは
「副しきい値」しきい値Vsttを定義する。点Ｂは、正常
な伝導しきい値を定義する。点Ｃは、ドレイン電圧に影
響される「底部漏洩電流」を定義する。最後に、DFTLに
対する矢印は「ドレイン電界しきい値の低下」を規定す
る。副しきい値しきい値は、注入ゲート電界が０のとき
に起きる。
再び図9A及び図9Bを参照すると、底部漏洩電流がドレ
イン電圧に依存することは、チャネル36に向かい合った
ソース注入拡散37a上に終端するドレイン電界成分の結
果である。このソースに終端するドレイン電界はチャネ
ル36にキャリヤ注入を生じさせる。この副しきい値効果
が「ドレインに誘導された注入」DIIと呼ばれる。
イン電圧に依存することは、チャネル36に向かい合った
ソース注入拡散37a上に終端するドレイン電界成分の結
果である。このソースに終端するドレイン電界はチャネ
ル36にキャリヤ注入を生じさせる。この副しきい値効果
が「ドレインに誘導された注入」DIIと呼ばれる。
DIIは多数キャリヤ・フェルミFET及び埋め込みチャネ
ル電界効果デバイスの特徴的な性質である。しきい値よ
り下では、多数キャリヤ・チャネル36及びフェルミタブ
22は、ドレイン電界がチャネル領域を横断して延びるこ
とを抑止する電荷サイトを含まない。その結果として、
ドレイン電界はチャネルに向かい合うソース空乏領域中
に終端することができ、注入を生じさせることができ
る。
ル電界効果デバイスの特徴的な性質である。しきい値よ
り下では、多数キャリヤ・チャネル36及びフェルミタブ
22は、ドレイン電界がチャネル領域を横断して延びるこ
とを抑止する電荷サイトを含まない。その結果として、
ドレイン電界はチャネルに向かい合うソース空乏領域中
に終端することができ、注入を生じさせることができ
る。
それと対照的に、少数キャリヤMOSデバイスは、ソー
スとドレインとを仲立ちする基板領域を必要とする。従
ってドレイン電界はチャネルに向かい合うドレイン拡散
領域に隣接する基板領域をイオン化することにより終端
する。もし基板領域がソース及びドレイン拡散領域間で
完全に空乏化すれば、よく知られたパンチスルー現象が
生じて、急激に増大する高注入電流が生ずる。
スとドレインとを仲立ちする基板領域を必要とする。従
ってドレイン電界はチャネルに向かい合うドレイン拡散
領域に隣接する基板領域をイオン化することにより終端
する。もし基板領域がソース及びドレイン拡散領域間で
完全に空乏化すれば、よく知られたパンチスルー現象が
生じて、急激に増大する高注入電流が生ずる。
要約すれば、MOSデバイスの設計はパンチスルーの問
題としきい値の問題とにより混乱する。埋め込みチャネ
ル・デバイスはパンチスルーとDIIとの双方により混乱
する。フェルミFETはDIIの条件によってのみ混乱する
が、それは底部漏洩電流制御領域により、又は注入領域
37及び38の深さの増加により、相当に減少させることが
できる。フェルミFETをMOSデバイス及び埋め込みチャネ
ル・デバイスと対比するとき、フェルミFETのかなり大
きい電流及び速度の利点は前者にあってはDIIの制御に
要する設計上の制約より遥かに重要であり、後者におけ
るパンチスルーとしきい値を消去するための制約はそれ
とは正反対なのである。両方の問題ともにチャネル長が
短くなるに従い益々重要になる。
題としきい値の問題とにより混乱する。埋め込みチャネ
ル・デバイスはパンチスルーとDIIとの双方により混乱
する。フェルミFETはDIIの条件によってのみ混乱する
が、それは底部漏洩電流制御領域により、又は注入領域
37及び38の深さの増加により、相当に減少させることが
できる。フェルミFETをMOSデバイス及び埋め込みチャネ
ル・デバイスと対比するとき、フェルミFETのかなり大
きい電流及び速度の利点は前者にあってはDIIの制御に
要する設計上の制約より遥かに重要であり、後者におけ
るパンチスルーとしきい値を消去するための制約はそれ
とは正反対なのである。両方の問題ともにチャネル長が
短くなるに従い益々重要になる。
次の分析は、多数キャリヤ・フェルミFETデバイス中
の逸れ易い（diverting）ドレイン電界の輪郭線に対す
る注入の深さYdのインパクトを説明するものである。図
9Aの底部漏洩電流制御領域51及び図9Bの深注入タブは事
実上DIIを消去したのと同然である。
の逸れ易い（diverting）ドレイン電界の輪郭線に対す
る注入の深さYdのインパクトを説明するものである。図
9Aの底部漏洩電流制御領域51及び図9Bの深注入タブは事
実上DIIを消去したのと同然である。
図12Aは、フェルミタブ22及び注入領域37,38を含み且
つ側壁スペーサー41を含まない低キャパシタンス・フェ
ルミFETで、ドレインに誘導された注入が問題点になっ
たときに生じる電界輪郭線を示す。特に注入タブの底の
隅の領域は、其処に密集する電界による過剰なDIIに寄
与する。図12Bは、基板空乏領域21の底縁をソース及び
ドレインタブ37,38の底部に接近するように移動させる
ことにより、この効果を最小にする適切に補正した方策
を示す。図9Aの底部漏洩電流制御領域51もやはりこの結
果を達成する。
つ側壁スペーサー41を含まない低キャパシタンス・フェ
ルミFETで、ドレインに誘導された注入が問題点になっ
たときに生じる電界輪郭線を示す。特に注入タブの底の
隅の領域は、其処に密集する電界による過剰なDIIに寄
与する。図12Bは、基板空乏領域21の底縁をソース及び
ドレインタブ37,38の底部に接近するように移動させる
ことにより、この効果を最小にする適切に補正した方策
を示す。図9Aの底部漏洩電流制御領域51もやはりこの結
果を達成する。
チャネル36に向き合ったドレイン注入領域38には、ポ
リゲート面28上に終端するドレイン電界の輪郭積分が基
板領域21に終端するドレイン電界の輪郭積分に等しくな
る或る深さYLが存在する。その点において、ドレイン電
界はチャネル領域に向き合うソース23で終端することが
できる。ソース注入領域38上で終端することのできる電
界のライン数を最小にする注入タブの深さがある。この
要件は、αが１より小さいことを示唆する。典型的に
は、α＜Lo/2である。フェルミFETデバイスを設計する
ときには、以下に求められる数式（31）を考慮しなけれ
ばならない。予想される深さYLは注入領域の深さを超え
てはならない。さもなければ、副しきい値体制下の拡散
の底及び隅から、かなりの底部漏洩電流が流出するであ
ろう。以下に求められる数式（32）は最小底部電流を与
える。
リゲート面28上に終端するドレイン電界の輪郭積分が基
板領域21に終端するドレイン電界の輪郭積分に等しくな
る或る深さYLが存在する。その点において、ドレイン電
界はチャネル領域に向き合うソース23で終端することが
できる。ソース注入領域38上で終端することのできる電
界のライン数を最小にする注入タブの深さがある。この
要件は、αが１より小さいことを示唆する。典型的に
は、α＜Lo/2である。フェルミFETデバイスを設計する
ときには、以下に求められる数式（31）を考慮しなけれ
ばならない。予想される深さYLは注入領域の深さを超え
てはならない。さもなければ、副しきい値体制下の拡散
の底及び隅から、かなりの底部漏洩電流が流出するであ
ろう。以下に求められる数式（32）は最小底部電流を与
える。
数式（32）はまた、米国特許第4,990,974号及び第4,9
84,043号に規定される最初のフェルミFETに対する基本
設計判定規準をも予想させる。特に、 Ytub＝YO且つYO＝YP であるときには α＝１及びYL＝YO となる。換言すれば、その場合に、拡散の深さYdはフェ
ルミ・チャネルの深さYOに等しくなければならない。YP
は基板領域の空乏深さである。
84,043号に規定される最初のフェルミFETに対する基本
設計判定規準をも予想させる。特に、 Ytub＝YO且つYO＝YP であるときには α＝１及びYL＝YO となる。換言すれば、その場合に、拡散の深さYdはフェ
ルミ・チャネルの深さYOに等しくなければならない。YP
は基板領域の空乏深さである。
次に数式（32）が導かれる。ポリシリコン・ゲート電
極28上に終端する電界ラインの実効半径をR1とし、基板
領域21に終端する電界ラインの実効半径をR2とし、これ
らの電界ラインに沿ったドレイン電界をEdとする。拡散
領域間の電界は、拡散領域下の基板領域中に終端する電
界に比較して、副しきい値領域では殆ど一様である。
極28上に終端する電界ラインの実効半径をR1とし、基板
領域21に終端する電界ラインの実効半径をR2とし、これ
らの電界ラインに沿ったドレイン電界をEdとする。拡散
領域間の電界は、拡散領域下の基板領域中に終端する電
界に比較して、副しきい値領域では殆ど一様である。
（π/2）R1Esd＋TOXEsd（es/ei）＝Vd＋Vpj （26） （π/2）R2Esd＝Vd＋Vw （27） R2＝Ytub＋YP−YL （28） R1＝YL （29） 数式（26）ないし（29）を用いて、 Vw＝ウェル電位（KT/q）loge（N^/Ns）；及び Vpj＝ポリシリコン・ゲート電極接合電位（KT/q）loge（N^/Npoly） とするとき、つぎの数式： が得られる。もしVw＝Vpjとすれば： という関係が得られる。数式（31）は、電界強度Edとは
独立である。基板の空乏の深さYpは、設計によって小さ
くして置かなければならない。
独立である。基板の空乏の深さYpは、設計によって小さ
くして置かなければならない。
パンチスルー現象は、短チャネルMOSデバイス及び埋
め込みチャネル・デバイスにとって厳しい問題がある。
その影響を最小にするためには、高基板ドーピングが必
要である。すべてのFET構造において、２番目のドレイ
ンの誘導する現象が生じ、これが「ドレイン電界しきい
値低下」DFTLと呼ばれるものである。簡単に説明すれ
ば、DFTLとは、チャネルのソース端の近くに展開される
絶縁層電位の結果であり、それはゲート電圧がドレイン
電圧より低いときに、ゲートで終端するドレイン電圧に
より生成される電界のもたらす結果である。このドレイ
ンの誘導する絶縁層電位は常に、しきい値を減少させる
方向にある。パンチスルーは、低キャパシタンス・フェ
ルミFETにより消去されるが、DFTLは依然として残る。D
FTLに起因するしきい値電圧の変化ΔVtを表す数式を次
に示すが、これはドレイン電圧がゲート電圧より高いと
きにのみ適用されるもので、ここでLoをチャネル長と
し、Xdを拡散の深さとすれば： が得られる。
め込みチャネル・デバイスにとって厳しい問題がある。
その影響を最小にするためには、高基板ドーピングが必
要である。すべてのFET構造において、２番目のドレイ
ンの誘導する現象が生じ、これが「ドレイン電界しきい
値低下」DFTLと呼ばれるものである。簡単に説明すれ
ば、DFTLとは、チャネルのソース端の近くに展開される
絶縁層電位の結果であり、それはゲート電圧がドレイン
電圧より低いときに、ゲートで終端するドレイン電圧に
より生成される電界のもたらす結果である。このドレイ
ンの誘導する絶縁層電位は常に、しきい値を減少させる
方向にある。パンチスルーは、低キャパシタンス・フェ
ルミFETにより消去されるが、DFTLは依然として残る。D
FTLに起因するしきい値電圧の変化ΔVtを表す数式を次
に示すが、これはドレイン電圧がゲート電圧より高いと
きにのみ適用されるもので、ここでLoをチャネル長と
し、Xdを拡散の深さとすれば： が得られる。
ドレイン電圧がゲート電圧を上回る量によってDFTLの
効果が増大し、ゲート電圧が低ければチャネル長が短く
なるに従ってそれは更に顕著になる。この効果は、ゲー
ト絶縁の厚さを薄くすればそれに見合って減少する。
効果が増大し、ゲート電圧が低ければチャネル長が短く
なるに従ってそれは更に顕著になる。この効果は、ゲー
ト絶縁の厚さを薄くすればそれに見合って減少する。
実験的にDFTLの効果を測定する方法はデバイスの副し
きい値の行動をプロットすることである。図6A及び図6B
を参照。DFTLによってドレイン電圧Vdの増加に伴う上昇
カーブの左電圧転移、すなわちLog10Ichが説明される。
きい値の行動をプロットすることである。図6A及び図6B
を参照。DFTLによってドレイン電圧Vdの増加に伴う上昇
カーブの左電圧転移、すなわちLog10Ichが説明される。
高飽和電流フェルミ−FET 次に図13を参照して、本発明による高飽和電流フェル
ミFETを説明する。高飽和電流フェルミFET200は、ソー
スタブ領域37及びドレインタブ領域38が存在しないこと
を除き、図１のフェルミFET20と同じである。しかし当
業者はよく知っている通り、これらの領域は前に述べた
ように使用されるものなのである。また、ゲート電極層
28が第１導電型、すなわちここではＰ型の第１層28b及
び第２導電型すなわちここではＮ型の第１層28cを含む
ことは、発明者がVinal及びDennenで、権利者が本発明
の出願人である“Field Effect Transistor Having Pol
ycrystalline Silicon Gate Junction"と題する（米
国）特許出願第08/087,509号に記載の通りであって、該
開示をここに参照文献として引用して置く。しかし当業
者はよく知っている通り、ソース及びドレインタブ領域
37及び38と単一層ゲート28とのいずれか一方又は双方が
やはり使用されてもよい。
ミFETを説明する。高飽和電流フェルミFET200は、ソー
スタブ領域37及びドレインタブ領域38が存在しないこと
を除き、図１のフェルミFET20と同じである。しかし当
業者はよく知っている通り、これらの領域は前に述べた
ように使用されるものなのである。また、ゲート電極層
28が第１導電型、すなわちここではＰ型の第１層28b及
び第２導電型すなわちここではＮ型の第１層28cを含む
ことは、発明者がVinal及びDennenで、権利者が本発明
の出願人である“Field Effect Transistor Having Pol
ycrystalline Silicon Gate Junction"と題する（米
国）特許出願第08/087,509号に記載の通りであって、該
開示をここに参照文献として引用して置く。しかし当業
者はよく知っている通り、ソース及びドレインタブ領域
37及び38と単一層ゲート28とのいずれか一方又は双方が
やはり使用されてもよい。
本発明によれば、チャネル36に隣接するソース領域23
の第２導電型ドーピング（ここではＮ＋＋）は、電界効
果トランジスタの飽和電流を最大化するのに十分な高さ
の最小に維持される。チャネル36に向き合うソース領域
23及びドレイン領域24のドーピングはこの最小ドーピン
グに維持されるのが好適であり、全ソース及びドレイン
領域23及び24のドーピングはそれぞれこの最小ドーピン
グに維持されるのが最も公的である。云うまでも無く、
更に大きいドーピング・レベルが使用されてもよいが、
トランジスタの飽和電流を高めるためにそれが為すとこ
ろは少ないであろう。
の第２導電型ドーピング（ここではＮ＋＋）は、電界効
果トランジスタの飽和電流を最大化するのに十分な高さ
の最小に維持される。チャネル36に向き合うソース領域
23及びドレイン領域24のドーピングはこの最小ドーピン
グに維持されるのが好適であり、全ソース及びドレイン
領域23及び24のドーピングはそれぞれこの最小ドーピン
グに維持されるのが最も公的である。云うまでも無く、
更に大きいドーピング・レベルが使用されてもよいが、
トランジスタの飽和電流を高めるためにそれが為すとこ
ろは少ないであろう。
チャネル領域36における濃度は、タブ領域22の濃度よ
り大きい場合も小さい場合もあり、ソース領域23及びド
レイン領域24の濃度より小さい。チャネル領域36の端
は、ソース及びドレイン領域23及び24に、又はもし存在
するならソース及びドレインタブに、接するのが好適で
ある。ソース及びドレイン領域はチャネル36と少なくと
も同じ深さであり、好適にはタブ22の深さより少ない。
り大きい場合も小さい場合もあり、ソース領域23及びド
レイン領域24の濃度より小さい。チャネル領域36の端
は、ソース及びドレイン領域23及び24に、又はもし存在
するならソース及びドレインタブに、接するのが好適で
ある。ソース及びドレイン領域はチャネル36と少なくと
も同じ深さであり、好適にはタブ22の深さより少ない。
基板領域21は、ゲート絶縁層26に隣接するドープされ
た多結晶シリコンゲート28bと同じ導電型である。基板2
1のドーピング濃度はタブ22のドーピング濃度より高く
なっており、好適にはその高さは４倍である。
た多結晶シリコンゲート28bと同じ導電型である。基板2
1のドーピング濃度はタブ22のドーピング濃度より高く
なっており、好適にはその高さは４倍である。
次に、フェルミFETトランジスタのドレイン飽和電流
は、チャネル36に隣接するソース23及びドレイン24の拡
散ドーピング濃度により制御されることが示される。最
高ドレイン飽和電流は、垂直電界がチャネル36を横切る
ことを許さないときに、所与のドーピング濃度に対して
達成される。従って拡散濃度は、所与のチャネル長に対
して、それを超えればドレイン飽和電流が増加を停止す
る最小値を持つ。
は、チャネル36に隣接するソース23及びドレイン24の拡
散ドーピング濃度により制御されることが示される。最
高ドレイン飽和電流は、垂直電界がチャネル36を横切る
ことを許さないときに、所与のドーピング濃度に対して
達成される。従って拡散濃度は、所与のチャネル長に対
して、それを超えればドレイン飽和電流が増加を停止す
る最小値を持つ。
従って、高駆動電流を達成するために極めて短いチャ
ネルタブFETを製作する必要はない。例えば、もし最大
駆動電流に対しチャネル長が0.8ミクロンのタブFETが最
適とされていれば、更に短いチャネルのデバイスの製作
は駆動電流を増加させることに殆ど役立たない。Ｎチャ
ネル及びＰチャネルのデバイスに対してそれぞれ１セン
チメートル当たり16アンペア及び９アンペアのドレイン
飽和電流が、電源電圧として０ないし５ボルトを用いる
タブFETデバイスの設計から達成される。これらの電流
レベルを達成するためには、厚さが100オングストロー
ムの窒化珪素又は厚さが50オングストロームの二酸化珪
素、或いはこれと同等のゲート・キャパシタンス効果を
持つその他のゲート絶縁素材によるゲート絶縁層26が必
要である。
ネルタブFETを製作する必要はない。例えば、もし最大
駆動電流に対しチャネル長が0.8ミクロンのタブFETが最
適とされていれば、更に短いチャネルのデバイスの製作
は駆動電流を増加させることに殆ど役立たない。Ｎチャ
ネル及びＰチャネルのデバイスに対してそれぞれ１セン
チメートル当たり16アンペア及び９アンペアのドレイン
飽和電流が、電源電圧として０ないし５ボルトを用いる
タブFETデバイスの設計から達成される。これらの電流
レベルを達成するためには、厚さが100オングストロー
ムの窒化珪素又は厚さが50オングストロームの二酸化珪
素、或いはこれと同等のゲート・キャパシタンス効果を
持つその他のゲート絶縁素材によるゲート絶縁層26が必
要である。
Ｔ−FETのゲート・キャパシタンスは、単位ゲート電
圧（Vg−Vt）当たりの可動チャネル電荷Qchに依存す
る。従ってゲート・キャパシタンスは累積効率に比例す
る。本発明によれば、もしチャネルに向き合ったソース
拡散注入領域とドレイン拡散注入領域とのいずれか一方
又は双方中に過剰電荷を蓄えることができるならば、高
い累積効率が生起することは実験的に確かめられてい
る。従って、φＸをソース／ドレイン拡散とチャネルと
の間の平坦帯域電位とし、室温において KT/q＝26mV とし、Ndoをチャネル36に向き合ったソース・ドレイン
濃度とし並びに好適にはドレイン・ドーピング濃度とも
し、Nchをチャネル36のドーピング濃度とするとき： となる。これをグラフに表したのが図14である。
圧（Vg−Vt）当たりの可動チャネル電荷Qchに依存す
る。従ってゲート・キャパシタンスは累積効率に比例す
る。本発明によれば、もしチャネルに向き合ったソース
拡散注入領域とドレイン拡散注入領域とのいずれか一方
又は双方中に過剰電荷を蓄えることができるならば、高
い累積効率が生起することは実験的に確かめられてい
る。従って、φＸをソース／ドレイン拡散とチャネルと
の間の平坦帯域電位とし、室温において KT/q＝26mV とし、Ndoをチャネル36に向き合ったソース・ドレイン
濃度とし並びに好適にはドレイン・ドーピング濃度とも
し、Nchをチャネル36のドーピング濃度とするとき： となる。これをグラフに表したのが図14である。
拡散空乏領域の最小の深さXdは、次のように近似され
る。貯積された自由電荷はその値が一定であり、その符
号はチャネルに向き合った拡散空乏領域中の全電荷と反
対であり、eSを基板の誘電率とし、ｑを1.6×10-19クー
ロンとするとき： となる。
る。貯積された自由電荷はその値が一定であり、その符
号はチャネルに向き合った拡散空乏領域中の全電荷と反
対であり、eSを基板の誘電率とし、ｑを1.6×10-19クー
ロンとするとき： となる。
図15は、チャネル領域に貯積される自由な貯積領域内
で利用可能な過剰キャリヤと同等の量を示す。図15で
は、Yfはチャネル36の深さでり、Ｚはチャネル36の幅で
ある。以下の議論では自由電荷を無視する。自由電荷の
成分についてはその後で論じる。
で利用可能な過剰キャリヤと同等の量を示す。図15で
は、Yfはチャネル36の深さでり、Ｚはチャネル36の幅で
ある。以下の議論では自由電荷を無視する。自由電荷の
成分についてはその後で論じる。
自由貯積電荷Qrの最大貯積量は： Qr＝qNdoXdYfZ （35） である。φＸを数式（33）で与えられたものとすると
き、Xdに対して数式（34）を置き換えれば： Qr＝YfZ（2eSφXqNdo）1/2 （36） となる。
き、Xdに対して数式（34）を置き換えれば： Qr＝YfZ（2eSφXqNdo）1/2 （36） となる。
数式（36）は注入用に利用可能な過剰電荷を定義す
る。最大ゲート電圧Vgmaxがしきい値を超えるように印
加されるとき、この全利用可能電荷はチャネルを満たす
ことができるものでなければならない。自由電荷はチャ
ネルに流入するので、キャリヤはＮ＋＋/Nch接合を横切
って拡散し、それらを置き換える。１拡散当たりで満た
される実効チャネル体積Vchは： Vch＝（ＺδLO）/2 （37） である。従って、Nchex＝チャネル過剰キャリヤ濃度； δ＝過剰キャリヤの流入深度； LO＝チャネル長； Ｚ＝チャネル幅 とするとき、チャネルに転移される電荷は： Qch＝（q/2）NchexZδLO （38） となる。
る。最大ゲート電圧Vgmaxがしきい値を超えるように印
加されるとき、この全利用可能電荷はチャネルを満たす
ことができるものでなければならない。自由電荷はチャ
ネルに流入するので、キャリヤはＮ＋＋/Nch接合を横切
って拡散し、それらを置き換える。１拡散当たりで満た
される実効チャネル体積Vchは： Vch＝（ＺδLO）/2 （37） である。従って、Nchex＝チャネル過剰キャリヤ濃度； δ＝過剰キャリヤの流入深度； LO＝チャネル長； Ｚ＝チャネル幅 とするとき、チャネルに転移される電荷は： Qch＝（q/2）NchexZδLO （38） となる。
チャネル電荷がゲート・キャパシタンス及びゲート駆
動電圧（Vg−Vt）とも関係することは証明できる。次の
等式が成り立つ： Cg ＊ZLO（Vg−Vt）＝qNchexδZLO （39） 従って、Qch ＊を単位体積当たりの電荷とするとき： qNchexδ＝Cg ＊（Vg−Vt）＝Qch ＊ （40） となる。
動電圧（Vg−Vt）とも関係することは証明できる。次の
等式が成り立つ： Cg ＊ZLO（Vg−Vt）＝qNchexδZLO （39） 従って、Qch ＊を単位体積当たりの電荷とするとき： qNchexδ＝Cg ＊（Vg−Vt）＝Qch ＊ （40） となる。
チャネル飽和電流Isatに対する基本式は、VLを横方向
速度とするとき： Isat＝Cg ＊（Vg−Vt）ZVL （41） と書くことができる。
速度とするとき： Isat＝Cg ＊（Vg−Vt）ZVL （41） と書くことができる。
次に、横方向速度VLを制御する条件を議論する。数式
（40）を数式（38）に代入すれば、ソース拡散による貯
積チャネル電荷を定義する重要な数式： Qch＝（Cg ＊/2）ZLO（Vg−Vt） （42） が得られる。数式（36）を数式（42）の利用可能なチャ
ネル電荷に代入すれば： YｆZ(2eＳφＸqNdo)1/2=(Cｇ */2)ZLＯ(Vｇ-Vｔ) （43） となる。数式（43）は実際のゲート・キャパシタンスCg
＊について拡散不純物濃度Ndo及びチャネル領域Yfで表
すよう解くことができ、ここで Yf ＝ソース及びドレイン拡散に隣接するフェルミ
・チャネルの深さ Ndo ＝基板−絶縁界面21aからフェルミ・チャネルの
底までの深さにおける平均拡散不純物濃度 LO ＝チャネル長 eS ＝基板の誘電率 φX ＝数式（33）で与えられるもの Vgmax＝予想される最大ゲート電圧 Vt ＝しきい値電圧 とすれば： が得られる。
（40）を数式（38）に代入すれば、ソース拡散による貯
積チャネル電荷を定義する重要な数式： Qch＝（Cg ＊/2）ZLO（Vg−Vt） （42） が得られる。数式（36）を数式（42）の利用可能なチャ
ネル電荷に代入すれば： YｆZ(2eＳφＸqNdo)1/2=(Cｇ */2)ZLＯ(Vｇ-Vｔ) （43） となる。数式（43）は実際のゲート・キャパシタンスCg
＊について拡散不純物濃度Ndo及びチャネル領域Yfで表
すよう解くことができ、ここで Yf ＝ソース及びドレイン拡散に隣接するフェルミ
・チャネルの深さ Ndo ＝基板−絶縁界面21aからフェルミ・チャネルの
底までの深さにおける平均拡散不純物濃度 LO ＝チャネル長 eS ＝基板の誘電率 φX ＝数式（33）で与えられるもの Vgmax＝予想される最大ゲート電圧 Vt ＝しきい値電圧 とすれば： が得られる。
ゲート・キャパシタンスは独立の解析により定められ
る最大値を持ち、それは次の数式： で与えられる。数式（44）と数式（45）の比を求めれ
ば、ゲート・キャパシタンス因数として次の数式 が得られる。
る最大値を持ち、それは次の数式： で与えられる。数式（44）と数式（45）の比を求めれ
ば、ゲート・キャパシタンス因数として次の数式 が得られる。
数式（41）によれば、ゲート・キャパシタンス因数Gf
＝1.0のときに、所与の横方向速度に対し最大飽和電流
が生起する。
＝1.0のときに、所与の横方向速度に対し最大飽和電流
が生起する。
図16A及び図16Bは数式（46）を、種々のチャネル長LO
に対するソース／ドレイン拡散濃度Ndoの関数としてグ
ラフで示すもので、所与の値としては Yf ＝600オングストローム Vgmax＝５ボルト Vt ＝0.8ボルト δ（流入深度）＝120オングストローム とされており、また、図16Aでは TOX＝100オングストローム とされ、図16Bでは TOX＝140オングストローム とされている、図16A及び図16Bが示しているのは、最大
飽和電流が達成されるのに必要な限界濃度Ndoが存在
し、その値は種々のチャネル長LOに対して異なる、と云
うものである。この最大値はゲート・キャパシタンス因
数Gf＝1.0のときに生じる。この最大値は主としてチャ
ネル長LOに、及び絶縁の厚さTOXに依存する。この限界
値は、次の数式： で定義される。フェルミタブFETを設計する時には、数
式（47）を可能な最長のチャネルLOに適用するべきであ
る。これらの環境下で、短いチャネル長のタブFETは同
じゲート電圧に対しては本来同じドレイン飽和電流を持
つであろう。短チャネル・デバイスを作ることにより駆
動電流に関しては極めて僅かしか得るところがない。チ
ャネル長が0.8ミクロン又はそれ以下で設計されたフェ
ルミタブFETは、MOSデバイス又はMOS埋め込みチャネル
・デバイスのいかなるチャネル長での設計に較べても、
所与のゲート電圧に対して遥かに高い駆動電流を持つ。
に対するソース／ドレイン拡散濃度Ndoの関数としてグ
ラフで示すもので、所与の値としては Yf ＝600オングストローム Vgmax＝５ボルト Vt ＝0.8ボルト δ（流入深度）＝120オングストローム とされており、また、図16Aでは TOX＝100オングストローム とされ、図16Bでは TOX＝140オングストローム とされている、図16A及び図16Bが示しているのは、最大
飽和電流が達成されるのに必要な限界濃度Ndoが存在
し、その値は種々のチャネル長LOに対して異なる、と云
うものである。この最大値はゲート・キャパシタンス因
数Gf＝1.0のときに生じる。この最大値は主としてチャ
ネル長LOに、及び絶縁の厚さTOXに依存する。この限界
値は、次の数式： で定義される。フェルミタブFETを設計する時には、数
式（47）を可能な最長のチャネルLOに適用するべきであ
る。これらの環境下で、短いチャネル長のタブFETは同
じゲート電圧に対しては本来同じドレイン飽和電流を持
つであろう。短チャネル・デバイスを作ることにより駆
動電流に関しては極めて僅かしか得るところがない。チ
ャネル長が0.8ミクロン又はそれ以下で設計されたフェ
ルミタブFETは、MOSデバイス又はMOS埋め込みチャネル
・デバイスのいかなるチャネル長での設計に較べても、
所与のゲート電圧に対して遥かに高い駆動電流を持つ。
次に図27を参照して本発明による高飽和電流フェルミ
FETの２番目の実施例を説明する。図27の高飽和電流フ
ェルミFET300は、ソース・ドーピング傾斜領域50aをソ
ース領域23とチャネル36との間に、また好適にはドレイ
ン・ドーピング傾斜領域50bをドレイン領域24とチャネ
ル36との間に、それぞれ付加したことを除けば、図13の
高飽和電流フェルミFET200と同様である。ソース・ドー
ピング傾斜領域50a及び好適にはドレイン・ドーピング
傾斜領域50bは、ソース及びドレイン領域に隣接する相
対的に高いソース／ドレイン・ドーピング濃度からチャ
ネル36に隣接する相対的に低いチャネル36のドーピング
濃度へと減少するドーピング傾斜でドープされる。
FETの２番目の実施例を説明する。図27の高飽和電流フ
ェルミFET300は、ソース・ドーピング傾斜領域50aをソ
ース領域23とチャネル36との間に、また好適にはドレイ
ン・ドーピング傾斜領域50bをドレイン領域24とチャネ
ル36との間に、それぞれ付加したことを除けば、図13の
高飽和電流フェルミFET200と同様である。ソース・ドー
ピング傾斜領域50a及び好適にはドレイン・ドーピング
傾斜領域50bは、ソース及びドレイン領域に隣接する相
対的に高いソース／ドレイン・ドーピング濃度からチャ
ネル36に隣接する相対的に低いチャネル36のドーピング
濃度へと減少するドーピング傾斜でドープされる。
本発明によれば、ソース・ドーピング傾斜領域50a及
びドレイン・ドーピング傾斜領域50bは、タブFET300内
での高飽和電流を支持するために少なくとも300オング
ストロームの厚さＳをもつのを好適とすることが既に判
っている。。また、図27に示すように、ゲート絶縁領域
26及びゲート電極28は、ソース及びドレイン・ドーピン
グ傾斜領域50a及び50bとオーバラップしていることも好
適とする。これもまた図27に示すように、ソース・ドー
ピング傾斜領域50aとドレイン・ドーピング傾斜領域50b
とはそれぞれ、ソース23及びドレイン24を取り囲んでい
ることを好適とする。
びドレイン・ドーピング傾斜領域50bは、タブFET300内
での高飽和電流を支持するために少なくとも300オング
ストロームの厚さＳをもつのを好適とすることが既に判
っている。。また、図27に示すように、ゲート絶縁領域
26及びゲート電極28は、ソース及びドレイン・ドーピン
グ傾斜領域50a及び50bとオーバラップしていることも好
適とする。これもまた図27に示すように、ソース・ドー
ピング傾斜領域50aとドレイン・ドーピング傾斜領域50b
とはそれぞれ、ソース23及びドレイン24を取り囲んでい
ることを好適とする。
ソース及びドレイン・ドーピング傾斜領域50a及び50b
の厚さがそれぞれ300オングストロームを超えていると
きに高飽和電流が与えられるのは何故かという理論的な
理由を以下に説明する。また、ソース及びドレイン傾斜
領域と共に用いられたときに、最小ソース及びドレイン
・ドーピング・レベルが、ソース及びドレインがフェル
ミ・チャネルより深い場合、すなわちXiがYfより大きい
場合にフェルミ・チャネルの深さYfの代わりにソース及
びドレインの深さXjに置き換えた既述の数式（47）の与
えるものになる、ということも証明されよう。
の厚さがそれぞれ300オングストロームを超えていると
きに高飽和電流が与えられるのは何故かという理論的な
理由を以下に説明する。また、ソース及びドレイン傾斜
領域と共に用いられたときに、最小ソース及びドレイン
・ドーピング・レベルが、ソース及びドレインがフェル
ミ・チャネルより深い場合、すなわちXiがYfより大きい
場合にフェルミ・チャネルの深さYfの代わりにソース及
びドレインの深さXjに置き換えた既述の数式（47）の与
えるものになる、ということも証明されよう。
ソース拡散23及びドレイン拡散24との間にそれぞれあ
るフェルミタブチャネル領域に向かい合った拡散傾斜に
蓄積された自由電荷への正常なアクセスのあるときに高
累積効率が生じることな既に示されている。しきい値で
は、フェルミタブ領域22は、底からゲート絶縁に面した
基板の表面21aまで完全に空乏化されているであろう、
それはフェルミタブ22と基板21との間のＰ−Ｎ接合の結
果である。このやり方でフェルミタブを空乏化すること
は、多数キャリヤの伝導中に表面チャネル領域36と交差
する接合電界を除去することになる。
るフェルミタブチャネル領域に向かい合った拡散傾斜に
蓄積された自由電荷への正常なアクセスのあるときに高
累積効率が生じることな既に示されている。しきい値で
は、フェルミタブ領域22は、底からゲート絶縁に面した
基板の表面21aまで完全に空乏化されているであろう、
それはフェルミタブ22と基板21との間のＰ−Ｎ接合の結
果である。このやり方でフェルミタブを空乏化すること
は、多数キャリヤの伝導中に表面チャネル領域36と交差
する接合電界を除去することになる。
次に、空乏状態の拡散領域の縁における適正な電荷の
貯積を与えるのに要するソース／ドレイン拡散濃度Ndo
及び勾配の深さＳを定める。しきい値より上の所定の最
大ゲート電圧では、適正な電荷の貯積は十分な多数キャ
リヤで長さLOのチャネル量の半分を満たして、次のよう
に定義される限界ゲート・キャパシタンス値Cg ＊を達成
する。すなわち： TOX＝ゲート絶縁26の厚さ δ＝キャリヤの流入深度 eS ＝基板21の誘電率 ei ＝絶縁層26の誘電率 とするとき Cg ＊＝1/（（TOX/ei）＋（δ/2eS）） と定義されるのである。図27を参照すれば、ゲート電極
29がしきい値又はそれより下にあれば、基板−タブ接合
はフェルミタブ領域をゲート絶縁層26及びフェルミタブ
に向き合うドーピング傾斜領域50a,50bの周辺の一部ま
で完全に空乏化する。拡散不純物濃度Ndo及び傾斜の厚
さＳは、全拡散傾斜の厚さＳが空乏化中に消耗されるの
を抑止するのに十分なものでなければならない。以下に
述べる解析は、所与の最大ゲート電圧に対しフェルミFE
Tからの最大ドレイン飽和電流を達成するための拡散設
計に対する要求条件を定義する基本的な数式を展開す
る。
貯積を与えるのに要するソース／ドレイン拡散濃度Ndo
及び勾配の深さＳを定める。しきい値より上の所定の最
大ゲート電圧では、適正な電荷の貯積は十分な多数キャ
リヤで長さLOのチャネル量の半分を満たして、次のよう
に定義される限界ゲート・キャパシタンス値Cg ＊を達成
する。すなわち： TOX＝ゲート絶縁26の厚さ δ＝キャリヤの流入深度 eS ＝基板21の誘電率 ei ＝絶縁層26の誘電率 とするとき Cg ＊＝1/（（TOX/ei）＋（δ/2eS）） と定義されるのである。図27を参照すれば、ゲート電極
29がしきい値又はそれより下にあれば、基板−タブ接合
はフェルミタブ領域をゲート絶縁層26及びフェルミタブ
に向き合うドーピング傾斜領域50a,50bの周辺の一部ま
で完全に空乏化する。拡散不純物濃度Ndo及び傾斜の厚
さＳは、全拡散傾斜の厚さＳが空乏化中に消耗されるの
を抑止するのに十分なものでなければならない。以下に
述べる解析は、所与の最大ゲート電圧に対しフェルミFE
Tからの最大ドレイン飽和電流を達成するための拡散設
計に対する要求条件を定義する基本的な数式を展開す
る。
図28は、高い濃度から低い濃度へと離散的なステップ
で濃度が減少する拡散の周辺を示す。この離散的なモデ
ルは拡散設計用の数式を求めるのに有益である。図28は
各ステップ接合で双極子（dipole）電荷形態が生起して
いることを示している。正境界電荷（bound positive c
harge）は拡散領域中の空乏化によるものであり、自由
負電荷（free negative charge）はステップ接合に弱く
結合されている。電荷の中和性は各ステップ接合で確認
される。ゲート28は、図28に示す通りドーピング傾斜領
域50a,50bにオーバラップしている。
で濃度が減少する拡散の周辺を示す。この離散的なモデ
ルは拡散設計用の数式を求めるのに有益である。図28は
各ステップ接合で双極子（dipole）電荷形態が生起して
いることを示している。正境界電荷（bound positive c
harge）は拡散領域中の空乏化によるものであり、自由
負電荷（free negative charge）はステップ接合に弱く
結合されている。電荷の中和性は各ステップ接合で確認
される。ゲート28は、図28に示す通りドーピング傾斜領
域50a,50bにオーバラップしている。
タブ−基板接合の結果として、ドーピング傾斜距離Ｓ
への拡散浸透距離が図28ではＸと定義されている。空乏
化が起きるとき、浸透距離Ｘは距離Ｓより小さくなけれ
ばならない。距離Ｘ内の全自由電荷は、其処での電荷の
中和性要件を満足させるのに必要な基板接合を横切るキ
ャリヤ拡散により、貯積不可である。ゲート電圧が閾値
を超える場合、自由電荷は区間Ｓ−Ｘにおいて表面チャ
ネル内に貯積することができる。
への拡散浸透距離が図28ではＸと定義されている。空乏
化が起きるとき、浸透距離Ｘは距離Ｓより小さくなけれ
ばならない。距離Ｘ内の全自由電荷は、其処での電荷の
中和性要件を満足させるのに必要な基板接合を横切るキ
ャリヤ拡散により、貯積不可である。ゲート電圧が閾値
を超える場合、自由電荷は区間Ｓ−Ｘにおいて表面チャ
ネル内に貯積することができる。
分配された電荷の全非空乏化備蓄はタブと拡散の間の
階段接合（abrupt junction）から計算できる。それは
図29に示され、茲で Xj ＝ソース／ドレイン拡散23,24の深さ Yd ＝拡散中の空乏の深さ Z ＝チャネル幅 Ndo＝最大ソース／ドレイン拡散23/24濃度 とするとき： Qtotal＝qNdoXjZYd （48） である。Ndo−Ntubを横切って展開される全電位は： φｊ=(1/2)(2Yｄ)E(0)=(KT/q)logｅ(Ndo/Nch) （49） 但し茲でＥ（０）＝qNdoYdo/eS （50） である。
階段接合（abrupt junction）から計算できる。それは
図29に示され、茲で Xj ＝ソース／ドレイン拡散23,24の深さ Yd ＝拡散中の空乏の深さ Z ＝チャネル幅 Ndo＝最大ソース／ドレイン拡散23/24濃度 とするとき： Qtotal＝qNdoXjZYd （48） である。Ndo−Ntubを横切って展開される全電位は： φｊ=(1/2)(2Yｄ)E(0)=(KT/q)logｅ(Ndo/Nch) （49） 但し茲でＥ（０）＝qNdoYdo/eS （50） である。
自由電荷は同じ深さYdを占めるものと仮定する。数式
（49）と数式（50）とを組み合わせれば： φｊ=(qNdo/eＳ)Ydo 2=(KT/q)logｅ(Ndo/Nch) （51） となる。
（49）と数式（50）とを組み合わせれば： φｊ=(qNdo/eＳ)Ydo 2=(KT/q)logｅ(Ndo/Nch) （51） となる。
これをYdoについて解けば： となる。従って、最大利用可能備蓄電荷QRは： となる。
この全電荷はドーピング傾斜領域の厚さＳに沿って分
配される。従って、自由電荷密度Nfc＝YdoNdo/Sがドー
ピング傾斜領域の厚さＳに沿って存在する。ドーピング
傾斜が図28の距離Ｘだけ空乏化されるとき、タブ−基板
Ｐ−Ｎ接合からのタブ内部の空乏化の結果として、フェ
ルミ・チャンネルの半分を満たすために残された利用可
能な自由電荷の貯積量Qrは ▲∫s o▼NFCdx＝YdoNdo. とするとき： となる。ドーピング傾斜内部の自由電荷密度の定義に基
づいて、自由電荷Qrは： である。数式（52）を数式（55）に代入すれば、フェル
ミ・チャネルの半分を満たすために利用可能な自由電荷
の備蓄を求める基本数式が得られる。茲で留意すべき
は、ドレイン電圧及びソース電圧が共に０のときは、ゲ
ート電圧がしきい値より上にあれば、深さXjの各ドーピ
ング傾斜領域中の自由電荷がチャネル量の半分を満た
す、ということである。転移時間を考慮すれば、チャネ
ル量を満たすのに拡散の底における自由電荷に依存する
ことは許されない。
配される。従って、自由電荷密度Nfc＝YdoNdo/Sがドー
ピング傾斜領域の厚さＳに沿って存在する。ドーピング
傾斜が図28の距離Ｘだけ空乏化されるとき、タブ−基板
Ｐ−Ｎ接合からのタブ内部の空乏化の結果として、フェ
ルミ・チャンネルの半分を満たすために残された利用可
能な自由電荷の貯積量Qrは ▲∫s o▼NFCdx＝YdoNdo. とするとき： となる。ドーピング傾斜内部の自由電荷密度の定義に基
づいて、自由電荷Qrは： である。数式（52）を数式（55）に代入すれば、フェル
ミ・チャネルの半分を満たすために利用可能な自由電荷
の備蓄を求める基本数式が得られる。茲で留意すべき
は、ドレイン電圧及びソース電圧が共に０のときは、ゲ
ート電圧がしきい値より上にあれば、深さXjの各ドーピ
ング傾斜領域中の自由電荷がチャネル量の半分を満た
す、ということである。転移時間を考慮すれば、チャネ
ル量を満たすのに拡散の底における自由電荷に依存する
ことは許されない。
自由電荷の貯積量Qrを、最大値における所与の（Vg−
Vt）に対してチャネルL0/2の半分を満たすために必要な
量に等しくすると： が得られる。１平方センチメートル当たりのゲート・キ
ャパシタンスCg ＊について数式（57）を解くと、ゲート
・キャパシタンスを定義する基本数式： が得られる。次に、タブ−基板Ｐ−Ｎ接合による空乏化
の結果としてドーピング傾斜領域の厚さＳへの浸透距離
Ｘを定める。空乏化の過程を通して電荷は： を維持しなければならない。これを解析する目的のため
に、ドーピング傾斜領域はＸに関して線形（linear）で
あると仮定する、すなわち： Nd（Ｘ）＝（（Ndo−Ntub）/S）Ｘ＋Ntub （60） 及び φｊ＝（KT/q）loge（（NdoNa）/Ni 2） （61） と仮定する。数式（60）を数式（59）に代入すれば： が得られる。これを解けばｘの二次式が得られる： この数式（63）の解は： である。従って数式（64）はドーピング傾斜領域への空
乏の浸透の深さＸを解として与える。Ｘは数式（58）中
の一因数であることに留意されたい。数式（64）は数式
（58）と組み合わせて用いて、ゲート・キャパシタンス
Cg ＊を定め、それ故に予想される最大ゲート電圧Vgmax
に対するドレイン飽和電流を定義する。数式（58）がゲ
ート・キャパシタンスの最大値Cgmax ＊に到達するとき
に、所与のチャネル長LOに対する正常のソース・ドレイ
ン設計が実現する。
Vt）に対してチャネルL0/2の半分を満たすために必要な
量に等しくすると： が得られる。１平方センチメートル当たりのゲート・キ
ャパシタンスCg ＊について数式（57）を解くと、ゲート
・キャパシタンスを定義する基本数式： が得られる。次に、タブ−基板Ｐ−Ｎ接合による空乏化
の結果としてドーピング傾斜領域の厚さＳへの浸透距離
Ｘを定める。空乏化の過程を通して電荷は： を維持しなければならない。これを解析する目的のため
に、ドーピング傾斜領域はＸに関して線形（linear）で
あると仮定する、すなわち： Nd（Ｘ）＝（（Ndo−Ntub）/S）Ｘ＋Ntub （60） 及び φｊ＝（KT/q）loge（（NdoNa）/Ni 2） （61） と仮定する。数式（60）を数式（59）に代入すれば： が得られる。これを解けばｘの二次式が得られる： この数式（63）の解は： である。従って数式（64）はドーピング傾斜領域への空
乏の浸透の深さＸを解として与える。Ｘは数式（58）中
の一因数であることに留意されたい。数式（64）は数式
（58）と組み合わせて用いて、ゲート・キャパシタンス
Cg ＊を定め、それ故に予想される最大ゲート電圧Vgmax
に対するドレイン飽和電流を定義する。数式（58）がゲ
ート・キャパシタンスの最大値Cgmax ＊に到達するとき
に、所与のチャネル長LOに対する正常のソース・ドレイ
ン設計が実現する。
この解析から、もししきい値電圧Vtより上の所与のゲ
ート電圧Vgに対し不適切なチャネル電荷が利用可能なら
ば、ゲート・キャパシタンスCg ＊及びドレイン飽和電流
Isatは極めて低いことが判るだろう。これは Qch ＊＝Cg ＊（Vg−Vt） 及び Isat＝Cg ＊（Vg−Vt）VLZ であるから導かれるのである。
ート電圧Vgに対し不適切なチャネル電荷が利用可能なら
ば、ゲート・キャパシタンスCg ＊及びドレイン飽和電流
Isatは極めて低いことが判るだろう。これは Qch ＊＝Cg ＊（Vg−Vt） 及び Isat＝Cg ＊（Vg−Vt）VLZ であるから導かれるのである。
図30は、0.8ミクロンＮチャネル・フェルミFETの、ゲ
ート絶縁層として厚さが100オングストロームの窒化珪
素をもつもの及び厚さが50オングストロームの二酸化珪
素をもつものの飽和電流を示すグラフで、ドーピング傾
斜領域のオングストローム単位の厚さＳの関数としてプ
ロットしてある。パラメタとしてソース／ドレイン・ド
ーピング濃度Ndoを動かしてあり、すべての場合にソー
ス／ドレインの深さは1500オングストロームである。飽
和電流が、拡散の濃度Ndoには拘わらず300オングストロ
ームより大きい傾斜距離Ｓとは独立であることは注目に
値する。また、拡散濃度が増加すれば飽和電流も増加す
ることも示されている。
ート絶縁層として厚さが100オングストロームの窒化珪
素をもつもの及び厚さが50オングストロームの二酸化珪
素をもつものの飽和電流を示すグラフで、ドーピング傾
斜領域のオングストローム単位の厚さＳの関数としてプ
ロットしてある。パラメタとしてソース／ドレイン・ド
ーピング濃度Ndoを動かしてあり、すべての場合にソー
ス／ドレインの深さは1500オングストロームである。飽
和電流が、拡散の濃度Ndoには拘わらず300オングストロ
ームより大きい傾斜距離Ｓとは独立であることは注目に
値する。また、拡散濃度が増加すれば飽和電流も増加す
ることも示されている。
図31は、前と同じ構造でドーピング傾斜領域の厚さが
Ｓ＝300オンストローム又はそれ以上の場合の飽和電流
を、ソース／ドレイン・ドーピング濃度の関数として示
したものである。図31ではチャネル長LOをパラメタとし
て動かしている。飽和電流は、ゲート電圧が５ボルト
で、しきい値電圧が0.8ボルトのとき、約17A/cmの最大
値に達することを示している。ゲート・キャパシタンス
Cg ＊の最大値には既に到達しているのだから、限界値よ
り上のソース／ドレイン・ドーピング濃度は飽和電流を
増加させない。選定された絶縁層の厚さと両立する最大
の飽和電流を達成するために、薄いゲート絶縁層は最高
の要求である。フェルミFETデバイスのチャネル長を短
縮することは、同じ最大電流に対するソース／ドレイン
・ドーピング濃度への要求条件を緩和する。フェルミFE
Tのチャネル長を短くするそれ以外の重要な理由はな
い。
Ｓ＝300オンストローム又はそれ以上の場合の飽和電流
を、ソース／ドレイン・ドーピング濃度の関数として示
したものである。図31ではチャネル長LOをパラメタとし
て動かしている。飽和電流は、ゲート電圧が５ボルト
で、しきい値電圧が0.8ボルトのとき、約17A/cmの最大
値に達することを示している。ゲート・キャパシタンス
Cg ＊の最大値には既に到達しているのだから、限界値よ
り上のソース／ドレイン・ドーピング濃度は飽和電流を
増加させない。選定された絶縁層の厚さと両立する最大
の飽和電流を達成するために、薄いゲート絶縁層は最高
の要求である。フェルミFETデバイスのチャネル長を短
縮することは、同じ最大電流に対するソース／ドレイン
・ドーピング濃度への要求条件を緩和する。フェルミFE
Tのチャネル長を短くするそれ以外の重要な理由はな
い。
数式（58）と数式（47）とは、拡散の深さXjがフェル
ミの深さYfの代りになっていること、及びもしＳ＞300
Åならば（Ｓ−Ｘ）/S＝0.95であることを除き、同一で
ある。数式（32）を参照。従って、最大電流に達するの
に必要な最小拡散濃度は、XfをYfの代りに置いた数式
（47）と同じである。Xj＞Yfであるすべての場合に、拡
散の深さXjの代りに用いることができるのである。
ミの深さYfの代りになっていること、及びもしＳ＞300
Åならば（Ｓ−Ｘ）/S＝0.95であることを除き、同一で
ある。数式（32）を参照。従って、最大電流に達するの
に必要な最小拡散濃度は、XfをYfの代りに置いた数式
（47）と同じである。Xj＞Yfであるすべての場合に、拡
散の深さXjの代りに用いることができるのである。
しきい値電圧を減少させたフェルミFET 再び図13を参照すれば、フェルミFET200のチャネル36
が、典型的には600ないし700オングストロームの深さYf
及び１立方センチメートル当たりのドーピング濃度Nch
を持つ。図17は、図13の構造に対する垂直電界の説明用
ダイヤグラムである。茲で Nsub＝基板（substrate）の不純物濃度 Ntub＝槽（tub）の不純物濃度 Ni ＝真性（intrinsic）キャリヤ濃度 eS ＝基板素材の誘電率 KT/q＝室温で26ミリボルト とするとき、 及び とすれば、タブの深さYtubは次の数式： Ytub＝YO＋Yf （65） で定義される。
が、典型的には600ないし700オングストロームの深さYf
及び１立方センチメートル当たりのドーピング濃度Nch
を持つ。図17は、図13の構造に対する垂直電界の説明用
ダイヤグラムである。茲で Nsub＝基板（substrate）の不純物濃度 Ntub＝槽（tub）の不純物濃度 Ni ＝真性（intrinsic）キャリヤ濃度 eS ＝基板素材の誘電率 KT/q＝室温で26ミリボルト とするとき、 及び とすれば、タブの深さYtubは次の数式： Ytub＝YO＋Yf （65） で定義される。
基板21内の空乏領域の深さYPは： YP＝YnNtub/Nsub （68） という数式で表現できる。
図17を参照すれば、ゲート電圧Vg＝Vtのときチャネル
領域Yfはしきい値で空乏化される。キャリヤしきい値を
超えてVg＞Vtのとき、チャネルは電荷中立で、基板−タ
ブ接合からの垂直電界は、超過キャリヤしきい値Vtecの
上までゲート電圧が増加するのに伴い其処に貯積された
超過導通キャリヤの密度とは独立に、チャネル領域の両
端で０のままに留まる。超過キャリヤしきい値Vtecを定
義する数式は、Npolをポリシリコン・ゲート28b中のポ
リシリコン・ゲートと絶縁層とのインタフェースにおけ
るドーピング濃度とするとき： である。
領域Yfはしきい値で空乏化される。キャリヤしきい値を
超えてVg＞Vtのとき、チャネルは電荷中立で、基板−タ
ブ接合からの垂直電界は、超過キャリヤしきい値Vtecの
上までゲート電圧が増加するのに伴い其処に貯積された
超過導通キャリヤの密度とは独立に、チャネル領域の両
端で０のままに留まる。超過キャリヤしきい値Vtecを定
義する数式は、Npolをポリシリコン・ゲート28b中のポ
リシリコン・ゲートと絶縁層とのインタフェースにおけ
るドーピング濃度とするとき： である。
しきい値電圧Vtは次の通り定義される： Vt＝Vtec−Vcomp （70） 但し茲で補償電圧Vcompは表面電位損失φＳすなわち： φＳ＝（（qNch）/2eS）Yf 2 （71） なるφＳの総和であり、これは図17の斜線で覆った三角
形の部分である。また、ゲート絶縁層の両端に展開され
る電位Voxは： Vox＝（（qNch）/ei）YfTox （72） である。従ってしきい値電圧に対する数式は最終的に： と書くことができる。
形の部分である。また、ゲート絶縁層の両端に展開され
る電位Voxは： Vox＝（（qNch）/ei）YfTox （72） である。従ってしきい値電圧に対する数式は最終的に： と書くことができる。
数式（73）は、しきい値電圧が基本項Vtec及び数式
（52）から、チャネルの深さYf及びチャネル不純物濃度
Nchにより変形できる、ということを示している。絶縁
層の厚さは二次的な効果を持つ。基本的しきい値電圧頂
Vtecが多結晶シリコン・ゲート中のドーピング濃度NPOL
によって制御されることができる、ということに留意さ
れたい。従って、ここで ΔVt＝フェルミ電位の２倍からしきい値電圧への変化
とするとき： となる。
（52）から、チャネルの深さYf及びチャネル不純物濃度
Nchにより変形できる、ということを示している。絶縁
層の厚さは二次的な効果を持つ。基本的しきい値電圧頂
Vtecが多結晶シリコン・ゲート中のドーピング濃度NPOL
によって制御されることができる、ということに留意さ
れたい。従って、ここで ΔVt＝フェルミ電位の２倍からしきい値電圧への変化
とするとき： となる。
チャネルの深さYfを、注入された不純物濃度Nchとは
独立に、約600オングストロームの固定値に限定するこ
とは妥当である。チャネルの深さYfもドレイン飽和電流
を定める一因数であることは、前の節で既に示されてい
る。チャネルの深さYfの値を固定することは、飽和電流
としきい値電圧とを独立に制御することを許容する。極
めて高い駆動電流を実現するためには、フェルミ・チャ
ネルYf中のドーピング濃度Nchは、5E16/cm3より小さく
なければならない。さもなければ、キャリヤの可動性は
急速に減少して、５ボルトで高駆動電流を支持するのに
必要な値を下回ることになる。
独立に、約600オングストロームの固定値に限定するこ
とは妥当である。チャネルの深さYfもドレイン飽和電流
を定める一因数であることは、前の節で既に示されてい
る。チャネルの深さYfの値を固定することは、飽和電流
としきい値電圧とを独立に制御することを許容する。極
めて高い駆動電流を実現するためには、フェルミ・チャ
ネルYf中のドーピング濃度Nchは、5E16/cm3より小さく
なければならない。さもなければ、キャリヤの可動性は
急速に減少して、５ボルトで高駆動電流を支持するのに
必要な値を下回ることになる。
図18は、TOX＝100Å,Npol＝2E19,Ntub＝2E16に対し
て、数式（73）をプロットしたものである。横軸にはチ
ャネル濃度をとり、縦軸はしきい値電圧である。パラメ
タとして動くのはチャネルの深さで、３つの値600オン
グストローム,700オングストローム,800オングストロー
ムをとっている。数式（73）から、しきい値電圧は、基
板濃度Nsubとは独立である。しかしタブの深さは数式
（66）に見られるように基板濃度に依存しており、して
積NtubNpolyがNsub 2に等しいとき、基板のフェルミ電位
の２倍であるしきい値が設定される。
て、数式（73）をプロットしたものである。横軸にはチ
ャネル濃度をとり、縦軸はしきい値電圧である。パラメ
タとして動くのはチャネルの深さで、３つの値600オン
グストローム,700オングストローム,800オングストロー
ムをとっている。数式（73）から、しきい値電圧は、基
板濃度Nsubとは独立である。しかしタブの深さは数式
（66）に見られるように基板濃度に依存しており、して
積NtubNpolyがNsub 2に等しいとき、基板のフェルミ電位
の２倍であるしきい値が設定される。
従って図18に示す通り、しきい値電圧は、チャネル中
のドーピング濃度を増加させることにより低下させるこ
とができ、また逆に、チャネル濃度を低くすることによ
り上昇させることができる。3.3ボルト又はそれ以下で
動作させようと意図するならば、しきい値電圧を低くす
るのが望ましいであろう。副しきい値しきい値は、チャ
ネルのフェルミ電位の２倍、すなわち ２（KT/q）loge（Nch/Ni） だけ、しきい値電圧から離れている。これは図11の点Ａ
と点Ｂの間の電圧の差である。
のドーピング濃度を増加させることにより低下させるこ
とができ、また逆に、チャネル濃度を低くすることによ
り上昇させることができる。3.3ボルト又はそれ以下で
動作させようと意図するならば、しきい値電圧を低くす
るのが望ましいであろう。副しきい値しきい値は、チャ
ネルのフェルミ電位の２倍、すなわち ２（KT/q）loge（Nch/Ni） だけ、しきい値電圧から離れている。これは図11の点Ａ
と点Ｂの間の電圧の差である。
漏洩電流はしきい値電圧に極めて敏感である。典型的
な副しきい値の傾斜は、ディケード（decade）当たり90
mVである。最小副しきい値漏洩電流に対して、ゲート電
圧が０であるか又は僅かに正のときに、副しきい値しき
い値が生じなければならない。サブミクロンのチャネル
長FETデバイスは、副しきい値領域（０ゲート・ボルト
領域）で困難が生じる。副しきい値しきい値としきい値
条件との電圧の差は典型的には790mVである。もし短チ
ャネル・デバイスが、例えば400mVのしきい値電圧を必
要とするならば、０ゲート電圧漏洩は、1E−13A/2ミク
ロンより約５ディケード上か、又はその値が約1E−8A/
ミクロンである。この漏洩電圧はVLSIの技術が許容する
には余りにも高い。
な副しきい値の傾斜は、ディケード（decade）当たり90
mVである。最小副しきい値漏洩電流に対して、ゲート電
圧が０であるか又は僅かに正のときに、副しきい値しき
い値が生じなければならない。サブミクロンのチャネル
長FETデバイスは、副しきい値領域（０ゲート・ボルト
領域）で困難が生じる。副しきい値しきい値としきい値
条件との電圧の差は典型的には790mVである。もし短チ
ャネル・デバイスが、例えば400mVのしきい値電圧を必
要とするならば、０ゲート電圧漏洩は、1E−13A/2ミク
ロンより約５ディケード上か、又はその値が約1E−8A/
ミクロンである。この漏洩電圧はVLSIの技術が許容する
には余りにも高い。
従って、フェルミFETのしきい値電圧は低くされるで
あろう。また一方で、０垂直静電界を供給するチャネル
及びタブの深さを選定することにより、且つ数式（73）
で与えられるより大きいチャネル・ドーピング濃度を供
給することにより、フェルミ・チャネルの深さにおける
基板表面に垂直な０静電界は依然として維持される。チ
ャネル・ドーピング濃度を漠然と増加させることはでき
ない、ということを当業者は理解しているであろう。特
に、チャネル濃度が５×1016より上では、キャリヤの可
動性が低下し始め、またデバイスの飽和電流が低下し始
める。しかし、チャネル・ドーピング濃度はそのドーピ
ング濃度から増加するであろうし、そのことは濃度が５
×1016まではフェルミ電位の２倍のしきい値電圧を生成
して、フェルミFETデバイスのしきい値電圧の低下が必
要であるか或いは望ましいと思われるときには、フェル
ミFETデバイスのしきい値電圧を低下させる。
あろう。また一方で、０垂直静電界を供給するチャネル
及びタブの深さを選定することにより、且つ数式（73）
で与えられるより大きいチャネル・ドーピング濃度を供
給することにより、フェルミ・チャネルの深さにおける
基板表面に垂直な０静電界は依然として維持される。チ
ャネル・ドーピング濃度を漠然と増加させることはでき
ない、ということを当業者は理解しているであろう。特
に、チャネル濃度が５×1016より上では、キャリヤの可
動性が低下し始め、またデバイスの飽和電流が低下し始
める。しかし、チャネル・ドーピング濃度はそのドーピ
ング濃度から増加するであろうし、そのことは濃度が５
×1016まではフェルミ電位の２倍のしきい値電圧を生成
して、フェルミFETデバイスのしきい値電圧の低下が必
要であるか或いは望ましいと思われるときには、フェル
ミFETデバイスのしきい値電圧を低下させる。
所与のフェルミ・チャネルの深さ、例えば600オング
ストロームに対して、しきい値電圧と飽和電流とは独立
に調整できる。ということも当業者は理解しているであ
ろう。飽和電流の調整は、前の節で述べた通り、チャネ
ルに隣接するソース及びドレイン拡散のドーピング濃度
を増加させることにより行われる。また、しきい値電圧
の調整は、それとは独立にチャネルのドーピング濃度を
増加させることにより行われる。従って、独立に制御さ
れるのである。
ストロームに対して、しきい値電圧と飽和電流とは独立
に調整できる。ということも当業者は理解しているであ
ろう。飽和電流の調整は、前の節で述べた通り、チャネ
ルに隣接するソース及びドレイン拡散のドーピング濃度
を増加させることにより行われる。また、しきい値電圧
の調整は、それとは独立にチャネルのドーピング濃度を
増加させることにより行われる。従って、独立に制御さ
れるのである。
MOSFETとフェルミFETとの比較 フェルミFET技術を除くいかなる先行技術のFET装置に
おいても、チャネルを横切る水平電界に加えて、垂直電
界が存在する。水平電界E1は、ソースおよびドレイン間
のチャネルに沿って配向されたドレイン・ソース電位に
よるものである。MOS装置における垂直電界は、ゲート
電圧がしきい値に達したときにゲート絶縁膜の下の空乏
化基板領域において発生される静止電荷によって現れ
る。この垂直電界は、反転少数キャリヤMOSチャネル領
域と交差し、その結果反転層が形成される。
おいても、チャネルを横切る水平電界に加えて、垂直電
界が存在する。水平電界E1は、ソースおよびドレイン間
のチャネルに沿って配向されたドレイン・ソース電位に
よるものである。MOS装置における垂直電界は、ゲート
電圧がしきい値に達したときにゲート絶縁膜の下の空乏
化基板領域において発生される静止電荷によって現れ
る。この垂直電界は、反転少数キャリヤMOSチャネル領
域と交差し、その結果反転層が形成される。
フェルミFET技術は、フェルミタブとソースおよびド
レイン領域と同一のドーピングタイプを有するフェルミ
チャネル内で多数キャリヤを移動させる。フェルミFET
の設計は、過剰の多数キャリヤがソースおよびドレイン
間を流れている間、チャネルの交差によるいかなる垂直
電界や、多数キャリヤそれ自身によって生じる他のいか
なる垂直電界も防止する。
レイン領域と同一のドーピングタイプを有するフェルミ
チャネル内で多数キャリヤを移動させる。フェルミFET
の設計は、過剰の多数キャリヤがソースおよびドレイン
間を流れている間、チャネルの交差によるいかなる垂直
電界や、多数キャリヤそれ自身によって生じる他のいか
なる垂直電界も防止する。
この節では、水平電界および垂直固有電界の双方の影
響を含むFETドレイン飽和電流の閉じた形式の式を記述
する。Ｎチャネル装置に関して7A/cmより大きく、Ｐチ
ャネル装置に関して4A/cmより大きい、ドレイン飽和電
流の大きい値を説明する一方、1E−13A/μｍ程度または
それ以下の小さい漏れ電流が、垂直電界成分を取り除く
フェルミFET設計によってのみ達成され得ることを説明
する。フェルミFETは、蓄積によって導通し、反転によ
って遮断する。MOSFETは、反転によって導通し、蓄積に
よって遮断する。反転および蓄積間の電位差は、双方の
場合においてチャネル領域のフェルミポテンシャルの２
倍である。
響を含むFETドレイン飽和電流の閉じた形式の式を記述
する。Ｎチャネル装置に関して7A/cmより大きく、Ｐチ
ャネル装置に関して4A/cmより大きい、ドレイン飽和電
流の大きい値を説明する一方、1E−13A/μｍ程度または
それ以下の小さい漏れ電流が、垂直電界成分を取り除く
フェルミFET設計によってのみ達成され得ることを説明
する。フェルミFETは、蓄積によって導通し、反転によ
って遮断する。MOSFETは、反転によって導通し、蓄積に
よって遮断する。反転および蓄積間の電位差は、双方の
場合においてチャネル領域のフェルミポテンシャルの２
倍である。
式（14）において示した、FET装置の飽和電流を、以
下の基本的な式によって記述することができる。
下の基本的な式によって記述することができる。
Isat＝Cg ＊（Vg−Vt）VLZCOSθ （74） ここで、 Cg ＊＝移動電荷によるゲートキャパシタンス/cm2 Vg ＝ゲート電圧 Vt ＝しきい値電圧 VL ＝水平速度 Z ＝チャネル幅 θ＝キャリヤの流れのベクトル場および水平方向間の
角度である。
角度である。
式（74）は、チャネル長Loの効果を明白に示していな
い。式（74）は、電荷は、キャパシタンスおよび電圧の
積、すなわちＱ＝CVであり、電流は、dQ/dtであるとす
る第１の原理的な考えから得られる。
い。式（74）は、電荷は、キャパシタンスおよび電圧の
積、すなわちＱ＝CVであり、電流は、dQ/dtであるとす
る第１の原理的な考えから得られる。
式（74）には、ゲート電圧Vgおよびしきい値電圧Vtの
他に、電流の流量を決定する３つの基本的なパラメータ
が存在する。これらのパラメータは、ゲートキャパシタ
ンスCg ＊、水平速度VLおよび角度θである。水平速度の
項は、ドレイン飽和電流の相互コンダクタンス特性の決
定における、キャリヤ移動度Ux、チャネル長Loおよび飽
和速度Vsatの役割を説明する。垂直電界は、角度θを規
定する。ゲートキャパシタンスの項Cg ＊は、電荷の移動
のみに適用し、単位電圧当たりのチャネル内を流れるこ
とができる電荷の最大量を制御する、絶縁膜の厚さおよ
びキャリヤの流れの深さの影響を説明する。
他に、電流の流量を決定する３つの基本的なパラメータ
が存在する。これらのパラメータは、ゲートキャパシタ
ンスCg ＊、水平速度VLおよび角度θである。水平速度の
項は、ドレイン飽和電流の相互コンダクタンス特性の決
定における、キャリヤ移動度Ux、チャネル長Loおよび飽
和速度Vsatの役割を説明する。垂直電界は、角度θを規
定する。ゲートキャパシタンスの項Cg ＊は、電荷の移動
のみに適用し、単位電圧当たりのチャネル内を流れるこ
とができる電荷の最大量を制御する、絶縁膜の厚さおよ
びキャリヤの流れの深さの影響を説明する。
MOSFETにおいて、ゲート電圧がしきい値に達した場
合、ゲートの下に多くの静止した電荷が存在する。この
電荷は、ゲートの下の空乏化した基板領域において存在
し、少数キャリヤ反転層を形成するのひ必要である。こ
の静止電荷Qimに関連したゲートキャパシタンスCgo ＊＝
Qim/Vtが存在する。チャネル中の移動電荷の流れを説明
するゲートキャパシタンス係数Cgmax ＊も存在する。
合、ゲートの下に多くの静止した電荷が存在する。この
電荷は、ゲートの下の空乏化した基板領域において存在
し、少数キャリヤ反転層を形成するのひ必要である。こ
の静止電荷Qimに関連したゲートキャパシタンスCgo ＊＝
Qim/Vtが存在する。チャネル中の移動電荷の流れを説明
するゲートキャパシタンス係数Cgmax ＊も存在する。
ここで、 Tox＝ゲート絶縁膜の深さ δ＝移動キャリヤの流れる深さ ei ＝ゲート絶縁膜の誘電率 es ＝半導体の誘電率である。
しきい値以上の所定のゲート電圧に対して、MOSゲー
トによって維持される合計の電荷は、 Ｑ＝［Cgo ＊Vt＋（Cgmax ＊）（Vg−Vt）］Ａ （76） であり、ここで、Cgo ＊≒ei/（2Tox）であり、移動電荷
は、式（76）の第２項である。
トによって維持される合計の電荷は、 Ｑ＝［Cgo ＊Vt＋（Cgmax ＊）（Vg−Vt）］Ａ （76） であり、ここで、Cgo ＊≒ei/（2Tox）であり、移動電荷
は、式（76）の第２項である。
フェルミFETに関する合計のゲートキャパシタンス
は、ゲート電圧がしきい値以上の場合、Cgmax ＊のみで
ある。移動電荷のみが、チャネル領域中にある。MOS装
置に関するゲートキャパシタンスの電荷の速度は、グラ
ンドからしきい値電圧へ上昇するゲート電圧に対して正
である一方、フェルミFETに関しては負である。フェル
ミFETのこの特性により、高速ディジタルシステムにお
いて、優れたノイズ除去特性が得られる。
は、ゲート電圧がしきい値以上の場合、Cgmax ＊のみで
ある。移動電荷のみが、チャネル領域中にある。MOS装
置に関するゲートキャパシタンスの電荷の速度は、グラ
ンドからしきい値電圧へ上昇するゲート電圧に対して正
である一方、フェルミFETに関しては負である。フェル
ミFETのこの特性により、高速ディジタルシステムにお
いて、優れたノイズ除去特性が得られる。
ここで、垂直電界Epの影響を含む水平移動度に関する
閉じた形式の式を導く。この式は、飽和速度はベクトル
量であるという事実に基づく。この基本的な事実は、ド
リフト速度は、ベクトル場方向においてのみ熱飽和値に
達することができることを示している。熱電子以外にFE
Tチャネルにおける速度の正味の垂直成分は存在できな
いため、垂直電界の影響は、速度の水平成分を弱める効
果を与える。減衰率は、cosθであり、ここでθは、ベ
クトル場方向およびチャネルの流れ方向間の角度であ
る。したがって、FET装置においてドレイン電流を増大
させる水平速度は、V1cosθであり、ここでθは、ベク
トル場および水平電界成分間の角度である。このこと
を、図19に示す。
閉じた形式の式を導く。この式は、飽和速度はベクトル
量であるという事実に基づく。この基本的な事実は、ド
リフト速度は、ベクトル場方向においてのみ熱飽和値に
達することができることを示している。熱電子以外にFE
Tチャネルにおける速度の正味の垂直成分は存在できな
いため、垂直電界の影響は、速度の水平成分を弱める効
果を与える。減衰率は、cosθであり、ここでθは、ベ
クトル場方向およびチャネルの流れ方向間の角度であ
る。したがって、FET装置においてドレイン電流を増大
させる水平速度は、V1cosθであり、ここでθは、ベク
トル場および水平電界成分間の角度である。このこと
を、図19に示す。
水平電界の影響による水平移動は、機知である。式
（77a）は、過剰電子の水平移動度を決定し、式（77b）
は、ホールの水平移動度を決定する。
（77a）は、過剰電子の水平移動度を決定し、式（77b）
は、ホールの水平移動度を決定する。
水平速度は、水平電界E1および水平移動度μ１の積で
ある。E1は、ピンチオフ電圧による過剰キャリヤの周囲
におけるチャネルのソース端における水平ドレイン電界
であり、Ecは、臨界水平電界であり、例えば、ホール移
動度は、その低電界値の半分である。したがって、 となり、ここで、 μｏは、ドーピングされた半導体の低電界移動度であ
り、 Vsatは、温度Ｔにおける熱飽和速度である。
ある。E1は、ピンチオフ電圧による過剰キャリヤの周囲
におけるチャネルのソース端における水平ドレイン電界
であり、Ecは、臨界水平電界であり、例えば、ホール移
動度は、その低電界値の半分である。したがって、 となり、ここで、 μｏは、ドーピングされた半導体の低電界移動度であ
り、 Vsatは、温度Ｔにおける熱飽和速度である。
式（78）は、水平方向に加えてベクトル方向において
正しい。
正しい。
式（77a）および（77b）を、チャネルと交差する垂直
電界の影響を含ませることによって修正し、チャネルに
おける正確な垂直移動を反映させる必要がある。移動度
および速度の垂直成分は、単純にベクトル方向にcosθ
を掛けた値である。以下の定義を使用する。
電界の影響を含ませることによって修正し、チャネルに
おける正確な垂直移動を反映させる必要がある。移動度
および速度の垂直成分は、単純にベクトル方向にcosθ
を掛けた値である。以下の定義を使用する。
Tanθ＝Ep/E１′ （80） cosθは、チャネル領域における垂直および水平電界
成分の項による、以下の解を有する。
成分の項による、以下の解を有する。
式（78）を使用して、式（77a）および（77b）を修正
し、チャネルにおける正確な水平移動を反映させること
ができる。
し、チャネルにおける正確な水平移動を反映させること
ができる。
水平速度が水平電界および水平移動度の積であること
から、ホールおよび電子の双方に対する水平速度の一般
式を、以下のように書くことができる。
から、ホールおよび電子の双方に対する水平速度の一般
式を、以下のように書くことができる。
一般に、ホールおよび電子に対する水平速度を、 と表すことができ、ここで、 は、ドレインピンチオフによる水平電界であり、 は、MOS反転を保持するのに必要な垂直電界であり、 であり、 であり、 Eh＝Vdd/Loは、ドレイン電圧による水平電界であり、 Nsub＝フェルミFETに対する基板濃度Niであり、 は、フェルミポテンシャルであり、 であり、 Lo ＝チャネル長であり、 Vdd＝電源電圧である。
式（84a）および（84b）を使用して、図20Aおよび20B
は、電子およびホールの各々に対する最大水平速度の曲
線である。双方の場合における速度は、ドレイン電圧の
関数として描かれており、2E16から2E17の範囲における
基板濃度Nsubは、MOS装置に対して、Nsub＝Niはフェル
ミFETに対して描かれている。図示したように、水平電
子速度は、ゲート電圧が5Vの場合、フェルミFETに対し
てほぼ飽和値に達する。すべての過剰キャリヤの流れ
は、表面より下にあり、したがってMOS装置によって発
生された垂直電界は、キャリヤの流れの深さδを横切っ
てほぼ最大値を有する。
は、電子およびホールの各々に対する最大水平速度の曲
線である。双方の場合における速度は、ドレイン電圧の
関数として描かれており、2E16から2E17の範囲における
基板濃度Nsubは、MOS装置に対して、Nsub＝Niはフェル
ミFETに対して描かれている。図示したように、水平電
子速度は、ゲート電圧が5Vの場合、フェルミFETに対し
てほぼ飽和値に達する。すべての過剰キャリヤの流れ
は、表面より下にあり、したがってMOS装置によって発
生された垂直電界は、キャリヤの流れの深さδを横切っ
てほぼ最大値を有する。
図20Aおよび20Bの双方において、タブFETにおける水
平多数キャリヤ速度は最大値に達し、チャネルと交差す
る垂直電界は存在しなくなる。他の曲線は、しきい値お
よびそれ以上の垂直電界を発生する。2E16から2E17の範
囲の基板ドーピング濃度を有するMOS装置に対応する。
少数キャリヤMOS構造に関して、垂直電界は、反転構造
を形成するのに必要である。角度θは、ドレイン電圧に
よって影響を受け、ピンチオフ電圧によっては影響を受
けない。この理由は、MOS装置のドレイン飽和電流は、
タブFET装置のドレイン飽和電流の半分より小さいから
である。
平多数キャリヤ速度は最大値に達し、チャネルと交差す
る垂直電界は存在しなくなる。他の曲線は、しきい値お
よびそれ以上の垂直電界を発生する。2E16から2E17の範
囲の基板ドーピング濃度を有するMOS装置に対応する。
少数キャリヤMOS構造に関して、垂直電界は、反転構造
を形成するのに必要である。角度θは、ドレイン電圧に
よって影響を受け、ピンチオフ電圧によっては影響を受
けない。この理由は、MOS装置のドレイン飽和電流は、
タブFET装置のドレイン飽和電流の半分より小さいから
である。
図21Aおよび21Bは、上述した状況に対する係数cosθ
を示す。チャネル長Loは、図21Aに関して0.8μｍで、図
21Bに関して0.5μｍである。双方の場合においてcosθ
は、フェルミFETに対してのみ、1.0の最大値を有する。
ドレイン飽和電流が、Lsat＝Cg ＊（Vg−Vc）V1Zcosθで
あることから、フェルミFETは、最大駆動電流能力を実
現する。
を示す。チャネル長Loは、図21Aに関して0.8μｍで、図
21Bに関して0.5μｍである。双方の場合においてcosθ
は、フェルミFETに対してのみ、1.0の最大値を有する。
ドレイン飽和電流が、Lsat＝Cg ＊（Vg−Vc）V1Zcosθで
あることから、フェルミFETは、最大駆動電流能力を実
現する。
MOS装置に関して、垂直電界Epとしきい値電圧Vtとの
間に関数が存在する。双方の量は、基板ドーピング濃度
を含む。この関係をここに記述し、MOS装置に対するド
レイン飽和電流を、フェルミFETの値と比較できるよう
にする。
間に関数が存在する。双方の量は、基板ドーピング濃度
を含む。この関係をここに記述し、MOS装置に対するド
レイン飽和電流を、フェルミFETの値と比較できるよう
にする。
ＮチャネルMOS装置のゲート電極の中心から基板接点
への等高線に沿った電位の合計は、以下の式で与えられ
る。
への等高線に沿った電位の合計は、以下の式で与えられ
る。
ここで、 φｓは、ゲートの下の基板領域と交差する垂直方向に
おける電位の上昇であり、 Nsub ＝基板ノード、 Npoly＝ポリゲートにおけるドーピング濃度、 DFTL ＝ドレイン電界の垂直成分によるチャネルのソ
ース端におけるゲート絶縁膜の両端間における電圧効
果、 Vox ＝垂直電界によってゲート絶縁膜の両端間に現
れる電位である。
おける電位の上昇であり、 Nsub ＝基板ノード、 Npoly＝ポリゲートにおけるドーピング濃度、 DFTL ＝ドレイン電界の垂直成分によるチャネルのソ
ース端におけるゲート絶縁膜の両端間における電圧効
果、 Vox ＝垂直電界によってゲート絶縁膜の両端間に現
れる電位である。
Ｐ型多結晶シリコンを使用する場合、Ｐチャネル装置
に対する解は、式（85）と、極性に関する項を除いて一
致する。発散定理およびポアソンの方程式を使用して、
Voxおよびφｓに対する式を以下に与える。
に対する解は、式（85）と、極性に関する項を除いて一
致する。発散定理およびポアソンの方程式を使用して、
Voxおよびφｓに対する式を以下に与える。
ここでEsは、絶縁膜の下の基板における垂直表面電界
である。
である。
そして、Ntcは、ゲート絶縁膜において捕獲された電
荷の体積密度である。図（86a）において正の符号を、
捕獲された電荷に用いる。代入すると、 となり、ここで、 Ci＝絶縁膜のキャパシタンスei/Tox、 δ＝キャリヤ流の深さ、 Yi＝ゲートの下の基板空乏層の深さである。
荷の体積密度である。図（86a）において正の符号を、
捕獲された電荷に用いる。代入すると、 となり、ここで、 Ci＝絶縁膜のキャパシタンスei/Tox、 δ＝キャリヤ流の深さ、 Yi＝ゲートの下の基板空乏層の深さである。
係数qNchδ、qNsubYiおよびqNtcToxを、以下のように
電荷密度の項において記述することができる。
電荷密度の項において記述することができる。
qNchδ＝Qch ＊、チャネル電荷密度、 qNsubYi＝Qsub ＊、基板空乏層電荷密度、 QNtcTox＝Qtc ＊、ゲート絶縁膜において捕獲された電
荷の密度である。
荷の密度である。
これらの式を式（87）に代入し、項を修正すると、酸
化物電圧効果Voxに対する以下の式が得られる。
化物電圧効果Voxに対する以下の式が得られる。
表面電位φｓは、以下の式を有する。
Voxおよびφに対する前記規定に基づいて、ゲート電
圧に対する式、式（85）を以下のように拡張することが
できる。
圧に対する式、式（85）を以下のように拡張することが
できる。
式（90）における第１電圧項は、移動電荷によるもの
である。第２および第３項は、基板中の静止電荷と、ゲ
ート絶縁膜中に捕獲された電荷との各々によるものであ
る。最後の項は、フラットバンド電圧と、ドレイン電界
の垂直成分によって絶縁膜の両端間に現れる電圧であ
る。この効果をDFTL、ドレイン電界しきい値低下（Drai
n Field Threshold Lowering）と呼ぶ。
である。第２および第３項は、基板中の静止電荷と、ゲ
ート絶縁膜中に捕獲された電荷との各々によるものであ
る。最後の項は、フラットバンド電圧と、ドレイン電界
の垂直成分によって絶縁膜の両端間に現れる電圧であ
る。この効果をDFTL、ドレイン電界しきい値低下（Drai
n Field Threshold Lowering）と呼ぶ。
式（90）から、しきい値電圧は、 である。
強反転が生じた場合、絶縁膜の下の空乏層領域の深さ
は、 である。
は、 である。
式（92）と電荷密度の規定とを使用して、以下の式
は、しきい値電圧を規定する。
は、しきい値電圧を規定する。
２φｆ＝KT/q 1n（Nsub/Ni）２およびDFTL＝VdesTox
/2Loei）であるから、代入すると、 となる。
/2Loei）であるから、代入すると、 となる。
式（94）の捕獲された酸化物電荷の項について記述す
る。捕獲された電荷が負である場合、正の符号を用い
る。捕獲された電荷が正である場合、負の符号を用い
る。捕獲された電荷によるしきい値電圧の影響は、ゲー
ト絶縁膜の厚さの自乗、Tox 2に依存する。
る。捕獲された電荷が負である場合、正の符号を用い
る。捕獲された電荷が正である場合、負の符号を用い
る。捕獲された電荷によるしきい値電圧の影響は、ゲー
ト絶縁膜の厚さの自乗、Tox 2に依存する。
捕獲された電荷の体積および面積密度は、Tox＝100Å
として、しきい値電圧を100mvに変更する必要があり、 である。
として、しきい値電圧を100mvに変更する必要があり、 である。
多量の捕獲された電荷は、しきい値電圧を大幅に変更
できることよりも必要であることは、式（95）から明ら
かである。このしきい値電圧の分析と、それが捕獲され
た電荷に依存することとから、MOS装置によるいわゆる
「熱電子」問題の原因である実際の機構を推論すること
ができる。MOS装置における空乏化した基板領域によっ
て発生する絶縁膜−基板接触面における垂直電界は、ゲ
ート絶縁膜における電子を捕獲する確率に大きな影響を
及ぼし、それによって「熱電子」を発生させる。
できることよりも必要であることは、式（95）から明ら
かである。このしきい値電圧の分析と、それが捕獲され
た電荷に依存することとから、MOS装置によるいわゆる
「熱電子」問題の原因である実際の機構を推論すること
ができる。MOS装置における空乏化した基板領域によっ
て発生する絶縁膜−基板接触面における垂直電界は、ゲ
ート絶縁膜における電子を捕獲する確率に大きな影響を
及ぼし、それによって「熱電子」を発生させる。
MOSFETに対するしきい値電圧の決定に戻って、しきい
値電圧に対する式、式（94）を、対数の項を開き、正味
のしきい値電圧Vtent＝Vt＋KT/q1n（Npoly/Nsub）を規
定することによって修正する。したがって、式（94）
は、 となる。
値電圧に対する式、式（94）を、対数の項を開き、正味
のしきい値電圧Vtent＝Vt＋KT/q1n（Npoly/Nsub）を規
定することによって修正する。したがって、式（94）
は、 となる。
垂直電界Epの基本的な式を得るために、式（96）を、
基板濃度Nsubについて解く。チャネルのソース端におけ
るEpは、以下のような基板ドーピング濃度Nsubの項で与
えられる。
基板濃度Nsubについて解く。チャネルのソース端におけ
るEpは、以下のような基板ドーピング濃度Nsubの項で与
えられる。
したがって、式（96）をNsubについて解くと、 となる。
式（98）を式（97）に代入して、MOS装置に対する垂
直電界Epについての式を得る。
直電界Epについての式を得る。
捕獲された電荷の式は、垂直電界の式において現れ、
ドレイン電界しきい値項は現れないことが分かる。負の
符号は、電子が捕獲されることに対応する。したがっ
て、電子の捕獲は、垂直MOS電界を減少させる。すなわ
ち、捕獲された電荷は、cosθに影響することによっ
て、ドレイン飽和電流に影響する恐れがある。反転させ
る必要がある代表的なMOS装置における垂直電界を、1E5
ボルト/cm程度とし、絶縁膜における電荷捕獲を維持す
るのに十分なほど大きくする。捕獲された電荷は、容易
にこの値を10％変化させる。
ドレイン電界しきい値項は現れないことが分かる。負の
符号は、電子が捕獲されることに対応する。したがっ
て、電子の捕獲は、垂直MOS電界を減少させる。すなわ
ち、捕獲された電荷は、cosθに影響することによっ
て、ドレイン飽和電流に影響する恐れがある。反転させ
る必要がある代表的なMOS装置における垂直電界を、1E5
ボルト/cm程度とし、絶縁膜における電荷捕獲を維持す
るのに十分なほど大きくする。捕獲された電荷は、容易
にこの値を10％変化させる。
式（99）を、MOSドレイン飽和電流の決定に使用する
必要がある。しきい値電圧に対する値を、チャネル領域
のフェルミポテンシャルの２倍より小さくしてはなら
ず、もしそうでなければ、漏れ電流は、２φｆ以下のし
きい値の80mVの増分毎に10増加してしまう。
必要がある。しきい値電圧に対する値を、チャネル領域
のフェルミポテンシャルの２倍より小さくしてはなら
ず、もしそうでなければ、漏れ電流は、２φｆ以下のし
きい値の80mVの増分毎に10増加してしまう。
式（99）は、基板密度に対する固有値を含む。式（9
9）を、0.15μｍになるすべてのチャネル長のMOSパンチ
スルー状態が破壊される恐れを取り除くのに使用するこ
とができるのが分かる。
9）を、0.15μｍになるすべてのチャネル長のMOSパンチ
スルー状態が破壊される恐れを取り除くのに使用するこ
とができるのが分かる。
要約として、式（99）を示している。その最も簡単な
形式において、MOS垂直電界の強度は、しきい値電圧と
ともに直線的に変化し、ゲート絶縁膜の厚さに反比例し
て変化する。MOSスケーリング則は、比Vt/Toxを一定に
保持することを示唆する。しかしながら、この状態は、
サブスレッショルド漏れ電流がフェルミポテンシャルの
２倍より下のしきい値電圧の80mVの増分ごとに10増加し
てしまうため、失敗である。飽和電流は、しきい値電圧
Vtの減少によって増加すると、式（99）によって予測さ
れる。しかしながら、漏れ電圧は、劇的に増加する。
形式において、MOS垂直電界の強度は、しきい値電圧と
ともに直線的に変化し、ゲート絶縁膜の厚さに反比例し
て変化する。MOSスケーリング則は、比Vt/Toxを一定に
保持することを示唆する。しかしながら、この状態は、
サブスレッショルド漏れ電流がフェルミポテンシャルの
２倍より下のしきい値電圧の80mVの増分ごとに10増加し
てしまうため、失敗である。飽和電流は、しきい値電圧
Vtの減少によって増加すると、式（99）によって予測さ
れる。しかしながら、漏れ電圧は、劇的に増加する。
図22Aは、「軽くドーピングされた」拡散層、LDDを有
する代表的なMOS装置の断面図である。MOS装置に対する
軽いドーピングは、1E19不純物イオン/cm3程度における
ものである。
する代表的なMOS装置の断面図である。MOS装置に対する
軽いドーピングは、1E19不純物イオン/cm3程度における
ものである。
このMOS装置に対するしきい値における垂直電界の図
を、図22Bに示す。Yiは、しきい値におけるMOSゲートの
下の空乏化領域の深さを規定する。絶縁膜−基板接合面
の下の流れの深さも示しており、これは反転深さと呼ば
れる。この深さを流れる過剰に注入されたキャリヤは、
強力な垂直電界の影響を受け、水平キャリヤ速度が低下
する。
を、図22Bに示す。Yiは、しきい値におけるMOSゲートの
下の空乏化領域の深さを規定する。絶縁膜−基板接合面
の下の流れの深さも示しており、これは反転深さと呼ば
れる。この深さを流れる過剰に注入されたキャリヤは、
強力な垂直電界の影響を受け、水平キャリヤ速度が低下
する。
図23Aは、軽くドーピングされた拡散層を有する代表
的なＰ型の「埋め込みチャネル」MOS装置の断面図であ
る。垂直電界の図を、代表的な埋め込みチャネル装置に
対して、しきい値の状態に対して図23Bに示す。ゲート
絶縁膜の下の空乏化基板領域の深さは、しきい値におけ
るゲート電圧に対応する。埋め込みキャリヤは、絶縁膜
と交差する垂直電界を減少させることによって、しきい
値電圧を変化させる。
的なＰ型の「埋め込みチャネル」MOS装置の断面図であ
る。垂直電界の図を、代表的な埋め込みチャネル装置に
対して、しきい値の状態に対して図23Bに示す。ゲート
絶縁膜の下の空乏化基板領域の深さは、しきい値におけ
るゲート電圧に対応する。埋め込みキャリヤは、絶縁膜
と交差する垂直電界を減少させることによって、しきい
値電圧を変化させる。
図24は、図13のフェルミFETに対する垂直電界の図で
ある。しきい値より上のすべての電圧に対して、垂直電
界は、図24においてYfで示されるフェルミチャネルの全
体の深さを横切らない。したがって、この領域を流れる
蓄積された過剰多数キャリヤは、最大の水平移動度を有
する。さらに、過剰キャリヤしきい値電圧は、ゲート絶
縁膜の厚さに依存しない。この効果は、しきい値付近の
静電垂直電界がないことによるものである。したがっ
て、フェルミFET駆動電流能力を、酸化物の厚さおよび
拡散濃度によって、他の構造上の設計理由の考慮または
変更なしに選択することができる。
ある。しきい値より上のすべての電圧に対して、垂直電
界は、図24においてYfで示されるフェルミチャネルの全
体の深さを横切らない。したがって、この領域を流れる
蓄積された過剰多数キャリヤは、最大の水平移動度を有
する。さらに、過剰キャリヤしきい値電圧は、ゲート絶
縁膜の厚さに依存しない。この効果は、しきい値付近の
静電垂直電界がないことによるものである。したがっ
て、フェルミFET駆動電流能力を、酸化物の厚さおよび
拡散濃度によって、他の構造上の設計理由の考慮または
変更なしに選択することができる。
フェルミタブFET飽和電流は、Ｎチャネル装置に対し
て であり、Ｐチャネル装置に対して、 である。
て であり、Ｐチャネル装置に対して、 である。
上述した式のすべてに対して、以下の規定を用いるこ
とができる。
とができる。
、最大ゲートキャパシタンス、F/cm2であり、ここで、 δ ＝過剰に注入されたキャリヤの流れの深さ、 Tox ＝ゲート絶縁膜の厚さ、 es ＝シリコンの誘電率、 ei ＝ゲート絶縁膜の誘電率、 Vsat＝熱飽和速度、 Vt ＝しきい値電圧、 Lo ＝チャネル長、 Ｚ ＝チャネル幅、 μxo＝キャリヤｘの低電界移動度、 Nsub＝基板ドーピング濃度である。
図25A〜25Cは、NMOSおよびＮフェルミFETの、ゲート
電圧Vgの関数としてのドレイン飽和電流の比較であり、
ランニングパラメータとしてのチャネル長Loの比較であ
る。図26A〜26Cは、Ｐチャネル技術に対するものであ
る。すべての曲線において、しきい値電圧はフェルミポ
テンシャルの２倍、または0.8V程度である。このしきい
値電圧は、ゲート電圧が接地電位の場合、最小の漏れ電
流、すなわち1E−13アンペア／μｍを保証する。ゲート
絶縁膜の厚さは、図25Aおよび26AにおいてSiO2の140Å
であり、図25Bおよび26Bにおいて100Åであり、図25Cお
よび26Cにおいて50Åである。図25Cおよび26Cにおい
て、ドレイン電源電圧は、他の図における５ボルトより
むしろ３ボルトである。フェルミFETのみが、Ｎチャネ
ル装置に対して7A/cm以上の飽和電流を発生することが
でき、Ｐチャネル装置に対して4A/cmまたはそれ以上の
飽和電流を発生することができることは、図から明らか
である。これらの大きい電流は、流れチャネルと交差す
る垂直電界が存在しない、すなわちcosθが１に近いこ
とによるものである。
電圧Vgの関数としてのドレイン飽和電流の比較であり、
ランニングパラメータとしてのチャネル長Loの比較であ
る。図26A〜26Cは、Ｐチャネル技術に対するものであ
る。すべての曲線において、しきい値電圧はフェルミポ
テンシャルの２倍、または0.8V程度である。このしきい
値電圧は、ゲート電圧が接地電位の場合、最小の漏れ電
流、すなわち1E−13アンペア／μｍを保証する。ゲート
絶縁膜の厚さは、図25Aおよび26AにおいてSiO2の140Å
であり、図25Bおよび26Bにおいて100Åであり、図25Cお
よび26Cにおいて50Åである。図25Cおよび26Cにおい
て、ドレイン電源電圧は、他の図における５ボルトより
むしろ３ボルトである。フェルミFETのみが、Ｎチャネ
ル装置に対して7A/cm以上の飽和電流を発生することが
でき、Ｐチャネル装置に対して4A/cmまたはそれ以上の
飽和電流を発生することができることは、図から明らか
である。これらの大きい電流は、流れチャネルと交差す
る垂直電界が存在しない、すなわちcosθが１に近いこ
とによるものである。
境界タブフェルミFET ここで図33Aおよび33Bを参照して、図１のフェルミFE
T20の一部を示す断面図と、対応する電界の図を示す。
同様の符号は、図１の同様の要素に関係する。図33A
は、ソースおよびドレイン領域23および24を各々示して
いないことを理解されたい。境界タブフェルミFETは、
ソースおよびドレイン注入領域37、38または側壁スペー
サ41を含まないことも、当業者には理解されたい。
T20の一部を示す断面図と、対応する電界の図を示す。
同様の符号は、図１の同様の要素に関係する。図33A
は、ソースおよびドレイン領域23および24を各々示して
いないことを理解されたい。境界タブフェルミFETは、
ソースおよびドレイン注入領域37、38または側壁スペー
サ41を含まないことも、当業者には理解されたい。
本発明によれば、フェルミタブの深さおよびドーピン
グ濃度は、最適の高い駆動能力と小さい漏れ電流をフェ
ルミFETの性能が達成するように制限される。これらの
制限条件は、代表的にＮチャネル装置よりＰチャネル装
置に対する方が、より厳しい。なぜなら、Ｐチャネル装
置のホールの移動度は、Ｎチャネル装置よりも小さく、
したがってＰチャネル飽和電流は移動度に完全に依存し
なくはないからである。しかしながら、境界タブを、Ｎ
チャネルおよびＰチャネル装置の双方に好適に使用する
ことができる。
グ濃度は、最適の高い駆動能力と小さい漏れ電流をフェ
ルミFETの性能が達成するように制限される。これらの
制限条件は、代表的にＮチャネル装置よりＰチャネル装
置に対する方が、より厳しい。なぜなら、Ｐチャネル装
置のホールの移動度は、Ｎチャネル装置よりも小さく、
したがってＰチャネル飽和電流は移動度に完全に依存し
なくはないからである。しかしながら、境界タブを、Ｎ
チャネルおよびＰチャネル装置の双方に好適に使用する
ことができる。
所定のフェルミタブおよび実効基板ドーピング濃度に
対して、深いフェルミタブの設計は、大きいドレイン漏
れ電流をもたらす。フェルミタブの深さを浅くすると、
漏れ電流は、1E−15A/cmと小さくなるが、飽和電流は、
通常より15％程度小さくなる。フェルミタブの深さを浅
くし過ぎると、フェルミチャネルは除去され、定常状態
の垂直電界が、絶縁膜−タブ接触面に密接したタブ領域
内に導かれる。この垂直電界成分は、多数キャリヤの移
動度を大幅に減少させ、その結果、チャネル飽和電流を
減少させる。上述したように、フェルミFETに対する基
本的な基準の一つは、定常状態の垂直電界が、絶縁膜−
タブ接触面において、しきい値またはそれ以上のいかな
るゲート電圧においても存在せず、他の電界成分は、過
剰キャリヤそれ自身によって発生するというものであ
る。
対して、深いフェルミタブの設計は、大きいドレイン漏
れ電流をもたらす。フェルミタブの深さを浅くすると、
漏れ電流は、1E−15A/cmと小さくなるが、飽和電流は、
通常より15％程度小さくなる。フェルミタブの深さを浅
くし過ぎると、フェルミチャネルは除去され、定常状態
の垂直電界が、絶縁膜−タブ接触面に密接したタブ領域
内に導かれる。この垂直電界成分は、多数キャリヤの移
動度を大幅に減少させ、その結果、チャネル飽和電流を
減少させる。上述したように、フェルミFETに対する基
本的な基準の一つは、定常状態の垂直電界が、絶縁膜−
タブ接触面において、しきい値またはそれ以上のいかな
るゲート電圧においても存在せず、他の電界成分は、過
剰キャリヤそれ自身によって発生するというものであ
る。
図33Bは、ゲート電圧がしきい値である場合の正常の
ＮチャネルフェルミFETの振る舞いに対応する。図33Aに
示す装置のゲート接点より下の固有電界の図を示す。ゲ
ート電極から開始し、フェルミチャネルに直交する線に
沿った等電位線は、ゲートから基板接点に向かって与え
られ、 Vt＝Vpol−Vox−φch＋φsurf−Vsub （101） であり、ここで、 である。
ＮチャネルフェルミFETの振る舞いに対応する。図33Aに
示す装置のゲート接点より下の固有電界の図を示す。ゲ
ート電極から開始し、フェルミチャネルに直交する線に
沿った等電位線は、ゲートから基板接点に向かって与え
られ、 Vt＝Vpol−Vox−φch＋φsurf−Vsub （101） であり、ここで、 である。
式（101）を、式（102a）から（102e）の視点から拡
張し、簡単にすると、 となり、ここですでに記述したように、 である。
張し、簡単にすると、 となり、ここですでに記述したように、 である。
したがって式（103）は、 となる。
式（104）の最後の項は、代表的に50mVであり、以下
の分析においては無視する。式（104）を上述した視点
から簡単にすると、しきい値電圧に対する以下の式が得
られる。
の分析においては無視する。式（104）を上述した視点
から簡単にすると、しきい値電圧に対する以下の式が得
られる。
ゲート電圧が、しきい値以下の接地電位（Ｎチャネル
装置）に低下している場合、反転状態が、ドレインおよ
びソース拡散層間のフェルミタブ領域において形成され
る。シミュレーションは、この反転機構が、ソースおよ
びドレイン間の、ゲート接触部からタブ−基板接合部に
延在する独特のインジェクションバリアを形成すること
を示している。このインジェクションバリアは、特有の
形状を有し、ソースを包囲するように位置する。図34A
は、ドレイン32に５ボルト印加し、ゲート28およびソー
ス31に０ボルト印加した。0.8μｍのチャネル長を有す
るフェルミFETの、インジェクションバリアとして作用
する全体として閉じた反転領域のシミュレーションであ
る。最も小さい反転密度線は、１立方センチメートル当
たり1E12を示す。
装置）に低下している場合、反転状態が、ドレインおよ
びソース拡散層間のフェルミタブ領域において形成され
る。シミュレーションは、この反転機構が、ソースおよ
びドレイン間の、ゲート接触部からタブ−基板接合部に
延在する独特のインジェクションバリアを形成すること
を示している。このインジェクションバリアは、特有の
形状を有し、ソースを包囲するように位置する。図34A
は、ドレイン32に５ボルト印加し、ゲート28およびソー
ス31に０ボルト印加した。0.8μｍのチャネル長を有す
るフェルミFETの、インジェクションバリアとして作用
する全体として閉じた反転領域のシミュレーションであ
る。最も小さい反転密度線は、１立方センチメートル当
たり1E12を示す。
閉じた反転インジェクションバリアの状態を示す式
を、以下に与える。
を、以下に与える。
したがって、 式（107）は、フェルミタブの最大の深さを規定する。
より深いタブの深さでは、ゲートに0Vを印加した場合反
転インジェクションバリアを閉じるように形成すること
ができない。結果として、増大されたドレイン漏れ電流
が得られる。
より深いタブの深さでは、ゲートに0Vを印加した場合反
転インジェクションバリアを閉じるように形成すること
ができない。結果として、増大されたドレイン漏れ電流
が得られる。
最小のフェルミタブの深さを、Yoと規定し、このタブ
の深さは、式（105）によって指定されたしきい値状態
において基板−タブ接合部によるタブの完全な空乏化を
可能にする。
の深さは、式（105）によって指定されたしきい値状態
において基板−タブ接合部によるタブの完全な空乏化を
可能にする。
フェルミタブの深さを式（108）の最小値より浅くす
ると、絶縁膜−タブ接触面の付近に定常状態の垂直電界
が形成され、多数キャリヤの移動度が大幅に低下する。
最終的な結果は、飽和電流の減少およびピンチオフ電圧
の増加である。しかしながら、漏れ電流は、1E−15A/cm
程度になる。
ると、絶縁膜−タブ接触面の付近に定常状態の垂直電界
が形成され、多数キャリヤの移動度が大幅に低下する。
最終的な結果は、飽和電流の減少およびピンチオフ電圧
の増加である。しかしながら、漏れ電流は、1E−15A/cm
程度になる。
図35は、フェルミタブの深さの高い性能を示す最大値
および最小値を、タブドーピング濃度Ntubの関数として
グラフ的に示す。図35は、式（107）および（108）を基
礎とするものである。最大のタブの深さに対するランニ
ングパラメータは、5E16から1E17の範囲における基板濃
度Nsubである。最小のタブの深さは、基板ドーピング濃
度Nsubに依存し、一方最大のタブの深さは、ポリシリコ
ンゲートドーピング濃度に依存する。
および最小値を、タブドーピング濃度Ntubの関数として
グラフ的に示す。図35は、式（107）および（108）を基
礎とするものである。最大のタブの深さに対するランニ
ングパラメータは、5E16から1E17の範囲における基板濃
度Nsubである。最小のタブの深さは、基板ドーピング濃
度Nsubに依存し、一方最大のタブの深さは、ポリシリコ
ンゲートドーピング濃度に依存する。
高い性能のフェルミタブの深さの設計は、飽和電流を
最大にし、漏れ電流を最小にする、最大値と最小値との
間の制限された範囲内にある。0.8μｍの装置を、キャ
リヤの移動度を最大にするために、例えば1.5E16程度の
軽いタブドーピング濃度において動作させることも必要
である。2.5E16付近のタブ濃度が、0.5μｍのチャネル
長を有するフェルミFETに対して好適である。
最大にし、漏れ電流を最小にする、最大値と最小値との
間の制限された範囲内にある。0.8μｍの装置を、キャ
リヤの移動度を最大にするために、例えば1.5E16程度の
軽いタブドーピング濃度において動作させることも必要
である。2.5E16付近のタブ濃度が、0.5μｍのチャネル
長を有するフェルミFETに対して好適である。
制限範囲内のフェルミチャネルの深さYfに対する式
を、Ytub−Yoと定義すると、 となる。
を、Ytub−Yoと定義すると、 となる。
フェルミチャネルの深さYfの曲線を、図36に示す。こ
の曲線は、フェルミチャネルの深さYfを、横軸に沿った
フェルミタブドーピング濃度Ntubの関数としてオングス
トロームにおいて示し、基板濃度Nsubをランニングパラ
メータとして示す。表面の電位φｓを、式（102d）によ
って与える。350Å程度のフェルミチャネルの深さが必
要である。図37は、しきい値電圧を、タブドーピング濃
度関数としてグラフ的に示し、5E18から2E19の範囲内の
ポリ濃度Npolをランニングパラメータとして示す。極め
て安定したしきい値電圧が、高性能のフェルミFETによ
って達成される。
の曲線は、フェルミチャネルの深さYfを、横軸に沿った
フェルミタブドーピング濃度Ntubの関数としてオングス
トロームにおいて示し、基板濃度Nsubをランニングパラ
メータとして示す。表面の電位φｓを、式（102d）によ
って与える。350Å程度のフェルミチャネルの深さが必
要である。図37は、しきい値電圧を、タブドーピング濃
度関数としてグラフ的に示し、5E18から2E19の範囲内の
ポリ濃度Npolをランニングパラメータとして示す。極め
て安定したしきい値電圧が、高性能のフェルミFETによ
って達成される。
上述した記述は、Ｎチャネル装置を基礎とするもので
あるが、同様の式をＰチャネル装置に用いることができ
る。すべての濃度を同一にしてもよい。しかしながら、
ドーピングの形式を、ＮからＰに、ＰからＮに変更す
る。
あるが、同様の式をＰチャネル装置に用いることができ
る。すべての濃度を同一にしてもよい。しかしながら、
ドーピングの形式を、ＮからＰに、ＰからＮに変更す
る。
図および本明細書において、本発明の代表的で好適な
実施例を開示した。特定の専門語を使用したが、これら
は、一般的で記述的な意味においてのみ使用され、制限
を目的とするものではない。本発明の範囲を、請求項に
おいて説明する。
実施例を開示した。特定の専門語を使用したが、これら
は、一般的で記述的な意味においてのみ使用され、制限
を目的とするものではない。本発明の範囲を、請求項に
おいて説明する。
図面の簡単な説明 図１はＮチャネル高電流フェルミFETを示す断面図、 図2A乃至2Cは0.8μｍのチャネルを有する図１の高電
流フェルミFETの好適なドーピングプロフィールおよび
幾何学的形状を示す説明図、 図３は図１の高電流フェルミFETの一部分を示す拡大
断面、 図4Aおよび4BはそれぞれＮチャネルおよびＰチャネル
フェルミFETのシミュレートされたドーピング飽和電流
をチャネル長さおよびゲート絶縁層厚さの関数として示
す特性図、 図4CはフェルミFETのシミュレートされたゲート容量
対絶縁層厚さの関係を示す特性図、 図5Aは従来の0.8μｍのＮチャネルMOSFETシミュレー
トされたトランジスタドレイン電流特性を示す特性図、 図5Bおよび5Cは0.8μｍのＮチャネル高電流フェルミF
ETシミュレートされたトランジスタドレイン電流特性を
示す特性図、 図6Aおよび6BはそれぞれＮチャネルおよびＰチャネル
高電流フェルミFETのシミュレートされた基底電流およ
びサブ閾値漏洩特性を示す特性図、 図７は高電流フェルミFETの種々のサイドウォールス
ペーサ構体のドレイン電流対ドレインバイアスのシミュ
レートされた最悪の場合の比較を示す説明図、 図8A乃至8Cは図７に示すサイドウォールスペーサ構体
の拡大断面図、 図9Aは短チャネル低漏洩電流フェルミFETの第１例を
示す断面図、 図9Bは短チャネル低漏洩電流フェルミFETの第２例を
示す断面図、 図10Aおよび10Bは図9Aの0.5μｍチャネル低漏洩電流
フェルミFETを設計する好適なドーピングプロフィール
および幾何学的形状を示す説明図、 図10Cおよび10Dは図9Bの0.5μｍチャネル低漏洩電流
フェルミFETを設計する好適なドーピングプロフィール
および幾何学的形状を示す説明図、 図11は電界効果トランジスタの基底およびサブスレシ
ホルド電圧−電流特性を示す特性図、 図12Aおよび12Bはドレイン誘起注入を示す電界効果ト
ランジスタの拡大断面図、 図13は本発明Ｎチャネル高電流低漏洩電流フェルミFE
Tの構成を示す断面図、 図14は図13のトランジスタのチャネルに対向するソー
スおよび／またはドレイン拡散注入区域に蓄積された累
積自由電荷を示す説明図、 図15は図13のトランジスタのチャネル内に累積されな
い過剰キャリアの等価量を示す説明図、 図16Aおよび16Bは種々のチャネル長さに対するゲート
容量ファクタをソース／ドレイン拡散濃度の関数として
示す説明図、 図17は図13のトランジスタの閾値における電界を示す
説明図、 図18は図13のトランジスタのチャネルドーピング濃度
を増大することによって閾値電圧の低下せしめる状態を
示す説明図、 図19は電界効果トランジスタの飽和速度をベクトル量
で示す説明図、 図20Aおよび20Bはそれぞれ電子および正孔に対する最
大横方向速度を示す説明図、 図21Aおよび21Bはそれぞれ図20Aおよび20Bの状態に対
する余弦ファクタを示す説明図、 図22Aは少量ドープ拡散を行ったＮチャネルMOS装置を
示す断面図、 図22Bは図22Aの装置の直交方向電界を示す説明図、 図23Aは少量ドープ拡散を行った埋設チャネルMOS装置
を示す断面図、 図23Bは図23Aの装置の直交方向電界を示す説明図、 図24は図13のフェルミFETトランジスタの直交方向電
界を示す説明図、 図25A乃至25CはNMOSおよびＮ−フェルミ−FETドレイ
ン飽和電流をゲート機能およびチャネル長さの関数とし
て示す説明図、 図26A乃至26CはPMOSおよびＰ−フェルミ−FETドレイ
ン飽和電流をゲート機能およびチャネル長さの関数とし
て示す説明図、 図27は本発明Ｎチャネル高電流低漏洩電流フェルミFE
Tの第２例の構成を示す断面図、 図28は図27のフェルミFETの一部分の拡大断面図、 図29は図27のフェルミFETのソース領域に隣接して分
布する電荷の未空乏リザーバ（電荷蓄積）を示す説明
図、 図30は図27のフェルミFETに対する飽和電流をドーピ
ング傾斜領域の厚さの関数として示す説明図、 図31は図27のフェルミFETに対する飽和電流をソース
／ドレインドーピング濃度の関数として示す説明図、 図33Aおよび33Bはそれぞれ図１のフェルミFETの一部
分およびその対応する電界を示す説明図、 図34Aは完全に閉じ込められた反転領域のシミュレー
ションを示す説明図、 図34Bは閉じ込めに失敗した反転注入バリアのシミュ
レーションを示す説明図、 図35はフェルミタブ深さの最大値および最小値を示す
説明図、 図36はフェルミチャネル深さをフェルミタブドーピン
グ濃度および基板濃度の関数として示す説明図、 図37は閾値電圧をタブドーピング濃度およびポリシリ
コンゲート濃度の関数として示す説明図である。
流フェルミFETの好適なドーピングプロフィールおよび
幾何学的形状を示す説明図、 図３は図１の高電流フェルミFETの一部分を示す拡大
断面、 図4Aおよび4BはそれぞれＮチャネルおよびＰチャネル
フェルミFETのシミュレートされたドーピング飽和電流
をチャネル長さおよびゲート絶縁層厚さの関数として示
す特性図、 図4CはフェルミFETのシミュレートされたゲート容量
対絶縁層厚さの関係を示す特性図、 図5Aは従来の0.8μｍのＮチャネルMOSFETシミュレー
トされたトランジスタドレイン電流特性を示す特性図、 図5Bおよび5Cは0.8μｍのＮチャネル高電流フェルミF
ETシミュレートされたトランジスタドレイン電流特性を
示す特性図、 図6Aおよび6BはそれぞれＮチャネルおよびＰチャネル
高電流フェルミFETのシミュレートされた基底電流およ
びサブ閾値漏洩特性を示す特性図、 図７は高電流フェルミFETの種々のサイドウォールス
ペーサ構体のドレイン電流対ドレインバイアスのシミュ
レートされた最悪の場合の比較を示す説明図、 図8A乃至8Cは図７に示すサイドウォールスペーサ構体
の拡大断面図、 図9Aは短チャネル低漏洩電流フェルミFETの第１例を
示す断面図、 図9Bは短チャネル低漏洩電流フェルミFETの第２例を
示す断面図、 図10Aおよび10Bは図9Aの0.5μｍチャネル低漏洩電流
フェルミFETを設計する好適なドーピングプロフィール
および幾何学的形状を示す説明図、 図10Cおよび10Dは図9Bの0.5μｍチャネル低漏洩電流
フェルミFETを設計する好適なドーピングプロフィール
および幾何学的形状を示す説明図、 図11は電界効果トランジスタの基底およびサブスレシ
ホルド電圧−電流特性を示す特性図、 図12Aおよび12Bはドレイン誘起注入を示す電界効果ト
ランジスタの拡大断面図、 図13は本発明Ｎチャネル高電流低漏洩電流フェルミFE
Tの構成を示す断面図、 図14は図13のトランジスタのチャネルに対向するソー
スおよび／またはドレイン拡散注入区域に蓄積された累
積自由電荷を示す説明図、 図15は図13のトランジスタのチャネル内に累積されな
い過剰キャリアの等価量を示す説明図、 図16Aおよび16Bは種々のチャネル長さに対するゲート
容量ファクタをソース／ドレイン拡散濃度の関数として
示す説明図、 図17は図13のトランジスタの閾値における電界を示す
説明図、 図18は図13のトランジスタのチャネルドーピング濃度
を増大することによって閾値電圧の低下せしめる状態を
示す説明図、 図19は電界効果トランジスタの飽和速度をベクトル量
で示す説明図、 図20Aおよび20Bはそれぞれ電子および正孔に対する最
大横方向速度を示す説明図、 図21Aおよび21Bはそれぞれ図20Aおよび20Bの状態に対
する余弦ファクタを示す説明図、 図22Aは少量ドープ拡散を行ったＮチャネルMOS装置を
示す断面図、 図22Bは図22Aの装置の直交方向電界を示す説明図、 図23Aは少量ドープ拡散を行った埋設チャネルMOS装置
を示す断面図、 図23Bは図23Aの装置の直交方向電界を示す説明図、 図24は図13のフェルミFETトランジスタの直交方向電
界を示す説明図、 図25A乃至25CはNMOSおよびＮ−フェルミ−FETドレイ
ン飽和電流をゲート機能およびチャネル長さの関数とし
て示す説明図、 図26A乃至26CはPMOSおよびＰ−フェルミ−FETドレイ
ン飽和電流をゲート機能およびチャネル長さの関数とし
て示す説明図、 図27は本発明Ｎチャネル高電流低漏洩電流フェルミFE
Tの第２例の構成を示す断面図、 図28は図27のフェルミFETの一部分の拡大断面図、 図29は図27のフェルミFETのソース領域に隣接して分
布する電荷の未空乏リザーバ（電荷蓄積）を示す説明
図、 図30は図27のフェルミFETに対する飽和電流をドーピ
ング傾斜領域の厚さの関数として示す説明図、 図31は図27のフェルミFETに対する飽和電流をソース
／ドレインドーピング濃度の関数として示す説明図、 図33Aおよび33Bはそれぞれ図１のフェルミFETの一部
分およびその対応する電界を示す説明図、 図34Aは完全に閉じ込められた反転領域のシミュレー
ションを示す説明図、 図34Bは閉じ込めに失敗した反転注入バリアのシミュ
レーションを示す説明図、 図35はフェルミタブ深さの最大値および最小値を示す
説明図、 図36はフェルミチャネル深さをフェルミタブドーピン
グ濃度および基板濃度の関数として示す説明図、 図37は閾値電圧をタブドーピング濃度およびポリシリ
コンゲート濃度の関数として示す説明図である。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １７７，８４７ (32)優先日 平成６年１月５日(1994．1．5) (33)優先権主張国 米国（ＵＳ） 前置審査 (72)発明者 ヴァイナル アルベルト ダブリュー アメリカ合衆国 ノースカロライナ州 27511 キャリー クイーンズフェリー ロード 810 (72)発明者 デンネン マイケル ダブリュー アメリカ合衆国 ノースカロライナ州 27615 ローリー ウィンドジャマー ドライブ 8820 (56)参考文献 特開 昭62−66659（ＪＰ，Ａ) 特開 昭55−98844（ＪＰ，Ａ) 国際公開90／10309（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (1)
- 【請求項１】第１導電形の半導体基板（21）と この基板の表面にある第２導電形のタブ領域（22）と 前記基板面のタブ領域にあり、互いに離間する第２導電
形のソース領域（23）及びドレイン領域（24）と、 前記ソース領域と隣接しドレイン領域と対向する第２導
電形のソース注入領域（37a）と、 前記基板面のタブ領域のソース領域とドレイン領域との
間に位置する第２導電形のチャネル（26）と、 前記基板表面のソース領域とドレイン領域との間にある
ゲート絶縁層（26）と、 前記ソース領域、ドレイン領域及びゲート絶縁層とそれ
ぞれ接触するソース電極、ドレイン電極及びゲート電極
（31,32,28）とを具え、前記チャネルが基板表面から第
１の予め定めた深さ（Yf）で延在し、前記タブ領域がチ
ャネルから第２の予め定めた深さで（Y0）延在し、これ
ら第１及び第２の予め定めた深さの少なくとも一方の深
さを、前記第１の予め定めた深さにおいて基板面と直交
する零の静電界が発生するように選択すると共に、前記
タブ領域が基板面から第３の予め定めた深さで基板内部
に延在し、少なくとも第３の予め定めた深さを、半導体
基板のフェルミーポテンシャルの２倍の電界効果トラン
ジスタの閾値電圧を発生するように選択した電界効果ト
ランジスタ。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/037,636 US5374836A (en) | 1992-01-28 | 1993-02-23 | High current fermi threshold field effect transistor |
| US08/050,852 US5367186A (en) | 1992-01-28 | 1993-04-21 | Bounded tub fermi threshold field effect transistor |
| US177,847 | 1994-01-05 | ||
| US050,852 | 1994-01-05 | ||
| US037,636 | 1994-01-05 | ||
| US08/177,847 US5440160A (en) | 1992-01-28 | 1994-01-05 | High saturation current, low leakage current fermi threshold field effect transistor |
| PCT/US1994/001931 WO1994019830A1 (en) | 1993-02-23 | 1994-02-14 | High saturation current, low leakage current fermi threshold field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08507176A JPH08507176A (ja) | 1996-07-30 |
| JP3271982B2 true JP3271982B2 (ja) | 2002-04-08 |
Family
ID=27365241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51924494A Expired - Lifetime JP3271982B2 (ja) | 1993-02-23 | 1994-02-14 | 電界効果トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0686308B1 (ja) |
| JP (1) | JP3271982B2 (ja) |
| AU (1) | AU677045B2 (ja) |
| CA (1) | CA2156727C (ja) |
| DE (1) | DE69429656T2 (ja) |
| WO (1) | WO1994019830A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5536959A (en) * | 1994-09-09 | 1996-07-16 | Mcnc | Self-aligned charge screen (SACS) field effect transistors and methods |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| TW432636B (en) * | 1997-09-26 | 2001-05-01 | Thunderbird Tech Inc | Metal gate fermi-threshold field effect transistor |
| US8981445B2 (en) * | 2012-02-28 | 2015-03-17 | Texas Instruments Incorporated | Analog floating-gate memory with N-channel and P-channel MOS transistors |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138747A1 (de) * | 1981-09-29 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Selbstsperrender feldeffekt-transistor des verarmungstyps |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| US4931850A (en) * | 1985-07-05 | 1990-06-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a channel stop region |
| FR2592224B1 (fr) * | 1985-12-20 | 1988-10-07 | Thomson Csf | Transistor a effet de champ, et circuit integre logique comportant un tel transistor |
| JPS6467967A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| JPH0834313B2 (ja) * | 1989-10-09 | 1996-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| ATE154469T1 (de) * | 1990-02-01 | 1997-06-15 | Fred L Quigg | Mosfet-struktur mit verminderter steuerelektrodenkapazität und herstellungsverfahren |
| JPH04196170A (ja) * | 1990-11-26 | 1992-07-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
| US5194923A (en) * | 1992-01-28 | 1993-03-16 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
-
1994
- 1994-02-14 EP EP94909764A patent/EP0686308B1/en not_active Expired - Lifetime
- 1994-02-14 DE DE69429656T patent/DE69429656T2/de not_active Expired - Lifetime
- 1994-02-14 WO PCT/US1994/001931 patent/WO1994019830A1/en active IP Right Grant
- 1994-02-14 AU AU62480/94A patent/AU677045B2/en not_active Ceased
- 1994-02-14 JP JP51924494A patent/JP3271982B2/ja not_active Expired - Lifetime
- 1994-02-14 CA CA002156727A patent/CA2156727C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| AU677045B2 (en) | 1997-04-10 |
| CA2156727C (en) | 2001-01-16 |
| EP0686308A1 (en) | 1995-12-13 |
| CA2156727A1 (en) | 1994-09-01 |
| DE69429656T2 (de) | 2002-10-17 |
| EP0686308B1 (en) | 2002-01-16 |
| DE69429656D1 (de) | 2002-02-21 |
| WO1994019830A1 (en) | 1994-09-01 |
| JPH08507176A (ja) | 1996-07-30 |
| AU6248094A (en) | 1994-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5543654A (en) | Contoured-tub fermi-threshold field effect transistor and method of forming same | |
| US5698884A (en) | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same | |
| US5786620A (en) | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same | |
| US5525822A (en) | Fermi threshold field effect transistor including doping gradient regions | |
| WO1996018211A9 (en) | Contoured-tub fermi-threshold field effect transistor and method of forming same | |
| KR100840630B1 (ko) | 트렌치 게이트 페르미-임계 전계 효과 트랜지스터 및 그제조 방법 | |
| JP4338784B2 (ja) | 短チャネル・フェルミしきい値電界効果型トランジスタ | |
| US20090253234A1 (en) | Methods of fabricating lateral dmos transistors including retrograde regions therein | |
| US6348372B1 (en) | Method for reducing PN junction leakage | |
| US5440160A (en) | High saturation current, low leakage current fermi threshold field effect transistor | |
| JP3271982B2 (ja) | 電界効果トランジスタ | |
| US20230223466A1 (en) | Field Effect Transistor Device, and Method for Improving Short-Channel Effect and Output Characteristic Thereof | |
| Hieda et al. | Sub-half-micrometer concave MOSFET with double LDD structure | |
| Oka et al. | Computer analysis of a short-channel BC MOSFET | |
| KR100242939B1 (ko) | 고포화전류 및 저누설전류의 페르미 드레시홀드 전계효과 트랜지스터 | |
| JPH0621447A (ja) | 短チャネル電界効果トランジスタ | |
| JPS63128674A (ja) | 切り込み型絶縁ゲ−ト静電誘導トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |