KR100840630B1 - 트렌치 게이트 페르미-임계 전계 효과 트랜지스터 및 그제조 방법 - Google Patents

트렌치 게이트 페르미-임계 전계 효과 트랜지스터 및 그제조 방법 Download PDF

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Abstract

전계 효과 트랜지스터는 표면을 갖는 제1 도전형의 반도체 기판을 포함한다. 상기 반도체 기판의 상기 표면에서 상기 표면으로부터 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 터브 영역이 있다. 상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 서로 이격된 소스 및 드레인 영역이 포함된다. 상기 터브 영역에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에는 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 트렌치가 구비된다. 상기 트렌치에는 절연 게이트 전극이 포함된다. 상기 표면에는 상기 소스 및 드레인 영역과 각각 전기적으로 접촉하는 소스 및 드레인 전극이 구비된다. 이러한 전계 효과 트랜지스터는 제1 도전형의 반도체 기판의 표면에서 상기 표면으로부터 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 터브 영역을 형성함으로써 제조된다. 상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 서로 이격된 소스 및 드레인 영역이 형성된다. 상기 터브 영역에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에 구비되고, 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 트렌치가 형성된다. 상기 트렌치 내에는 절연 게이트 전극이 형성된다. 상기 표면 상에는 상기 소스 및 드레인 영역과 각각 전기적으로 접촉하는 소스 및 드레인 전극이 형성된다.
Figure R1020037006925
페르미 FET, 터브 영역, MOSFET, 터브 영역, 트렌치 게이트

Description

트렌치 게이트 페르미-임계 전계 효과 트랜지스터 및 그 제조 방법{TRENCH GATE FERMI-THRESHOLD FIELD EFFECT TRANSISTORS AND METHODS OF FABRICATING THE SAME}
본 발명은 트랜지스터 장치와 그 제조 방법에 관한 것으로, 특히 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
전계 효과 트랜지스터(FET)는 집적 회로 FET가 본래 고임피던스, 고밀도, 저전력 장치이므로 논리 장치, 메모리 장치, 및 마이크로프로세서와 같은 초대규모 집적 회로(VLSI)나 극초대규모 집적 회로(ULSI) 분야에서 지배적인 능동 소자가 되어 왔다. 많은 연구 개발 활동은 FET의 속도 및 집적도 개선과 소비 전력 절감에 집중되어 왔다. FET는 또한 전력 증폭기와 같은 전력 장치로도 널리 이용된다. 많은 연구 개발 활동은 유무선 응용 분야에 있어 특히 고주파에서 전력 장치로 이용되는 FET의 속도와 효율에 집중되어 왔다.
고속 고성능 전계 효과 트랜지스터는 미국특허 제4,984,043호와 제4,990,974호(둘 다 발명의 명칭이 "페르미 임계 전계 효과 트랜지스터(Fermi Threshold Fiel Effect Transistor)"이며, Albert W. Vinal에게 허여되었으며, 본 발명의 양수인에게 양도되었음)에 개시되어 있다. 이들 특허는 장치의 임계 전압을 반도체 재료의 페르미 전위의 두 배로 설정함으로써 반전(inversion)시킬 필요 없이 증강 모드(enhancement mode)에서 동작하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 대해서 개시하고 있다. 당업자에게 주지되어 있는 바와 같이, 페르미 전위는 반도체 재료에서 에너지 상태가 전자에 의해 점유되는 확률의 절반을 가지는 전위로 정의된다. 상기 Vinal 특허들에서 설명되어 있는 바와 같이, 임계 전압이 페르미 전위의 두 배로 설정되면, 산화물 두께, 채널 길, 드레인 전압 및 기판 도핑에 대한 임계 전압 의존성이 실질적으로 제거된다. 더욱이, 임계 전압이 페르미 전위의 두 배로 설정되면, 기판 면에서 산화물과 채널 간 수직 전기장이 최소로 되어, 실제로는 거의 제로가 된다. 이에 따라 채널에서의 캐리어 이동도는 최대로 되어 열전자 효과가 크게 감소된 고속 장치가 된다.
이와 같이 페르미 임계 FET가 기존의 FET 장치에 비해 엄청나게 개선된 것임에도 불구하고, 페르미 FET 장치의 커패시턴스를 낮출 필요가 있었다. 이에 따라, 미국특허 제5,194,923호와 제5,369,295호(둘 다 발명의 명칭이 "게이트 및 확산 커패시턴스가 감소된 페르미 임계 전계 효과 트랜지스터(Fermi Threshold Fiel Effect Transistor With Reduced Gate and Diffusion Capacitance)"이며, Albert W. Vinal에게 허여되었음)에서는, 캐리어 도통을 지원하기 위해 반도체 표면에 반전층을 만들 필요 없이, 기판에서 게이트 아래의 소정 깊이에 있는 채널 내로 도통 캐리어가 흐를 수 있도록 하는 페르미 FET 장치가 기재되어 있다. 따라서 채널 전하의 평균 깊이는 기판 유전율이 게이트 커패시턴스의 일부로 산입될 것을 요한다. 이에 따라 게이트 커패시턴스가 상당히 줄어든다.
상기 '295호 특허와 '923호 특허에 설명된 바와 같이, 저커패시턴스 페르미 FET는 소정 깊이와 기판의 도전형과는 반대되고 드레인 및 소스의 도전형과는 동일한 도전형을 가진 페르미 터브(tub) 영역을 이용하여 구현되는 것이 바람직하다. 페르미 터브는 기판 표면으로부터 하방으로 소정 깊이만큼 신장되며, 이 페르미 터브에서 터브 경계 내에 드레인 및 소스 확산이 형성된다. 페르미 터브는 소스, 드레인 및 페르미 터브가 모두 도전형은 동일하나 도핑 농도는 서로 달리하여 도핑되는 단일 접합(unijunction) 트랜지스터를 구성한다. 이에 따라 저캐패시턴스 페르미 FET가 제공된다. 페르미 터브를 포함하는 저캐패시턴스 페르미 FET를 여기서는 "저캐패시턴스 페르미 FET" 또는 "터브 FET"라 부르기로 한다.
페르미 FET와 저캐패시턴스 페르미 FET가 기존의 FET 장치에 비해 엄청나게 개선된 것임에도 불구하고, 페르미 FET에 의해 발생되는 단위 채널폭당 전류를 증가시킬 필요가 지속되어 왔다. 당업자에게 주지되어 있는 바와 같이, 대전류 페르미 FET 장치일수록 집적도를 높일 수 있으며, 그리고/또는 논리 장치의 속도를 높일 수 있다. 이에 따라서, Albert W. Vinal과 본 발명자인 Michael W. Dennen에게 허여된 미국특허 제5,374,836호(발명의 명칭은 "대전류 페르미 임계 전계 효과 트랜지스터(High Current Fermi-Threshold Field Effect Transistor)")는 페르미 터브 영역 및 소스 영역과 도전형이 동일하면서 소스 영역에 인접하여 드레인 영역과 대면하는 인젝터(injector) 영역을 포함하는 페르미 FET를 개시하고 있다. 인젝터 영역은 페르미 터브의 상대적으로 낮은 도핑 농도와 소스의 상대적으로 높은 도핑 농도의 중간이 되는 도핑 레벨로 도핑되는 것이 바람직하다. 인젝터 영역은 채널 에 주입된 캐리어의 깊이를 제어하고 그 채널에의 캐리어 주입을 게이트 아래의 소정 깊이로 증가시킨다. 미국특허 제5,374,836호에 따른 트랜지스터는 여기서는 "대전류 페르미 FET"라고 부른다.
바람직하게는, 소스 인젝터 영역은 소스 영역을 둘러싸는 소스 인젝터 터브 영역이다. 드레인 인젝터 터브 영역도 제공될 수 있다. 페르미 FET에서 핀치 오프(pinch-off) 전압을 낮추고 포화 전류를 증가시키기 위해서, 페르미 FET의 인접한 소스 인젝터 영역에서 인접한 게이트 영역으로 신장하는 게이트 측벽 스페이서도 구비될 수 있다. 기판과 도전형이 동일한 하부 누설 제어 영역도 구비될 수 있다.
페르미 FET, 저커패시턴스 페르미 FET 및 대전류 페르미 FET가 기존의 FET 장치에 비해 엄청나게 개선된 것임에도 불구하고, 저전압에서의 페르미 FET 동작을 개선할 필요가 지속되어 왔다. 당업자에게 주지되어 있는 바와 같이, 현재에는 통상적으로 5볼트, 3볼트, 1볼트 또는 그 이하의 전원 전압에서 동작하는 저전력 휴대용 및/또는 바테리 구동 장치에 중점이 주어지고 있다.
소정의 채널 길이에 있어서, 동작 전압을 낮추면 기생(lateral) 전기장이 선형적으로 강하된다. 매우 낮은 동작 전압에서는 이 기생 전기장은 채널 내의 캐리어가 포화 속도에 도달하지 못할 정도로 낮다. 그 결과, 이용될 수 있는 드레인 전류가 급격히 강하된다. 드레인 전류의 강하는 주어진 채널 길이에서 이용가능한 회로 속도를 얻기 위한 동작 전압의 감소를 효과적으로 제한한다.
저전압에서의 터브 FET의 동작을 개선하기 위하여, 본 발명자인 Michael W. Dennen에게 허여된 미국특허 제5,543,654호(발명의 명칭은 "컨튜어드 터브 페르미 임계 전계 효과 트랜지스터 및 그 제조 방법(Contoured-Tub Fermi-Threshold Field Effect Transistor and Method of Forming Same)")는 균일하지 않은 터브 깊이를 가진 컨튜어드 페르미 터브 영역을 포함하는 페르미 FET를 개시하고 있다. 특히, 페르미 터브는 채널 영역 아래보다 소스 및/또는 드레인 영역 아래가 더 깊다. 따라서, 터브 기판 접합부는 채널 영역 아래보다 소스 및/또는 드레인 영역 아래가 더 깊다. 이에 따라서 불균일 터브 깊이를 가진 페르미 터브에 비해 확산 커패시턴스가 줄어들어 저전압에서 높은 포화 전류가 생성된다.
특히, '645호 특허에 따른 컨튜어드 터브 페르미 임계 전계 효과 트랜지스터는 제1 도전형의 반도체 기판과 이 반도체 기판 면에 있는 제2 도전형의 서로 이격된 소스 및 드레인 영역을 포함한다. 반도체 기판 표면에서 이들 서로 이격된 소스 영역과 드레인 영역 간에는 제2 도전형의 채널 영역도 형성된다. 반도체 기판의 표면에는 제2 도전형의 터브 영역도 포함된다. 터브 영역은 기판 면으로부터 상기 서로 이격된 소스 및 드레인 영역들 중 적어도 어느 하나의 아래로는 제1 소정 깊이만큼 신장되고, 기판 면으로부터 채널 영역 아래로는 제2 소정 깊이만큼 신장된다. 제2 소정 깊이는 제1 소정 깊이보다 작다. 게이트 절연층과 소스, 드레인 및 게이트 접촉부도 포함된다. 기판 접촉부도 포함될 수 있다.
바람직하게는, 제2 소정 깊이, 즉 채널에 인접한 컨튜어드 터브의 깊이는 상기 미국특허 제5,194,923호와 제5,369,295호에서 정의된 페르미 FET 기준을 만족시키도록 선택된다. 특히, 제2 소정 깊이는 접지 전위의 게이트 전극을 가진 채널의 하부에 있는 기판 면에 수직한 제로 정전기장을 발생시키도록 선택된다. 제2 소정 깊이는 반도체 기판의 페르미 전위의 두 배인 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택될 수도 있다. 제1 소정 깊이, 즉 소스 및/또는 드레인에 인접한 컨튜어드 터브 영역의 깊이는 소스 및/또는 드레인 접촉부에 제로 바이어스를 인가할 시에 소스 및/또는 드레인 영역 아래의 터브 영역을 공핍시키도록 선택되는 것이 바람직하다.
마이크로 전자장치 제조 기술이 발전해감에 따라, 제조 선폭이 거의 1 마이크론 이하로 줄어들고 있다. 이와 같이 감소되는 선폭은 채널 길이가 거의 1 마이크론 이하인, 현재 처리 기술로는 일반적으로 0.5 마이크론 이하인 "단(short) 채널" FET를 발생시킨다.
미국특허 제5,194,923호 및 제5,369,295호의 저커패시턴스 페르미 FET, 미국특허 제5,374,836호의 대전류 페르미 FET, 및 미국특허 제5,543,645호의 컨튜어드 터브 페르미 FET는 저전압에서 고성능 능력을 가진 단채널 FET를 제공하는데 이용될 수 있다. 그러나 당업자라면 선폭이 감소할수록 처리 한계 때문에 FET 제조 시에 얻을 수 있는 치수과 도전성이 제한될 수 있다는 점을 잘 알 것이다. 따라서, 감소된 선폭에 있어서는 처리 조건은 이러한 처리 한계를 수용하기 위해서 페르미 FET 트랜지스터의 재최적화를 요할 수 있다.
처리 한계를 수용하기 위한 페르미 FET 트랜지스터의 재최적화는 본 발명자인 Michael W. Denne에게 허여된 미국특허 제5,814,869호(발명의 명칭은 "단채널 페르미 임계 전계 효과 트랜지스터(Short Channel Fermi-Threshold Field Effect Transistor)"이며, 이 특허는 본 발명의 양수인에게 양도되었으며, 그 내용은 본 명세서에 인용으로서 포함됨)에 설명되어 있다. 미국특허 제5,814,869호의 단락 채널 페르미 FET는 여기서는 "단채널 페르미 FET"라 부르며, 깊이 방향으로 페르미 터브를 넘어 신장하며 또 측방향에서도 페르미 터브를 넘어서 신장할 수 있는 서로 이격된 소스 및 드레인 영역을 포함한다. 소스 및 드레인 영역은 터브를 넘어서 신장하므로 전하 공유 상태에 이를 수 있는 기판과의 접합부가 형성된다. 이 상태를 보상하기 위하여 기판 도핑이 증가된다. 소스 영역과 드레인 영역 간의 간격이 매우 작으므로 터브 깊이를 감소시키는 것이 바람직하다. 이것은 게이트 전극이 임계 전위에 있을 때에 산화물:기판 경계에서 기판에 수직한 정전기장의 변화를 가져온다. 통상의 장(long) 채널 페르미-FET 트랜지스터에서는 이 정전기장은 기본적으로 제로이다. 단채널 장치에서 전기장은 MOSFET 트랜지스터보다는 훨씬 낮고, 장채널 페르미 FET보다는 다소 높다.
특히, 단채널 페르미 FET는 제1 도전형의 반도체 기판과 이 반도체 기판으로부터 제1 깊이만큼 신장되는 반도체 기판 표면에서의 제2 도전형의 터브 영역을 포함한다. 단채널 페르미 FET는 또한 터브 영역에 제2 도전형의 서로 이격된 소스 및 드레인 영역을 포함한다. 이 서로 이격된 소스 및 드레인 영역은 기판 표면으로부터 제1 깊이 이상으로 신장되며, 또 서로로부터 멀어지게 터브 영역을 넘어서 측방으로 신장될 수도 있다.
제2 도전형의 채널 영역은 터브 영역에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에 포함되고, 제2 깊이가 제1 깊이보다 작도록 기판 표면으로부터 제2 깊이만큼 신장된다. 제1 및 제2 깊이 중 적어도 어느 하나는 게이트 전극이 임계 전위에 있을 때에 기판 표면으로부터 제2 깊이까지 기판 표면에 수직한 정전기장을 최소화하도록 선택된다. 예컨대 종래의 MOSFET에서는 정전기장이 105V/cm 이상인데 비해 단채널 페르미 FET에서는 104V/cm의 정전기장이 발생될 수 있다. 이에 반해 미국특허 제5,194,923호와 제5,369,295호의 터브 FET는 종래의 MOSFET에 비해 기본적으로 제로인 103V/cm 보다 작은(종종 상당히 작은) 정전기장을 발생시킬 수 있다. 제1 및 제2 깊이는 또한 반도체 기판의 페르미 전위의 두 배인 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택될 수 있으며, 또 이 임계 전압을 게이트 전극에 인가할 시에는 제2 깊이에 있다가 이 임계 전압 이상의 전압을 게이트 전극에 인가할 시에는, 채널에 반전층을 생기게 하지 않으면서, 이 제2 깊이에서 기판 표면 쪽으로 신장되는 채널 영역에서 소스 영역으로부터 드레인 영역으로 제2 도전형의 캐리어가 흐를 수 있도록 선택될 수 있다. 트랜지스터는 게이트 절연층과 소스, 드레인 및 게이트 접촉부를 더 포함한다. 기판 접촉부도 포함될 수 있다.
집적 회로 전계 효과 트랜지스터의 지속적인 소형화에 따라 채널 길이가 1 마이크론 이하로 감소되었다. 이러한 지속적인 트랜지스터 소형화를 위해서는 종종 매우 높은 기판 도핑 레벨이 필요하였다. 장치가 소형화될수록 필요하게 될 수 있는 높은 도핑 레벨과 감소된 동작 전압은 페르미 FET와 종래의 MOSFET 장치의 소스 및 드레인 영역과 연관된 커패시턴스의 큰 증가를 초래할 수 있다.
특히, 페르미 FET는 1 마이크론 이하로 스케일링됨에 따라, 통상적으로 소스측에서의 DIBL(Drain Induced Barrier Lowering: 드레인 유기 장벽 감소) 현상의 증가로 인해 터브 깊이를 아주 더 얇게 만들 필요가 있다. 그러나 불행히도 단채널 페르미 FET에서 전술한 변경에 따르더라도 단채널 페르미 FET는 DIBL과 트랜지스터 누설을 제어하는데 필요한 깊이와 도핑 레벨을 만들기가 어려운 크기에 도달할 수 있다. 더욱이, 채널에서의 높은 도핑 레벨은 캐리어 이동도를 감소시켜 페르미 FET 기술의 대전류 이점을 감소시킬 수가 있다. 감소된 드레인 전압과 함께 더욱 높아진 기판 도핑 레벨은 접합부 커패시턴스의 증가를 초래할 수 있다.
이러한 전위 문제를 해소할 수 있는 단채널 페르미 FET는 본 발명자인 Michael W. Dennen에게 허여된 미국특허 제5,698,884호(발명의 명칭은 "드레인 전계 종단 영역을 포함하는 단채널 페르미 임계 전계 효과 트랜지스터 및 그 제조 방법(Short Channel Fermi-Threshold Field Effect Transistors Including Drain Field Termination Region and Methods of Fabricating Same)"이며, 이 특허는 본 발명의 양수인에게 양도되었으며, 그 내용은 본 명세서에 인용으로 포함됨)에 개시되어 있다. 이 페르미 FET는 드레인 바이어스의 결과로서 캐리어가 소스 영역으로부터 채널 내로 유입되는 것을 감소시키기 위하여 바람직하게는 유입을 차단하기 위하여 소스 영역과 드레인 영역 사이에 드레인 전계 종단 수단을 포함한다. 드레인 전계 종단 수단을 포함하는 단채널 페르미 FET는 여기서는 페르미 FET를 발명한 작고한 발명자를 기념하여 "비날(Vinal) FET"라고 부르기로 한다. 이 비날 FET는 페르미 FET와 마찬가지로 채널 내에 낮은 수직 전계를 유지하는 것을 가능하게 하 면서도 지나친 DIBL을 방지한다. 게다가 비날 FET는 캐리어 이동도를 훨씬 더 높일 수가 있는 동시에 소스 및 드레인 접합 커패시턴스를 크게 감소시킬 수가 있다.
드레인 전계 종단 수단은 소스 영역과 드레인 영역 사이에서 소스 영역으로부터 드레인 영역으로 기판 표면 아래로 신장되는 매립 반도핑층(buried contra-doped layer)으로 구현되는 것이 바람직하다. 특히 비날 FET는 제1 도전형의 반도체 기판과 이 기판의 표면에서의 제2 도전형의 터브 영역을 포함한다. 이 기판 표면에 있는 터브 영역에는 제2 도전형의 서로 이격된 소스 및 드레인 영역이 포함된다. 이 터브 영역에는 제1 도전형의 매립 드레인 전계 종단 영역도 포함된다. 이 매립 드레인 전계 종단 영역은 소스 영역으로부터 드레인 영역으로 기판 표면 아래로 신장된다. 게이트 절연층과 소스, 드레인 및 게이트 전극도 포함된다. 따라서 비날 FET는 드레인 바이어스에 의해 캐리어가 소스 영역으로부터 터브 영역으로 유입되는 것을 방지하는 반도핑 매립 드레인 전계 종단 영역이 추가된 페르미 FET로 생각될 수 있다.
집적 회로 전계 효과 트랜지스터의 채널 길이와 직접도가 꾸준히 증가함에 따라 트랜지스터 동작 전압도 꾸준히 감소하고 있다. 이러한 동작 전압 감소는 랩톱 컴퓨터, 셀룰러폰, 개인 단말기(PDA) 등과 같은 휴대용 전자 장치에서 집적 회로의 사용이 늘어나고 있다는 사실에 의해서 더욱 그 필요성이 부각되고 있다. 전계 효과 트랜지스터의 동작 전압이 감소함에 따라 일반적으로 임계 전압을 낮추는 것이 바람직하다.
따라서, 저전압 동작을 위한 단채널 페르미 FET를 제공하기 위해서는 임계 전압을 예컨대 약 0.5 볼트 이하로 낮추는 것이 바람직하다. 그러나 이러한 임계 전압 감소가 페르미 FET의 다른 영역에서의 성능 저하를 가져와서는 아니 될 것이다. 예컨대 임계 전압 감소가 페르미 FET의 누설 전류를 증가시키거나 페르미 FET의 포화 전류를 증가시키지 말아야 한다.
저전압 동작을 제공할 수 있는 페르미 FET는 PCT 출원공개 WO99/17371(발명자는 본 발명자인 Dennen과 William R. Richards이고, 발명의 명칭은 "금속 게이트 페르미 임계 전계 효과 트랜지스터(Metal Gate Fermi-Threshold Field Effect Transistors)"이며, 이 특허는 본 발명의 양수인에게 양도되었으며, 그 내용은 본 명세서에 인용으로 포함됨)에 개시되어 있다. 이 특허에 기술되어 있는 바와 같이, 페르미 임계 전계 효과 트랜지스터는 금속 게이트를 포함한다. 게이트 절연층 상에는 반도핑 폴리실리콘 게이트가 바로 사용되지는 않는다. 이 금속 게이트는 페르미 FET의 다른 원하는 특성을 저하시키지 않고서 페르미 FET의 임계 전압을 낮출 수가 있다. 바람직하게는 이 금속 게이트는 P형 폴리실리콘의 일함수(work function)와 N형 폴리실리콘의 일함수 사이의 일함수를 가진 금속으로 구성된다. 더 바람직하게는 이 금속 게이트는 P형 폴리실리콘의 일함수와 N형 폴리실리콘의 일함수의 중간인 약 4.85 볼트의 일함수를 가진 금속으로 구성된다.
전계 효과 트랜지스터의 채널 길이가 예컨대 서브마이크론(submicron)과 그 십분의 1 서브마이크론(sub-tenth micron) 크기 수준으로 계속 감소함에 따라, 원하지 않는 단채널 효과가 계속 증가할 수 있다. 이러한 단채널 효과를 줄이기 위해서는 매우 얇은 소스 및 드레인 영역을 생성하는 것이 바람직할 수 있다. 그러 나 얇은 소스/드레인 영역을 생성하는 것은 점점 더 어려워질 수 있으므로, 단채널 효과는 페르미 임계 전계 효과 트랜지스터의 성능을 저하시키는데 있어 그 역할이 점점 더 커져갈 수 있다.
본 발명의 실시예들은 터브 영역에 트렌치(trench)를 포함하고 이 트렌치에 절연 게이트 전극을 포함하는 페르미 임계 전계 효과 트랜지스터(페르미 FET)를 포함한다. 이런 트랜지스터는 여기서는 트렌치 게이트 페르미 FET라 부르기로 하며, 매우 얇은 소스 및 드레인 프로필이 없어도 단채널 효과를 줄일 수가 있다. 높은 항복(breakdown) 전압 및/또는 낮은 소스 및 드레인 기생 커패시턴스도 제공될 수 있다.
본 발명의 실시예들에 따른 전계 효과 트랜지스터는 표면을 가진 제1 도전형의 반도체 기판을 포함한다. 반도체 기판 표면에는 제2 도전형의 터브 영역이 있는데, 이 영역은 반도체 기판의 제1 표면으로부터 제1 깊이만큼 반도체 기판 내로로 신장된다. 제2 도전형의 터브 영역에는 서로 이격된 제2 도전형의 소스 및 드레인 영역이 포함되는데, 이것은 제2 도전형의 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성한다. 서로 이격된 소스 및 드레인 영역은 제1 깊이보다 작은 제2 깊이만큼 터브 영역 내로 신장된다. 터브 영역에서는 서로 이격된 소스 영역과 드레인 영역 사이에 트렌치가 포함되는데, 이것은 표면으로부터 터브 영역 내로 제2 깊이보다는 크나 제1 깊이보다는 작은 제3 깊이만큼 신장된다. 트렌치에는 절연 게이트 전극이 포함된다. 표면에는 소스 및 드레인 전극이 구비되는데, 이것은 각각 소스 및 드레인 영역을 전기적으로 접속시킨다.
일부 실시예에서 제1, 제2 및 제3 깊이 중 적어도 하나는 제3 깊이에서 표면에 수직한 제로 정전기장을 발생하도록 선택된다. 다른 실시예에서는 제1, 제2 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 절연 게이트 전극에 인가할 시에 제3 깊이에서 표면에 수직한 제로 정전기장을 발생하도록 선택된다.
또 다른 실시예에서, 제1, 제2 및 제3 깊이 중 적어도 하나는 제3 깊이에서 표면에 수직한 센티미터당 700V 이하의 정전기장을 발생하도록 선택된다. 다른 실시예에서, 제1, 제2 및 제3 깊이 중 적어도 하나는 제3 깊이에서 표면에 수직한, 적어도 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것보다 작은 크기의 정전기장을 발생하도록 선택된다. 또 다른 실시예에서, 제1, 제2 및 제3 깊이 중 적어도 하나는 제3 깊이에서 표면에 수직한, 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하인 정전기장을 발생하도록 선택된다. 또 다른 실시예에서, 제1, 제2 및 제3 깊이 중 적어도 하나는 제3 깊이에서 표면에 수직한, 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1보다 작은 정전기장을 발생하도록 선택된다. 다른 실시예에서, 이들 정전기장들은 전계 효과 트랜지스터의 임계 전압을 절연 게이트 전극에 인가할 시에 제3 깊이에서 표면에 수직하게 발생된다.
또 다른 실시예에서, 제1, 제2 및 제3 깊이 중 적어도 하나는 반도체 기판의 페르미 전위의 두 배인 전계 효과 트랜지스터의 임계 전압을 발생하도록 선택된다.
또 다른 실시예에서, 제1, 제2, 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 절연 게이트 전극에 인가할 시에 터브 영역에서 제3 깊이에 있는 트렌치 아래로 제2 도전형의 캐리어가 흐를 수 있도록 선택된다. 또 다른 실시예에서, 제1, 제2, 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압 이상의 전압을 절연 게이트 전극에 인가할 시에 트렌치 아래에서 제3 깊이에서 제1 깊이 쪽으로 신장되는 터브 영역에 제2 도전형의 캐리어가 흐를 수 있도록 선택된다.
또 다른 실시예에서, 트렌치는 소정의 트렌치 폭을 갖고 있으며, 제1, 제2, 및 제3 깊이 중 적어도 하나는 트렌치 폭에 비례하고 제1 깊이와 제2 깊이 간의 차이에 관계없는 채널 길이를 가진 채널을 터브 영역의 트렌치 아래에 형성하도록 선택된다. 또 다른 실시예에서, 제1, 제2, 및 제3 깊이 중 적어도 하나는 트렌치 아래의 터브 영역을 제3 깊이로부터 제1 깊이로 공핍시키도록 선택된다.
또 다른 실시예에서, 트렌치는 소정의 트렌치 바닥(floor)을 포함하며, 절연 게이트는 트렌치 바닥 상의 소정 두께의 절연층과 이 트렌치 바닥과 대향하는 절연층 상의 게이트 전극을 포함한다. 제1, 제2, 및 제3 깊이 중 적어도 하나는 트렌치 바닥층 상의 절연층의 두께와 무관한 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택된다. 또 다른 실시예에서, 트렌치는 소정의 트렌치 폭을 갖고 있으며, 제1, 제2, 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 게이트 전극에 인가할 시에 터브 영역에, 트렌치 아래에 한정되고 트렌치 폭을 따라 신장되며 트렌치 아래에서 트렌치 폭을 따라 균일한 두께를 가지는 채널을 형성 하도록 선택된다.
또 다른 실시예에서, 제3 깊이는 하기의 식으로 표현되는 양만큼 제1 깊이보다 작다.
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여기서, Nd는 터브 영역의 도핑 밀도, Na는 반도체 기판의 도핑 밀도, ni 는 절대온도 T에서의 기판의 진성 캐리어 농도, εs는 기판의 유전율, q는 1.6×10-19 쿨롱, k는 1.38×10-23 주울/절대온도이다.
전술한 실시예 모두에서의 반도체 기판은 실제로는 제2 도전형의 터브 영역이 그 표면에서 제2 도전형의 웰 영역 내에서 표면으로부터 제1 깊이만큼 웰 영역 내로 신장되게끔 그 자체가 표면에서 제2 도전형의 반도체 기판 내에 있는 제2 도전형의 웰 영역일 수 있다.
더욱이, 전술한 실시예 모두에서 절연 게이트 전극은 트렌치 내에 있고 표면 아래로 리세스(recess)될 수 있다. 일부 실시예에서는 절연 게이트 전극은 전계 효과 트랜지스터에서 드레인 전류를 감소시키지 않고서 절연 게이트와 이격된 소스 및 드레인 영역 간의 커패시턴스를 최소화하는 양만큼 표면 아래로 리세스된다.
또 다른 실시예에서, 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑된다. 제1, 제2, 및 제3 깊이 중 적어도 하나와 제1 및 제2 도핑 밀도는 전술한 실시예들 중 어느 하나 에 따라 선택된다.
전계 효과 트랜지스터는 본 발명의 실시예들에 따라서 제1 도전형의 반도체 기판 표면에 표면으로부터 제1 깊이만큼 반도체 기판 내로 신장되는 제2 도전형의 터브 영역을 형성함으로써 제조될 수 있다. 제2 도전형의 터브 영역에는 표면에 제2 도전형의 소스/드레인 영역이 형성되어, 제2 도전형의 터브 영역과 제2 도전형의 단일 도전성 접합부를 형성한다. 소스/드레인 영역은 제1 깊이보다 작은 제2 깊이만큼 터브 영역 내로 신장된다. 소스/드레인 영역에는 트렌치가 형성되며, 이 트렌치에 의해 서로 이격된 소스 및 드레인 영역이 형성된다. 트렌치는 제2 깊이보다는 크나 제1 깊이보다 작은 제3 깊이만큼 표면으로부터 터브 영역 내로 신장된다. 트렌치 내에는 절연 게이트 전극이 형성된다. 표면에는 소스 및 드레인 영역 각각에 전기적으로 접촉되는 소스 및 드레인 전극이 형성된다.
다른 실시예에서, 터브 영역을 형성하기 전에 소스/드레인 영역이 형성된다. 또 다른 실시예에서, 소스/드레인 영역과 터브 영역을 형성한 후에 트렌치가 형성된다. 또 다른 실시예에서, 소스 및 드레인 전극을 형성하기 전에 절연 게이트 전극이 형성된다. 전술한 방법 실시예 모두에서, 제1, 제2 및 제3 깊이 및/또는 제1 및 제2 도핑 밀도는 전술한 구조 실시예들에서 설명되었던 대로 선택된다. 더욱이, 전술한 바와 같이 제2 도전형의 반도체 기판에는 제1 도전형의 웰 영역이 형성될 수 있고, 제1 도전형의 웰 영역에는 제2 도전형의 터브 영역이 형성될 수 있다. 마지막으로 전술한 바와 같이 절연 게이트 전극은 표면 아래로 리세스될 수 있다.
상기 방법 실시예들에서, 제2 도전형의 이온을 반도체 기판 내로 큰 경사각 으로 주입함으로써 소스/드레인이 형성될 수 있다. 이에 의해서 얇은 소스/드레인 영역이 생성될 수 있으나, 소스/드레인 영역이 생성된 후에 게이트 전극이 형성되기 때문에 오정렬(misalignment)을 초래하지는 않는다. 따라서 게이트 전극은 소스/드레인 주입물을 차단하는 작용은 하지 않는다. 더욱이, 트렌치를 절연층과 일렬로 정렬시키고, 절연층과 일렬로 정렬된 트렌치 내에 게이트 전극을 형성함으로써 절연 게이트 전극이 형성될 수 있다. 표면 상에서 트렌치 내에 게이트 전극층을 형성하고, 이 게이트 전극층을 평탄화하여 표면으로부터 게이트 전극층을 제거함으로써 게이트 전극이 형성될 수 있다. 평탄화에 이어서 게이트 전극은 표면 아래로 리세스될 수 있다.
트렌치 (제3) 깊이는 트렌치 게이트 페르미 FET를 형성하고 그 파라미터들을 측정함으로써 결정될 수 있다. 더욱이, 이 트렌치 깊이는 시뮬레이션에 의해서도 결정될 수 있다, 본 발명의 실시예들에 따라 트렌치 깊이를 결정하는데는, 터브 영역과 소스/드레인 영역을 가진 일련의 장소에서 일련의 커패시턴스 대 전압 측정을 수행하는 실험적인 방법이 이용될 수도 있는데, 이 때 소스/드레인 영역은 그 일련의 장소들에서 에칭량을 달리하여 에칭된다. 이 장소들은 하나의 웨이퍼 상 또는 복수의 웨이퍼 상에 있을 수 있다. 트렌치 깊이는 부극성 전압에서 최대 커패시턴스를 얻을 수 있는 최대 깊이를 결정함으로써 결정될 수 있다.
도 1은 미국특허 제5,374,836호에 따른 N채널 대전류 페르미 FET의 단면도.
도 2A는 미국특허 제5,374,836호에 따른 단채널 저누설 전류 페르미 FET의 제1 실시예의 단면도.
도 2B는 미국특허 제5,374,836호에 따른 단채널 저누설 전류 페르미 FET의 제2 실싱예의 단면도.
도 3은 미국특허 제5,543,645호에 따른 N채널 컨튜어드 터브 페르미 FET의 단면도.
도 4는 미국특허 제5,543,645호에 따른 N채널 단채널 페르미 FET의 단면도.
도 5는 미국특허 제5,814,869호에 따른 N채널 단채널 페르미 FET의 단면도.
도 6은 미국특허 제5,698,884호에 따른 비날 FET의 제1 실시예의 단면도.
도 7은 미국특허 제5,698,884호에 따른 비날 FET의 제2 실시예의 단면도.
도 8은 PCT 출원공개 WO99/17371에 따른 금속 게이트 페르미 FET의 실시예의 단면도.
도 9는 본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET의 단면도.
도 10A 및 10B는 본 발명의 실시예들에 따른 트렌치 게이트 페르미 트랜지스터와 종래의 표면 채널 트랜지스터 각각에 대한 인가 게이트 바이어스 대 게이트 절연체 전계를 그래프로 나타낸 도면.
도 11A 및 11B는 각각 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET 트랜지스터와 종래의 FET의 채널 형성을 비교 도시한 단면도.
도 12A-12F는 본 발명의 실시예에 따른 중간 제조 단계 중에 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET의 단면도.
도 13은 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET의 실시예와 종 래의 FET에 존재하는 자유 캐리어 농도를 보여주는 시뮬레이션 결과를 나타낸 도면.
도 14A 및 14B는 각각 본 발명의 실시예에 따른 시뮬레이션된 트렌치 게이트 페르미 FET 대 시뮬레이션된 종래의 FET의 드레인 전류 대 게이트 전압 특성을 로그와 선형태로 도시한 그래프도.
도 15A 및 15B는 각각 본 발명의 실시예에 따른 시뮬레이션된 트렌치 게이트 페르미 FET에 대한 트랜지스터 특성을 로그와 선형태로 도시한 그래프도.
도 16A 및 16B는 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET 트랜지스터에 대한 시뮬레이션 결과를 게이트 절연층 두께의 변화 함수로서 도시한 그래프도.
도 17A는 드레인 바이어스가 항복점에 있는 본 발명의 실시예에 따른 단채널 트렌치 게이트 페르미 FET 트랜지스터의 시뮬레이션을 나타낸 도면.
도 17B는 도 17A의 시뮬레이션된 트랜지스터에 대한 드레인 누설 전류 대 드레인 바이어스 전압 특성을 나타낸 도면.
도 18A-18E는 본 발명의 실시예에 따른 트렌치 깊이의 값을 실험적으로 결정하기 위하여 하나의 웨이퍼 및/또는 일련의 웨이퍼에서 발생할 수 있는 각종 에칭 단계의 단면도.
도 19A 및 19B는 각각 본 발명의 실시예에 따라서, 대면적 커패시터와 소면적 커패시터에 대해서 커패시턴스 대 전압도를 도 18A-18E에서의 에칭량의 함수로 나타낸 그래프도.
도 20A는 서로 다른 여러 가지 리세스량을 가진 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET 트랜지스터의 시뮬레이션된 커패시턴스 대 전압도.
도 20B는 도 20A에서 시뮬레이션된 트랜지스터에 대한 시뮬레이션된 드레인 전류 대 게이트 바이어스도.
도 21A 및 도 21B는 각각 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET의 최종 총 도핑과 실제 P 및 N형 도핑 프로필을 도시한 도면.
이하, 본 발명의 바람직한 실시예들이 도시되어 있는 첨부 도면을 참조로 본 발명에 대해서 더욱 상세히 설명한다. 그러나 본 발명은 여러 가지 다른 형태로 구현될 수 있으며 본 명세서에 기재된 실시예들로 한정해서 해석되어서는 안되며, 다만, 이 실시예들은 당업자에게 본 발명을 더욱 철저히 이해시키고 발명의 범위를 잘 전달하기 위하여 제공되는 것이다. 도면에서, 층들과 영역들의 두께는 잘 보이게 하기 위해 과장되어 그려져 있다. 도면 전체에서 동일 구성 요소에 대해서는 동일 도면 부호가 사용된다. 층, 영역 또는 기판과 같은 구성 요소가 다른 구성 요소 "상(on)"에 있다고 말하는 경우, 이것은 그 구성 요소가 다른 구성 요소 위에 바로 있거나 또 다른 구성 요소가 중간에 개재되어 있을 수 있다는 것을 의미한다. 그리고, 어떤 구성 요소가 다른 구성 요소 "상에 바로" 있다고 말하는 경우, 이것은 그 구성 요소와 그 다른 구성 요소 사이에 어떤 다른 구성 요소가 개재되어 있지 않다는 것을 의미한다.
본 발명의 트렌치 게이트 페르미 임계 전계 효과 트랜지스터에 대해 설명하 기 전에, 미국특허 제5,374,836호의 대전류 페르미 임계 전계 효과 트랜지스터가 될 미국특허 제5,194,923호와 제5,369,295호의 감소된 게이트 및 확산 커패시턴스를 갖는 페르미 임계 전계 효과 트랜지스터("저커패시턴스 페르미 FET" 또는 "터브 FET"라고도 함)에 대해서 먼저 설명하기로 한다. 또 미국특허 제5,543,654호에 따른 컨튜어드 터브 페르미 FET, 미국특허 제5,814,869호에 따른 단채널 페르미 FET, 미국특허 제5,698,884호의 비날 FET, PCT 출원공개 WO99/17371의 금속 게이트 페르미 FET에 대해서도 설명할 것이다. 이들 특허와 출원에서 더욱 완전한 설명을 찾을 수 있을 것이며, 그 내용들은 본 명세서에 인용으로 포함된다. 그런 다음에 본 발명의 실시예에 따른 트렌치 게이트 페르미 FET에 대해서 설명할 것이다.
감소된 게이트 및 확산 커패시턴스를 갖는 페르미 FET
다음의 설명은 페르미 터브를 포함하는 저커패시턴스 페르미 FET를 요약 설명한 것이다. 더 자세한 것은 미국특허 제5,194,923호와 제5,369,295호를 참조하면 된다.
종래의 MOSFET 장치는 캐리어 도통을 지원하기 위하여 반도체의 표면에 반전층을 생성하여야 한다. 반전층의 깊이는 통상적으로 100Å 정도이다. 이런 상황에서 게이트 커패시턴스는 기본적으로 게이트 절연층의 유전율을 이 절연층 두께로 나눈 것이다. 즉, 기판의 유전 특성의 효과가 게이트 커패시턴스를 결정하는데 무의미할 정도로 채널 전하가 기판 표면에 아주 가까이 있다는 것이다.
만일 도통 캐리어가 게이트 아래의 채널 영역 내로 한정된다면 게이트 커패시턴스는 낮아질 수가 있는데, 이 채널 영역에서 채널 전하의 평균 깊이는 게이트 커패시턴스를 계산하는데 기판의 유전율의 산입을 필요로 한다. 일반적으로, 저캐패시턴스 페르미 FET의 게이트 커패시턴스는 하기 식으로 표현된다.
Figure 112003018194189-pct00002
여기서, Yf는 페르미 채널이라 불리는 도통 채널의 깊이, εs는 기판의 유전율, β는 표면 아래의 페르미 채널 내에 흐르는 전하의 평균 깊이를 결정하는 인자이다. β는 소스로부터 채널로 유입되는 캐리어의 깊이 종속 프로필에 종속된다. 저캐패시턴스 페르미 FET에서는 β≒2이다. Tox는 게이트 산화물층의 두께이고 εi는 그 유전율이다.
저커패시턴스 페르미 FET는 기판 도전형과는 반대이나 드레인과 소스 영역과는 동일한 도전형을 가지는 소정 깊이의 페르미 터브 영역을 포함한다. 페르미 터브는 기판 표면으로부터 소정 깊이만큼 아래로 신장되며, 페르미 터브 경계부 내의 페르미 터브 영역에는 드레인 및 소스 확산부가 형성된다. 바람직한 페르미 터브 깊이는 페르미 채널 깊이(Yf)와 공핍 깊이(Y0)의 합이다. 소정 깊이(Yf )와 폭(Z)을 가진 페르미 채널 영역은 소스 확산부와 드레인 확산부 사이로 신장된다. 페르미 채널의 도전성은 게이트 전극에 인가된 전압에 의해 제어된다.
게이트 커패시턴스는 주로 페르미 채널의 깊이와 페르미 채널 내의 캐리어 분포에 의해 결정되며, 게이트 산화물층의 두께에는 비교적 무관하다. 확산부 커패시턴스는 [페르미 터브의 깊이와 기판에서의 공핍 깊이(Y0)의 합]과 확산부의 깊 이(Xd) 간의 차에 반비례한다. 확산부 깊이는 페르미 터브 깊이(YT) 이하인 것이 바람직하다. 페르미 터브 영역에서의 도펀트 농도는 페르미 채널의 깊이가 MOSFET 내의 반전층 깊이의 3배 이상이 되도록 선택하는 것이 바람직하다.
따라서, 조커패시턴스 페르미 FET는 제1 표면을 갖는 제1 도전형의 반도체 기판, 반도체 기판의 제1 표면에 있는 제2 도전형의 페르미 터브 영역, 제1 표면에서 페르미 영역에 있는 제2 도전형의 서로 이격된 소스 및 드레인 영역, 및 제1 표면에서 페르미 터브 영역에서 서로 이격된 소스 영역과 드레인 영역 간에 있는 제2 도전형의 채널을 포함한다. 채널은 제1 표면으로부터 제1 소정 깊이(Yf)만큼 신장되고, 터브는 채널로부터 제2 소정 깊이(Y0)만큼 신장된다. 기판의 제1 표면 상에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에는 게이트 절연층이 구비된다. 소스 및 드레인 영역과게이트 절연층을 각각 전기적으로 접속시키기 위한 소스, 드레인 및 게이트 전극이 구비된다.
적어도 제1 및 제2 소정 깊이는 전계 효과 트랜지스터의 임계 전압을 게이트 전극에 인가할 시에 제1 깊이에서 제1 표면에 수직한 제로 정전기장을 발생시키도록 선택된다. 또한 제1 및 제2 소정 깊이는 전계 효과 트랜지스터의 임계 전압 이상의 전압을 게이트 전극에 인가할 시에 제1 소정 깊이로부터 제1 표면 쪽으로 신장되는 채널에서 소스로부터 드레인으로 제2 도전형의 캐리어가 흐를 수 있도록 선텍된다. 페르미 터브 영역에 반전층을 생성함이 없이 캐리어는 제1 표면 아래에서 소스로부터 드레인 영역으로 흐른다. 제1 및 제2 소정 깊이는 또한 기판 접촉부와 기판 간 전압과 폴리실리콘 게이트 전극과 게이트 전극 간 전압의 합과 크기는 같고 극성은 반대인 전압을 게이트 절연층에 인접한 기판 표면에 발생시키도록 선택된다.
기판이 도핑 밀도 Ns에서 도핑되고 또 절대 온도(T) 및 유전율(εs)에서 진성 캐리어 농도(ni)를 갖고 있고, 전계 효과 트랜지스터가 기판과 전기적으로 접촉하기 위한 기판 접촉부를 포함하고, 채널이 기판 표면으로부터 제1 소정 깊이(Yf)만큼 신장되고, 페르미 터브 영역이 채널로부터 제2 소정 깊이(Y0)만큼 신장되고, 페르미 터브 영역이 계수(α)의 Ns배인 도핑 밀도에서 도핑되고, 게이트 전극이 제1 도전형의 폴리실리콘층을 포함하고 도핑 밀도(Np)에서 도핑되는 경우에, 제1 소정 깊이(Yf)는 하기 식으로 표현된다.
Figure 112003018194189-pct00003
여기서, q는 1.6×10-19 쿨롱, k는 1.38×10-23 주울/절대온도이다. 제2 소정 깊이(Y0)는 하기 식으로 표현된다.
Figure 112003018194189-pct00004
여기서, φs는 2φf + kT/qLn(α), φf는 반도체 기판의 페르미 전위이다.
대전류 페르미 FET 구조
이제 도1을 참조로 설명하면, 미국특허 제5,374,836호에 따른 N채널 대전류 페르미 FET에 대해서 설명한다. 당업자라면 N 및 P 영역의 도전성을 반대로 함으로써 P채널 페르미 FET가 얻어질 수 있음을 잘 알 것이다.
도 1에 도시된 바와 같이, 대전류 페르미 FET(20)는 기판 표면(21a)을 포함하는 제1 도전형(여기서는 P형)의 반도체 기판(21)에서 제조된다. 제2 도전형(여기서는 N형)의 페르미 터브 영역(22)은 기판(21)의 표면(21a)에 형성된다. 제2 도전형(여기서는 N형)의 서로 이격된 소스 및 드레인 영역(23, 24)은 각각 표면(21a)에서 페르미 터브 영역(22)에 형성된다. 당업자라면 소스 및 드레인 영역도 표면(21a)의 트렌치에 형성될 수 있음을 잘 알 것이다.
기판(21)의 표면(21a)에서 상기 서로 이격된 소스 영역(23)과 드레인 영역(24) 사이에는 게이트 절연층(26)이 형성된다. 당업자에게 주지된 바와 같이, 이 게이트 절연층은 통상적으로 실리콘 이산화물이다. 그러나 실리콘 질화물이나 기타 다른 절연체도 사용될 수 있다.
게이트 절연층(26) 상에는 기판(21)에 대향하는 게이트 전극이 형성된다. 게이트 전극은 바람직하게는 제1 도전형(여기서는 P형)의 다결정 실리콘(폴리실리콘) 게이트 전극층(28)을 포함한다. 폴리실리콘 게이트 전극(28) 상에는 게이트 절연층(26)에 대향하여 도선 게이트 전극(통상적으로 금속 게이트 전극층(29)임)이 형성된다. 소스 영역(23)과 드레인 영역(24) 각각 상에는 소스 전극(31)과 드레인 전극(32)(통상적으로 금속임)이 형성된다.
제1 도전형(여기서는 P형)의 기판 접촉부(33)는 기판(21)에서 도시된 페르미 터브(22) 내에 또는 터브(22) 밖에 형성된다. 도시된 바와 같이, 기판 접촉부(33)는 제1 도전형(여기서는 P형)이 도핑되며, 상대적으로 중도핑된(heavily doped) 영역(33a)과 상대적 경도핑된(lightly doped) 영역(33b)을 포함할 수 있다. 기판 전극(34)은 기판과의 전기 접촉을 설정한다.
도 1과 관련하여 전술된 구조는 미국특허 제5,194,923호와 제5,369,295호의 저커패시턴스 페르미 FET 구조에 행당한다. 이들 특허에서 이미 기술된 바와 같이, 소스 영역(23)과 드레인 영역(24) 간에는 채널(36)이 생성된다. 표면(21a)으로부터의 채널의 깊이(도 1에서 Yf로 표시)와 채널의 바닥에서 페르미 터브(22)까지의 깊이(도 1에서 Y0로 표시)는 기판(21), 터브 영역(22) 및 폴리실리콘 게이트 전극(28)의 도핑 레벨과 함께 상기 식 (2)와 (3)의 관계식을 이용하여 고성능 저커패시턴스 전계 효과 트랜지스터를 제공하도록 선택된다.
도 1을 참조로 설명하면, 소스 영역(23)에 인접하고 드레인 영역과 마주보는 곳에는 제2 도전형(여기서는 N형)의 소스 인젝터(injector) 영역(37a)이 구비된다. 소스 인젝터 영역은 캐리어가 채널(36) 내로 주입되는 깊이를 제어함으로써 대전류 페르미 FET를 제공한다. 소스 인젝터 영역(37a)은 소스 영역(23)과 드레인 영역(24) 사이에서만 신장될 수 있다. 소스 인젝터 영역은 바람직하게는 소스 영역(23)을 둘러싸서 도 1에 도시된 바와 같이 소스 인젝터 터브 영역(37)을 형성한다. 소스 영역(23)은 측면과 바닥면에서 소스 인젝터 터브 영역(37)에 의해 완전히 둘러싸여 질 수 있다. 아니면, 소스 영역(23)은 측면에서는 소스 인젝터 터브 영역(37)에 의해 둘러싸여지나 바닥면에서는 소스 인젝터 터브 영역(37a) 밖으로 튀어 나갈 수 있다. 아니면, 소스 인젝터 영역(37a)은 페르미 터브(22)와 기판(21) 사이에 접합부까지 기판(21) 내로 신장될 수 있다. 드레인 인젝터 영역(38a), 바람직하게는 드레인 영역(24)을 둘러싸는 드레인 인젝터 영역(38)도 구비되는 것이 바람직하다.
소스 인젝터 영역(37a) 및 드레인 인젝터 영역(38a) 또는 소스 인젝터 터브 영역(37) 및 드레인 인젝터 터브 영역(38)은 바람직하게는 페르미 터브(22)의 상대적 저도핑 레벨과 소스(23) 및 드레인(24)의 상대적 고도핑 레벨의 중간 정도의 도핑 레벨에서 제2 도전형(여기서는 N형)이 도핑된다. 이에 따라서 도 1에 도시된 바와 같이 페르미 터브(22)는 N으로 정해지고, 소스 및 드레인 인젝터 터브 영역(37, 38)은 N+로 정해지고, 소스 및 드레인 영역(23, 24)은 N++로 정해진다. 이에 의해 단일 접합 트랜지스터가 형성된다.
대전류 페르미 FET는 현 FET 기술 분야의 약 4배의 구동 전류를 제공한다. 게이트 커패시턴스는 종래의 FET 장치의 약 절반이다. 소스 인젝터 터브 영역(37)의 도핑 농도는 채널 영역(36) 내로 주입되는 캐리어의 깊이를 약 1000Å으로 제어한다. 소스 인젝터 터브 영역(37) 도핑 농도는 통상 2E18이며, 바람직하게는 주입된 다수(majority) 캐리어의 적어도 원하는 최대 깊이 정도의 깊이를 갖는다. 이와 달리 이 영역(37)은 부임계(subthreshold) 누설 전류를 최소화하기 위해 페르미 터브 영역(22) 만큼 깊이 신장될 수 있는데, 이에 대해서는 후술된다. 채널(36)에 주입된 캐리어 농도는 드레인과 마주보는 소스 인젝터 영역(37a)의 도핑 농도를 초과할 수 없음을 보게 될 것이다. 드레인과 마주보는 소스 인젝터 영역(37a)의 폭은 통상적으로 0.05-0.15㎛ 정도이다. 소스 및 드레인 영역(23, 24)의 도핑 농도는 통상적으로 1E19 정도이다. 페르미 터브(22)의 깊이(YT =Yf+Y0)는 대략 1.8E16의 도핑 농도에서 대략 2200Å이다.
도 1에 도시된 바와 같이, 대전류 페르미 FET(20)는 기판 표면(21a) 상에서 인접 소스 인젝터 영역(37a)으로부터 인접 폴리실리콘 게이트 전극(28)으로 신장되는 측벽 스페이서(41)를 포함한다. 게이트 측벽 스페이서(41)는 바람직하게는 인접 드레인 인젝터 영역(38a)으로부터 인접 폴리실리콘 게이트 전극(28)으로 신장한다. 특히, 도 1에 도시된 바와 같이, 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극 측벽(28a)으로부터 신장되어 소스 및 드레인 인젝터 영역(37a, 38a) 위에 놓이게 된다. 바람직하게는 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극(28)을 둘러싼다. 또 바람직하게는, 후술되지만, 게이트 절연층(26)은 표면(21a)에서 소스 인젝터 영역(37a)과 드레인 인젝터 영역(38a)으로 신장되며, 게이트 측벽 스페이서(41)도 소스 인젝터 영역(37)과 드레인 인젝터 영역(38)으로 신장된다.
게이트 측벽 스페이서(41)는 후술되는 방식으로 페르미 FET(20)의 핀치 오프 전압을 낮추고 그 포화 전류를 증가시킨다. 바람직하게는 게이트 측벽 스페이서는 게이트 절연층(26)의 유전율보다 큰 유전율을 가진 절연체이다. 따라서, 예컨대 게이트 절연층(26)이 실리콘 이산화물이라면, 게이트 측벽 스페이서는 바람직하게는 실리콘 질화물이다. 게이트 절연층(26)이 실리콘 질화물이라면, 게이트 측벽 스페이서는 바람직하게는 실리콘 질화물보다 더 큰 유전율을 가진 절연체이다.
도 1에 도시된 바와 같이, 게이트 측벽 스페이서(41)도 소스 및 드레인 영역(23, 24)으로 신장될 수 있으며, 소스 및 드레인 전극(31, 32)은 각각 게이트 측벽 스페이서 영역의 신자부 내에 형성될 수 있다. 종래의 필드 산화물이나 기타 다른 절연체(42) 영역은 소스, 드레인 및 기판 접촉부를 분리시킨다. 비록 게이트 측벽 스페이서(41)의 바깥 표면(41a)이 단면상 곡선으로 도시되어 있지만, 당업자라면 삼각 단면을 나타내는 직선형 바깥 표면이나 직사각형 단면을 나타내는 직교형 바깥 표면과 같은 다른 형상도 이용될 수 있다는 것을 잘 알 것이다.
저누설 전류 페르미 임계 전계 효과 트랜지스터
이제 도 2A 및 2B를 참조로, 단채널을 가지나 저누설 전류를 발생시키는 미국특허 제5,374,836호에 따른 페르미 FET에 대해서 설명한다. 이 장치는 이후로는 "저누설 전류 페르미 FET"라 부르기로 한다. 도 2A의 저누설 전류 페르미 FET(50)는 기판(21)에 비해 높은 농도로 도핑되는 제1 도전형(여기서는 P 도전형)의 하부 누설 전류 제어 영역(51)을 포함한다. 따라서 이것은 도 2A에서 P+로 지정된다. 도 2B의 저누설 전류 페르미 FET(60)는 바람직하게는 페르미 터브(22)의 깊이까지 긴장되는 소스 및 드레인 인젝터 영역(37a, 38a)을 포함한다.
이제 도 2A를 참조로 설명하면, 하부 누설 전류 제어 영역(51)은 기판(21)에 서 소스 영역(23)과 드레인 영역(24)의 대향단들의 신장부 사이로부터 기판 내로 페르미 터브(22)의 깊이 이상부터 페르미 터브의 깊이 이하로 신장된다. 바람직하게는 이 영역(51)은 페르미 채널(36) 아래에 이것과 정렬되어 위치된다. 전술한 식들과의 일관성을 위해서, 페르미 채널(36)에서부터 하부 누설 전류 제어 영역(51)의 상단까지의 깊이는 Y0으로 표시된다. 도 2A의 페르미 FET 트랜지스터의 나머지 부분은 단채널이 도시되어 있다는 점만 제외하고는 도 1에 도시된 것과 동일하다. 당업자라면, 도 2A의 장치의 대전류 특성을 가지지 않는 저누설 전류 커패시턴스 단채널 페르미 FET를 제공하기 위해서는 인젝터 영역들(37a, 38a) 및/또는 인젝터 터브들(37, 38)은 생략될 수 있음을(이는 게이트 측벽 스페이서 영역(41)에 대해서도 마찬가지임) 잘 알 것이다.
하부 누설 전류 제어 영역(51)은 저확산 공핍 커패시턴스를 유지하면서 단채널 페르미 전계 효과 트랜지스터, 즉 대략 0.5㎛ 정도의 채널 길이를 갖는 전계 효과 트랜지스터에서의 드레인 유도 주입을 최소화한다. 예컨대 5볼트에서는 3E-13 A(ampere)정도의 누설 전류가 유지될 수 있다.
하부 누설 전류 제어 영역은 상기 식 (2)와 (3)을 이용하여 설계될 수 있다. 이 식들에서 Y0는 도 2A놔 2B에 도시된 바와 같이 채널에서부터 하부 누설 전류 제어 영역까지의 깊이이다. 계수(α)는 하부 누설 전류 제어 영역(51)의 P+ 도핑과 페르미 터브(22)의 N 도핑 간의 비율이다. 바람직하게는 α는 하부 누설 제어 영역 내에서, 즉 게이트(28) 아래에서 약 0.15로 설정된다. 소스 및 드레인 영역(23, 24) 아래에서는 α는 확산 공급 커패시턴스를 최소화하도록 약 1.0으로 설정된다. 즉, 기판(21)과 페르미 터브(22)의 도핑 농도는 소스 및 드레인 아래 영역에서는 거의 동일하다. 따라서, 전술한 설계 파라미터와 0.5 마이크론의 채널 폭에 대해서는, 하부 누설 전류 제어 영역(51)에서의 도핑 농도는 대략 5E17로서, 드레인이나 소스 확산 전위가 5볼트라고 가정하면, 터브 접합 영역에서 부분 공핍을 지원할 정도로 충분히 깊다.
이제 도 2B를 참조로 설명하면, 하부 누설 전류 제어를 위한 다른 설계는 소스 인젝터 영역(37a)과 드레인 인젝터 영역(38a)의 깊이를 바람직하게는 페르미 터브의 깊이(Yf+Y0)까지 연장하는 것이다. 도 2B에 도시된 바와 같이, 소스 인젝터 터브(37)와 드레인 인젝터 터브(38)의 전체 깊이는 바람직하게는 페르미 터브의 깊이까지 연장될 수 있다. 인젝터 터브(37, 38)의 바닥에서 페르미 터브(22)의 바닥 간의 간격은 바람직하게는 채널 길이의 절반이하이며 더 바람직하게는 제로에 가까워진다. 이러한 상황 하에서 인젝터 터브(37, 38)는 약 1.5E18/cm3의 도핑 농도를 가진다. 기판 접촉 영역(33b)의 깊이도 바람직하게는 페르미 터브 깊이에 근접하도록 연장된다. 도 2B의 페르미 FET 트랜지스터(60)의 나머지 부분은 단채널이 도시되어 있다는 점만 제외하고는 도 1에 도시된 것과 동일하다.
컨튜어드 터브 페르미 임계 전계 효과 트랜지스터
이제 도 3을 참조로 설명하면, 미국특허 제5,543,654호에 따른 N채널 컨튜어드 터드 페르미 FET가 도시되어 있다. 당업자라면 P채널 페르미 FET는 N 및 P 영 역의 도전성을 반대로 함으로써 얻어질 수 있음을 잘 알 것이다. 도 3에 도시된 바와 같이, 컨튜어드 터브 페르미 FET(20')는 깊이가 균일한 도 1의 터브(22)가 아닌 컨튜어드 터브(22')를 갖는다는 점만 제외하고는 도 1의 대전류 페르미 FET(20)와 유사하다. 인젝터 터브와 인젝터 영역은 비록 존재하지만 도시되어 있지는 않다.
도 3을 참조로 설명하면, 컨튜어드 터브(22')는 기판 면(21a)으로부터 상기 서로 이격된 소스 및 드레인 영역(23, 24) 중 적어도 어느 하나 아래까지의 제1 소정 깊이(Y1)를 갖고 있다. 컨튜어드 터브(22')는 기판 면(21a)으로부터 채널 영역(36) 아래까지의 제2 소정 깊이(Y2)를 갖고 있다. 본 발명에 따르면, 컨튜어드 터브(22')를 생성하기 위해서 Y2는 Y1와 다르며 바람직하게는 그보다 작다. 달리 말하자면, 터부(22')와 기판(21) 간의 접합부는 채널에 적용되는 터브 FET 기준에 따른 위치에 대해 소스 및 드레인 영역(23, 24)으로부터 멀어지게 아래로 밀려나서 소스/드레인 확산 커패시턴스를 감소시키며, 이에 의해 컨튜어드 터브 페르미 FET가 저전압에서 동작할 수 있게 된다. 당업자라면 터브(22')는 비대칭형 장치를 만들기 위해서 소스 영역(23)이나 드레인 영역(24) 아래에만 컨튜어드될 수 있다는 것을 잘 알 것이다. 그러나 터브가 소스(23)와 드레인(24) 아래에서 컨튜어드되는 대칭형 장치가 형성되는 것이 바람직하다.
제2 소정 깊이(Y2)는 미국특허 제5,194,923호와 제5,369,295호의 저커패시턴 스 페르미 FET(터브 FET) 기준들에 따라 선택된다. 이 기준들은 깊이 Yf 및 Y0를 결정하며 함께 제2 소정 깊이(Y2)를 구성하며, 이미 설명된 것이다.
제1 소정 깊이(Y1)는 제2 소정 깊이(Y2)보다 크도록 선택된다. 바람직하게는 제1 소정 깊이는 소스 접촉부(31)와 드레인 접촉부(32)에 제로 전압이 인가될 때에 제 1 소정 깊이(Y1)와 소스 및/또는 드레인 영역 사이의 터브 영역(22')을 공핍시키도록(deplete) 선택된다. 따라서 Yn으로 표시된 전체 영역은 바람직하게는 제로 소스 바이어스나 드레인 바이어스 하에 완전히 공핍된다. 이 기준에 따르면, Y1은 하기 식에 의해 결정된다.
Figure 112003018194189-pct00005
여기서 Nsub는 기판(21)의 도핑 농도, Ntub는 컨튜어드 터브(22')의 도핑 농도이다.
단채널 페르미 FET
이제 도 4를 참조로 설명하면, 미국특허 제5,814,869호에 따른 단채널 N채널 페르미 FET(20'')가 도시되어 있다. 당업자라면 P채널 단채널 페르미 FET는 N 및 P 영역의 도전성을 반대로 함으로써 얻어질 수 있음을 잘 알 것이다. 도 4에 도시된 바와 같이, 페르미 터브(22'')는 기판 표면(21a)으로부터 제1 깊이(Yf+Y0) 만큼 신장된다. 서로 이격된 소스 및 드레인 영역(23, 24)은 영역(23a, 24a)으로 도시된 바와 같이 터브 영역에 위치한다. 그러나 소스 및 드레인 영역(23, 24)은 기판 표면(21a)으로부터 터브 깊이 이상까지 신장된다. 또한 소스 및 드레인 영역(23, 24)은 기판(21a)을 따른 방향에서 측방으로 터브 영역 이상까지 신장된다.
채널 깊이(Yf)와 채널로부터의 터브 깊이(Y0)는 게이트 전극이 임계 전위에 있을 때에 기판 표면에서부터 깊이(Yf)까지의 채널에서 기판 표면에 수직한 정전기장을 최소화하도록 선택된다. 전술한 바와 같이, 이들 깊이는 반도체 기판(21)의 페르미 전위의 두 배인 전계 효과 트랜지스터의 임계 전압을 발생하도록 선택되는 것이 바람직하다. 이들 깊이는 또한 전계 효과 트랜지스터의 임계 전압 이상의 전압을 게이트 전극에 인가할 시에 깊이(Yf)로부터 기판 표면(21a) 쪽으로 신장되는 채널 영역에서 소스 영역에서부터 드레인 영역으로 제2 도전형의 캐리어가 흐를 수 있도록 선택된다. 채널에 반전층을 생성하지 않더라도 기판 표면 아래에서 소스 영역으로부터 드레인 영역으로 채널 영역 내에서 캐리어가 흐른다. 따라서, 최적은 아니지만, 도 4의 장치는 오프 상태 게이트 커패시턴스를 현저히 감소시키면서 종래의 MOSFET 트랜지스터보다 훨씬 더 높은 포화 전류를 발생시킬 수가 있다.
드레인 커패시턴스는 표준 MOSFET 장치와 유사하게 된다.
도 4에서 소스 및 드레인 영역은 기판 면(21a)에 직교하는 깊이 방향과 기판 면(21a)에 평행한 수평 방향에서 터브 영역 이상으로 신장된다. 그러나 기생 측벽 커패시턴스를 감소시키기 위해서는 터브(22'')는 바람직하게는 소스 및 드레인 영 역 이상으로 수평으로 신장되고, 따라서 소스 및 드레인 영역 만이 깊이 방향에서 터브 밖으로 튀어 나오게 된다.
이제, 도 5를 참조로 설명하면, 미국특허 제5,814,869호에 따른 단채널 페르미 FET가 도시되어 있다. 트랜지스터(20''')는 소스 및 드레인 (23', 24')에 인접한 기판(21)의 면(21a)에 채널(36) 내로 신장되는 소스 및 드레인 신장 영역(23b, 24b)이 구비되어 있다는 점만 제외하고는 도 4의 트랜지스터(20'')와 유사하다.
도 5에 도시된 바와 같이, 소스 및 드레인 신장 영역(23b, 24b)은 소스 및 드레인 영역(23', 24')과 대략 동일한 도핑 농도로 중도핑(N++)된다. 이 신장 영역들(23b, 24b)은 종래의 MOSFET 장치의 경도핑 드레인 구조처럼 경도핑되지 않는다 것을 잘 알 것이다. 오히려, 이들 신장 영역들은 소스 및 드레인 영역과 동일한 도핑 농도로 도핑되며, 바람직하게는 누설 전류를 감소시키고 포화 전류를 증가시키기 위해서 실제적인 만큼 중도핑된다.
소스 및 드레인 신장 영역(23b, 24b)은 전술한 전하 공유에 기인하는 드레인 전압 감도(drain voltage sensitivity)를 감소시킨다. 그러나 불행히도 도 5의 장치는 대개는 도 1과 2의 완전히 에워싸인 소스 및 드레인 영역만큼 커패시턴스를 낮추지는 못할 것이다. 당업자라면, 소스/드레인 신장 영역(23b, 24b)의 치수(dimension)를 보존하기 위해서는, 소스 및 드레인 신장 영역에 대해서는 소스 및 드레인 영역 그 자체에 대해 통상적으로 이용되는 빠르게 이동하는 가벼운 원소가 아닌 비소나 인듐과 같이 느리게 이동하는 무거운 도펀트를 이용하는 것이 바람 직하다는 것을 잘 알 것이다.
드레인 전계 종단을 포함하는 단채널 페르미 FET
이제, 미국특허 제5,698,884호에 따른 드레인 전계 종단 영역을 포함하는 단채널 페르미 임계 전계 효과 트랜지스터(여기서는 비날 FET라 부름)의 구조에 대해서 설명한다. 당업자라면 P채널 비날 FET는 N 및 P영역의 도전성을 반대로 함으로써 얻어질 수 있음을 잘 알 것이다.
도 6 및 7은 각각 비말 FET의 제1 및 제2 실시예를 도시한 것이다. 도 6에 도시된 바와 같이, 비날 FET(60)는 제1 도전형(여기서는 P형)의 반도체 기판(21)을 포함한다. 당업자라면 반도체 기판(21)은 기판 표면(21a)이 실제로 벌크(bulk) 반도체 재료의 바깥 표면이 아닌 에픽택셜층의 바깥 표면이 되도록 벌크 반도체 재료 상에 형성된 하나 이상의 에피택셜층을 포함할 수도 있다는 것을 잘 알 것이다.
도 6을 참조로 설명하면, 기판(21)의 표면(21a)에는 기판 표면(21a)으로부터 제1 깊이(Y3)만큼 기판 내로 신장되는 제2 도전형(여기서는 N형)의 제1 터브 영역(62)이 형성된다. 제1 터브 영역(62)에는 제1 도전형(여기서는 P형)의 제2 터브 영역(64)이 포함된다. 제2 터브 영역(64)은 제1 깊이(Y3)보다 작은 제2 깊이(Y2)만큼 기판 표면(21a)으로부터 기판 내로 신장된다. 제1 터브 영역(62) 내의 제2 터브 영역(64)은 또한 제1 터브 영역(62) 이상으로 측방으로 신장될 수 있다. 제2 터브 영역(64)은 후술될 드레인 전계 종단(DFT) 영역을 형성한다. 제2 터브 영역(64)에는 제2 도전형(여기서는 N형)의 제2 터브 영역(66)이 포함된다. 제3 터브 영역(66)은 제2 깊이보다 작은 제3 깊이(Y1)만큼 기판 표면으로부터 기판(21a) 내로 신장된다. 제3 터브 영역(66)은 바람직하게는 후술될 에피택셜층으로 형성된다.
도 6을 참조로 더 설명하면, 제1 터브 영역(62)에는 기판 표면(21a)으로부터 제4 깊이(Y4)만큼 기판 내로 신장되는 제2 도전형(여기서는 N+)의 서로 이격된 소스 및 드레인 영역(23, 24)이 형성된다. 도 6에 도시된 바와 같이, 제4 깊이(Y4)는 제3 깊이(Y1)보다 크다. 도 6에 도시된 바와 같이, 제4 깊이(Y4)는 제2 깊이(Y 2)보다도 크나 제1 깊이(Y3)보다 작다. 따라서, 소스 및 드레인 확산부(23, 24)는 각각 제3 및 제2 터브 영역(66, 64)을 통해 제1 터브 영역(62) 내로 신장된다. 도 7에 도시된 비날 FET(60')의 제2 실시예에서는 제4 깊이(Y4)는 제3 깊이(Y1)보다도 크나 제2 깊이(Y2)보다 작으므로 소스 및 드레인 영역은 제3 터브 영역(66)을 통해 제2 터브 영역(64)으로는 신장되지만 제1 터브 영역(62)으로는 신장되지 않는다.
도 6 및 7 각각의 비날 FET 트랜지스터(60, 60')SMS 또한 게이트 절연층(26)과 제1 도전형(P형)의 다결정 실리콘층(28)을 포함하는 게이트 전극을 포함한다. 소스, 게이트 및 드레인 접촉부(31, 29, 32)도 전술한 바와 같이 포함된다. 기판 접촉부(34)도 포함된다. 기판 접촉부는 표면(21a)에 대향하는 것으로 도시되어 있으나 전술한 실시예들에서처럼 표면(21a)에 인접하여 형성되어도 된다.
도 6 및 7의 비날 FET(60, 60')는 소스 영역(23)과 드레인 영역(24) 사이에 서 신장되는 기판 내 층들의 사시도로부터도 설명될 수 있다. 이에 관해서 검토해 보면, 제3 터브 영역(66)은 소스 영역(23)으로부터 드레인 영역(24)으로 신장되며 또 기판 표면으로부터 제1 깊이(Y1)만큼 기판 내로 신장되는 제2 도전형의 제1 층(66a)을 기판 표면에 생성한다. 제2 터브 영역(64)은 소스 영역(23)으로부터 드레인 영역(24)으로 신장되며 또 기판 표면으로부터 제1 깊이(Y1)에서 제2 깊이(Y2 )로 기판 내로 신장되는 제1 도전형의 제2 층(64a)을 기판에 생성한다. 제2 층(64a)은 후술될 드레인 전계 종단 수단으로 작용한다. 제1 터브 영역(62)은 소스 영역으로부터 드레인 영역으로 신장되며 또 기판 표면으로부터 제2 깊이(Y2)에서 제3 깊이(Y3)로 기판 내로 신장되는 제2 도전형의 제3 층(62a)을 기판에 생성한다.
이런 식으로 검토해 보면, 도 6의 실시예에는 제3 층(62a)도 영역(62b)으로 표시되어 있는 바와 같이 소스 바닥(23a)으로부터 드레인 바닥(24a)으로 신장된다. 도 7의 실시예에서는 제2 및 제3 층(64a, 62a)이 영역(64b, 62b)에 표시되어 있는 바와 같이 소스 바닥(23a)으로부터 드레인 바닥(24a)으로 신장된다.
도 6 및 7의 비날 FET는 원래의 터브 내에 반도핑 매립 터브(64)를 포함하는 터브 FET로 간주될 수도 있다. 이와 달리, 비날 FET는 채널 영역(66a) 아래에 제1 도전형의 매립층(64a)을 포함하는 터브 FET로 간주될 수도 있다. 뒤에 자세히 설명하는 바와 같이, 제2 층(64a)을 포함하는 제2 터브(64)는 인가된 드레인 바이어스에 의해서 캐리어가 소스 영역으로부터 채널 영역 내로 또는 아래로 주입되지 못하도록 함으로써 소스 영역을 보호하는 드레인 전계 종단(DFT) 수단으로 작용한다. 따라서, 제2 터브(64)와 제2 층(64a)을 드레인 전계 종단(DFT) 영역이라 부를 수도 있다.
도 6 및 7의 비날 FET 트랜지스터의 동작은 미국특허 제5,698,884호에 자세히 기술되어 있으므로 여기서는 재론하지 않겠다.
금속 게이트 페르미 FET 트랜지스터
PCT 출원공개 WO99/17371에 따르면, 페르미 FET에 반도핑 폴리게이트가 아닌 금속 게이트를 사용함으로써 누설 전류 증가 및/또는 포화 전류 감소 없이 페르미 FET 트랜지스터의 임계 전압을 감소시킬 수가 있다.
도 8은 금속 게이트 페르미 FET의 실시예를 도시한 것이다. 이 실시예는 본 출원의 도 4에 도시된 미국특허 제5,543,654호의 N채널 단채널 페르미 FET를 모방한 것이다. 그러나 당업자라면 금속 게이트 페르미 FET 기술은 임계 전압을 낮추는 모든 페르미 FET에 적용될 수 있음을 잘 알 것이다.
도 8에 도시된 바와 같이, 금속 게이트 페르미 FET(110)는 도 4의 P형 폴리실리콘 게이트(28) 및 금속 게이트 전극층(29)이 아닌 금속 게이트(28')를 포함한다. 설명을 쉽게 하기 위하여, 트랜지스터(110)의 다른 모든 구성 요소는 도 4의 구성 요소를 그대로 이용한다. 따라서, 도 8에 도시된 바와 같이, 금속 게이트(28')는 게이트 절연층(26) 상에 바로 포함된다. 달리 설명하자면, 페르미 FET(110)의 금속 게이트(28')와 게이트 절연층(26) 사이에는 도핑된 폴리실리콘이 존재하지 않는다. 따라서, 접촉 전위는 폴리실리콘의 페르미 전위에 의해서 제어되지 않는다. 금속 게이트는 복수의 층을 포함하며 게이트 절연층 상에 바로 놓이 는 층에는 도핑된 폴리실리콘이 존재하지 않는다.
특히, 일함수가 실리콘 밴드갭(band gap)의 중심 근처에 있는 금속, 실리사이드 또는 기타 금속 합금은 2차원적인 악영향을 증가시키지 않고서 페르미 FET 임계를 현저히 감소시킬 수 있다.
4.85V 부근의 일함수를 가진 재료는 대칭적인 N채널 및 P채널 도핑을 가능하게 하므로 페르미 FET 구조에 특히 바람직하다. 다른 재료를 사용해서 어떤 성능을 원하는가에 따라서 N채널이나 P채널 장치에 상대적으로 더 낮은 임계 전압을 부여할 수도 있다. 바람직하게는 P형 실리콘의 일함수와 N형 실리콘의 일함수 사이의 일함수를 가진 금속이나 금속 합금이 사용된다.
트렌치 게이트 페르미 FET 트랜지스터
이제 제9도를 참조로 설명하면, 본 발명의 실시예들에 따른 N채널 트렌치 게이트 페르미 FET(90)의 단면도가 도시되어 있다. 당업자라면 P채널 트렌치 게이트 페르미 FET는 N 및 P 영역의 도전성을 반대로 함으로써 얻어질 수 있음을 잘 알 것이다. 도 9에 도시된 바와 같이, 이들 실시예들은 표면(121a)을 가진 제1 도전형(여기서는 P형)의 반도체 기판(121)을 포함한다. 기판(121)은 실제로는 제2 도전형(여기서는 N형)의 기판(133) 내의 제1 도전형의 웰 영역일 수 있음을 잘 알 것이다. 특히, N채널 트렌치 게이트 페르미 FET는 통상적으로 N형 기판(133) 내의 P웰(121) 내에 형성될 수 있고, 반면에 P채널 트렌치 게이트 페르미 FET는 웰 영역이 필요없이 N형 기판 내에 형성될 수 있다. 또한 N형 및 P형 트렌치 게이트 페르미 FET는 종종 CMOS 기판이라 불리는 하나의 반도체 기판 내에 통합될 수 있다. 마지막으로 당업자라면 기판(133) 및/또는 웰 영역(121)은 벌크 반도체 재료 상에 형성된 하나 이상의 에피택셜층을 포함하여, 기판 표면(121a)이 실제로는 벌크 반도체 재료의 바깥 표면이 아닌 에피택셜층의 바깥 표면이 될 수 있다는 것을 잘 알 것이다.
도 9를 참조로 설명하면, 반도체 기판(121)의 표면(121a)에는 그 표면(121a)으로부터 제1 깊이(Xi) 만큼 반도체 기판 내로 신장되는 제2 도전형(여기서는 N형)의 터브 영역(122)(페르미 터브라고도 함)도 구비된다. 표면(121)에 있는 터브 영역(122)에는 제2 도전형(여기서는 N형)의 서로 이격된 소스 및 드레인 영역(123, 124)이 구비된다. 도 9에 도시된 바와 같이, 이 소스 및 드레인 영역(123, 124)은 터브 영역(122)과 함께 제2 도전형(여기서는 N형)의 단일 도전성 접합부, 즉 단일 접합부를 형성한다. 서로 이격된 소스 및 드레인 영역은 N++로 표시된 바와 같이 중도핑되며 제1 깊이(Xi)보다 작은 제2 깊이(Xj)만큼 터브 영역(122) 내로 신장된다.
터브 영역(122)에는 서로 이격된 소스 영역(123)과 드레인 영역(124) 사이에 제2 깊이(Xj)보다는 크나 제1 깊이(Xi) 보다는 작은 제3 깊이(X3) 만큼 표면(121a)으로부터 터브 영역(122) 내로 신장되는 트렌치(134)가 구비된다. 이 트렌치(134)는 도 9에서 그 단면이 직사각형인 것으로 도시되어 있으나, 예컨대 U자, V자 또는 둥근 코너와 같이 여러 가지 다른 단면 형상이 사용될 수 있다. 트렌치(134)에는 게이트 전극(128)과 게이트 절연층(126)을 포함하는 절연 게이트 전극이 구비된다. 게이트 전극(128)은 폭(Ld)을 갖고 있으며 양(Xd) 만큼 소스/드레인 영역(123/124) 아래로 신장되며 양(X0) 만큼 소스 및 드레인 영역 위로 신장된다.
소스 및 드레인 영역(123, 124)을 전기적으로 접촉시키는 소스 및 드레인 전극(131, 132)은 예컨대 표면(121a) 상에 구비된다. 소스 및 드레인 전극(131, 132)을 서로 분리시키는 절연 영역(142)이 구비될 수 있다. 표면(121a) 및/또는 기판의 대향면 상에 기판 접촉부도 구비될 수 있다. 마지막으로 도 9에 도시된 바와 같이 기판(또는 웰)(121)은 도핑 밀도(Na)로 도핑되고, 터브(122)는 도핑 밀도(Nd)로 도핑된다.
도 9를 참조로 설명하면, 본 발명의 실시예들에 따르면, 터브와 트렌치 바닥 사이의 거리(Y0)는 제1 깊이(Xi)에서 제2 깊이(X3)를 뺀 것과 같으며, 하기 식 (5)에 따라 설정된다.
Figure 112003018194189-pct00006
여기서 Nd는 터브 영역(122)의 도핑 밀도로서 가변적인 것이며 바람직하게는 트렌치 바닥과 기판(121) 사이의 터브 영역(122)의 평균 도핑 밀도이고, Na는 기판 또는 웰 도핑 밀도로서 역시 가변적인 것이며 바람직하게는 게이트 전극(128) 아래에서 터브 영역(122)에 인접한 곳에서의 도핑 밀도이고, ni는 절대온도 T에서의 재 료의 진성 캐리어 농도이고, εs는 재료의 유전율이고, k는 실리콘의 경우에 1.38×10-23 줄/절대온도이고, q는 1.6×10-19 쿨롱이다.
상기 식 (5)는 트렌치(134) 아래의 터브 영역(122) 내의 공핍 영역의 길이를 정할 수 있다. 바람직하게는 이 공핍 영역은 트렌치(134) 아래의 터브 영역(122)을 완전히 공핍시키도록 제3 깊이(X3)부터 제1 깊이(Xj)까지 신장된다.
본 발명의 실시예들에서는 Y0가 식 (5)에서 정해진 거리와 같게 되어, 트렌치 게이트 페르미 FET의 임계 전압은 실리콘 기판과 게이트 재료 간의 일함수차와 같게 될 것이다. 즉, 트랜지스터 임계 전압은 기판의 페르미 전위의 두 배가 될 것이다. 이에 따라 장치는 채널 영역에서 최저의 수직 전계를 가질 수가 있게 되는데, 이 수직 전계는 장치의 임계 전압에서는 제로가 될 수 있다. 따라서 전계 효과 트랜지스터의 임계 전압을 절연 게이트 전극에 인가할 시에는 제3 깊이(X3)에서 기판 표면에 수직하게 제로 정전기장이 발생될 수 있다. 적당한 게이트 전극을 올바르게 선택하면, 식 (5)의 기준을 만족시키면서 임계 전압값이 수 밀리볼트 정도에서 1 볼트 정도 이상까지 되게 할 수 있고, 이로서 "이상적인" 트렌치 게이트 페르미 FET 트랜지스터를 만들 수가 있게 된다.
수직 전계의 증가를 극히 작게 하면서 트랜지스터 임계 전압을 "이상적인" 값 이상으로 또는 이하로 조정하는 것이 가능하다. 따라서 수직 전계는 적어도 터브 영역(122)을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것보다 작은 크기 정도로 유지될 수 있다. 다른 실시예에서, 이 수직 전계는 터브 영역(122)을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하가 될 수 있다. 또 다른 실시예에서, 이 수직 전계는 터브 영역(122)을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1 이하가 될 수 있다. 또 다른 실시예에서, 종래의 전계 효과 트랜지스터가 약 10,000V/cm와 약 100,000V/cm 사이의 수직 전계를 갖고 있었던 것에 비해, 본 발명에 따른 수직 전계는 700V/cm 이하가 될 수 있다. 수직 전계는 식 (5)에서 정해지는 것에서부터 Y0의 실제값을 변화시킴으로써 증가시킬 수가 있다. Y0를 증가시키면 장치의 임계 전압을 제로 쪽으로 낮출 수가 있다.
종래의 표면 채널 트랜지스터와 종래의 매립 채널 전계 효과 트랜지스터에서는 임계 전압이 게이트 절연체 두께에 매우 민감하다. 이와 대조적으로, 페르미 FET의 실시예들에서는 임계 전압이 게이트 절연체 두께에 거의 또는 전혀 영향을 받지 않기 때문에 임계 전압은 트렌치 바닥 상의 절연층(126)의 두께에 무관하게 유지될 수가 있다. 이것은 임계 전압에서는 절연체 전계가 임계 전압에 매우 가까운 제로를 통과하면서 부극성 방향에서 정극성 방향으로 바뀌게 된다는 사실에 기인할 수 있다.
도 10A 및 10B는 트렌치 게이트 페르미 FET 트랜지스터와 종래의 표면 채널 트랜지스터 각각에 있어서 인가 게이트 바이어스 대 게이트 절연체 (예컨대 산화물) 전계 관계를 그래프로 나타낸 것이다. 도 10A와 10B에서 하기의 특성을 가진 트랜지스터에 대해서 시뮬레이션을 실시하였다.
인출 채널 길이, Ld = 0.18㎛;
게이트 산화물(절연체) 두께, Tox = 35Å;
동작 드레인 전압, Vd = 2.5볼트; 그리고
누설 전류@1.8V, Idss = 20pA/㎛.
도 10A에 도시된 바와 같이, 트렌치 게이트 페르미 FET는 게이트 절연체 두께에 상관없이 더 낮은 전계와 하나의 단일 임계 전압을 가질 수가 있다. 이에 반해 종래의 표면 채널 트랜지스터는 도 10B에 도시된 바와 같이, 게이트 산화물의 두께에 따라서 크게 변하는 임계 전압과 더 높은 전계를 가질 수 있다.
더욱이, 예컨대 Panousis에게 허여된 미국특허 제4,835,585호, Solomon에게 허여된 미국특허 제5,108,938호, 및 Iwamatsu에게 허여된 미국특허 제5,142,640호에 기술되어 있는 것과 같은 종래의 트렌치 게이트 전계 효과 트랜지스터도 임계 전압이 게이트 절연체 두께에 따라 크게 변화한다. 달리 말하지면, 비(non) 페르미 FET 장치에서는 트렌치의 코너들 또는 정점들(vertices)에서와 같이 유전체가 두꺼운 영역일수록 임계 전압이 더 높아질 수 있기 때문에 채널 형성이 불균하게 될 수가 있다. 이와 달리 본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET에서는 정점들에서의 게이트 절연체 두께에 상관없이 전체 장치에서의 임계 전압이 균일해 질 수가 있다.
도 10A 및 10B에 도시된 바와 같이, 본 발명의 실시예들에 따른 트렌치 게이 트 페르미 FET에서는 임계 전압은 게이트 유전체 두께에 거의 영향을 받지 않는다. 따라서 전체 채널은 높은 Gm과 매우 빠른 턴 온 속도를 제공할 수 있는 하나의 유니트(unit)로서 턴 온 될 수가 있다. 이와 달리, 표면 채널 장치와 종래의 매립 채널 트랜지스터에서는 인계 전압이 산화물 두께에 상당히 크게 영향을 받을 수 있다. 트렌치가 직사각형이든지, 둥글든지, V자형이든지, 아니면 U자형이든지 간에 트렌치의 정점 부근의 유전체가 두꺼울수록 트랜지스터를 얇은 영역에서 먼저 턴 온시키고 두꺼운 영역에서는 뒤에 턴 온시킬 수가 있기 때문에 온 저항(on-resistance)을 증가시키고 부임계 전압 변동(subthreshold swing)과 Gm을 감소시키게 된다.
도 11A 및 11B는 각각 채널 형성을 비교 도시한 트렌치 게이트 페르미 FET 트랜지스터의 실시예와 종래의 트렌치 게이트 MOSFET 트랜지스터의 단면도이다. 도 11A 및 11B에서는 소스, 드레인 및 게이트 전극 모두는 0V에 있어 장치가 오프 상태에 있다. 도 11A에 도시된 바와 같이, 터브 영역(122)과 웰(또는 기판)(121) 간에 형성된 P/N 접합부는 터브 영역(122)과 웰(121) 모두에 공핍을 일으킨다. 따라서 터브 영역(122)에는 공핍 영역(122b)과 미공핍(undepleted) 영역(122a)이 생성되고, 기판 또는 웰(121)에는 공핍 영역(121b)과 미공핍 영역(121a)이 생성된다.
도 11A에 도시된 바와 같이, 터브 영역(122)은 트렌치(134) 아래로 트렌치 바닥부터, 공핍 영역들(122b, 121b)의 경계에 있는 터브 영역(122)과 웰(121) 간 P/N 접합부까지 완전히 공핍된다. 이에 따라, 트렌치(134) 아래로 한정되어 트렌 치 폭(Ld)을 따라 신장되며 두께가 균일한 채널(140)이 생성된다. 따라서, 전계 효과 트랜지스터의 임계 전압이 게이트 전극(128)에 인가될 시에 터브 영역(122)에서 트렌치(134) 아래 제3 깊이(X3)에서 제2 도전형의 캐리어가 흐르게 된다. 더욱이, 전계 효과 트랜지스터의 임계 전압 이상의 전압이 게이트 전극(128)에 인가되면 터브 영역(122)에서 트렌치(134) 아래로 제3 깊이(X3)에서 제1 깊이(Xi) 쪽으로 제2 도전형의 캐리어가 흐르게 된다. 또한, 채널(140)의 길이는 트렌치 폭(Ld)에 비례하고 제1 깊이(Xi)와 제2 깊이(Xj) 간의 차이에는 무관하다.
이와 대조적으로, 도 11B에서, 종래의 트렌치 MOSFET에서는 채널 길이는 일반적으로 다음 식, 즉 Leff ?? W + 2D (여기서, Leff는 유효 채널 길이, W는 트렌치 폭, D는 트렌치가 소스 및 드레인 깊이를 초과하는 깊이)에 따라 트렌치의 깊이에 크게 의존하는 함수이다. 따라서, 트렌치 깊이가 조금만 변하더라도 종래의 MOSFET에서는 유효 채널 길이가 비교적 크게 변할 수 있으나, 트렌치 게이트 페르미 FET의 임계 전압은 약간만 변동될 수 있다. 이것은 종전보다 훨씬 더 큰 처리 안정성을 제공할 수가 있다.
전술한 바와 같이, N채널 및 P채널 트렌치 게이트 페르미 FET는 하나의 집적 회로 기판으로 통합되어 논리 메모리, 마이크로프로세서 및/또는 기타 다른 응용 분야에 고성능 CMOS 응용을 제공할 수 있다. 더욱이, 트렌치 게이트 페르미 FET는 특히 고주파 대전력 동작에 적합한 전력 증폭기를 포함하는 방계(lateral) 전력 소 자에도 적합할 수 있다. 이러한 방계 트랜지스터에서는 드레인 영역(124) 아래의 터브 영역(122)의 미공핍부(122a)의 폭과 도핑 레벨은 전류 경로를 따라 농도가 조정되는 수직 드리프트(drift) 영역으로 작용하도록 "조율"될 수 있다. 따라서, 소스 영역(123)과 터브 영역(122) 사이와 드레인 영역(124)과 터브 영역(122) 사이에 단일 도전성 접합부가 구비될 필요가 없다. 페르미 FET 채널의 더 큰 유효 이동도와 결합된 드리프트 영역은 높은 항복 전압, 낮은 온 저항, 그리고 통상적으로 갈륨 비소와 같은 색다른 반도체와 관련되는 동작 주파수를 가진 RF 전력 증폭기를 생성하도록 조합될 수 있다.
트렌치 게이트 페르미 제조 방법
이제, 트렌치 게이트 페르미 FET 트랜지스터의 제조 방법에 대해서 설명한다. 아래에 설명되는 바와 같이, 트렌치 게이트 페르미 FET를 만드는 제조 공정은 종래의 MOSFET 및/또는 페르미 FET를 만드는 제조공정에 비해 현저히 시간이 단축되면서 간단할 수 있다. 이와 같이 제조공정이 더 단축되고 간단하게 될 수 있는 한가지 이유는 다른 도핑이 먼저 수행된 다음에 게이트 전극이 만들어질 수 있기 때문이다. 이에 의해서 게이트, 소스, 드레인 및 채널이 자기 정렬(self-aligned)될 수가 있다.
도 12A-12F는 본 발명의 실시예들에 따른 중간 제조 단계 중의 본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET의 단면도들이다. N채널 트렌치 게이트 페르미 FET의 제조가 도시되어 있다. 그러나 도전형을 반대로 함으로써 P채널 트렌치 게이트 페르미 FET도 형성될 수 있다.
도 12A를 참조로 설명하면, 단결정 실리콘 기판이나 실리콘 온 절연체 기판과 같은 P형 기판(133)이 구비된다. 개시 산화물층(202)이나 기타 절연층은 종래의 기술을 이용하여 형성될 수 있다. 포토레지스트와 같은 마스크(204)는 트랜지스터의 위치를 정하기 위해 패터닝될 수 있다. 종래의 필드 산화물 및/또는 트렌치 절연부도 구비된다. 마스크(204)는 각종 이온(210)의 주입되는 주입창을 형성하는데, 이에 대해서는 후술한다.
도 12A를 참조로 설명하면, P이온은 P웰(121)을 형서하기 위해 주입된다. N이온은 N터브(122')를 형성하기 위해 주입되며, N+는 소스/드레인 영역(125)을 형성하기 위해서 주입된다. 영역들(121, 122', 125)을 형성하는 주입 순서는 임의적이며, 따라서 이온은 예컨대 터브 영역(122') 전에 소스/드레인 영역(125)에 주입될 수 있으며, 웰 영역(121) 전에 이들 영역(122', 125) 각각 또는 모두에 이온이 주입될 수 있음을 잘 알 것이다. 또한 P형 기판을 사용하여 N채널 트렌치 게이트 페르미 FET를 제조할 때에는 웰 영역(121)을 형성할 필요가 없음을 잘 알 것이다. 주입 기술은 당업자에게 주지되어 있으므로 여기서는 더 자세한 설명을 생략하기로 한다. 또한 도 12A에 도시된 바와 같이, 소스/드레인 영역(125)의 이온 주입은 수직에서부터 θ의 틸트각으로 행해질 수 있다.
도 12B를 참조로 설명하면, 종래의 기술을 이용하여, 마스크(204)가 제거될 수 있으며 선택적 실리콘 질화물층(206)이 형성될 수 있다. 제2 포토레지스트층과 같은 제2 패턴화 마스크(208)가 형성되어 트렌치를 정할 수 있다. 그 다음, 도 12C에 도시된 바와 같이, 마스크(208)를 이용하여 질화물층(206)을 에칭할 수 있 고, 그러면 이 층은 트렌치(134)를 형성하는 마스크로 이용될 수 있다. 트렌치(134)는 서로 이격된 소스 및 드레인 영역(123, 124)을 형성하도록 소스/드레인 영역(125)을 통해 에칭되고, 전술한 깊이(Y0)를 형성하도록 터브 영역(122) 내로 부분적으로 에칭된다.
따라서, 트렌치와 게이트는 소스/드레인, 터브 및 웰에 대해 이온 주입을 행한 후에 형성된다. 따라서 게이트 구조가 만들어진 후에 이온 주입(210)이 완료될 수 있기 때문에 주입량이 큰 N+ 이온 주입이 예컨대 15°이상의 큰 틸트각(θ)에서 행해져 소스/드레인 영역9125)을 형성할 수 있다. 따라서, 게이트 전극을 제조한 후에 이 게이트 전극을 이용하여 후에 자기 정렬 소스 및 드레인 영역을 형성하는 공정에 비해서 얇고 예리한 소스/드레인 영역(123, 124)이 형성될 수 있다. 종래의 공정에서는 얇고 예리한 소스/드레인 영역을 형성하는데 바람직한 큰 틸트각(θ)은 소스 및 드레인 영역과 게이트 간에 오정렬을 유발할 수가 있다. 이와 달리, 도 12A에서는, 소스/드레인 영역을 형성한 다음에 트렌치(134) 및 게이트가 형성되므로 수직으로부터 15°이상의 틸트각(θ)과 같은 큰 틸트각(θ)을 이용하여 소스/드레인 영역(125)을 형성할 수 있다. 터브 영역(122') 및/또는 웰(121)울 형성하는데는 틸트각이 작거나 없어도 된다.
또한 식 (5)에 따른 최적의 페르미 FET 성능을 얻기 위해서는 트렌치 깊이(X3)가 소스(123), 드레인(124) 및 터브(122)의 이온 주입 프로필에 부합해야 함을 잘 알 것이다. 실제의 이온 주입 프로필은 이론적으로 예측하기가 좀 어렵기 때문에, 이온 주입과 열 공정을 포함하는 테스트 웨이퍼를 만든 다음에 기지의 양만큼 웨이퍼 표면 내로 에칭함으로써 트렌치 깊이(X3)는 실제 이온 주입 프로필에 부합될 수가 있다. 그 다음 이 샘플을 후술되는 바와 같이 커패시턴스-전압(CV) 기법을 이용하여 측정하고 해석한다.
도 12D를 참조로 설명하면, 게이트 절연층(126)이 형성된다. 게이트 절연층(126)으로는 종래의 열산화 기법 및/또는 종래의 화학적 기상 증착 기법을 이용하여 실리콘 이산화물층을 형성할 수 있다. 다층 산화물 재료도 사용될 수 있다. 실리콘 질화물과 같은 다른 게이트 절연층도 사용될 수 있다. 더욱이, 도 12A-12C와 관련하여 고온 어닐링 처리가 이미 행해졌으므로, PZT와 같은 큰 유전 상수 재료(강유전체 재료에만 한정되는 것은 아님)와 같은 색다른 유전체 재료도 사용될 수 있다. 고온 어닐링 처리가 이미 행해졌으므로 이 처리는 트렌치 게이트 FET 트랜지스터에 이용될 수 있다.
도 12E를 참조로 설명하면, 게이트 전극 재료(128')는 블랭킷 증착된 다음에 다시 에칭 백(etch back)되거나 평탄화되어 도 12F의 게이트 전극(128)을 형성할 수 있다. 일부 실시예에서, 게이트 전극용으로는 텡스텐이 이용될 수 있고, 이것은 종래의 증착 기법을 이용하여 증착된 다음에, 예컨대 질화물층(2060을 스톱으로 이용하여 화학적-기계적 연마(CMP)를 이용하여 평탄화될 수 있다.
또한, 도 12F에 도시된 바와 같이, 게이트 전극(128)은 오버에칭될 수 있으며, 그리고/또는 별도의 에칭 단계가 수행되어 기판(133)의 표면(121a) 아래에 게 이트 전극(128)을 리세스시킬 수가 있다. 후술하는 바와 같이, 이 게이트 전극(128)은 바람직하게는 전계 효과 트랜지스터 내의 드레인 전류를 감소시킴이 없이 절연 게이트 전극과 상기 서로 이격된 소스 및 드레인 영역(123, 124) 간의 커패시턴스를 최소화하는 양만큼 표면 아래로 리세스된다. 마지막으로 종래 기법을 이용하여 질화물 및/또는 산화물층(206, 202)이 제거될 수 있고 절연층(142)과 소스 및 드레인 접촉부(131, 132)(도 9)가 형성될 수 있다. 더욱이, 종래 기법을 이용하여 이 프로세스 내에 상면 및/또는 하면 기판 접촉부도 구비될 수 있다. 전술한 프로세싱 전후에 장치 분리부도 구비될 수 있다.
따라서 고온 단계가 감소될 수 있고, 이 단계는 바람직하게는 도 12A의 이온 주입에 이어지는 활성화 어닐링 후에 제거될 수 있다. 따라서 종래 트랜지스터에는 쉽사리 사용될 수 없는 많은 다른 게이트 유전체 재료를 사용할 수가 있다.
전기적 시뮬레이션
전술한 프로세스 시뮬레이션으로부터의 구조 파일을 아틀라스(Atlas) 시뮬레이션 프로그램을 위한 입력으로 이용하여 N채널 트랜지스터를 시뮬레이트하였다. 이 시뮬레이션은 디폴트 이동도 파라미터를 이용하고 게이트 재료에 4.63eV의 일함수 값을 할당한다. 이 예에서는 텡스텐이 사용되었다. 다른 모든 전극은 중립적인 것으로 정했다.
도 13은 서로 동일한 구조로 만들어지고 모든 전극이 제로 바이어스에 있는 트렌치 게이트 페르미 FET(좌측)의 실시예와 종래의 트렌치 MOSFET에서 나타나는 자유 캐리어 농도를 보여주는 시뮬레이션 결과를 나타낸 것이다. 두 장치를 비교 해 보면 채널 길이의 차가 분명히 나타난다. 전기적 시뮬레이션 비교해 보면 종래의 MOSFET는 드리프트 영역을 포함하지 않지만 페르미 FET는 이것을 포함하고 있음을 잘 알 것이다. 그러나 이것은 MOSFET 측에서는 외관상의 구동 전류를 증가시키는데 기여할 수 있다.
도 14A 및 14B는 각각 동일한 모델 파라미터를 이용하는 시뮬레이션된 트렌치 게이트 페르미 FET 대 시뮬레이션된 MOSFET의 드레인 전류 대 게이트 전압 특성을 로그와 선형태로 도시한 그래프도이다. 도 14A와 14B는 트렌치 게이트 페르미 FET 구조의 잠재적인 장점을 분명히 보여주고 있다. 드리프트 영역을 가진 페르미 FET과 비교해, MOSFET는 구동 전류의 약 65%만 가지며, 임계 전압이 같을 때에는 누설 전류가 약 30배나 더 크다.
더욱이, 트렌치는 매립 채널형의 장치에 종종 보이는 단채널 효과를 크게 개선할 수 있다. 이에 의해서 임계 전압을 보다 낮출 수가 있으며, 이것은 또한 크게 감소된 커패시턴스와 결합하면 예컨대 고성능 무선 주파수 장치를 제조할 수가 있게 된다.
도 15A와 15B는 각각 시뮬레이션된 트렌치 게이트 페르미 FET의 실시예에 대한 트랜지스터 특성을 로그와 선형태로 도시한 그래프도로서, 여기서는 드레인 전압은 0.1V 내지 2.5V이다. 단채널 효과가 상대적으로 줄어든 것이 명백히 나타나 있다.
도 16A 및 16B는 트렌치 게이트 페르미 FET 트랜지스터에 대한 시뮬레이션 결과를 게이트 절연층 두께의 변화 함수로서 도시한 그래프도이다. 특히, 도 15A 와 15B는 4.0nm의 게이트 절연체 두께를 보여주는 반면에 도 16A와 16B는 5.0nm의 게이트 절연체 두께를 보여주고 있다. 임계 전압의 게이트 절연체 두께에 대한 의존성이 분명히 나타나 있다. 도 15A 및 15B의 구조와 도 16A 및 16B의 구조 간에는 도핑이나 깊이에 어떠한 변화가 일어나지 않는다. 유전체가 두꺼울수록 라인 폭이나 도핑을 변화시킬 필요없이 동작 전압을 높일 수가 있다. 또한 단채널 효과가 나타나지 않는 것을 볼 수 있다.
2.5V 및 3.3V 트렌치 게이트 페르미 FET 둘 다 트랜지스터 구조로 인해 매우 큰 항복 전압(BVdss)을 가질 수 있다. 적당한 게이트 유전체를 갖고서 이 BVdss는 트랜지스터 구조가 아닌 P/N 접합의 함수일 수 있다. 따라서 P/N 접합의 적당한 구성은 임계 전압을 낮게 유지하면서도 매우 높은 항복(breakdown) 성능을 나타낼 수 있다. 이것은 트렌치 게이트 페르미 FET를 전력 응용분야의 원하는 기술에 적용할 수 있게 한다.
도 17A는 드레인 바이어스가 항복점에 있는 시뮬레이션된 단채널 트렌치 게이트 페르미 FET 트랜지스터를 도시한 것이다. 빗금친 부분들은 자유 홀(hole)과 전자를 나타내는 것으로, 도 15A 및 15B의 2.5V 트랜지스터에서 항복 순간에 있는 자유 캐리어 농도(1011cm-3)를 보여주고 있다. 드레인에서 기판으로의 항복 경로가 분명히 나타나 있다. 항복은 도 17B에 도시된 바와 같이 7.98V의 드레인 전극 전위에서 일어난다. 항복에서의 종단 전류는 드레인에서 웰로의 동작만을 보여주나, 최대 전계의 영역은 미공핍 웰의 근접으로 인해 게이트 트렌치 바로 아래에 있다.
본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET 트랜지스터의 항복 전압은 적어도 두 가지 기술을 이용하여 증가되고 바람직하게는 최대로 될 수 있다. 먼저, 소스 및 드레인 영역(123, 124)(도 9)은 저농도 N 실리콘 영역이 터브(122)와 웰(121) 사이의 접합부 위에 존재할 수 있도록 충분히 얇게 형성될 수 있다. 이것은 원한다면 소스/드레인 영역(125)(도 12A)에서 저에너지 확산 이온 주입을 높은 틸트각(θ)으로 행함으로써 달성될 수 있다. 틸트각을 높게 하는 것은 확산 후에 게이트 구조를 만들기 때문에 가능한 것이며, 이에 따라 새도우잉(shadowing)에 관심을 둘 필요가 없다.
항복 전압을 증가시키는 두 번째 기술은 게이트 유전체를 더 두껍게 하는 것이다. 유전체막이 두꺼울수록 최대 전계를 소진 레벨(wear-out level) 이하로 더 잘 유지시킬 수가 있다. 임계 전압이 유전체 두께에 영향을 덜 받을수록 다른 장치 파라미터를 변화시킬 필요없이 더 두꺼운 유전체를 사용할 수가 있다.
트렌치 깊이 및 게이트 리세스의 실험적 최적화
전술한 시뮬레이션은 이온 주입량과 에너지 및 제1 내지 제3 깊이를 조정함으로써 본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET의 성능을 개선하고 바람직하게는 최적화하는데 이용될 수 있다. 그러나 실제 장치를 만드는데 있어서는 실제 이온 주입 프로필이 시뮬레이션에 이용된 이론적인 프로필과는 꼭 일치하는 것은 아니기 때문에 이러한 최적화를 이루기는 어려울 수 있다. 이것은 두 개의 상반되는 도핑 이온 주입 프로필 간의 밸런스로 인해 성능을 식 (5)로부터 벗어나게 할 수 있다.
이런 잠재적인 어려움을 감안해서, 프로세스 개발 노력에 있어서의 복잡성을 줄일 수 있도록 하기 위하여, 이제, 실제 실리콘에서의 이온 주입 파라미터와 트렌치 깊이의 균형을 맞추는 실험적 기술에 대해서 설명한다. 실제에 있어서 이온 주입과 깊이의 값은 전술한 시뮬레이션에서의 값이 될 수 있다. 그러면 이제부터 설명될 기술을 이용하여 실제 실리콘에 대해 보정을 할 수가 있다.
특히, 도 12C의 에칭 단계를 수행함이 없이 도 12-12F에 설명된 프로세스 흐름에 따라서 테스트 웨이퍼가 제조될 수 있다. 그 다음, 웨이퍼 전체에 대해 도 12C의 트렌치 에칭이 수행되고 웨이퍼 상의 여러 위치의 여러 깊이에서 정지될 수 있다. 이 단계에 이어서, 게이트 유전체는 성장되거나 증착될 수 있고, 그 다음에 게이트 전극이 도포되어 패턴닝되어서 커패시터 어레이를 형성하게 된다. 패터닝은 종래의 기술을 이용하여 시행될 수 있다. 도 18A 내지 18E는 하나의 웨이퍼 및/또는 일련의 웨이퍼에서 발생할 수 있는 각종 에칭 단계를 보여준다. 에칭되는 웨이퍼 표면이 증가할수록 도 11A의 P/N 접합부의 깊이는 더욱 얇아지고, 중도핑 확산부가 에칭되어 제거됨에 따라 소스/드레인층(125)의 도핑은 더욱 줄어든다.
에칭량 함수로서의 커패시턴스 대 전압(CV) 플롯의 움직임은 전극의 에지-면적비에 따라 달라진다. 도 19A 및 19B는 각각 대면적 커패시터와 소면적 커패시터의 시뮬레이션을 보여준다. 도 19A 및 19B로부터 원하는 에칭량이 결정될 수 있다.
특히, 도 19A와 19B의 곡선을 검사함으로써, 실제로 이용되고 있는 이온 주입과 열사이클의 특정 집합에 대해 적당한 트렌치 에칭 깊이를 알아내는 것이 가능 하다. 예컨대 도 19A의 대면적-주변 곡선을 조사해 보면, 에칭 깊이를 증가시킴에 따라 그래프의 우측에서 커패시턴스가 감소를 시작함을 볼 수 있다. 그러나 그래프의 좌측 상의 커패시턴스는 Cox에 고정된 상태를 유지하고 있다. 에칭 깊이를 증가시킴에 따라 정방향측 커패시턴스는 최소에 도달한 다음에 상승하기 시작한다. 더 이상의 에칭은 정방향측 커패시턴스를 증가시키지는 않으나 부방향측 커패시턴스를 Cox이하로 급격히 감소시킨다. 부방향측 커패시턴스가 하강하기 시작하는 바로 직전에 에칭을 정지하면 최적의 트랜지스터를 얻을 수 있다. 도 19A에서 최적화된 페르미 FET 트렌치 깊이는 150nm인 것을 볼 수 있다. 이 장치의 임계 전압에서의 산화물 전계의 시뮬레이션은 700V/cm 이하의 수직 성분을 보여준다.
소면적-주변 커패시터의 분석(도 19B)은 약간 차이가 있는 행동 양식을 보여준다. 그러나 여전히 트렌치 깊이는 최적화될 수 있다. 도 19A에서 보는 바와 같이 초기의 에칭 효과는 에칭 깊이를 증가시킴에 따라 그래프의 우측 상의 커패시턴스의 감소를 가져오는 것이다. 더 이상 에칭하면 우측 상에서 최소의 커패시턴스에 도달하게 된다. 에칭을 계속 지속하면 이 정방향측 커패시턴스는 급격히 최대에 도달한 다음에 고정된다. 에칭을 더 하면 정방향측 커패시턴는 더 이상 증가하지 않고 부방향측 커패시턴스가 Cox이하로 급격히 감소하게 된다. 정방향측 커패시턴스가 최대에 도달하는 순간에 그러나 부방향측 커패시턴스는 하강을 시작하기 전에 에칭을 정지하면 최적의 트랜지스터를 얻을 수 있다. 다시 최적 트렌치 깊이는 150nm이다. 이것은 최소 반전 커패시턴스 곡선에 해당한다.
요약하면, 실제 트랜지스터에서 사용되는 것과 같은 유전체 및 게이트 전극재료를 갖고서 테스트 커패시터에 대해 측정된 커패시턴스/전압의 부방향측의 최대 커패시턴스를 가능하게 하는 최대 깊이를 결정함으로써 트렌치 깊이가 결정될 수 있다.
또한 전술한 바와 같이, 게이트 전극(128)(도 9)은 바람직하게는 표면(121a) 아래로 리세스된다. 게이트는 바람직하게는 전계 효과 트랜지스터에서 드레인 전류를 감소시키지 않고서 절연 게이트 전극과 상기 서로 이격된 소스 및 드레인 영역 간의 커패시턴스를 최소화하는 양만큼 표면 아래로 리세스된다. 이제 게이트 전극을 리세스시키는 잠재적인 최적량의 유도에 대해서 설명한다.
특히, 고속 동작을 위해서는 모든 커패시턴스가 감소하는 것이 바람직하고 최소로 되는 것이 더욱 바람직하다. 접합부가 N+:P가 아닌 N:P이므로 확산 영역을 깊이 방향에서 급격하게 되도록 함으로써 확산 영역 커패시턴스가 최소화될 수 있다. 이것은 항복 전압 최적화의 일부로서 행해질 수 있다. 게이트-웰 커패시턴스는 페르미 FET 트랜지스터 동작의 전하 중심이 더욱 깊어짐에 따라 이미 낮게 되어 있을 수 있다. 따라서 최적화를 위한 나머지 시항은 게이트 전극(128)과 소스 및 드레인 영역(123, 124) 간의 오버랩(overlap) 커패시턴스이다.
명목상의 3.3V 장치를 사용하여 평탄화 후에 여러 가지 양의 게이트 에치백(etchback)으로 일련의 시뮬레이션을 실시하였다. 게이트 리세스량은 도 9에서의 Xj-X0로 정의될 수 있다. 정성적으로 이 리세스량은 게이트 산화물이 기판 표면과 일치하도록 기계적으로 평탄화된 후에 트렌치의 상면으로부터 측정된다.
도 20A 서로 다른 여러 가지 리세스량을 가진 시뮬레이션된 트랜지스터의 시뮬레이션된 커패시턴스 대 전압도이다. 각 트랜지스터의 드레인 전류 대 게이트 전압 성능은 도 20B에 도시되어 있다. 도 20A를 참조로 설명하면, 도 20B의 구동 전류가 온 저항의 증가로 인해 감소하기 시작하기 전에 가장 깊은 리세스량을 가진 장치를 선택함으로써 기생 커패시턴스가 최적화될 수 있다. 도 20A 및 20B에서 이것은 60nm 에치백에 해당한다. 에치백 전에는 총 전극 높이가 150nm임에 유의한다. 최적 성능을 제공할 수 있는 에치백량이 적으면 접촉 에칭을 위해 별도로 특별히 준비할 필요는 없는데, 그 이유는 게이트 접촉부 높이와 확산 영역까지의 접촉 높이 간의 차이는 대부분의 프로세스에서는 무시될 수 있을 정도로 미미한 것이기 때문이다.
도 21A 및 도 21B는 각각 전술한 과정에 최적화된 장치의 최종 총 도핑과 실제 P 및 N형 도핑 프로필을 도시한 것이다.
결론
본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET는 예컨대 십분의 1 서브마이크론(sub-tenth micron) 선폭을 이용하는 단채널 CMOS 장치에 특히 적합하다. 또한, 본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET는 RF 증폭기에서 사용될 수 있는 것과 같이 고전력 및/또는 고속 리니어 애플리케이션에 특히 적합하다.
본 발명의 실시예들에 따른 트렌치 게이트 페르미 FET는 매우 단순화된 프로 세스로 제조될 수 있다. 할로(halo), 신장(extension) 및 신장 채널 엔지니어링도 이용할 필요가 없다. 단채널 효과가 크게 감소될 수 있다. 극히 얇은 소스 및 드레인 프로필(비록 높은 틸트각을 이용하여 만들 수는 있지만)이 필요없다. 소스 및 드레인 기생 커패시턴스의 감소와 동시에 항복 전압을 높일 수가 있다. 더욱이, 항복 경로는 게이트 유전체에 있는 것이 아니라 벌크 실리콘 내에 있으므로 신뢰성이 높아질 수 있다.
지금까지 명세서와 도면을 통해 본 발명의 대표적인 바람직한 실시예들을 설명하였고, 그리고 비록 특정의 용어들을 사용하였지만 이는 제한적 의미가 아닌 단지 일반적이면서 설명적 의미로 사용된 것이며, 본 발명의 범위는 첨부된 청구범위에 기재된다.






Claims (100)

  1. 표면을 갖는 제1 도전형의 반도체 기판;
    상기 반도체 기판의 상기 표면에서 상기 표면으로부터 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 터브(tub) 영역;
    상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 서로 이격된 소스 및 드레인 영역;
    상기 터브 영역에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에 구비되고, 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 트렌치;
    상기 트렌치 내에 구비된 절연 게이트 전극; 및
    상기 소스 및 드레인 영역과 각각 전기적으로 접촉하는 소스 및 드레인 전극
    을 포함하는 전계 효과 트랜지스터.
  2. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  3. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  4. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터에 상기 반도체 기판의 페르미 전위의 두 배인 임계 전압을 발생시키도록 선택되는 전계 효과 트랜지스터.
  5. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 터브 영역에서 상기 제3 깊이에 있는 상기 트렌치 아래로 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터.
  6. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압 이상의 전압을 상기 절연 게이트 전극에 인가할 시에 상기 트렌치 아래에서 상기 제3 깊이에서 상기 제1 깊이 쪽으로 신장되는 상기 터브 영역에 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터.
  7. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 상기 트렌치 아래에 상기 제3 깊이에서 상기 터브 영역에 채널을 형성하도록 선택되는 전계 효 과 트랜지스터.
  8. 제1항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 상기 트렌치 폭에 비례하고 상기 제1 깊이와 상기 제2 깊이 간의 차이에 관계없는 채널 길이를 가진 채널을 상기 터브 영역의 상기 트렌치 아래에 형성하도록 선택되는 전계 효과 트랜지스터.
  9. 제1항에서, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 상기 트렌치 아래의 상기 터브 영역을 상기 제3 깊이로부터 상기 제1 깊이로 공핍시키도록 선택되는 전계 효과 트랜지스터.
  10. 제1항에서, 상기 트렌치는 소정의 트렌치 바닥(floor)을 포함하며, 상기 절연 게이트는 상기 트렌치 바닥 상의 소정 두께의 절연층과 상기 트렌치 바닥과 대향하는 절연층 상의 게이트 전극을 포함하고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 상기 트렌치 바닥층 상의 상기 절연층의 두께와 무관한 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택되는 전계 효과 트랜지스터.
  11. 제1항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 상기 게이트 전극에 인가할 시에 상기 터브 영역에, 상기 트렌치 아래에 한정되고 상기 트렌치 폭을 따라 신장되며 상기 트렌치 아래에서 상기 트렌치 폭을 따라 균일한 두께를 가지는 채널을 형성하도록 선택되는 전계 효과 트랜지스터.
  12. 제1항에서, 상기 제3 깊이는 상기 제1 깊이보다 하기 식
    Figure 112003018194189-pct00007
    - 여기서, Nd는 상기 터브 영역의 도핑 밀도, Na는 상기 반도체 기판의 도핑 밀도, ni는 절대온도 T에서의 기판의 진성 캐리어 농도, εs는 상기 기판의 유전율, q는 1.6×10-19 쿨롱, k는 1.38×10-23 주울/절대온도임 -에 따른 양만큼 작은 전계 효과 트랜지스터.
  13. 제1항에서, 제1 도전형의 상기 반도체 기판은 상기 표면에서 제2 도전형의 기판 내의 제1 도전형의 웰 영역이고, 제2 도전형의 상기 터브 영역은 상기 표면에서 제2 도전형의 상기 웰 영역 내에서 상기 표면으로부터 상기 제1 깊이만큼 상기 웰 영역 내로 신장되는 전계 효과 트랜지스터.
  14. 제1항에서, 상기 절연 게이트 전극은 상기 트렌치 내에 있고 상기 표면 아래로 리세스(recess)되는 전계 효과 트랜지스터.
  15. 제14항에서, 상기 절연 게이트 전극은 전계 효과 트랜지스터에서 드레인 전류를 감소시키지 않고서 상기 절연 게이트 전극과 상기 이격된 소스 및 드레인 영역 간의 커패시턴스를 최소화하는 양만큼 상기 표면 아래로 리세스되는 전계 효과 트랜지스터.
  16. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 상기 제3 깊이에서 상기 표면에 수직한 센티미터당 700볼트 이하의 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  17. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 센티미터당 700볼트 이하의 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  18. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 적어도 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것 이하의 크기 정도로 발생시키도록 선택되는 전계 효과 트랜지스터.
  19. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지 스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 적어도 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것 이하의 크기 정도로 발생시키도록 선택되는 전계 효과 트랜지스터.
  20. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  21. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  22. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  23. 제1항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  24. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  25. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  26. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 반도체 기 판의 페르미 전위의 두 배인 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택되는 전계 효과 트랜지스터.
  27. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 터브 영역에서 상기 제3 깊이에 있는 상기 트렌치 아래로 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터.
  28. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 제3 깊이에서 상기 표면에 수직한 센티미터당 700볼트 이하의 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  29. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상 기 표면에 수직한 센티미터당 700볼트 이하의 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터.
  30. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 적어도 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 발생되는 것 이하의 크기 정도로 발생시키도록 선택되는 전계 효과 트랜지스터.
  31. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 적어도 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 발생되는 것 이하의 크기 정도로 발생시키도록 선택되는 전계 효과 트랜지스터.
  32. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압 이상의 전압을 상기 절연 게이트 전극에 인가할 시에 상기 트렌치 아래에서 상기 제3 깊이에서 상기 제1 깊이 쪽으로 신장되는 상기 터브 영역에 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터.
  33. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 트렌치 아래에 상기 제3 깊이에서 상기 터브 영역에 채널을 형성하도록 선택되는 전계 효과 트랜지스터.
  34. 제1항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 트렌치 폭에 비례하고 상기 제1 깊이와 상기 제2 깊이 간의 차이에 관계없는 채널 길이를 가진 채널을 상기 터브 영역의 상기 트렌치 아래에 형성하도록 선택되는 전계 효과 트랜지스터.
  35. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 트렌치 아래의 상기 터브 영역을 상기 제3 깊이로부터 상기 제1 깊이로 공핍시키도록 선택되는 전계 효과 트랜지스터.
  36. 제1항에서, 상기 트렌치는 소정의 트렌치 바닥을 포함하며, 상기 절연 게이트는 상기 트렌치 바닥 상의 소정 두께의 절연층과 상기 트렌치 바닥과 대향하는 절연층 상의 게이트 전극을 포함하고, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 트렌치 바닥층 상의 상기 절연층의 두께와 무관한 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택되는 전계 효과 트랜지스터.
  37. 제1항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 게이트 전극에 인가할 시에 상기 터브 영역에, 상기 트렌치 아래에 한정되고 상기 트렌치 폭을 따라 신장되며 상기 트렌치 아래에서 상기 트렌치 폭을 따라 균일한 두께를 가지는 채널을 형성하도록 선택되는 전계 효과 트랜지스터.
  38. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  39. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 절반 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  40. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
  41. 제1항에서, 상기 반도체 기판은 제1 도핑 밀도에서 제1 도전형으로 도핑되고, 상기 터브 영역은 제2 도핑 밀도에서 제2 도전형으로 도핑되고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나와 상기 제1 및 제2 도핑 밀도는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 정전계를 상기 터브 영역을 포함하지 않는 전계 효과 트랜지스터에 의해 발생되는 것의 5분의 1 이하로 발생시키도록 선택되는 전계 효과 트랜지스터.
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  73. 표면을 갖는 제1 도전형의 반도체 기판; 상기 반도체 기판의 상기 표면에서 상기 표면으로부터 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 터브 영역; 상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 서로 이격된 소스 및 드레인 영역; 상기 터브 영역에서 상기 서로 이격된 소스 영역과 드레인 영역 사이에 구비되고, 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 트렌치; 상기 트렌치 내에 구비된 절연 게이트 전극; 및 상기 소스 및 드레인 영역과 각각 전기적으 로 접촉하는 소스 및 드레인 전극을 포함하는 전계 효과 트랜지스터의 상기 트렌치의 상기 제3 깊이를 결정하는 방법에 있어서,
    제1 도전형의 반도체 기판의 표면에서 상기 표면으로부터 상기 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 상기 터브 영역을 형성하는 단계;
    상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 상기 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 상기 서로 이격된 소스 및 드레인 영역을 형성하는 단계;
    복수의 서로 이격된 소스/드레인 영역 부분을 대응하는 복수의 서로 다른 에칭량만큼 에칭하는 단계;
    복수의 커패시터를 형성하기 위하여 상기 복수의 서로 다른 에칭량만큼 에칭된 상기 복수의 서로 이격된 소스/드레인 영역 부분 상에 절연 게이트 전극을 형성하는 단계;
    상기 복수의 커패시터에 대해 복수의 커패시턴스-전압 측정값을 얻는 단계; 및
    상기 복수의 커패시턴스-전압 측정치로부터 상기 제3 깊이를 결정하는 단계
    를 포함하는 전계 효과 트랜지스터의 트렌치 깊이 결정 방법.
  74. 제73항에서, 상기 소스/드레인 영역 형성 단계는 상기 터브 영역 형성 단계에 선행하는 전계 효과 트랜지스터의 트렌치 깊이 결정 방법.
  75. 제73항에서, 상기 복수의 서로 이격된 소스/드레인 영역 부분은 단일 반도체 기판 상의 복수의 서로 이격된 소스/드레인 영역 부분인 전계 효과 트랜지스터의 트렌치 깊이 결정 방법.
  76. 제73항에서, 상기 제3 깊이 결정 단계는 부극성 전압에서 최대 커패시턴스를 얻을 수 있는 최대 깊이를 결정하는 단계를 포함하는 전계 효과 트랜지스터의 트렌치 깊이 결정 방법.
  77. 제1 도전형의 반도체 기판의 표면에서 상기 표면으로부터 제1 깊이만큼 상기 반도체 기판 내로 신장되는 제2 도전형의 터브 영역을 형성하는 단계;
    상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에, 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 서로 이격된 소스 및 드레인 영역과, 상기 서로 이격된 소스 영역과 드레인 영역 사이에서 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 트렌치를 형성하여, 상기 터브 영역이 상기 소스 영역으로부터, 상기 트렌치의 아래와 상기 드레인 영역으로 신장되는 상기 제2 도전형의 연속적인 영역을 제공하는 단계;
    상기 트렌치 내에 절연 게이트 전극을 형성하는 단계; 및
    상기 소스 및 드레인 영역과 각각 전기적으로 접촉하는 소스 및 드레인 전극을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  78. 제77항에서, 상기 절연 게이트 전극 형성 단계는
    상기 트렌치를 절연층과 일렬로 정렬시키는 단계; 및
    상기 절연층과 일렬로 정렬된 상기 트렌치 내에 게이트 전극을 형성하는 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  79. 제78항에서, 상기 게이트 전극 형성 단계는
    제1 표면 상에서 상기 트렌치 내에 게이트 전극층을 형성하는 단계; 및
    상기 제1 표면으로부터 상기 게이트 전극층을 제거하기 위하여 상기 게이트 전극층을 평탄화하는 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  80. 제79항에서, 상기 평탄화 단계 다음에 상기 게이트 전극을 상기 표면 아래로 리세스시키는 단계가 이어지는 전계 효과 트랜지스터 제조 방법.
  81. 제78항에서, 상기 게이트 전극 형성 단계는 상기 절연층과 일렬로 정렬되고 상기 표면 아래로 리세스되는 상기 트렌치 내에 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법.
  82. 제77항에서, 상기 이격된 소스 및 드레인 영역과 상기 트렌치 형성 단계 이전에 터브 영역과 에칭량을 서로 달리하여 에칭되는 소스/드레인 영역을 갖는 일련의 장소에서 일련의 캐패시턴스 대 전압 측정을 수행함으로써 상기 제3 깊이를 실험적으로 결정하는 단계가 수행되는 전계 효과 트랜지스터 제조 방법.
  83. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터 제조 방법.
  84. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 제3 깊이에서 상기 표면에 수직한 제로 정전계를 발생시키도록 선택되는 전계 효과 트랜지스터 제조 방법.
  85. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터에 상기 반도체 기판의 페르미 전위의 두 배인 임계 전압을 발생시키도록 선택되는 전계 효과 트랜지스터 제조 방법.
  86. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압을 상기 절연 게이트 전극에 인가할 시에 상기 터브 영역에서 상기 제3 깊이에 있는 상기 트렌치 아래로 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터 제조 방법.
  87. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 전계 효과 트랜지스터의 임계 전압 이상의 전압을 상기 절연 게이트 전극에 인가할 시에 상기 트렌치 아래에서 상기 제3 깊이에서 상기 제1 깊이 쪽으로 신장되는 상기 터브 영역에 제2 도전형의 캐리어가 흐를 수 있도록 선택되는 전계 효과 트랜지스터 제조 방법.
  88. 제77항에서, 상기 제1, 제2 및 제3 깊이 중 적어도 어느 하나는 상기 트렌치 아래에 상기 제3 깊이에서 상기 터브 영역에 채널을 형성하도록 선택되는 전계 효과 트랜지스터 제조 방법.
  89. 제77항에서, 상기 제3 깊이는 상기 제1 깊이보다 하기 식
    Figure 112003018194189-pct00009
    - 여기서, Nd는 상기 터브 영역의 도핑 밀도, Na는 상기 반도체 기판의 도핑 밀도, ni는 절대온도 T에서의 기판의 진성 캐리어 농도, εs는 상기 기판의 유전율, q는 1.6×10-19 쿨롱, k는 1.38×10-23 주울/절대온도임 -에 따른 양만큼 작은 전계 효과 트랜지스터 제조 방법.
  90. 제77항에서, 제1 도전형의 상기 반도체 기판은 상기 표면에서 제2 도전형의 기판 내의 제1 도전형의 웰 영역이고, 제2 도전형의 상기 터브 영역은 상기 표면에서 제2 도전형의 상기 웰 영역 내에서 상기 표면으로부터 상기 제1 깊이만큼 상기 웰 영역 내로 신장되는 전계 효과 트랜지스터 제조 방법.
  91. 제81항에서, 상기 표면 아래로 리세스되는 게이트 전극을 형성하는 단계는 전계 효과 트랜지스터에서 드레인 전류를 감소시키지 않고서 상기 절연 게이트 전극과 상기 이격된 소스 및 드레인 영역 간의 커패시턴스를 최소화하는 양만큼 상기 표면 아래로 리세스되는 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법.
  92. 제77항에서, 상기 터브 영역에 서로 이격된 소스 영역과 드레인 영역 및 트렌치를 형성하는 단계는,
    상기 표면에 있는 상기 제2 도전형의 상기 터브 영역에서 상기 제2 도전형의 상기 터브 영역과 함께 제2 도전형의 단일 도전 접합부를 형성하며, 상기 제1 깊이보다 작은 상기 제2 깊이만큼 상기 터브 영역 내로 신장되는 제2 도전형의 소스/드레인 영역을 형성하는 단계; 및
    소스/드레인 영역에서 그것으로부터 상기 서로 이격된 소스 영역과 드레인 영역이 형성되도록, 상기 제2 깊이보다는 크나 상기 제1 깊이보다는 작은 상기 제3 깊이만큼 상기 표면으로부터 상기 터브 영역 내로 신장되는 상기 트렌치를 형성하는 단계로서, 상기 터브 영역은 상기 소스 영역에서부터 신장하여 상기 트렌치의 아래를 거쳐 상기 드레인 영역까지 신장하여 형성되는 연속적인 영역인, 상기 트렌치 형성 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  93. 제92항에서, 상기 소스/드레인 영역 형성 단계는 상기 터브 영역 형성 단계에 선행하는, 전계 효과 트랜지스터 제조 방법.
  94. 제92항에서, 상기 트렌치 형성 단계는 상기 소스/드레인 영역 형성 단계와 상기 터브 영역 형성 단계에 후행하는, 전계 효과 트랜지스터 제조 방법.
  95. 제92항에서, 상기 절연 게이트 전극 형성 단계는 상기 소스 및 드레인 전극 형성 단계에 선행하는, 전계 효과 트랜지스터 제조 방법.
  96. 제92항에서, 상기 소스/드레인 영역 형성 단계는 제2 도전형의 이온을 큰 틸트각으로 상기 반도체 기판 내로 주입하는 단계를 포함하는, 전계 효과 트랜지스터 제조 방법.
  97. 제92항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는, 상기 트렌치 폭에 비례하고 상기 제1 깊이와 상기 제2 깊이 간의 차이에 관계없는 채널 길이를 가진 채널을 상기 터브 영역의 상기 트렌치 아래에 형성하도록 선택되는, 전계 효과 트랜지스터 제조 방법.
  98. 제92항에서, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 상기 트렌치 아래의 상기 터브 영역을 상기 제3 깊이로부터 상기 제1 깊이로 공핍시키도록 선택되는, 전계 효과 트랜지스터 제조 방법.
  99. 제92항에서, 상기 트렌치는 소정의 트렌치 바닥을 포함하며, 상기 절연 게이트는 상기 트렌치 바닥 상의 소정 두께의 절연층과 상기 트렌치 바닥과 대향하는 절연층 상의 게이트 전극을 포함하고, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 상기 트렌치 바닥층 상의 상기 절연층의 두께와 무관한 전계 효과 트랜지스터의 임계 전압을 발생시키도록 선택되는, 전계 효과 트랜지스터 제조 방법.
  100. 제92항에서, 상기 트렌치는 소정의 트렌치 폭을 갖고 있으며, 상기 제1, 제2, 및 제3 깊이 중 적어도 하나는 전계 효과 트랜지스터의 임계 전압을 상기 게이트 전극에 인가할 시에 상기 터브 영역에, 상기 트렌치 아래에 한정되고 상기 트렌치 폭을 따라 신장되며 상기 트렌치 아래에서 상기 트렌치 폭을 따라 균일한 두께를 가지는 채널을 형성하도록 선택되는, 전계 효과 트랜지스터 제조 방법.
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