JP6513450B2 - 半導体装置 - Google Patents
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Description
チャネル領域の下方に、チャネル領域の不純物濃度より高濃度の不純物領域を設けるトランジスタでは、その高濃度の不純物領域の濃度を調整することで、閾値電圧が制御される。この場合、その不純物領域の濃度に応じてサブスレッショルドリーク電流、ジャンクションリーク電流が変化することで、それらの和を含むオフ電流が結果的に低く抑えられないことが起こり得る。オフ電流の低減は、低消費電力化の観点から好ましい。
図1は一形態に係る半導体装置の構成例を示す図である。図1には、一形態に係る半導体装置の一例の要部断面を模式的に図示している。
一般に、MOS型電界効果トランジスタ(Field Effect Transistor)(MOSFET)のオフ電流Ioffは、サブスレッショルドリーク電流Isoffとジャンクションリーク電流Iboffとの和を含む。
図4の曲線A3(点線)で示される特性を有するトランジスタ10に対し、その不純物領域17のドーズ量Dを減らした場合は、図4の曲線B3(実線)に示すように、ジャンクションリーク電流Iboffが減少する。しかし、その一方、不純物領域17のドーズ量Dが減ると、図4の曲線B3に示すように、サブスレッショルドリーク電流Isoffは増大する。不純物領域17のドーズ量Dを減らした場合には、一定のオフ電流Ioffの低減効果は得られるものの、半導体装置1で要求される、十分に低いオフ電流Ioffが得られないこともある。
図6の横軸はゲート絶縁膜の膜厚T[nm]を示している。図6の縦軸は閾値電圧Vthのばらつき評価値としてPelgromプロット(ゲート面積(チャネル長L×チャネル幅W)の平方根の逆数[μm-1]に対して閾値電圧Vthの標準偏差σ(Vth)[mV]をプロットしたもの)の傾きAVT[mVμm]を示している。
閾値電圧Vthにばらつきのあるトランジスタ群を同一電源電圧Vddで確実に動作させるには、最も閾値電圧Vthの高いトランジスタの動作スピードと、最も閾値電圧Vthの低いトランジスタの動作スピードをバランスさせることが必要であるが、閾値電圧Vthのばらつきが大きいと電源電圧Vddを低くすることが難しい。消費電力は電源電圧の二乗に比例するから、消費電力を低減するには、電源電圧Vddを低くすることを要し、電源電圧Vddを低くするためには、閾値電圧Vthのばらつきを抑えることが必要である。
図7は第1の実施の形態に係るトランジスタのボディバイアスVbbとオフ電流Ioffとの関係の第2の例を示す図である。図7の横軸はボディバイアスVbbを示し、図7の縦軸はオフ電流Ioffを示している。
図9は第1の実施の形態に係る半導体装置の構成例を示す図である。図9には、第1の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
ここでは、上記第1の実施の形態で述べたような構成を有するトランジスタの適用例を、第2の実施の形態として説明する。
この例では、半導体基板2上に、nチャネル型のトランジスタ(スタンダードトランジスタ)30A(図31)、それよりもオフ電流Ioffの低いnチャネル型の超低リークトランジスタ40A(図31)、及びnチャネル型のI/Oトランジスタ50A(図31)を混載する。この例では更に、同じ半導体基板2上に、pチャネル型のスタンダードトランジスタ30B(図31)、それよりもオフ電流Ioffの低いpチャネル型の超低リークトランジスタ40B(図31)、及びpチャネル型のI/Oトランジスタ50B(図31)を混載する。
図11は第2の実施の形態に係る半導体装置の第2製造工程の一例を示す図である。
p型ウェル領域6a、p型不純物領域47A及びp型不純物領域37Aの形成後は、図12に示すようなレジストパターン5cを形成する。レジストパターン5cは、素子領域50Aa、素子領域40Aa、素子領域50Ba、素子領域40Ba及び素子領域30Baを覆い、素子領域30Aaに開口部を有する。このレジストパターン5cをマスクにして、p型の不純物の追加注入を行い、素子領域30Aaのp型不純物領域37Aを更に高濃度化する。その際の不純物注入は、例えば、フッ化ホウ素を加速エネルギーが10keVでドーズ量が4×1012cm-3の条件で注入することで行う。これにより、スタンダードトランジスタ30Aの素子領域30Aaには、超低リークトランジスタ40Aの素子領域40Aaのp型不純物領域47Aに比べて高濃度のp型不純物領域37Aが形成される。不純物注入後、レジストパターン5cを除去する。
追加注入によるp型不純物領域37Aの形成後は、図13に示すようなレジストパターン5dを形成する。レジストパターン5dは、素子領域50Ba、素子領域50Aa、素子領域40Aa及び素子領域30Aaを覆い、素子領域40Ba及び素子領域30Baに開口部を有する。このレジストパターン5dをマスクにして、n型の不純物の注入を行い、素子領域40Ba及び素子領域30Baの半導体基板2内に、共通のn型ウェル領域6b、並びに、n型不純物領域47B及びn型不純物領域37Bを形成する。n型不純物領域47Bは、pチャネル型の超低リークトランジスタ40Bの、そのチャネル領域46B(図31)の下方に設けられる比較的高濃度の領域である。n型不純物領域37Bは、pチャネル型のスタンダードトランジスタ30Bの、そのチャネル領域36B(図31)の下方に設けられる比較的高濃度の領域である。
n型ウェル領域6b、n型不純物領域47B及びn型不純物領域37Bの形成後は、図14に示すようなレジストパターン5eを形成する。レジストパターン5eは、素子領域50Ba、素子領域40Ba、素子領域50Aa、素子領域40Aa及び素子領域30Aaを覆い、素子領域30Baに開口部を有する。このレジストパターン5eをマスクにして、n型の不純物の追加注入を行い、素子領域30Baのn型不純物領域37Bを更に高濃度化する。その際の不純物注入は、例えば、アンチモンを加速エネルギーが20keVでドーズ量が3×1012cm-3の条件で注入することで行う。これにより、スタンダードトランジスタ30Bの素子領域30Baには、超低リークトランジスタ40Bの素子領域40Baのn型不純物領域47Bに比べて高濃度のn型不純物領域37Bが形成される。不純物注入後、レジストパターン5eを除去する。
追加注入によるn型不純物領域37Bの形成後は、半導体基板2上に半導体材料をエピタキシャル成長させる。例えば、半導体基板2としてシリコン基板を用いる場合、その上に同種の半導体材料であるシリコンを、膜厚25nmで、エピタキシャル成長させる。このエピタキシャル成長により、図15に示すように、素子領域40Aaのp型不純物領域47A上、素子領域30Aaのp型不純物領域37A上、素子領域40Baのn型不純物領域47B上、及び素子領域30Baのn型不純物領域37B上に、半導体層8(ノンドープ層)を形成する。この半導体層8に、超低リークトランジスタ40A,40Bの各チャネル領域46A,46Bが形成され、スタンダードトランジスタ30A,30Bの各チャネル領域36A,36Bが形成される。尚、エピタキシャル成長により、素子領域50Aa及び素子領域50Baにも同様に半導体層8が形成される。ここでは、半導体層8を半導体基板2と一体のもの(半導体基板2の一部)として説明する。
半導体層8の形成後、図15に示すように、素子領域50Aa、素子領域40Aa、素子領域30Aa、素子領域50Ba、素子領域40Ba及び素子領域30Baを画定する素子分離領域3を形成する。
素子分離領域3の形成後は、図16に示すように、素子領域50Aaを開口したレジストパターン5fを形成し、これをマスクにしてp型の不純物の注入を行い、素子領域50Aaの半導体基板2内に、p型ウェル領域6cを形成する。p型ウェル領域6cを形成する際の不純物注入は、例えば、ホウ素を加速エネルギーが150keVでドーズ量が3×1013cm-3の条件で注入し、フッ化ホウ素を加速エネルギーが15keVでドーズ量が3×1012cm-3の条件で注入することで行う。このp型ウェル領域6c内に、I/Oトランジスタ50Aのチャネル領域56Aが形成される。不純物注入後、レジストパターン5fを除去する。
図17は第2の実施の形態に係る半導体装置の第8製造工程の一例を示す図である。
n型ウェル領域6dの形成後は、図18に示すように、素子領域50Aa、素子領域40Aa、素子領域30Aa、素子領域50Ba、素子領域40Ba及び素子領域30Baの表面に、酸化膜9を形成する。例えば、熱酸化法を用いて、膜厚5nmの酸化膜9を形成する。
図19は第2の実施の形態に係る半導体装置の第10製造工程の一例を示す図、図20は第2の実施の形態に係る半導体装置の第11製造工程の一例を示す図である。
次いで図21に示すように、素子領域30Aa及び素子領域30Baを開口したレジストパターン5jを形成し、これをマスクにしてエッチングを行い、一部の酸化膜9を除去する。そして、レジストパターン5jを除去した後、例えば熱酸化法を用いて、再酸化する。この再酸化により、図22に示すように、素子領域30Aa及び素子領域30Baに、例えば膜厚1.8nmの酸化膜9を形成する。この再酸化により、素子領域40Aa及び素子領域40Baには、厚膜化された酸化膜9が形成され、素子領域50Aa及び素子領域50Baには、更に厚膜化された酸化膜9が形成される。
ゲート絶縁膜51A,51B、ゲート絶縁膜41A,41B、ゲート絶縁膜31A,31Bの形成後は、図23に示すように、ゲート電極材料であるポリシリコンを所定の膜厚(例えば100nm)で形成し、そのパターニングを行う。これにより、素子領域50Aaのゲート絶縁膜51A上に、I/Oトランジスタ50Aのゲート電極52Aを形成する。素子領域40Aaのゲート絶縁膜41A上に、超低リークトランジスタ40Aのゲート電極42Aを形成する。素子領域30Aaのゲート絶縁膜31A上に、スタンダードトランジスタ30Aのゲート電極32Aを形成する。素子領域50Baのゲート絶縁膜51B上に、I/Oトランジスタ50Bのゲート電極52Bを形成する。素子領域40Baのゲート絶縁膜41B上に、超低リークトランジスタ40Bのゲート電極42Bを形成する。素子領域30Baのゲート絶縁膜31B上に、スタンダードトランジスタ30Bのゲート電極32Bを形成する。
ゲート電極52A,52B、ゲート電極42A,42B、ゲート電極32A,32Bの形成後は、図24に示すように、素子領域50Aaを開口したレジストパターン5kを形成し、これをマスクにしてn型の不純物を注入する。この不純物注入により、素子領域50Aaの、ゲート電極52Aの両側の半導体基板2内に、n型LDD領域55Aa及びn型LDD領域55Abを形成する。n型LDD領域55Aa及びn型LDD領域55Abを形成する際の不純物注入は、例えば、リンを加速エネルギーが35keVでドーズ量が3×1013cm-3の条件で注入することで行う。不純物注入後、レジストパターン5kを除去する。
図26に示すように、素子領域40Aaを開口したレジストパターン5nを形成し、これをマスクにしてn型の不純物を注入する。この不純物注入により、素子領域40Aaの、ゲート電極42Aの両側の半導体基板2内に、n型LDD領域45Aa及びn型LDD領域45Abを形成する。n型LDD領域45Aa及びn型LDD領域45Abを形成する際の不純物注入は、例えば、ヒ素を加速エネルギーが1.5keVでドーズ量が2×1014cm-3の条件で注入することで行う。不純物注入後、レジストパターン5nを除去する。
図28に示すように、素子領域30Aaを開口したレジストパターン5qを形成し、これをマスクにしてn型の不純物を注入する。この不純物注入により、素子領域30Aaの、ゲート電極32Aの両側の半導体基板2内に、n型LDD領域35Aa及びn型LDD領域35Abを形成する。n型LDD領域35Aa及びn型LDD領域35Abを形成する際の不純物注入は、例えば、ヒ素を加速エネルギーが1.5keVでドーズ量が1×1015cm-3の条件で注入することで行う。不純物注入後、レジストパターン5qを除去する。
以上の工程の後、半導体基板2上に絶縁膜を形成する。絶縁膜として、例えば、酸化シリコンを膜厚70nmで形成する。そして、形成した絶縁膜をエッチバックする。これにより、素子領域50Aaのゲート電極52Aの側壁にサイドウォール絶縁膜53Aを形成し、素子領域40Aaのゲート電極42Aの側壁にサイドウォール絶縁膜43Aを形成し、素子領域30Aaのゲート電極32Aの側壁にサイドウォール絶縁膜33Aを形成する。素子領域50Baのゲート電極52Bの側壁にサイドウォール絶縁膜53Bを形成し、素子領域40Baのゲート電極42Bの側壁にサイドウォール絶縁膜43Bを形成し、素子領域30Baのゲート電極32Bの側壁にサイドウォール絶縁膜33Bを形成する。
サイドウォール絶縁膜53A,53B、サイドウォール絶縁膜43A,43B、サイドウォール絶縁膜33A,33Bの形成後、これらをマスク(その一部)に用いた不純物注入を行う。これにより、図31に示すようなn型不純物領域54Aa及びn型不純物領域54Ab、n型不純物領域44Aa及びn型不純物領域44Ab、n型不純物領域34Aa及びn型不純物領域34Abを形成する。また、図31に示すようなp型不純物領域54Ba及びp型不純物領域54Bb、p型不純物領域44Ba及びp型不純物領域44Bb、p型不純物領域34Ba及びp型不純物領域34Bbを形成する。
即ち、素子領域50Aaを開口したレジストパターンを形成してn型の不純物を注入することで、素子領域50Aaにn型不純物領域54Aa及びn型不純物領域54Abを形成する。また、素子領域50Baを開口したレジストパターンを形成してp型の不純物を注入することで、素子領域50Baにp型不純物領域54Ba及びp型不純物領域54Bbを形成する。
図32は第3の実施の形態に係る半導体装置の構成例を示す図である。図32には、第3の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
図33は第4の実施の形態に係る半導体装置の構成例を示す図である。図33には、第4の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
2 半導体基板
3 素子分離領域
5a,5b,5c,5d,5e,5f,5h,5i,5j,5k,5m,5n,5p,5q,5r レジストパターン
6 ウェル領域
6a,6c p型ウェル領域
6b,6d n型ウェル領域
7 n型埋め込み層
8 半導体層
9 酸化膜
10,30C,40C トランジスタ
10A 低リークトランジスタ
10B,40A,40B 超低リークトランジスタ
10a,10Aa,10Ba,30Aa,30Ba,40Aa,40Ba,50Aa,50Ba 素子領域
11,11A,11B,31A,31B,41A,41B,51A,51B ゲート絶縁膜
12,12A,12B,32A,32B,32C,42A,42B,42C,52A,52B ゲート電極
13,13A,13B,33A,33B,43A,43B,53A,53B サイドウォール絶縁膜
14a,14b,14Aa,14Ab,14Ba,14Bb,17,17A,17B 不純物領域
15a,15b,15Aa,15Ab,15Ba,15Bb LDD領域
16,16A,16B,36A,36B,46A,46B,56A,56B チャネル領域
20 Vbb生成回路
30A,30B スタンダードトランジスタ
34Aa,34Ab,37B,44Aa,44Ab,47B,54Aa,54Ab n型不純物領域
34Ba,34Bb,37A,44Ba,44Bb,47A,54Ba,54Bb p型不純物領域
35Aa,35Ab,45Aa,45Ab,55Aa,55Ab n型LDD領域
35Ba,35Bb,45Ba,45Bb,55Ba,55Bb p型LDD領域
50A,50B I/Oトランジスタ
61 p型タップ領域
62,63 n型タップ領域
Claims (9)
- 第1電源に接続される第1トランジスタと第2トランジスタとを含み、
前記第1トランジスタは、
半導体基板の上方に設けられた第1ゲート絶縁膜と、
前記第1ゲート絶縁膜の上方に設けられた第1ゲート電極と、
前記第1ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第1導電型の不純物を含む第1ソース領域及び第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域の間の前記半導体基板内に設けられた第1チャネル領域と、
前記第1チャネル領域の下方の前記半導体基板内に設けられ、前記第1チャネル領域よりも高濃度の前記第1導電型とは異なる第2導電型の不純物を含む第1不純物領域と
を有し、
前記第2トランジスタは、
前記半導体基板の上方に設けられた第2ゲート絶縁膜と、
前記第2ゲート絶縁膜の上方に設けられた第2ゲート電極と、
前記第2ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第1導電型の不純物を含む第2ソース領域及び第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域の間の前記半導体基板内に設けられた第2チャネル領域と、
前記第2チャネル領域の下方の前記半導体基板内に設けられ、前記第2チャネル領域よりも高濃度の前記第2導電型の不純物を含む第2不純物領域と
を有し、
前記第1ゲート絶縁膜の膜厚が、前記第2ゲート絶縁膜の膜厚よりも大きく、前記第1不純物領域に含まれる前記第2導電型の不純物の濃度が、前記第2不純物領域に含まれる前記第2導電型の不純物の濃度よりも小さいことを特徴とする半導体装置。 - 前記第1電源は、1V以下であることを特徴とする請求項1に記載の半導体装置。
- 前記第1トランジスタは、前記半導体基板に印加されるバイアスが増加するとサブスレッショルドリーク電流が減少し且つジャンクションリーク電流が増加する第1電流特性を有し、
前記第2トランジスタは、前記半導体基板に印加されるバイアスが増加するとサブスレッショルドリーク電流が減少し且つジャンクションリーク電流が増加する第2電流特性を有し、
前記第1電流特性を有する前記第1トランジスタは、前記半導体基板に第1バイアスが印加される時にサブスレッショルドリーク電流とジャンクションリーク電流との第1総和が極小値を示し、
前記第2電流特性を有する前記第2トランジスタは、前記半導体基板に第2バイアスが印加される時にサブスレッショルドリーク電流とジャンクションリーク電流との第2総和が極小値を示し、
前記第1総和の極小値は、前記第2総和の極小値よりも小さいことを特徴とする請求項1又は2に記載の半導体装置。 - 前記第1トランジスタ及び前記第2トランジスタの前記半導体基板に対して共通のバイアスが印加されることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記第1トランジスタ及び前記第2トランジスタの前記半導体基板に、単一のバイアス生成回路が電気的に接続されていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記第1電源よりも高電圧の第2電源に接続される第3トランジスタを更に含み、
前記第3トランジスタは、
前記半導体基板の上方に設けられ、前記第1ゲート絶縁膜よりも大きい膜厚の第3ゲート絶縁膜と、
前記第3ゲート絶縁膜の上方に設けられた第3ゲート電極と、
前記第3ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第3ソース領域及び第3ドレイン領域と
を有することを特徴とする請求項1乃至5のいずれかに記載の半導体装置。 - 前記第1電源よりも高電圧の第2電源に接続される第3トランジスタを更に含み、
前記第3トランジスタは、
前記半導体基板の上方に設けられ、前記第1ゲート絶縁膜と実質的に等しい厚さの第3ゲート絶縁膜と、
前記第3ゲート絶縁膜の上方に設けられた第3ゲート電極と、
前記第3ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第3ソース領域及び第3ドレイン領域と
を有することを特徴とする請求項1乃至5のいずれかに記載の半導体装置。 - 前記第1電源に接続される第4トランジスタを更に含み、
前記第4トランジスタは、
前記半導体基板の上方に設けられ、前記第1ゲート絶縁膜と実質的に等しい膜厚の第4ゲート絶縁膜と、
前記第4ゲート絶縁膜の上方に設けられ、前記第1ゲート電極よりも大きいゲート長の第4ゲート電極と、
前記第4ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第1導電型の不純物を含む第4ソース領域及び第4ドレイン領域と、
前記第4ソース領域と前記第4ドレイン領域の間の前記半導体基板内に設けられた第4チャネル領域と、
前記第4チャネル領域の下方の前記半導体基板内に設けられ、前記第4チャネル領域よりも高濃度の前記第2導電型の不純物を含む第4不純物領域と
を有することを特徴とする請求項1乃至7のいずれかに記載の半導体装置。 - 前記第1電源に接続される第5トランジスタを更に含み、
前記第5トランジスタは、
前記半導体基板の上方に設けられ、前記第2ゲート絶縁膜と実質的に等しい膜厚の第5ゲート絶縁膜と、
前記第5ゲート絶縁膜の上方に設けられ、前記第2ゲート電極よりも大きいゲート長の第5ゲート電極と、
前記第5ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第1導電型の不純物を含む第5ソース領域及び第5ドレイン領域と、
前記第5ソース領域と前記第5ドレイン領域の間の前記半導体基板内に設けられた第5チャネル領域と、
前記第5チャネル領域の下方の前記半導体基板内に設けられ、前記第5チャネル領域よりも高濃度の前記第2導電型の不純物を含む第5不純物領域と
を有することを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
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